Replace dcsimpledrv_to_pmod12_pins with direct connection to PMOD pins

This change allows us to get rid of the following synthesis
error (tested in Vivado 2017.3 and 2019.1):

    [Designutils 20-1595] In entity
        top_dcsimpledrv_to_pmod12_pins_0_0, connectivity of net PWM1_A
        cannot be represented in VHDL. VHDL lacks syntax to connect
        the following inout terminals to a differently-named net:
            inout FPGA_IO_C[39]

    Resolution: Check whether terminals really need inout direction
    and substitute input or output as needed. It may also be possible
    to rename the net to match the terminal.

dcsimpledrv: refresh IP after trailing spaces removal.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

dcsimpledrv: implemented PWM generator to drive motor into both directions.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

dcsimpledrv: mask write to unused bits of CR, STAT and PWM_PER registers.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Include two instances of dcsimpledrv for PMOD1 and PMOD2 into design.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

dcsimpledrv: Simple DC Motor driver - version with IRC and direct on/off output working.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

dcsimpledrv: add component for mapping FPGA_IO/PMOD1 and PMOD2 signals to dcsimpledrv.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Correct  JX1_LVDS_21_N pin assignment on FPGA_IO header.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Divide DE2 compatible FPGA_IO terminals to the A, B and C continuous groups.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Fix copy paste error in the servo block.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Refreshed top level block diagram.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Servo outputs aequipped by PWM generators PWM.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Single channel PWM audio implemented as simple PWM generator.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: 16 bit bus LCD: Add register bit for program initiated reset.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

Merge remote-tracking branch 'origin/microzed_apo' into microzed_apo

microzed_apo: 16 bit bus LCD: Implemented basic write logic.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Swap knob encoders A and B channels to follow natural turn direction for increase.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Update top level block design to inlcude autio and display and remove sja1000.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Include skeleton for 16 bit bus connected display with local controller.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Include skeleton for single channel PWM audio output.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Include RGB LEDs PWM driver.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Include counters to present 8-bit knobs positions.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Refresh of toplevel design.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Testbed for SPI FSM for LEDs and encoder communication.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: Add SPI FSM for LEDs and encoder communication.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: include SPI LEDs and servos peripherals in the top level design.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: IP skeleton of SPI connected LEDs and encoders.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: IP skeleton of servo with alternative direct LEDs.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

microzed_apo: use board specific constrain file for design build.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

Added constrain file for microzed_apo.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

AXI PWM Coprocessor: do not set pwm_state_prev in unrelated process.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

AXI PWM Coprocessor: minor correction and formatting.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

AXI PWM Coprocessor: try harder to remove remnants of INIT_AXI_TXN signal.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

AXI PWM Coprocessor: remove AXI master part INIT_AXI_TXN signal from interface.

INIT_AXI_TXN is generated internally based on change of pwm_state_i signal.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

Update toplevel design.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

AXI PWM Coprocessor: PWM generation logic roughly implemented.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

Initial design stub for AXI PWM Coprocessor.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

scripts: include script for applying new FPGA design at runtime.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

scripts: include script which setups can controllers.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

petalinux: added scripts

sja1000: added module can_top for backward compatibility

xilinx_can: timestamp calculation redesigned

bootscript: paths and IPs changed to DCE servers

can_crossbar: fixed STBY bit position in register

petalinux: added app bc

xilinx_can: fixed HW timestamping (fuzzy overflow checking)

uboot images migrated to FIT, bootscript loads only 1 image (faster)

Revert "petalinux: kernel changed to xlnx_4.0.8-rt6"

This reverts commit 672b879c97441bf9d9ddb1270c2db4a35475a0ad.
Worse performance (both 100Hz and 1000Hz tick), unpredictable.

petalinux: kernel changed to xlnx_4.0.8-rt6

xilinx_can: removed most of debug messages

xilinx_can: debugging, fixed timing problem, lowered can clk to 20MHz

The Xilinx Zynq TRM description of CAN RX timestamp resolution
is misleading - it is clocked by undivided peripheral clock, not
by divided bit time clock.

bootscript: changed IPs, updated paths

u-boot: changed config to enable getting serverip from DHCP

system: removed reference to post-write_bitstream dist script

system: updated build script for new Vivado version

removed outdated system.hdf

updated README, .gitignore

system: added constraints file

system: can_crossbar fixed and added to device tree, updated vivado script

xilinx_can: hwtstamp fixes, it works (almost)

TODO:
- overflow handling is sometimes off by 1 period (both positive or negative)
- update reference times when the sync point was long ago (prevent rollover counter overflow)

can_crossbar: fixes (but still not working)

sja1000: IP fixes, corrected device-tree entry, it works now

system: added GPIO IP

system: added CAN crossbar IP

u-boot: added hack to force-enable legacy image format

system: updated scripts

sja1000: synchronous with AXI, duplex register access (WIP)

removed generated file

sja1000 core, linux drivers

bitstream file renamed

added sja1000 IP

petalinux: mc & talloc fix

petalinux: added Midnight Commander

petalinux: fixed booting stuff

system: build fix, removed generated HDL wrappers

Makefile: build bootscript

Makefile fixes

updated bootscript, added "How to build" to README.txt

petalinux: added canutils, dropbear (SSH server), libs

petalinux: Boot from network (TFTP), NFS root; support for custom u-boot bootscript

Added latester (sources in submodule) and dependencies (libpopt, libtalloc)

Added patched xilinx_can module, canhwtstamp testing app

added system and petalinux configuration, scripts, makefiles

TODO: remove HDL wrappers?

Initial commit - CAN benchmark FPGA design and software for MicroZed board.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>