RoCoN: use BlueBot drawing declared axis order after population of another two bridges.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: change testlxpwrrx stored set of data to include PWM values as well.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: added support and test command to capture LXPWR ADC stream.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: correct variable name in pxmc_rocon_receiver_chan2reg.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Provide output event indication end of reception from LXPWR.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: implement HAL sensors reading and processing for BLDC/PMSM.

LXPWR receiver configuration is set for single AGL
in chain for now. The chain length should
to be auto-detected.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Implemented initial version of LXPWR receiver FSM based on transmitter.

The basic implementation does not check CRC for now.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Provide direct pass-trough drive of i_rd_s from filtered rd_f_s.

This violates standard next_.._s -> register pattern
but only registered signals are used for i_rd_s
generation and shift one cycle forward allows
to use shorter read access cycle.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Assign next_last_address_s signal value in all cases to prevent generation of latches.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: reset max ISR spent time after its read.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: ensure that all EIM parameters for FPGA are setup.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Redesign external bus access timing and logic.

There has been fundamental flaws in write cycles activation
and timing which leads to write of unstable data to
unstable address when write has been activated
on partially valid BLS on start of LPC write cycle.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: Change hard-coded IRC status bit positions to named bit masks.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: Ensure USB buffers alignment.

It is not required on Cortex-M3/4 but can speedup
operations.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: Implement USB memory transfers for 32-bit wide memory read/write.

The 32-bit access target is is elected by "-t 4" parameter
of "usb_sendhex".

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Update PXMC for 8 DC axes

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

Update FPGA, fix hazard conditions in BRAM

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

RoCoN: update code to build for simulated mode under Linux.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: reverse order for PWM channels assignment.

The connectors are soldered on upper side of LX_PWR
board in our actual assembly which leads to reverse
order to our standard used on other boards (i.e. LMC_CB2).

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: add command to read and reset maximal time spent in PXMC isr.

The time is measured in CPU clocks which are 72 MHz for LX_CPU1.
This provides 72000 ticks per PXMC isr period. Maximum captured
time for single axis was 4153, typical even with coordinated
movement coordination 3300.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Merge branch 'master' of rtime.felk.cvut.cz:/fpga/lx-cpu1/lx-rocon

RoCoN: add omitted registration of global PURGE command.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Update pxmc settings

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

Update dff2, create dff3, fix LX Master for multiple slaves

RoCoN: ensure that no old stalled index edge is used after axis mode change.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: include basic support for asynchronous ready notification.

Commands R: and Rm: are compatible with same MARS8 functionality.

Functions has been successfully tested with UART based
communication but actual code for USB channel blocks
on asynchronous IO.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: enhance stepper and BLDC motor support to allow build for calibration.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: Add command to select motor driver type/axis mode at runtime.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Update pxmc submodule to use LPC17xx optimized square root approximation.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Include sqrtll approximation for more than 48 valid bits.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: include basic set of global PXMC commands.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: fix mixed use of calibrated and raw IRC for phases commutator.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: include optional support for BLDC/PMSM modified to run without HAL.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: keep optional support for older version of LX_MASTER.

This allows to test software against older version
because actual version does not work on my board.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: include skeleton of stepper motor control based on PiKRON's VLP1 project.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: include command for phase alignment to index processing.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: new file for application specific commands and sqrtll tests added.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: correct dprint periodic debug status printing.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

LX Master watchdog implemented

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

Fix typo in IRC5 register address base

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

Add a bit to IRC register storing current index wire state

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

Fix LX Master transmission, update PXMC for new structure

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

Remove unintentionally pushed debug messages

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

Update LX Master transmitter structure layout

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

Update LX PWR communication

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

RoCoN: initial version of PMSM phase alignment command.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: introduce configurable periodic status print to serial line.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: reintroduce back option to send commands over serial line.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: PWM output for simple 3 phase BLDC/PMSM motors control.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: integrate coordinated movements support and commands.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: include square root routine for 64-bit input required for coordinated movements.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: complete MARS-8 compatible hard-home support.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: correct simple mark based hard home to really work.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: extended to actual 8x IRC/axes design and lxpwr master initialization added.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: copy of PXMC basic hard-home routine adapted for FPGA based system.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: postpone PXMC initialization until FPGA initialization is finished.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Merge 8x IRC support from origin/master branch into bluebot branch.

Conflicts:
sw/app/rocon/appl_main.c

Changes required for sycesfull build in:
sw/app/rocon/appl_pxmc.c

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Support 8 IRCs, refactorization (IRC and LXMaster registers and wiring)

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

RoCoN: configuration for 4x DC motor.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: provide PWM output for DC motor configuration.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: IRC position read.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

RoCoN: FPGA access has to be initialized before PXMC initialization.

The actual change is still incorrect, because FPGA
is not programmed before PXMC start. But if LPC external
interface is not setup then whole application blocks.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Cleanup (whitespace, etc.)

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

Tumbl submodule updated

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

LX Master MOSI and SYNC hold time after clock increased

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

LX Master, usb command support, fixed SYNC and CRC last bit, improved design

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

IRC inputs pin changed to PULLUP

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

IRC coprocesor, change to generic, index to user, usb commands update

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

Multiple patches

1) USB sendhex forked due to changes (patch included)
2) Synthesis profiling for HW
3) Added LX master
4) Calbration -> Measuerement
5) Master CPU bus is 50 MHz and wired to Tumbl external bus,
   fixes in wiring
6) Cleanups
7) Other crap I forgot in the meantime :-)

Signed-off-by: Martin Meloun <meloumar@cmp.felk.cvut.cz>

IRC coprocessor with muxed access between Master CPU and Tumbl

Major refactorization in hw

Improve tumbl, tweak xst settings for more optimal synthesis

Keep up with tumbl update (conditional execution)

Put up with tumbl changes and custom binutils / gcc / newlib

Checkout submodules to latest commits

Update with Tumbl firmware compilation

Update software for Tumbl interaction and debugging

Multiple changes in FPGA, include Tumbl coprocessor

- remove deprecated control bram
- remove testing bcd counter
- fix IRC indexing reacting on index level
- update ucf file
- Tumbl: add sumbodule
- Tumbl: add lx-rocon implementation for Spartan6
- Tumbl: add primitive firmware (requires MicroBlaze binutils and gcc to compile)
- do not use coregen, infer the bram or use primitives
- Master CPU bus: now on 100 MHz instead of 72 MHz
- Master CPU bus: rd / bls is async and filtered

FPGA: IRC - dff sampler shouldn't have reset

FPGA: Improvements & Fixes

1) Fix hazardous states when issuing reset (and derps too)
2) Implement calibration registers for reading and writing
   on the CPU memory bus
3) bus_id register removed, became calibration register
   and implemented properly
4) Implement BCD properly
5) Fix IRC modules (correct indexing)
6) Update testbench to simulate more events

In detail

dff: Fix reset
bcd: Improve implementation
calibration: Added registers for read / write with delay secured
  to be longer than for normal transactions (held by extra cycle).
  These registers are then used for normal operation. Note that the bus
  is synchronous to the CPU / EMC!
irc: Fix reset (hold the asynchronous event by one more cycle to prevent
  accounting milions of units based on unstability of the output) and
  fixed indexing (does not delay by one cycle)
testbenches: Mostly fixed reset polarity, top module has extra transactions
  for the simulation

Remove deprecated config

Implement reset properly with correct polarity inside the modules

Update top level Makefile

Separated flashing and running commands. Added commands to configure
FPGA.

Implement interfaces for FPGA

Implemented USB_VENDOR_CALL, used during configuration of the FPGA device.
Implmented FPGA configuration and EMC initialization. At this moment, EMC uses
the longest delays and is not calibrated for performance.

Include USB loader headers during build

FPGA: Bugfixes, custom packaging and added testing modules

1) Bugfixes all over the place from initial testing,
   especially on the memory bus
2) Use CLKOUT as clock source by default (72 MHz)
3) Add packaging for SelectMAP configuration interface
4) Add some more testing modules (BCD and other ID register)

Update top level Makefile, add installation commands

Please not that top level Makefile uses its own commands for installation.

Add LPC21ISP to host

Fix derp

Import ulboot build and dependencies

Add top level makefile

Fix host build system

Fix PXMC symlink

Integrate host binaries with OCERA framework

Add ulan-app gitmodule

Checkout master branch on sysless

Move submodules to root directory and fix symlinks

Apply fix for Spartan6 errata (9k block ram initialization)

Generate bin file for custom configuration

Add ID register to memory bus

It is used to verify READ from the FPGA memory controlling unit.