]> rtime.felk.cvut.cz Git - fpga/openmsp430.git/blob - top/top_8_32_mul_dbus/README
New top module with external data bus
[fpga/openmsp430.git] / top / top_8_32_mul_dbus / README
1 This is ready to use openMSP430 soft-core entity.
2
3 Only "clk" and "reset_n" signals are needed to be connected. But all signals
4 required to connect custom peripheries are present. Memories and hw uart are
5 built-in, but it's possible to extend data memory because data bus is present.
6
7 External data bus is capable of addressing 8 kB (4*1024 words). Physical
8 memory address is shifted by 0x2200. (e.g. external memory cell with physical
9 address 0x0000 is reachable by logic address 0x2200) This bus can be also
10 used to connect some peripherals which doesn't support asynchronous read
11 operation (as it's required by peripheral bus). But be aware that all
12 requirements for data bus (listed in core documentation) must be accomplished.
13 Hence you probably needs to register external address decoder.
14
15     <log addr> = <phy addr> * 2 + 0x2200
16
17
18 Properties:
19
20  - Memory primitives:    RAMB16_S2, RAMB16_S4
21  - Program memory size:  32 kB
22  - Data memory size:      8 kB
23  - Ext. data memory bus: yes
24  - HW multiplication:    yes
25  - HW debugger:           no
26  - RS232:                yes
27
28 To use this entity in your design you must:
29
30  - Add content of "openMSP430_8_32_mul.prj" to your top *.prj file (and possibly
31    adjust file paths in this file) or compile this project as separated module.
32  - Copy "openMSP430_8_32_mul.bmm" file, add it to your project and replace 
33    <path> with logical path of your instantiated openMSP430 component.
34