hw/bus_example.vhd

   1 library ieee;
   2
   3 use ieee.std_logic_1164.all;
   4 use ieee.std_logic_arith.all;
   5 use ieee.std_logic_unsigned.all;
   6 use ieee.numeric_std.all;
   7 use work.lx_dad_pkg.all;
   8
   9 -- Connects example memory
  10
  11 entity bus_example is
  12         port
  13         (
  14                 -- Clock
  15                 clk_i        : in std_logic;
  16                 -- Chip enable
  17                 ce_i         : in std_logic;
  18                 -- Global Reset
  19                 reset_i      : in std_logic;
  20                 -- Master CPU peripheral bus
  21                 bls_i        : in std_logic_vector(3 downto 0);
  22                 address_i    : in std_logic_vector(11 downto 0);
  23                 data_i       : in std_logic_vector(31 downto 0);
  24                 data_o       : out std_logic_vector(31 downto 0)
  25
  26                 -- Non bus signals
  27                 --
  28                 -- Add there external component signals
  29   );
  30 end bus_example;
  31
  32 architecture Behavioral of bus_example is
  33
  34 begin
  35
  36         data_o <= (others => '0');
  37
  38 end Behavioral;