]> rtime.felk.cvut.cz Git - fpga/virtex2/msp_motion.git/blob - build/config.tcl
Makefile creating ISE project file
[fpga/virtex2/msp_motion.git] / build / config.tcl
1 # xtclsh config.tcl <project.ise>
2 #===============================================================================
3
4 if {$argc != 1} {
5     puts "ERROR: there is wrong number of arguments, see source file..."
6     exit 1
7 }
8
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10 project open [lindex $argv 0]
11
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13 # Device
14 project set "family" virtex2
15 project set "device" xc2v1000
16 project set "package" fg456
17 project set "speed" -6
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19 # Top.level entity
20 project set "top" /msp_motion
21
22 # BLock memory map file
23 xfile add memory.bmm
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25 # User constraints file
26 xfile add ../msp_motion.ucf
27
28 # Verilog Include directory
29 project set "Verilog Include Directories" "../openmsp430/top/top_8_32_mul_dbus/"
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31 # Partitions
32 partition new /msp_motion/openMSP430_1
33 partition new /msp_motion/openMSP430_1/uart_0
34 partition new /msp_motion/mcc_1
35
36 # Keep Hierarchy
37 project set "Keep Hierarchy" "Soft"
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39
40 project close