Merge branch 'master' of rtime.felk.cvut.cz:/fpga/virtex2/msp_motion

Added index capture register hardware

Makefile dependency checking corrected

Dependency checking is corrected and dependency files modified so that
no error is risen by GNU make when any source file has been deleted.

Submodule 'pwm' updated

  > Wave_table initialization data format modified.

Update Makefile.rules from OMK project and use TARGET_STDSTARTFILES for MSP430.

Signed-off-by: Pavel Pisa <pi@baree.(none)>

Links to build documentation added.

Signed-off-by: Bastien Barriere <bastien.barriere@gmail.com>

Support of msp-gcc 4.5.2

In msp-gcc 4.5.2 watchdog is running by default.

pxmc_main_list is already defined in pxmc_virtex2 module.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

Updated reference to actual version of PXMC and SysLess.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

Keeping hierarchy during hardware synthesis.

Does not propagate to place & route stage, so optimization is still
working. But we can see in  floorplan which part of FPGA implements
which entity.

Added git ignore list.

Submodule PWM and toplevel updated.

  > MCC testbench tests all MCC entities/modules.
  > MCC_EXEC entity support for multiple axes control.
  > Corrected generic parameters in MCC entity.
  > PWM3 wrapper for 3 PWMs entities.
  > Wave_table impure function.
  > PWM selection signal added.
  > Overflow event signal of counter corrected.

Modified sine wave output.

Submodule pwm:
  > Modified sine wave in MCC.
  > Added pwm_min_dump - modified sin wave
  > Added pwm_min component.
Submodule software/submodule/pxmc:
  > Virtex2 modified sine wave output.

Submodule software/submodule/pxmc contains untracked content
Submodule software/submodule/pxmc contains modified content
Submodule software/submodule/pxmc:

  > Bug in msp430-gcc-4.4.5 suppressed
  > Virtex2 full hw commutation enabled
  > Corrected rounding error in PID controller
  > Phase table generator tool enhanced with VHDL output formats
  > Major bsp part for virtex2 adapted
  > IRC input rewritten to use quadcount
  > Added Virtex2 hardware definitions and bsp
  > Typecasts between integers and pointers corrected

Submodule software/submodule/sysless:

  > Stdio and malloc header files extended
  > GCC inline asm warning suppressed.

PWM output polarity inverted.

Inverted to correspond with power electronic board LP_MPW1 where
PWM input signals are inverted too.

Improper top module signals initialization.

Reset changed to use Global Set Reset network.

Resets are coming only from outside of FPGA and are realized
by STARTUP_VIRTEX2 component. No other reset network is present
so the design is smaller (-86 LUT4, approx 3%). But hardware cannot
be reset form softcore MCU.

Submodule pwm, openmsp430

Better initialization and reset handling. Resets are all synchronous
ans initializations is don before "power-up", so no reset sequence
is required.

Makefile - save xst report in xst.log file.

Error in MCU external data bus multiplexer

Added simple app testing libpxmc

Submodule with PXMC library added

Submodule Sysless added

Added Sysless submodule from uLan project.

Software directory with OMK

Motor feedback IRQ generator

MCU interface to Qcount (32-bit output)

GPIO connected to MCU

MCU peripheral bus signals declared

GPIO and qcount MCU peripherals added

PWM (MCC) connected to MCU

MCC is connected to MCU through dual-port BRAM. PWM outputs and IRC input
is connected to MCC. MCC is executed once per PWM period when PWM counter
overflows.

Submodule PWM updated

Submodule Quadcount added

Submodule PWM (MCC) added

HDL Makefile added

Top-level modul created.

Contains openMSP430, user constraints file and MCU memory definition file.

Submodule openMSP430 added

Initial empty commit