coregen/ram_8x512_readme.txt

   1 The following files were generated for 'ram_8x512' in directory
   2 coregen/:
   3
   4 ram_8x512.vho:
   5    VHO template file containing code that can be used as a model for
   6    instantiating a CORE Generator module in a VHDL design.
   7
   8 ram_8x512.asy:
   9    Graphical symbol information file. Used by the ISE tools and some
  10    third party tools to create a symbol representing the core.
  11
  12 ram_8x512.sym:
  13    Please see the core data sheet.
  14
  15 ram_8x512_xmdf.tcl:
  16    Please see the core data sheet.
  17
  18 ram_8x512_flist.txt:
  19    Text file listing all of the output files produced when a customized
  20    core was generated in the CORE Generator.
  21
  22 ram_8x512.vhd:
  23    VHDL wrapper file provided to support functional simulation. This
  24    file contains simulation model customization data that is passed to
  25    a parameterized simulation model for the core.
  26
  27 ram_8x512.ngc:
  28    Binary Xilinx implementation netlist file containing the information
  29    required to implement the module in a Xilinx (R) FPGA.
  30
  31 ram_8x512_readme.txt:
  32    Text file indicating the files generated and how they are used.
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  34 ram_8x512.xco:
  35    CORE Generator input file containing the parameters used to
  36    regenerate a core.
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  39 Please see the Xilinx CORE Generator online help for further details on
  40 generated files and how to use them.
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