top_plasma.ucf

   1 #==============================================================================#
   2 # Clock & Reset                                                                #
   3 #==============================================================================#
   4
   5 NET "CLK_24MHz"         LOC = "A11" |     PERIOD =  41.7 ns LOW  20.9 ns;
   6
   7 NET "RESET_N"           LOC = "B6";
   8
   9
  10 #==============================================================================#
  11 # RS-232 Port                                                                  #
  12 #==============================================================================#
  13
  14 NET "TXD"               LOC = "A7";     # output from the board (from FPGA)
  15 NET "RXD"               LOC = "B7";     # input to the board (to FPGA)
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