pwm3.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.std_logic_arith.all;
   4 use ieee.std_logic_unsigned.all;
   5
   6 --------------------------------------------------------------------------------
   7
   8 entity pwm3 is
   9   generic (
  10     PWM_W : integer);
  11   port (
  12     CLK     : in  std_logic;
  13     RST     : in  std_logic;
  14     DAT     : in  std_logic_vector (PWM_W-1 downto 0);
  15     SEL     : in  std_logic
  16     WE      : in  std_logic (2 downto 0);
  17     -- PWM interface
  18     PWM_CNT : in  std_logic_vector (PWM_W-1 downto 0)
  19     PWM_CYC : in  std_logic;
  20     PWM     : out std_logic_vector (2 downto 0));
  21 end pwm3;
  22
  23 --------------------------------------------------------------------------------
  24
  25 architecture rtl of pwm3 is
  26 begin
  27
  28   PWM_GEN : for i in 0 to 2 generate
  29     pwm_1 : entity work.pwm
  30       generic map (
  31         PWM_WIDTH => PWM_W)
  32       port map (
  33         clk     => CLK,
  34         reset   => RST,
  35         din     => DAT,
  36         sel     => SEL,
  37         we      => WE (i),
  38         pwm_cnt => PWM_CNT,
  39         pwm_cyc => PWM_CYC,
  40         pwm     => PWM (i));
  41   end generate PWM_GEN;
  42
  43 end rtl;