]> rtime.felk.cvut.cz Git - fpga/zynq/canbench-hw.git/blob - output/canbench-hw-drl.rpt
layout: fixes, silk screen
[fpga/zynq/canbench-hw.git] / output / canbench-hw-drl.rpt
1 Drill report for /home/martin/projects/cvut/bakalarka/canbench-hw/canbench-hw.kicad_pcb
2 Created on Pá 22. duben 2016, 03:40:49 CEST
3
4 Copper Layer Stackup:
5     =============================================================
6     L1 :  F.Cu                      front
7     L2 :  B.Cu                      back
8
9
10 Drill file 'canbench-hw.drl' contains
11     plated through holes:
12     =============================================================
13     T1  0,40mm  0,016"  (227 holes)
14     T2  0,64mm  0,025"  (5 holes)
15     T3  0,76mm  0,030"  (16 holes)
16     T4  0,82mm  0,032"  (2 holes)
17     T5  1,00mm  0,039"  (3 holes)  (with 3 slots)
18     T6  1,02mm  0,040"  (150 holes)
19     T7  1,23mm  0,048"  (2 holes)
20     T8  3,05mm  0,120"  (8 holes)
21     T9  3,20mm  0,126"  (8 holes)
22
23     Total plated holes count 421
24
25
26 Drill file 'canbench-hw-NPTH.drl' contains
27     unplated through holes:
28     =============================================================
29     T1  2,30mm  0,091"  (1 hole)
30
31     Total unplated holes count 1