top_plasma.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.std_logic_arith.all;
   4 use ieee.std_logic_unsigned.all;
   5
   6
   7 entity top_plasma is
   8   port (
   9     CLK_24MHz : in  std_logic;
  10     RESET_N   : in  std_logic;
  11     RXD       : in  std_logic;
  12     TXD       : out std_logic);
  13 end entity top_plasma;
  14
  15 --------------------------------------------------------------------------------
  16
  17 architecture compose of top_plasma is
  18
  19   signal clk   : std_logic;
  20   signal reset : std_logic;
  21
  22 begin
  23
  24   clk   <= CLK_24MHz;
  25   reset <= not RESET_N;
  26
  27
  28   plasma_1 : entity work.plasma
  29     generic map (
  30       memory_type    => "XILINX_16X",
  31       log_file       => "UNUSED",
  32       ethernet       => '0',
  33       use_cache      => '0',
  34       uart_prescaler => 207)            -- 115200 baud
  35     port map (
  36       clk          => clk,
  37       reset        => reset,
  38       uart_write   => TXD,
  39       uart_read    => RXD,
  40       address      => open,
  41       byte_we      => open,
  42       data_write   => open,
  43       data_read    => (others => '0'),
  44       mem_pause_in => '0',
  45       no_ddr_start => open,
  46       no_ddr_stop  => open,
  47       gpio0_out    => open,
  48       gpioA_in     => (others => '0'));
  49
  50
  51 end architecture compose;
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