]> rtime.felk.cvut.cz Git - fpga/virtex2/blink.git/blob - coregen/rom_8x2k.sym
+ Top level design
[fpga/virtex2/blink.git] / coregen / rom_8x2k.sym
1 VERSION 5
2 BEGIN SYMBOL rom_8x2k
3 SYMBOLTYPE BLOCK
4 TIMESTAMP 2011 1 8 22 4 37
5 SYMPIN 0 48 Input addr[10:0]
6 SYMPIN 0 80 Input din[7:0]
7 SYMPIN 0 112 Input we
8 SYMPIN 0 144 Input en
9 SYMPIN 0 240 Input clk
10 SYMPIN 352 48 Output dout[7:0]
11 RECTANGLE N 32 0 320 272 
12 BEGIN DISPLAY 36 48 PIN addr[10:0] ATTR PinName
13     FONT 24 "Arial"
14 END DISPLAY
15 BEGIN LINE W 0 48 32 48 
16 END LINE
17 BEGIN DISPLAY 36 80 PIN din[7:0] ATTR PinName
18     FONT 24 "Arial"
19 END DISPLAY
20 BEGIN LINE W 0 80 32 80 
21 END LINE
22 BEGIN DISPLAY 36 112 PIN we ATTR PinName
23     FONT 24 "Arial"
24 END DISPLAY
25 LINE N 0 112 32 112 
26 BEGIN DISPLAY 36 144 PIN en ATTR PinName
27     FONT 24 "Arial"
28 END DISPLAY
29 LINE N 0 144 32 144 
30 BEGIN DISPLAY 36 240 PIN clk ATTR PinName
31     FONT 24 "Arial"
32 END DISPLAY
33 LINE N 0 240 32 240 
34 BEGIN DISPLAY 316 48 PIN dout[7:0] ATTR PinName
35     ALIGNMENT RIGHT
36     FONT 24 "Arial"
37 END DISPLAY
38 BEGIN LINE W 320 48 352 48 
39 END LINE
40 END SYMBOL