coregen/ram_8x512.xco

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   2 #
   3 # Xilinx Core Generator version J.36
   4 # Date: Sat Jan  8 22:04:28 2011
   5 #
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   7 #
   8 #  This file contains the customisation parameters for a
   9 #  Xilinx CORE Generator IP GUI. It is strongly recommended
  10 #  that you do not manually alter this file as it may cause
  11 #  unexpected and unsupported behavior.
  12 #
  13 ##############################################################
  14 #
  15 # BEGIN Project Options
  16 SET addpads = False
  17 SET asysymbol = True
  18 SET busformat = BusFormatAngleBracketNotRipped
  19 SET createndf = False
  20 SET designentry = VHDL
  21 SET device = xc2v1000
  22 SET devicefamily = virtex2
  23 SET flowvendor = Foundation_iSE
  24 SET formalverification = False
  25 SET foundationsym = False
  26 SET implementationfiletype = Ngc
  27 SET package = fg456
  28 SET removerpms = False
  29 SET simulationfiles = Behavioral
  30 SET speedgrade = -6
  31 SET verilogsim = False
  32 SET vhdlsim = True
  33 # END Project Options
  34 # BEGIN Select
  35 SELECT Single_Port_Block_Memory family Xilinx,_Inc. 6.2
  36 # END Select
  37 # BEGIN Parameters
  38 CSET active_clock_edge=Rising_Edge_Triggered
  39 CSET additional_output_pipe_stages=0
  40 CSET component_name=ram_8x512
  41 CSET depth=512
  42 CSET disable_warning_messages=true
  43 CSET enable_pin=true
  44 CSET enable_pin_polarity=Active_Low
  45 CSET global_init_value=0
  46 CSET handshaking_pins=false
  47 CSET has_limit_data_pitch=false
  48 CSET init_pin=false
  49 CSET init_value=0
  50 CSET initialization_pin_polarity=Active_High
  51 CSET limit_data_pitch=18
  52 CSET load_init_file=false
  53 CSET port_configuration=Read_And_Write
  54 CSET primitive_selection=Optimize_For_Area
  55 CSET register_inputs=false
  56 CSET select_primitive=16kx1
  57 CSET width=8
  58 CSET write_enable_polarity=Active_Low
  59 CSET write_mode=Read_After_Write
  60 # END Parameters
  61 GENERATE
  62 # CRC: 85636b95
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