mcc.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.std_logic_arith.all;
   4 use ieee.std_logic_unsigned.all;
   5
   6 --------------------------------------------------------------------------------
   7
   8 entity mcc is
   9   generic (
  10     LUT_ADR_W : integer := 10;
  11     LUT_DAT_W : integer := 9;
  12     IRF_ADR_W : integer := 5);
  13   port (
  14     -- Primary slave intefrace
  15     ACK_O      : out std_logic;
  16     CLK_I      : in  std_logic;
  17     RST_I      : in  std_logic;
  18     STB_I      : in  std_logic;
  19     -- Wave table interface
  20     LUT_STB_O  : out std_logic;
  21     LUT_ADR_O  : out std_logic_vector (LUT_ADR_W-1 downto 0);
  22     LUT_DAT_I  : in  std_logic_vector (LUT_DAT_W-1 downto 0);
  23     -- IRC input
  24     IRC_DAT_I  : in  std_logic_vector (15 downto 0);
  25     -- PWM output
  26     PWM_DAT_O  : out std_logic_vector (LUT_DAT_W-1 downto 0);
  27     PWM1_STB_O : out std_logic;
  28     PWM2_STB_O : out std_logic;
  29     PWM3_STB_O : out std_logic;
  30     -- Shared memory interface
  31     IRF_ACK_I  : in  std_logic;
  32     IRF_ADR_O  : out std_logic_vector (IRF_ADR_W-1 downto 0);
  33     IRF_DAT_I  : in  std_logic_vector (15 downto 0);
  34     IRF_DAT_O  : out std_logic_vector (15 downto 0);
  35     IRF_STB_O  : out std_logic;
  36     IRF_WE_O   : out std_logic);
  37 end entity mcc;
  38
  39 --------------------------------------------------------------------------------
  40
  41 architecture behavioral of mcc is
  42
  43   constant MCC_W : integer := 6;
  44   constant MUX_W : integer := 3;
  45
  46   constant P_BASE : integer := 16;
  47   constant P_SIZE : integer := 4;
  48
  49
  50   signal MCC_ACK      : std_logic_vector (MCC_W-1 downto 0);
  51   signal MCC_STB      : std_logic_vector (MCC_W-1 downto 0);
  52   signal MCC_MUX_CODE : std_logic_vector (MUX_W-1 downto 0);
  53   signal MCC_MUX_EN   : std_logic;
  54
  55   signal MASTER_IRF_ADR_O : std_logic_vector (IRF_ADR_W-1 downto 0);
  56   signal MASTER_IRF_DAT_O : std_logic_vector (15 downto 0);
  57   signal MASTER_IRF_STB_O : std_logic;
  58   signal MASTER_IRF_WE_O  : std_logic;
  59
  60   signal VECTOR_IRF_ADR_O : std_logic_vector (IRF_ADR_W-1 downto 0);
  61   signal VECTOR_IRF_DAT_O : std_logic_vector (15 downto 0);
  62   signal VECTOR_IRF_STB_O : std_logic;
  63   signal VECTOR_IRF_WE_O  : std_logic;
  64
  65   signal PWM_IRF_ADR_O    : std_logic_vector (IRF_ADR_W-1 downto 0);
  66   signal PWM_IRF_DAT_O    : std_logic_vector (15 downto 0);
  67   signal PWM_IRF_STB_O    : std_logic;
  68   --signal PWM_DAT_O        : std_logic_vector (LUT_DAT_W-1 downto 0);
  69   signal PWM_STB_O        : std_logic;
  70   signal PWM_SL_ACK_O     : std_logic;
  71   signal PWM_SL_IRF_ADR_O : std_logic_vector (IRF_ADR_W-1 downto 0);
  72   signal PWM_SL_STB_I     : std_logic;
  73   signal PWM_SL_MUX_CODE  : std_logic_vector (1 downto 0);
  74
  75
  76
  77   type state_t is (ready, read_mask, do_mcc, done);
  78
  79   signal state : state_t;
  80
  81   signal mcc_mask       : std_logic_vector (MCC_W-1 downto 0);
  82   signal mcc_ack_inner  : std_logic_vector (MCC_W   downto 0);
  83   signal mcc_stb_inner  : std_logic_vector (MCC_W-1 downto 0);
  84   signal mux_code_inner : std_logic_vector (MUX_W-1 downto 0);
  85   signal mcc_exec       : std_logic;
  86
  87 --------------------------------------------------------------------------------
  88
  89 begin
  90
  91   IRF_ADR_O <= MASTER_IRF_ADR_O when MCC_MUX_EN = '0' else
  92                VECTOR_IRF_ADR_O when MCC_MUX_CODE = 2 else
  93                PWM_IRF_ADR_O    when MCC_MUX_CODE = 5 else
  94                (others => '-');
  95
  96   IRF_DAT_O <= MASTER_IRF_DAT_O when MCC_MUX_EN = '0' else
  97                VECTOR_IRF_DAT_O when MCC_MUX_CODE = 2 else
  98                PWM_IRF_DAT_O    when MCC_MUX_CODE = 5 else
  99                (others => '-');
 100
 101   IRF_STB_O <= MASTER_IRF_STB_O when MCC_MUX_EN = '0' else
 102                VECTOR_IRF_STB_O when MCC_MUX_CODE = 2 else
 103                PWM_IRF_STB_O    when MCC_MUX_CODE = 5 else
 104                '0';
 105
 106   IRF_WE_O <= MASTER_IRF_WE_O when MCC_MUX_EN = '0' else
 107               VECTOR_IRF_WE_O when MCC_MUX_CODE = 2 else
 108               '0';
 109
 110
 111   PWM1_STB_O <= PWM_STB_O when PWM_SL_MUX_CODE = 0 else '0';
 112   PWM2_STB_O <= PWM_STB_O when PWM_SL_MUX_CODE = 1 else '0';
 113   PWM3_STB_O <= PWM_STB_O when PWM_SL_MUX_CODE = 2 else '0';
 114
 115
 116   mcc_master_1 : entity work.mcc_master
 117     generic map (
 118       MCC_W     => MCC_W,
 119       MUX_W     => MUX_W,
 120       IRF_ADR_W => IRF_ADR_W)
 121     port map (
 122       ACK_O        => ACK_O,
 123       CLK_I        => CLK_I,
 124       RST_I        => RST_I,
 125       STB_I        => STB_I,
 126       MCC_STB_O    => MCC_STB,
 127       MCC_ACK_I    => MCC_ACK,
 128       MCC_MUX_CODE => MCC_MUX_CODE,
 129       MCC_MUX_EN   => MCC_MUX_EN,
 130       IRF_ACK_I    => IRF_ACK_I,
 131       IRF_ADR_O    => MASTER_IRF_ADR_O,
 132       IRF_DAT_I    => IRF_DAT_I,
 133       IRF_DAT_O    => MASTER_IRF_DAT_O,
 134       IRF_STB_O    => MASTER_IRF_STB_O,
 135       IRF_WE_O     => MASTER_IRF_WE_O);
 136
 137   vector_gen_1 : entity work.vector_gen
 138     generic map (
 139       A_BASE => 16#04#,
 140       P_BASE => 16#10#,
 141       P1_OFF => 16#01#,
 142       P2_OFF => 16#05#,
 143       P3_OFF => 16#09#)
 144     port map (
 145       ACK_O     => MCC_ACK (2),
 146       CLK_I     => CLK_I,
 147       RST_I     => RST_I,
 148       STB_I     => MCC_STB (2),
 149       IRF_ACK_I => IRF_ACK_I,
 150       IRF_ADR_O => VECTOR_IRF_ADR_O,
 151       IRF_CYC_O => open,
 152       IRF_DAT_I => IRF_DAT_I,
 153       IRF_DAT_O => VECTOR_IRF_DAT_O,
 154       IRF_STB_O => VECTOR_IRF_STB_O,
 155       IRF_WE_O  => VECTOR_IRF_WE_O,
 156       LUT_ADR_O => LUT_ADR_O,
 157       LUT_DAT_I => LUT_DAT_I,
 158       LUT_STB_O => LUT_STB_O);
 159
 160   pwm_dump_sequencer : entity work.sequencer
 161     generic map (
 162       IRF_ADR_W => IRF_ADR_W,
 163       P_BASE    => P_BASE,
 164       P_SIZE    => P_SIZE)
 165     port map (
 166       ACK_O        => MCC_ACK (5),
 167       CLK_I        => CLK_I,
 168       RST_I        => RST_I,
 169       STB_I        => MCC_STB (5),
 170       IRF_ADR_O    => PWM_IRF_ADR_O,
 171       SL_ACK_I     => PWM_SL_ACK_O,
 172       SL_IRF_ADR_I => PWM_SL_IRF_ADR_O,
 173       SL_STB_O     => PWM_SL_STB_I,
 174       SL_MUX_CODE  => PWM_SL_MUX_CODE);
 175
 176   pwm_dump_1 : entity work.pwm_dump
 177     generic map (
 178       IRF_ADR_W => IRF_ADR_W,
 179       P_BASE    => P_BASE,
 180       PWM_OFF   => 1,
 181       PWM_W     => LUT_DAT_W)
 182     port map (
 183       ACK_O     => PWM_SL_ACK_O,
 184       CLK_I     => CLK_I,
 185       RST_I     => RST_I,
 186       STB_I     => PWM_SL_STB_I,
 187       PWM_DAT_O => PWM_DAT_O,
 188       PWM_STB_O => PWM_STB_O,
 189       IRF_ACK_I => IRF_ACK_I,
 190       IRF_ADR_O => PWM_SL_IRF_ADR_O,
 191       IRF_DAT_I => IRF_DAT_I,
 192       IRF_STB_O => PWM_IRF_STB_O);
 193
 194 end architecture behavioral;
 195