arch/powerpc/kernel/misc_64.S

   1 /*
   2  * This file contains miscellaneous low-level functions.
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *
   5  * Largely rewritten by Cort Dougan (cort@cs.nmt.edu)
   6  * and Paul Mackerras.
   7  * Adapted for iSeries by Mike Corrigan (mikejc@us.ibm.com)
   8  * PPC64 updates by Dave Engebretsen (engebret@us.ibm.com)
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License
  12  * as published by the Free Software Foundation; either version
  13  * 2 of the License, or (at your option) any later version.
  14  *
  15  */
  16
  17 #include <linux/sys.h>
  18 #include <asm/unistd.h>
  19 #include <asm/errno.h>
  20 #include <asm/processor.h>
  21 #include <asm/page.h>
  22 #include <asm/cache.h>
  23 #include <asm/ppc_asm.h>
  24 #include <asm/asm-offsets.h>
  25 #include <asm/cputable.h>
  26 #include <asm/thread_info.h>
  27 #include <asm/kexec.h>
  28 #include <asm/ptrace.h>
  29 #include <asm/mmu.h>
  30 #include <asm/export.h>
  31
  32         .text
  33
  34 #ifndef CONFIG_PREEMPT_RT_FULL
  35 _GLOBAL(call_do_softirq)
  36         mflr    r0
  37         std     r0,16(r1)
  38         stdu    r1,THREAD_SIZE-STACK_FRAME_OVERHEAD(r3)
  39         mr      r1,r3
  40         bl      __do_softirq
  41         ld      r1,0(r1)
  42         ld      r0,16(r1)
  43         mtlr    r0
  44         blr
  45 #endif
  46
  47 _GLOBAL(call_do_irq)
  48         mflr    r0
  49         std     r0,16(r1)
  50         stdu    r1,THREAD_SIZE-STACK_FRAME_OVERHEAD(r4)
  51         mr      r1,r4
  52         bl      __do_irq
  53         ld      r1,0(r1)
  54         ld      r0,16(r1)
  55         mtlr    r0
  56         blr
  57
  58         .section        ".toc","aw"
  59 PPC64_CACHES:
  60         .tc             ppc64_caches[TC],ppc64_caches
  61         .section        ".text"
  62
  63 /*
  64  * Write any modified data cache blocks out to memory
  65  * and invalidate the corresponding instruction cache blocks.
  66  *
  67  * flush_icache_range(unsigned long start, unsigned long stop)
  68  *
  69  *   flush all bytes from start through stop-1 inclusive
  70  */
  71
  72 _GLOBAL(flush_icache_range)
  73 BEGIN_FTR_SECTION
  74         PURGE_PREFETCHED_INS
  75         blr
  76 END_FTR_SECTION_IFSET(CPU_FTR_COHERENT_ICACHE)
  77 /*
  78  * Flush the data cache to memory
  79  *
  80  * Different systems have different cache line sizes
  81  * and in some cases i-cache and d-cache line sizes differ from
  82  * each other.
  83  */
  84         ld      r10,PPC64_CACHES@toc(r2)
  85         lwz     r7,DCACHEL1LINESIZE(r10)/* Get cache line size */
  86         addi    r5,r7,-1
  87         andc    r6,r3,r5                /* round low to line bdy */
  88         subf    r8,r6,r4                /* compute length */
  89         add     r8,r8,r5                /* ensure we get enough */
  90         lwz     r9,DCACHEL1LOGLINESIZE(r10)     /* Get log-2 of cache line size */
  91         srw.    r8,r8,r9                /* compute line count */
  92         beqlr                           /* nothing to do? */
  93         mtctr   r8
  94 1:      dcbst   0,r6
  95         add     r6,r6,r7
  96         bdnz    1b
  97         sync
  98
  99 /* Now invalidate the instruction cache */
 100
 101         lwz     r7,ICACHEL1LINESIZE(r10)        /* Get Icache line size */
 102         addi    r5,r7,-1
 103         andc    r6,r3,r5                /* round low to line bdy */
 104         subf    r8,r6,r4                /* compute length */
 105         add     r8,r8,r5
 106         lwz     r9,ICACHEL1LOGLINESIZE(r10)     /* Get log-2 of Icache line size */
 107         srw.    r8,r8,r9                /* compute line count */
 108         beqlr                           /* nothing to do? */
 109         mtctr   r8
 110 2:      icbi    0,r6
 111         add     r6,r6,r7
 112         bdnz    2b
 113         isync
 114         blr
 115 _ASM_NOKPROBE_SYMBOL(flush_icache_range)
 116 EXPORT_SYMBOL(flush_icache_range)
 117
 118 /*
 119  * Like above, but only do the D-cache.
 120  *
 121  * flush_dcache_range(unsigned long start, unsigned long stop)
 122  *
 123  *    flush all bytes from start to stop-1 inclusive
 124  */
 125 _GLOBAL(flush_dcache_range)
 126
 127 /*
 128  * Flush the data cache to memory
 129  *
 130  * Different systems have different cache line sizes
 131  */
 132         ld      r10,PPC64_CACHES@toc(r2)
 133         lwz     r7,DCACHEL1LINESIZE(r10)        /* Get dcache line size */
 134         addi    r5,r7,-1
 135         andc    r6,r3,r5                /* round low to line bdy */
 136         subf    r8,r6,r4                /* compute length */
 137         add     r8,r8,r5                /* ensure we get enough */
 138         lwz     r9,DCACHEL1LOGLINESIZE(r10)     /* Get log-2 of dcache line size */
 139         srw.    r8,r8,r9                /* compute line count */
 140         beqlr                           /* nothing to do? */
 141         mtctr   r8
 142 0:      dcbst   0,r6
 143         add     r6,r6,r7
 144         bdnz    0b
 145         sync
 146         blr
 147 EXPORT_SYMBOL(flush_dcache_range)
 148
 149 /*
 150  * Like above, but works on non-mapped physical addresses.
 151  * Use only for non-LPAR setups ! It also assumes real mode
 152  * is cacheable. Used for flushing out the DART before using
 153  * it as uncacheable memory
 154  *
 155  * flush_dcache_phys_range(unsigned long start, unsigned long stop)
 156  *
 157  *    flush all bytes from start to stop-1 inclusive
 158  */
 159 _GLOBAL(flush_dcache_phys_range)
 160         ld      r10,PPC64_CACHES@toc(r2)
 161         lwz     r7,DCACHEL1LINESIZE(r10)        /* Get dcache line size */
 162         addi    r5,r7,-1
 163         andc    r6,r3,r5                /* round low to line bdy */
 164         subf    r8,r6,r4                /* compute length */
 165         add     r8,r8,r5                /* ensure we get enough */
 166         lwz     r9,DCACHEL1LOGLINESIZE(r10)     /* Get log-2 of dcache line size */
 167         srw.    r8,r8,r9                /* compute line count */
 168         beqlr                           /* nothing to do? */
 169         mfmsr   r5                      /* Disable MMU Data Relocation */
 170         ori     r0,r5,MSR_DR
 171         xori    r0,r0,MSR_DR
 172         sync
 173         mtmsr   r0
 174         sync
 175         isync
 176         mtctr   r8
 177 0:      dcbst   0,r6
 178         add     r6,r6,r7
 179         bdnz    0b
 180         sync
 181         isync
 182         mtmsr   r5                      /* Re-enable MMU Data Relocation */
 183         sync
 184         isync
 185         blr
 186
 187 _GLOBAL(flush_inval_dcache_range)
 188         ld      r10,PPC64_CACHES@toc(r2)
 189         lwz     r7,DCACHEL1LINESIZE(r10)        /* Get dcache line size */
 190         addi    r5,r7,-1
 191         andc    r6,r3,r5                /* round low to line bdy */
 192         subf    r8,r6,r4                /* compute length */
 193         add     r8,r8,r5                /* ensure we get enough */
 194         lwz     r9,DCACHEL1LOGLINESIZE(r10)/* Get log-2 of dcache line size */
 195         srw.    r8,r8,r9                /* compute line count */
 196         beqlr                           /* nothing to do? */
 197         sync
 198         isync
 199         mtctr   r8
 200 0:      dcbf    0,r6
 201         add     r6,r6,r7
 202         bdnz    0b
 203         sync
 204         isync
 205         blr
 206
 207
 208 /*
 209  * Flush a particular page from the data cache to RAM.
 210  * Note: this is necessary because the instruction cache does *not*
 211  * snoop from the data cache.
 212  *
 213  *      void __flush_dcache_icache(void *page)
 214  */
 215 _GLOBAL(__flush_dcache_icache)
 216 /*
 217  * Flush the data cache to memory
 218  *
 219  * Different systems have different cache line sizes
 220  */
 221
 222 BEGIN_FTR_SECTION
 223         PURGE_PREFETCHED_INS
 224         blr
 225 END_FTR_SECTION_IFSET(CPU_FTR_COHERENT_ICACHE)
 226
 227 /* Flush the dcache */
 228         ld      r7,PPC64_CACHES@toc(r2)
 229         clrrdi  r3,r3,PAGE_SHIFT                    /* Page align */
 230         lwz     r4,DCACHEL1LINESPERPAGE(r7)     /* Get # dcache lines per page */
 231         lwz     r5,DCACHEL1LINESIZE(r7)         /* Get dcache line size */
 232         mr      r6,r3
 233         mtctr   r4
 234 0:      dcbst   0,r6
 235         add     r6,r6,r5
 236         bdnz    0b
 237         sync
 238
 239 /* Now invalidate the icache */
 240
 241         lwz     r4,ICACHEL1LINESPERPAGE(r7)     /* Get # icache lines per page */
 242         lwz     r5,ICACHEL1LINESIZE(r7)         /* Get icache line size */
 243         mtctr   r4
 244 1:      icbi    0,r3
 245         add     r3,r3,r5
 246         bdnz    1b
 247         isync
 248         blr
 249
 250 _GLOBAL(__bswapdi2)
 251 EXPORT_SYMBOL(__bswapdi2)
 252         srdi    r8,r3,32
 253         rlwinm  r7,r3,8,0xffffffff
 254         rlwimi  r7,r3,24,0,7
 255         rlwinm  r9,r8,8,0xffffffff
 256         rlwimi  r7,r3,24,16,23
 257         rlwimi  r9,r8,24,0,7
 258         rlwimi  r9,r8,24,16,23
 259         sldi    r7,r7,32
 260         or      r3,r7,r9
 261         blr
 262
 263
 264 #ifdef CONFIG_PPC_EARLY_DEBUG_BOOTX
 265 _GLOBAL(rmci_on)
 266         sync
 267         isync
 268         li      r3,0x100
 269         rldicl  r3,r3,32,0
 270         mfspr   r5,SPRN_HID4
 271         or      r5,r5,r3
 272         sync
 273         mtspr   SPRN_HID4,r5
 274         isync
 275         slbia
 276         isync
 277         sync
 278         blr
 279
 280 _GLOBAL(rmci_off)
 281         sync
 282         isync
 283         li      r3,0x100
 284         rldicl  r3,r3,32,0
 285         mfspr   r5,SPRN_HID4
 286         andc    r5,r5,r3
 287         sync
 288         mtspr   SPRN_HID4,r5
 289         isync
 290         slbia
 291         isync
 292         sync
 293         blr
 294 #endif /* CONFIG_PPC_EARLY_DEBUG_BOOTX */
 295
 296 #if defined(CONFIG_PPC_PMAC) || defined(CONFIG_PPC_MAPLE)
 297
 298 /*
 299  * Do an IO access in real mode
 300  */
 301 _GLOBAL(real_readb)
 302         mfmsr   r7
 303         ori     r0,r7,MSR_DR
 304         xori    r0,r0,MSR_DR
 305         sync
 306         mtmsrd  r0
 307         sync
 308         isync
 309         mfspr   r6,SPRN_HID4
 310         rldicl  r5,r6,32,0
 311         ori     r5,r5,0x100
 312         rldicl  r5,r5,32,0
 313         sync
 314         mtspr   SPRN_HID4,r5
 315         isync
 316         slbia
 317         isync
 318         lbz     r3,0(r3)
 319         sync
 320         mtspr   SPRN_HID4,r6
 321         isync
 322         slbia
 323         isync
 324         mtmsrd  r7
 325         sync
 326         isync
 327         blr
 328
 329         /*
 330  * Do an IO access in real mode
 331  */
 332 _GLOBAL(real_writeb)
 333         mfmsr   r7
 334         ori     r0,r7,MSR_DR
 335         xori    r0,r0,MSR_DR
 336         sync
 337         mtmsrd  r0
 338         sync
 339         isync
 340         mfspr   r6,SPRN_HID4
 341         rldicl  r5,r6,32,0
 342         ori     r5,r5,0x100
 343         rldicl  r5,r5,32,0
 344         sync
 345         mtspr   SPRN_HID4,r5
 346         isync
 347         slbia
 348         isync
 349         stb     r3,0(r4)
 350         sync
 351         mtspr   SPRN_HID4,r6
 352         isync
 353         slbia
 354         isync
 355         mtmsrd  r7
 356         sync
 357         isync
 358         blr
 359 #endif /* defined(CONFIG_PPC_PMAC) || defined(CONFIG_PPC_MAPLE) */
 360
 361 #ifdef CONFIG_PPC_PASEMI
 362
 363 _GLOBAL(real_205_readb)
 364         mfmsr   r7
 365         ori     r0,r7,MSR_DR
 366         xori    r0,r0,MSR_DR
 367         sync
 368         mtmsrd  r0
 369         sync
 370         isync
 371         LBZCIX(R3,R0,R3)
 372         isync
 373         mtmsrd  r7
 374         sync
 375         isync
 376         blr
 377
 378 _GLOBAL(real_205_writeb)
 379         mfmsr   r7
 380         ori     r0,r7,MSR_DR
 381         xori    r0,r0,MSR_DR
 382         sync
 383         mtmsrd  r0
 384         sync
 385         isync
 386         STBCIX(R3,R0,R4)
 387         isync
 388         mtmsrd  r7
 389         sync
 390         isync
 391         blr
 392
 393 #endif /* CONFIG_PPC_PASEMI */
 394
 395
 396 #if defined(CONFIG_CPU_FREQ_PMAC64) || defined(CONFIG_CPU_FREQ_MAPLE)
 397 /*
 398  * SCOM access functions for 970 (FX only for now)
 399  *
 400  * unsigned long scom970_read(unsigned int address);
 401  * void scom970_write(unsigned int address, unsigned long value);
 402  *
 403  * The address passed in is the 24 bits register address. This code
 404  * is 970 specific and will not check the status bits, so you should
 405  * know what you are doing.
 406  */
 407 _GLOBAL(scom970_read)
 408         /* interrupts off */
 409         mfmsr   r4
 410         ori     r0,r4,MSR_EE
 411         xori    r0,r0,MSR_EE
 412         mtmsrd  r0,1
 413
 414         /* rotate 24 bits SCOM address 8 bits left and mask out it's low 8 bits
 415          * (including parity). On current CPUs they must be 0'd,
 416          * and finally or in RW bit
 417          */
 418         rlwinm  r3,r3,8,0,15
 419         ori     r3,r3,0x8000
 420
 421         /* do the actual scom read */
 422         sync
 423         mtspr   SPRN_SCOMC,r3
 424         isync
 425         mfspr   r3,SPRN_SCOMD
 426         isync
 427         mfspr   r0,SPRN_SCOMC
 428         isync
 429
 430         /* XXX: fixup result on some buggy 970's (ouch ! we lost a bit, bah
 431          * that's the best we can do). Not implemented yet as we don't use
 432          * the scom on any of the bogus CPUs yet, but may have to be done
 433          * ultimately
 434          */
 435
 436         /* restore interrupts */
 437         mtmsrd  r4,1
 438         blr
 439
 440
 441 _GLOBAL(scom970_write)
 442         /* interrupts off */
 443         mfmsr   r5
 444         ori     r0,r5,MSR_EE
 445         xori    r0,r0,MSR_EE
 446         mtmsrd  r0,1
 447
 448         /* rotate 24 bits SCOM address 8 bits left and mask out it's low 8 bits
 449          * (including parity). On current CPUs they must be 0'd.
 450          */
 451
 452         rlwinm  r3,r3,8,0,15
 453
 454         sync
 455         mtspr   SPRN_SCOMD,r4      /* write data */
 456         isync
 457         mtspr   SPRN_SCOMC,r3      /* write command */
 458         isync
 459         mfspr   3,SPRN_SCOMC
 460         isync
 461
 462         /* restore interrupts */
 463         mtmsrd  r5,1
 464         blr
 465 #endif /* CONFIG_CPU_FREQ_PMAC64 || CONFIG_CPU_FREQ_MAPLE */
 466
 467 /* kexec_wait(phys_cpu)
 468  *
 469  * wait for the flag to change, indicating this kernel is going away but
 470  * the slave code for the next one is at addresses 0 to 100.
 471  *
 472  * This is used by all slaves, even those that did not find a matching
 473  * paca in the secondary startup code.
 474  *
 475  * Physical (hardware) cpu id should be in r3.
 476  */
 477 _GLOBAL(kexec_wait)
 478         bl      1f
 479 1:      mflr    r5
 480         addi    r5,r5,kexec_flag-1b
 481
 482 99:     HMT_LOW
 483 #ifdef CONFIG_KEXEC             /* use no memory without kexec */
 484         lwz     r4,0(r5)
 485         cmpwi   0,r4,0
 486         beq     99b
 487 #ifdef CONFIG_PPC_BOOK3S_64
 488         li      r10,0x60
 489         mfmsr   r11
 490         clrrdi  r11,r11,1       /* Clear MSR_LE */
 491         mtsrr0  r10
 492         mtsrr1  r11
 493         rfid
 494 #else
 495         /* Create TLB entry in book3e_secondary_core_init */
 496         li      r4,0
 497         ba      0x60
 498 #endif
 499 #endif
 500
 501 /* this can be in text because we won't change it until we are
 502  * running in real anyways
 503  */
 504 kexec_flag:
 505         .long   0
 506
 507
 508 #ifdef CONFIG_KEXEC
 509 #ifdef CONFIG_PPC_BOOK3E
 510 /*
 511  * BOOK3E has no real MMU mode, so we have to setup the initial TLB
 512  * for a core to identity map v:0 to p:0.  This current implementation
 513  * assumes that 1G is enough for kexec.
 514  */
 515 kexec_create_tlb:
 516         /*
 517          * Invalidate all non-IPROT TLB entries to avoid any TLB conflict.
 518          * IPROT TLB entries should be >= PAGE_OFFSET and thus not conflict.
 519          */
 520         PPC_TLBILX_ALL(0,R0)
 521         sync
 522         isync
 523
 524         mfspr   r10,SPRN_TLB1CFG
 525         andi.   r10,r10,TLBnCFG_N_ENTRY /* Extract # entries */
 526         subi    r10,r10,1       /* Last entry: no conflict with kernel text */
 527         lis     r9,MAS0_TLBSEL(1)@h
 528         rlwimi  r9,r10,16,4,15          /* Setup MAS0 = TLBSEL | ESEL(r9) */
 529
 530 /* Set up a temp identity mapping v:0 to p:0 and return to it. */
 531 #if defined(CONFIG_SMP) || defined(CONFIG_PPC_E500MC)
 532 #define M_IF_NEEDED     MAS2_M
 533 #else
 534 #define M_IF_NEEDED     0
 535 #endif
 536         mtspr   SPRN_MAS0,r9
 537
 538         lis     r9,(MAS1_VALID|MAS1_IPROT)@h
 539         ori     r9,r9,(MAS1_TSIZE(BOOK3E_PAGESZ_1GB))@l
 540         mtspr   SPRN_MAS1,r9
 541
 542         LOAD_REG_IMMEDIATE(r9, 0x0 | M_IF_NEEDED)
 543         mtspr   SPRN_MAS2,r9
 544
 545         LOAD_REG_IMMEDIATE(r9, 0x0 | MAS3_SR | MAS3_SW | MAS3_SX)
 546         mtspr   SPRN_MAS3,r9
 547         li      r9,0
 548         mtspr   SPRN_MAS7,r9
 549
 550         tlbwe
 551         isync
 552         blr
 553 #endif
 554
 555 /* kexec_smp_wait(void)
 556  *
 557  * call with interrupts off
 558  * note: this is a terminal routine, it does not save lr
 559  *
 560  * get phys id from paca
 561  * switch to real mode
 562  * mark the paca as no longer used
 563  * join other cpus in kexec_wait(phys_id)
 564  */
 565 _GLOBAL(kexec_smp_wait)
 566         lhz     r3,PACAHWCPUID(r13)
 567         bl      real_mode
 568
 569         li      r4,KEXEC_STATE_REAL_MODE
 570         stb     r4,PACAKEXECSTATE(r13)
 571         SYNC
 572
 573         b       kexec_wait
 574
 575 /*
 576  * switch to real mode (turn mmu off)
 577  * we use the early kernel trick that the hardware ignores bits
 578  * 0 and 1 (big endian) of the effective address in real mode
 579  *
 580  * don't overwrite r3 here, it is live for kexec_wait above.
 581  */
 582 real_mode:      /* assume normal blr return */
 583 #ifdef CONFIG_PPC_BOOK3E
 584         /* Create an identity mapping. */
 585         b       kexec_create_tlb
 586 #else
 587 1:      li      r9,MSR_RI
 588         li      r10,MSR_DR|MSR_IR
 589         mflr    r11             /* return address to SRR0 */
 590         mfmsr   r12
 591         andc    r9,r12,r9
 592         andc    r10,r12,r10
 593
 594         mtmsrd  r9,1
 595         mtspr   SPRN_SRR1,r10
 596         mtspr   SPRN_SRR0,r11
 597         rfid
 598 #endif
 599
 600 /*
 601  * kexec_sequence(newstack, start, image, control, clear_all(),
 602                   copy_with_mmu_off)
 603  *
 604  * does the grungy work with stack switching and real mode switches
 605  * also does simple calls to other code
 606  */
 607
 608 _GLOBAL(kexec_sequence)
 609         mflr    r0
 610         std     r0,16(r1)
 611
 612         /* switch stacks to newstack -- &kexec_stack.stack */
 613         stdu    r1,THREAD_SIZE-STACK_FRAME_OVERHEAD(r3)
 614         mr      r1,r3
 615
 616         li      r0,0
 617         std     r0,16(r1)
 618
 619         /* save regs for local vars on new stack.
 620          * yes, we won't go back, but ...
 621          */
 622         std     r31,-8(r1)
 623         std     r30,-16(r1)
 624         std     r29,-24(r1)
 625         std     r28,-32(r1)
 626         std     r27,-40(r1)
 627         std     r26,-48(r1)
 628         std     r25,-56(r1)
 629
 630         stdu    r1,-STACK_FRAME_OVERHEAD-64(r1)
 631
 632         /* save args into preserved regs */
 633         mr      r31,r3                  /* newstack (both) */
 634         mr      r30,r4                  /* start (real) */
 635         mr      r29,r5                  /* image (virt) */
 636         mr      r28,r6                  /* control, unused */
 637         mr      r27,r7                  /* clear_all() fn desc */
 638         mr      r26,r8                  /* copy_with_mmu_off */
 639         lhz     r25,PACAHWCPUID(r13)    /* get our phys cpu from paca */
 640
 641         /* disable interrupts, we are overwriting kernel data next */
 642 #ifdef CONFIG_PPC_BOOK3E
 643         wrteei  0
 644 #else
 645         mfmsr   r3
 646         rlwinm  r3,r3,0,17,15
 647         mtmsrd  r3,1
 648 #endif
 649
 650         /* We need to turn the MMU off unless we are in hash mode
 651          * under a hypervisor
 652          */
 653         cmpdi   r26,0
 654         beq     1f
 655         bl      real_mode
 656 1:
 657         /* copy dest pages, flush whole dest image */
 658         mr      r3,r29
 659         bl      kexec_copy_flush        /* (image) */
 660
 661         /* turn off mmu now if not done earlier */
 662         cmpdi   r26,0
 663         bne     1f
 664         bl      real_mode
 665
 666         /* copy  0x100 bytes starting at start to 0 */
 667 1:      li      r3,0
 668         mr      r4,r30          /* start, aka phys mem offset */
 669         li      r5,0x100
 670         li      r6,0
 671         bl      copy_and_flush  /* (dest, src, copy limit, start offset) */
 672 1:      /* assume normal blr return */
 673
 674         /* release other cpus to the new kernel secondary start at 0x60 */
 675         mflr    r5
 676         li      r6,1
 677         stw     r6,kexec_flag-1b(5)
 678
 679         cmpdi   r27,0
 680         beq     1f
 681
 682         /* clear out hardware hash page table and tlb */
 683 #ifdef PPC64_ELF_ABI_v1
 684         ld      r12,0(r27)              /* deref function descriptor */
 685 #else
 686         mr      r12,r27
 687 #endif
 688         mtctr   r12
 689         bctrl                           /* mmu_hash_ops.hpte_clear_all(void); */
 690
 691 /*
 692  *   kexec image calling is:
 693  *      the first 0x100 bytes of the entry point are copied to 0
 694  *
 695  *      all slaves branch to slave = 0x60 (absolute)
 696  *              slave(phys_cpu_id);
 697  *
 698  *      master goes to start = entry point
 699  *              start(phys_cpu_id, start, 0);
 700  *
 701  *
 702  *   a wrapper is needed to call existing kernels, here is an approximate
 703  *   description of one method:
 704  *
 705  * v2: (2.6.10)
 706  *   start will be near the boot_block (maybe 0x100 bytes before it?)
 707  *   it will have a 0x60, which will b to boot_block, where it will wait
 708  *   and 0 will store phys into struct boot-block and load r3 from there,
 709  *   copy kernel 0-0x100 and tell slaves to back down to 0x60 again
 710  *
 711  * v1: (2.6.9)
 712  *    boot block will have all cpus scanning device tree to see if they
 713  *    are the boot cpu ?????
 714  *    other device tree differences (prop sizes, va vs pa, etc)...
 715  */
 716 1:      mr      r3,r25  # my phys cpu
 717         mr      r4,r30  # start, aka phys mem offset
 718         mtlr    4
 719         li      r5,0
 720         blr     /* image->start(physid, image->start, 0); */
 721 #endif /* CONFIG_KEXEC */