arch/arm64/boot/dts/xilinx/zynqmp-clk-ccf.dtsi

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Clock specification for Xilinx ZynqMP
   4  *
   5  * (C) Copyright 2017, Xilinx, Inc.
   6  *
   7  * Michal Simek <michal.simek@xilinx.com>
   8  */
   9
  10 / {
  11         fclk0: fclk0 {
  12                 status = "disabled";
  13                 compatible = "xlnx,fclk";
  14                 clocks = <&clk 71>;
  15         };
  16
  17         fclk1: fclk1 {
  18                 status = "disabled";
  19                 compatible = "xlnx,fclk";
  20                 clocks = <&clk 72>;
  21         };
  22
  23         fclk2: fclk2 {
  24                 status = "disabled";
  25                 compatible = "xlnx,fclk";
  26                 clocks = <&clk 73>;
  27         };
  28
  29         fclk3: fclk3 {
  30                 status = "disabled";
  31                 compatible = "xlnx,fclk";
  32                 clocks = <&clk 74>;
  33         };
  34
  35         pss_ref_clk: pss_ref_clk {
  36                 u-boot,dm-pre-reloc;
  37                 compatible = "fixed-clock";
  38                 #clock-cells = <0>;
  39                 clock-frequency = <33333333>;
  40         };
  41
  42         video_clk: video_clk {
  43                 u-boot,dm-pre-reloc;
  44                 compatible = "fixed-clock";
  45                 #clock-cells = <0>;
  46                 clock-frequency = <27000000>;
  47         };
  48
  49         pss_alt_ref_clk: pss_alt_ref_clk {
  50                 u-boot,dm-pre-reloc;
  51                 compatible = "fixed-clock";
  52                 #clock-cells = <0>;
  53                 clock-frequency = <0>;
  54         };
  55
  56         gt_crx_ref_clk: gt_crx_ref_clk {
  57                 u-boot,dm-pre-reloc;
  58                 compatible = "fixed-clock";
  59                 #clock-cells = <0>;
  60                 clock-frequency = <108000000>;
  61         };
  62
  63         aux_ref_clk: aux_ref_clk {
  64                 u-boot,dm-pre-reloc;
  65                 compatible = "fixed-clock";
  66                 #clock-cells = <0>;
  67                 clock-frequency = <27000000>;
  68         };
  69
  70         clk: clk {
  71                 u-boot,dm-pre-reloc;
  72                 #clock-cells = <1>;
  73                 compatible = "xlnx,zynqmp-clk";
  74                 clocks = <&pss_ref_clk>, <&video_clk>, <&pss_alt_ref_clk>, <&aux_ref_clk>, <&gt_crx_ref_clk>;
  75                 clock-names = "pss_ref_clk", "video_clk", "pss_alt_ref_clk", "aux_ref_clk", "gt_crx_ref_clk";
  76         };
  77
  78         dp_aclk: dp_aclk {
  79                 compatible = "fixed-clock";
  80                 #clock-cells = <0>;
  81                 clock-frequency = <100000000>;
  82                 clock-accuracy = <100>;
  83         };
  84 };
  85
  86 &can0 {
  87         clocks = <&clk 63>, <&clk 31>;
  88 };
  89
  90 &can1 {
  91         clocks = <&clk 64>, <&clk 31>;
  92 };
  93
  94 &cpu0 {
  95         clocks = <&clk 10>;
  96 };
  97
  98 &fpd_dma_chan1 {
  99         clocks = <&clk 19>, <&clk 31>;
 100 };
 101
 102 &fpd_dma_chan2 {
 103         clocks = <&clk 19>, <&clk 31>;
 104 };
 105
 106 &fpd_dma_chan3 {
 107         clocks = <&clk 19>, <&clk 31>;
 108 };
 109
 110 &fpd_dma_chan4 {
 111         clocks = <&clk 19>, <&clk 31>;
 112 };
 113
 114 &fpd_dma_chan5 {
 115         clocks = <&clk 19>, <&clk 31>;
 116 };
 117
 118 &fpd_dma_chan6 {
 119         clocks = <&clk 19>, <&clk 31>;
 120 };
 121
 122 &fpd_dma_chan7 {
 123         clocks = <&clk 19>, <&clk 31>;
 124 };
 125
 126 &fpd_dma_chan8 {
 127         clocks = <&clk 19>, <&clk 31>;
 128 };
 129
 130 &gpu {
 131         clocks = <&clk 24>, <&clk 25>, <&clk 26>;
 132 };
 133
 134 &lpd_dma_chan1 {
 135         clocks = <&clk 68>, <&clk 31>;
 136 };
 137
 138 &lpd_dma_chan2 {
 139         clocks = <&clk 68>, <&clk 31>;
 140 };
 141
 142 &lpd_dma_chan3 {
 143         clocks = <&clk 68>, <&clk 31>;
 144 };
 145
 146 &lpd_dma_chan4 {
 147         clocks = <&clk 68>, <&clk 31>;
 148 };
 149
 150 &lpd_dma_chan5 {
 151         clocks = <&clk 68>, <&clk 31>;
 152 };
 153
 154 &lpd_dma_chan6 {
 155         clocks = <&clk 68>, <&clk 31>;
 156 };
 157
 158 &lpd_dma_chan7 {
 159         clocks = <&clk 68>, <&clk 31>;
 160 };
 161
 162 &lpd_dma_chan8 {
 163         clocks = <&clk 68>, <&clk 31>;
 164 };
 165
 166 &nand0 {
 167         clocks = <&clk 60>, <&clk 31>;
 168 };
 169
 170 &gem0 {
 171         clocks = <&clk 31>, <&clk 49>, <&clk 45>, <&clk 49>, <&clk 44>;
 172         clock-names = "pclk", "hclk", "tx_clk", "rx_clk", "tsu_clk";
 173 };
 174
 175 &gem1 {
 176         clocks = <&clk 31>, <&clk 50>, <&clk 46>, <&clk 50>, <&clk 44>;
 177         clock-names = "pclk", "hclk", "tx_clk", "rx_clk", "tsu_clk";
 178 };
 179
 180 &gem2 {
 181         clocks = <&clk 31>, <&clk 51>, <&clk 47>, <&clk 51>, <&clk 44>;
 182         clock-names = "pclk", "hclk", "tx_clk", "rx_clk", "tsu_clk";
 183 };
 184
 185 &gem3 {
 186         clocks = <&clk 31>, <&clk 52>, <&clk 48>, <&clk 52>, <&clk 44>;
 187         clock-names = "pclk", "hclk", "tx_clk", "rx_clk", "tsu_clk";
 188 };
 189
 190 &gpio {
 191         clocks = <&clk 31>;
 192 };
 193
 194 &i2c0 {
 195         clocks = <&clk 61>;
 196 };
 197
 198 &i2c1 {
 199         clocks = <&clk 62>;
 200 };
 201
 202 &perf_monitor_ocm {
 203         clocks = <&clk 31>;
 204 };
 205
 206 &pcie {
 207         clocks = <&clk 23>;
 208 };
 209
 210 &qspi {
 211         clocks = <&clk 53>, <&clk 31>;
 212 };
 213
 214 &sata {
 215         clocks = <&clk 22>;
 216 };
 217
 218 &sdhci0 {
 219         clocks = <&clk 54>, <&clk 31>;
 220 };
 221
 222 &sdhci1 {
 223         clocks = <&clk 55>, <&clk 31>;
 224 };
 225
 226 &spi0 {
 227         clocks = <&clk 58>, <&clk 31>;
 228 };
 229
 230 &spi1 {
 231         clocks = <&clk 59>, <&clk 31>;
 232 };
 233
 234 &uart0 {
 235         clocks = <&clk 56>,  <&clk 31>;
 236 };
 237
 238 &uart1 {
 239         clocks = <&clk 57>,  <&clk 31>;
 240 };
 241
 242 &usb0 {
 243         clocks = <&clk 32>,  <&clk 34>;
 244 };
 245
 246 &usb1 {
 247         clocks = <&clk 33>,  <&clk 34>;
 248 };
 249
 250 &watchdog0 {
 251         clocks = <&clk 75>;
 252 };
 253
 254 &xilinx_ams {
 255         clocks = <&clk 70>;
 256 };
 257
 258 &zynqmp_dpsub {
 259         clocks = <&dp_aclk>, <&clk 17>, <&clk 16>;
 260 };
 261
 262 &xlnx_dpdma {
 263         clocks = <&clk 20>;
 264 };
 265
 266 &zynqmp_dp_snd_codec0 {
 267         clocks = <&clk 17>;
 268 };