drivers/usb/host/ehci.h

   1 /*
   2  * Copyright (c) 2001-2002 by David Brownell
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms of the GNU General Public License as published by the
   6  * Free Software Foundation; either version 2 of the License, or (at your
   7  * option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but
  10  * WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  11  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  12  * for more details.
  13  *
  14  * You should have received a copy of the GNU General Public License
  15  * along with this program; if not, write to the Free Software Foundation,
  16  * Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  17  */
  18
  19 #ifndef __LINUX_EHCI_HCD_H
  20 #define __LINUX_EHCI_HCD_H
  21
  22 /* definitions used for the EHCI driver */
  23
  24 /*
  25  * __hc32 and __hc16 are "Host Controller" types, they may be equivalent to
  26  * __leXX (normally) or __beXX (given EHCI_BIG_ENDIAN_DESC), depending on
  27  * the host controller implementation.
  28  *
  29  * To facilitate the strongest possible byte-order checking from "sparse"
  30  * and so on, we use __leXX unless that's not practical.
  31  */
  32 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_DESC
  33 typedef __u32 __bitwise __hc32;
  34 typedef __u16 __bitwise __hc16;
  35 #else
  36 #define __hc32  __le32
  37 #define __hc16  __le16
  38 #endif
  39
  40 /* statistics can be kept for tuning/monitoring */
  41 #ifdef DEBUG
  42 #define EHCI_STATS
  43 #endif
  44
  45 struct ehci_stats {
  46         /* irq usage */
  47         unsigned long           normal;
  48         unsigned long           error;
  49         unsigned long           iaa;
  50         unsigned long           lost_iaa;
  51
  52         /* termination of urbs from core */
  53         unsigned long           complete;
  54         unsigned long           unlink;
  55 };
  56
  57 /* ehci_hcd->lock guards shared data against other CPUs:
  58  *   ehci_hcd:  async, unlink, periodic (and shadow), ...
  59  *   usb_host_endpoint: hcpriv
  60  *   ehci_qh:   qh_next, qtd_list
  61  *   ehci_qtd:  qtd_list
  62  *
  63  * Also, hold this lock when talking to HC registers or
  64  * when updating hw_* fields in shared qh/qtd/... structures.
  65  */
  66
  67 #define EHCI_MAX_ROOT_PORTS     15              /* see HCS_N_PORTS */
  68
  69 /*
  70  * ehci_rh_state values of EHCI_RH_RUNNING or above mean that the
  71  * controller may be doing DMA.  Lower values mean there's no DMA.
  72  */
  73 enum ehci_rh_state {
  74         EHCI_RH_HALTED,
  75         EHCI_RH_SUSPENDED,
  76         EHCI_RH_RUNNING,
  77         EHCI_RH_STOPPING
  78 };
  79
  80 /*
  81  * Timer events, ordered by increasing delay length.
  82  * Always update event_delays_ns[] and event_handlers[] (defined in
  83  * ehci-timer.c) in parallel with this list.
  84  */
  85 enum ehci_hrtimer_event {
  86         EHCI_HRTIMER_POLL_ASS,          /* Poll for async schedule off */
  87         EHCI_HRTIMER_POLL_PSS,          /* Poll for periodic schedule off */
  88         EHCI_HRTIMER_POLL_DEAD,         /* Wait for dead controller to stop */
  89         EHCI_HRTIMER_UNLINK_INTR,       /* Wait for interrupt QH unlink */
  90         EHCI_HRTIMER_FREE_ITDS,         /* Wait for unused iTDs and siTDs */
  91         EHCI_HRTIMER_ASYNC_UNLINKS,     /* Unlink empty async QHs */
  92         EHCI_HRTIMER_IAA_WATCHDOG,      /* Handle lost IAA interrupts */
  93         EHCI_HRTIMER_DISABLE_PERIODIC,  /* Wait to disable periodic sched */
  94         EHCI_HRTIMER_DISABLE_ASYNC,     /* Wait to disable async sched */
  95         EHCI_HRTIMER_IO_WATCHDOG,       /* Check for missing IRQs */
  96         EHCI_HRTIMER_NUM_EVENTS         /* Must come last */
  97 };
  98 #define EHCI_HRTIMER_NO_EVENT   99
  99
 100 struct ehci_hcd {                       /* one per controller */
 101         /* timing support */
 102         enum ehci_hrtimer_event next_hrtimer_event;
 103         unsigned                enabled_hrtimer_events;
 104         ktime_t                 hr_timeouts[EHCI_HRTIMER_NUM_EVENTS];
 105         struct hrtimer          hrtimer;
 106
 107         int                     PSS_poll_count;
 108         int                     ASS_poll_count;
 109         int                     died_poll_count;
 110
 111         /* glue to PCI and HCD framework */
 112         struct ehci_caps __iomem *caps;
 113         struct ehci_regs __iomem *regs;
 114         struct ehci_dbg_port __iomem *debug;
 115
 116         __u32                   hcs_params;     /* cached register copy */
 117         spinlock_t              lock;
 118         enum ehci_rh_state      rh_state;
 119
 120         /* general schedule support */
 121         bool                    scanning:1;
 122         bool                    need_rescan:1;
 123         bool                    intr_unlinking:1;
 124         bool                    async_unlinking:1;
 125         bool                    shutdown:1;
 126         struct ehci_qh          *qh_scan_next;
 127
 128         /* async schedule support */
 129         struct ehci_qh          *async;
 130         struct ehci_qh          *dummy;         /* For AMD quirk use */
 131         struct ehci_qh          *async_unlink;
 132         struct ehci_qh          *async_unlink_last;
 133         struct ehci_qh          *async_iaa;
 134         unsigned                async_unlink_cycle;
 135         unsigned                async_count;    /* async activity count */
 136
 137         /* periodic schedule support */
 138 #define DEFAULT_I_TDPS          1024            /* some HCs can do less */
 139         unsigned                periodic_size;
 140         __hc32                  *periodic;      /* hw periodic table */
 141         dma_addr_t              periodic_dma;
 142         struct list_head        intr_qh_list;
 143         unsigned                i_thresh;       /* uframes HC might cache */
 144
 145         union ehci_shadow       *pshadow;       /* mirror hw periodic table */
 146         struct ehci_qh          *intr_unlink;
 147         struct ehci_qh          *intr_unlink_last;
 148         unsigned                intr_unlink_cycle;
 149         unsigned                now_frame;      /* frame from HC hardware */
 150         unsigned                last_iso_frame; /* last frame scanned for iso */
 151         unsigned                intr_count;     /* intr activity count */
 152         unsigned                isoc_count;     /* isoc activity count */
 153         unsigned                periodic_count; /* periodic activity count */
 154         unsigned                uframe_periodic_max; /* max periodic time per uframe */
 155
 156
 157         /* list of itds & sitds completed while now_frame was still active */
 158         struct list_head        cached_itd_list;
 159         struct ehci_itd         *last_itd_to_free;
 160         struct list_head        cached_sitd_list;
 161         struct ehci_sitd        *last_sitd_to_free;
 162
 163         /* per root hub port */
 164         unsigned long           reset_done [EHCI_MAX_ROOT_PORTS];
 165
 166         /* bit vectors (one bit per port) */
 167         unsigned long           bus_suspended;          /* which ports were
 168                         already suspended at the start of a bus suspend */
 169         unsigned long           companion_ports;        /* which ports are
 170                         dedicated to the companion controller */
 171         unsigned long           owned_ports;            /* which ports are
 172                         owned by the companion during a bus suspend */
 173         unsigned long           port_c_suspend;         /* which ports have
 174                         the change-suspend feature turned on */
 175         unsigned long           suspended_ports;        /* which ports are
 176                         suspended */
 177         unsigned long           resuming_ports;         /* which ports have
 178                         started to resume */
 179
 180 #ifdef CONFIG_USB_XUSBPS_OTG
 181         /*
 182          * OTG controllers and transceivers need software interaction;
 183          * other external transceivers should be software-transparent
 184          */
 185         void (*start_hnp)(struct ehci_hcd *ehci);
 186 #endif
 187
 188         /* per-HC memory pools (could be per-bus, but ...) */
 189         struct dma_pool         *qh_pool;       /* qh per active urb */
 190         struct dma_pool         *qtd_pool;      /* one or more per qh */
 191         struct dma_pool         *itd_pool;      /* itd per iso urb */
 192         struct dma_pool         *sitd_pool;     /* sitd per split iso urb */
 193
 194         unsigned                random_frame;
 195         unsigned long           next_statechange;
 196         ktime_t                 last_periodic_enable;
 197         u32                     command;
 198
 199         /* SILICON QUIRKS */
 200         unsigned                no_selective_suspend:1;
 201         unsigned                has_fsl_port_bug:1; /* FreeScale */
 202         unsigned                big_endian_mmio:1;
 203         unsigned                big_endian_desc:1;
 204         unsigned                big_endian_capbase:1;
 205         unsigned                has_amcc_usb23:1;
 206         unsigned                need_io_watchdog:1;
 207         unsigned                amd_pll_fix:1;
 208         unsigned                use_dummy_qh:1; /* AMD Frame List table quirk*/
 209         unsigned                has_synopsys_hc_bug:1; /* Synopsys HC */
 210         unsigned                frame_index_bug:1; /* MosChip (AKA NetMos) */
 211
 212         /* required for usb32 quirk */
 213         #define OHCI_CTRL_HCFS          (3 << 6)
 214         #define OHCI_USB_OPER           (2 << 6)
 215         #define OHCI_USB_SUSPEND        (3 << 6)
 216
 217         #define OHCI_HCCTRL_OFFSET      0x4
 218         #define OHCI_HCCTRL_LEN         0x4
 219         __hc32                  *ohci_hcctrl_reg;
 220         unsigned                has_hostpc:1;
 221         unsigned                has_ppcd:1; /* support per-port change bits */
 222         u8                      sbrn;           /* packed release number */
 223
 224         /* irq statistics */
 225 #ifdef EHCI_STATS
 226         struct ehci_stats       stats;
 227 #       define COUNT(x) do { (x)++; } while (0)
 228 #else
 229 #       define COUNT(x) do {} while (0)
 230 #endif
 231
 232         /* debug files */
 233 #ifdef DEBUG
 234         struct dentry           *debug_dir;
 235 #endif
 236
 237         /* platform-specific data -- must come last */
 238         unsigned long           priv[0] __aligned(sizeof(s64));
 239 };
 240
 241 /* convert between an HCD pointer and the corresponding EHCI_HCD */
 242 static inline struct ehci_hcd *hcd_to_ehci (struct usb_hcd *hcd)
 243 {
 244         return (struct ehci_hcd *) (hcd->hcd_priv);
 245 }
 246 static inline struct usb_hcd *ehci_to_hcd (struct ehci_hcd *ehci)
 247 {
 248         return container_of ((void *) ehci, struct usb_hcd, hcd_priv);
 249 }
 250
 251 /*-------------------------------------------------------------------------*/
 252
 253 #include <linux/usb/ehci_def.h>
 254
 255 /*-------------------------------------------------------------------------*/
 256
 257 #define QTD_NEXT(ehci, dma)     cpu_to_hc32(ehci, (u32)dma)
 258
 259 /*
 260  * EHCI Specification 0.95 Section 3.5
 261  * QTD: describe data transfer components (buffer, direction, ...)
 262  * See Fig 3-6 "Queue Element Transfer Descriptor Block Diagram".
 263  *
 264  * These are associated only with "QH" (Queue Head) structures,
 265  * used with control, bulk, and interrupt transfers.
 266  */
 267 struct ehci_qtd {
 268         /* first part defined by EHCI spec */
 269         __hc32                  hw_next;        /* see EHCI 3.5.1 */
 270         __hc32                  hw_alt_next;    /* see EHCI 3.5.2 */
 271         __hc32                  hw_token;       /* see EHCI 3.5.3 */
 272 #define QTD_TOGGLE      (1 << 31)       /* data toggle */
 273 #define QTD_LENGTH(tok) (((tok)>>16) & 0x7fff)
 274 #define QTD_IOC         (1 << 15)       /* interrupt on complete */
 275 #define QTD_CERR(tok)   (((tok)>>10) & 0x3)
 276 #define QTD_PID(tok)    (((tok)>>8) & 0x3)
 277 #define QTD_STS_ACTIVE  (1 << 7)        /* HC may execute this */
 278 #define QTD_STS_HALT    (1 << 6)        /* halted on error */
 279 #define QTD_STS_DBE     (1 << 5)        /* data buffer error (in HC) */
 280 #define QTD_STS_BABBLE  (1 << 4)        /* device was babbling (qtd halted) */
 281 #define QTD_STS_XACT    (1 << 3)        /* device gave illegal response */
 282 #define QTD_STS_MMF     (1 << 2)        /* incomplete split transaction */
 283 #define QTD_STS_STS     (1 << 1)        /* split transaction state */
 284 #define QTD_STS_PING    (1 << 0)        /* issue PING? */
 285
 286 #define ACTIVE_BIT(ehci)        cpu_to_hc32(ehci, QTD_STS_ACTIVE)
 287 #define HALT_BIT(ehci)          cpu_to_hc32(ehci, QTD_STS_HALT)
 288 #define STATUS_BIT(ehci)        cpu_to_hc32(ehci, QTD_STS_STS)
 289
 290         __hc32                  hw_buf [5];        /* see EHCI 3.5.4 */
 291         __hc32                  hw_buf_hi [5];        /* Appendix B */
 292
 293         /* the rest is HCD-private */
 294         dma_addr_t              qtd_dma;                /* qtd address */
 295         struct list_head        qtd_list;               /* sw qtd list */
 296         struct urb              *urb;                   /* qtd's urb */
 297         size_t                  length;                 /* length of buffer */
 298 } __attribute__ ((aligned (32)));
 299
 300 /* mask NakCnt+T in qh->hw_alt_next */
 301 #define QTD_MASK(ehci)  cpu_to_hc32 (ehci, ~0x1f)
 302
 303 #define IS_SHORT_READ(token) (QTD_LENGTH (token) != 0 && QTD_PID (token) == 1)
 304
 305 /*-------------------------------------------------------------------------*/
 306
 307 /* type tag from {qh,itd,sitd,fstn}->hw_next */
 308 #define Q_NEXT_TYPE(ehci,dma)   ((dma) & cpu_to_hc32(ehci, 3 << 1))
 309
 310 /*
 311  * Now the following defines are not converted using the
 312  * cpu_to_le32() macro anymore, since we have to support
 313  * "dynamic" switching between be and le support, so that the driver
 314  * can be used on one system with SoC EHCI controller using big-endian
 315  * descriptors as well as a normal little-endian PCI EHCI controller.
 316  */
 317 /* values for that type tag */
 318 #define Q_TYPE_ITD      (0 << 1)
 319 #define Q_TYPE_QH       (1 << 1)
 320 #define Q_TYPE_SITD     (2 << 1)
 321 #define Q_TYPE_FSTN     (3 << 1)
 322
 323 /* next async queue entry, or pointer to interrupt/periodic QH */
 324 #define QH_NEXT(ehci,dma)       (cpu_to_hc32(ehci, (((u32)dma)&~0x01f)|Q_TYPE_QH))
 325
 326 /* for periodic/async schedules and qtd lists, mark end of list */
 327 #define EHCI_LIST_END(ehci)     cpu_to_hc32(ehci, 1) /* "null pointer" to hw */
 328
 329 /*
 330  * Entries in periodic shadow table are pointers to one of four kinds
 331  * of data structure.  That's dictated by the hardware; a type tag is
 332  * encoded in the low bits of the hardware's periodic schedule.  Use
 333  * Q_NEXT_TYPE to get the tag.
 334  *
 335  * For entries in the async schedule, the type tag always says "qh".
 336  */
 337 union ehci_shadow {
 338         struct ehci_qh          *qh;            /* Q_TYPE_QH */
 339         struct ehci_itd         *itd;           /* Q_TYPE_ITD */
 340         struct ehci_sitd        *sitd;          /* Q_TYPE_SITD */
 341         struct ehci_fstn        *fstn;          /* Q_TYPE_FSTN */
 342         __hc32                  *hw_next;       /* (all types) */
 343         void                    *ptr;
 344 };
 345
 346 /*-------------------------------------------------------------------------*/
 347
 348 /*
 349  * EHCI Specification 0.95 Section 3.6
 350  * QH: describes control/bulk/interrupt endpoints
 351  * See Fig 3-7 "Queue Head Structure Layout".
 352  *
 353  * These appear in both the async and (for interrupt) periodic schedules.
 354  */
 355
 356 /* first part defined by EHCI spec */
 357 struct ehci_qh_hw {
 358         __hc32                  hw_next;        /* see EHCI 3.6.1 */
 359         __hc32                  hw_info1;       /* see EHCI 3.6.2 */
 360 #define QH_CONTROL_EP   (1 << 27)       /* FS/LS control endpoint */
 361 #define QH_HEAD         (1 << 15)       /* Head of async reclamation list */
 362 #define QH_TOGGLE_CTL   (1 << 14)       /* Data toggle control */
 363 #define QH_HIGH_SPEED   (2 << 12)       /* Endpoint speed */
 364 #define QH_LOW_SPEED    (1 << 12)
 365 #define QH_FULL_SPEED   (0 << 12)
 366 #define QH_INACTIVATE   (1 << 7)        /* Inactivate on next transaction */
 367         __hc32                  hw_info2;        /* see EHCI 3.6.2 */
 368 #define QH_SMASK        0x000000ff
 369 #define QH_CMASK        0x0000ff00
 370 #define QH_HUBADDR      0x007f0000
 371 #define QH_HUBPORT      0x3f800000
 372 #define QH_MULT         0xc0000000
 373         __hc32                  hw_current;     /* qtd list - see EHCI 3.6.4 */
 374
 375         /* qtd overlay (hardware parts of a struct ehci_qtd) */
 376         __hc32                  hw_qtd_next;
 377         __hc32                  hw_alt_next;
 378         __hc32                  hw_token;
 379         __hc32                  hw_buf [5];
 380         __hc32                  hw_buf_hi [5];
 381 } __attribute__ ((aligned(32)));
 382
 383 struct ehci_qh {
 384         struct ehci_qh_hw       *hw;            /* Must come first */
 385         /* the rest is HCD-private */
 386         dma_addr_t              qh_dma;         /* address of qh */
 387         union ehci_shadow       qh_next;        /* ptr to qh; or periodic */
 388         struct list_head        qtd_list;       /* sw qtd list */
 389         struct list_head        intr_node;      /* list of intr QHs */
 390         struct ehci_qtd         *dummy;
 391         struct ehci_qh          *unlink_next;   /* next on unlink list */
 392
 393         unsigned                unlink_cycle;
 394
 395         u8                      needs_rescan;   /* Dequeue during giveback */
 396         u8                      qh_state;
 397 #define QH_STATE_LINKED         1               /* HC sees this */
 398 #define QH_STATE_UNLINK         2               /* HC may still see this */
 399 #define QH_STATE_IDLE           3               /* HC doesn't see this */
 400 #define QH_STATE_UNLINK_WAIT    4               /* LINKED and on unlink q */
 401 #define QH_STATE_COMPLETING     5               /* don't touch token.HALT */
 402
 403         u8                      xacterrs;       /* XactErr retry counter */
 404 #define QH_XACTERR_MAX          32              /* XactErr retry limit */
 405
 406         /* periodic schedule info */
 407         u8                      usecs;          /* intr bandwidth */
 408         u8                      gap_uf;         /* uframes split/csplit gap */
 409         u8                      c_usecs;        /* ... split completion bw */
 410         u16                     tt_usecs;       /* tt downstream bandwidth */
 411         unsigned short          period;         /* polling interval */
 412         unsigned short          start;          /* where polling starts */
 413 #define NO_FRAME ((unsigned short)~0)                   /* pick new start */
 414
 415         struct usb_device       *dev;           /* access to TT */
 416         unsigned                is_out:1;       /* bulk or intr OUT */
 417         unsigned                clearing_tt:1;  /* Clear-TT-Buf in progress */
 418 };
 419
 420 /*-------------------------------------------------------------------------*/
 421
 422 /* description of one iso transaction (up to 3 KB data if highspeed) */
 423 struct ehci_iso_packet {
 424         /* These will be copied to iTD when scheduling */
 425         u64                     bufp;           /* itd->hw_bufp{,_hi}[pg] |= */
 426         __hc32                  transaction;    /* itd->hw_transaction[i] |= */
 427         u8                      cross;          /* buf crosses pages */
 428         /* for full speed OUT splits */
 429         u32                     buf1;
 430 };
 431
 432 /* temporary schedule data for packets from iso urbs (both speeds)
 433  * each packet is one logical usb transaction to the device (not TT),
 434  * beginning at stream->next_uframe
 435  */
 436 struct ehci_iso_sched {
 437         struct list_head        td_list;
 438         unsigned                span;
 439         struct ehci_iso_packet  packet [0];
 440 };
 441
 442 /*
 443  * ehci_iso_stream - groups all (s)itds for this endpoint.
 444  * acts like a qh would, if EHCI had them for ISO.
 445  */
 446 struct ehci_iso_stream {
 447         /* first field matches ehci_hq, but is NULL */
 448         struct ehci_qh_hw       *hw;
 449
 450         u8                      bEndpointAddress;
 451         u8                      highspeed;
 452         struct list_head        td_list;        /* queued itds/sitds */
 453         struct list_head        free_list;      /* list of unused itds/sitds */
 454         struct usb_device       *udev;
 455         struct usb_host_endpoint *ep;
 456
 457         /* output of (re)scheduling */
 458         int                     next_uframe;
 459         __hc32                  splits;
 460
 461         /* the rest is derived from the endpoint descriptor,
 462          * trusting urb->interval == f(epdesc->bInterval) and
 463          * including the extra info for hw_bufp[0..2]
 464          */
 465         u8                      usecs, c_usecs;
 466         u16                     interval;
 467         u16                     tt_usecs;
 468         u16                     maxp;
 469         u16                     raw_mask;
 470         unsigned                bandwidth;
 471
 472         /* This is used to initialize iTD's hw_bufp fields */
 473         __hc32                  buf0;
 474         __hc32                  buf1;
 475         __hc32                  buf2;
 476
 477         /* this is used to initialize sITD's tt info */
 478         __hc32                  address;
 479 };
 480
 481 /*-------------------------------------------------------------------------*/
 482
 483 /*
 484  * EHCI Specification 0.95 Section 3.3
 485  * Fig 3-4 "Isochronous Transaction Descriptor (iTD)"
 486  *
 487  * Schedule records for high speed iso xfers
 488  */
 489 struct ehci_itd {
 490         /* first part defined by EHCI spec */
 491         __hc32                  hw_next;           /* see EHCI 3.3.1 */
 492         __hc32                  hw_transaction [8]; /* see EHCI 3.3.2 */
 493 #define EHCI_ISOC_ACTIVE        (1<<31)        /* activate transfer this slot */
 494 #define EHCI_ISOC_BUF_ERR       (1<<30)        /* Data buffer error */
 495 #define EHCI_ISOC_BABBLE        (1<<29)        /* babble detected */
 496 #define EHCI_ISOC_XACTERR       (1<<28)        /* XactErr - transaction error */
 497 #define EHCI_ITD_LENGTH(tok)    (((tok)>>16) & 0x0fff)
 498 #define EHCI_ITD_IOC            (1 << 15)       /* interrupt on complete */
 499
 500 #define ITD_ACTIVE(ehci)        cpu_to_hc32(ehci, EHCI_ISOC_ACTIVE)
 501
 502         __hc32                  hw_bufp [7];    /* see EHCI 3.3.3 */
 503         __hc32                  hw_bufp_hi [7]; /* Appendix B */
 504
 505         /* the rest is HCD-private */
 506         dma_addr_t              itd_dma;        /* for this itd */
 507         union ehci_shadow       itd_next;       /* ptr to periodic q entry */
 508
 509         struct urb              *urb;
 510         struct ehci_iso_stream  *stream;        /* endpoint's queue */
 511         struct list_head        itd_list;       /* list of stream's itds */
 512
 513         /* any/all hw_transactions here may be used by that urb */
 514         unsigned                frame;          /* where scheduled */
 515         unsigned                pg;
 516         unsigned                index[8];       /* in urb->iso_frame_desc */
 517 } __attribute__ ((aligned (32)));
 518
 519 /*-------------------------------------------------------------------------*/
 520
 521 /*
 522  * EHCI Specification 0.95 Section 3.4
 523  * siTD, aka split-transaction isochronous Transfer Descriptor
 524  *       ... describe full speed iso xfers through TT in hubs
 525  * see Figure 3-5 "Split-transaction Isochronous Transaction Descriptor (siTD)
 526  */
 527 struct ehci_sitd {
 528         /* first part defined by EHCI spec */
 529         __hc32                  hw_next;
 530 /* uses bit field macros above - see EHCI 0.95 Table 3-8 */
 531         __hc32                  hw_fullspeed_ep;        /* EHCI table 3-9 */
 532         __hc32                  hw_uframe;              /* EHCI table 3-10 */
 533         __hc32                  hw_results;             /* EHCI table 3-11 */
 534 #define SITD_IOC        (1 << 31)       /* interrupt on completion */
 535 #define SITD_PAGE       (1 << 30)       /* buffer 0/1 */
 536 #define SITD_LENGTH(x)  (0x3ff & ((x)>>16))
 537 #define SITD_STS_ACTIVE (1 << 7)        /* HC may execute this */
 538 #define SITD_STS_ERR    (1 << 6)        /* error from TT */
 539 #define SITD_STS_DBE    (1 << 5)        /* data buffer error (in HC) */
 540 #define SITD_STS_BABBLE (1 << 4)        /* device was babbling */
 541 #define SITD_STS_XACT   (1 << 3)        /* illegal IN response */
 542 #define SITD_STS_MMF    (1 << 2)        /* incomplete split transaction */
 543 #define SITD_STS_STS    (1 << 1)        /* split transaction state */
 544
 545 #define SITD_ACTIVE(ehci)       cpu_to_hc32(ehci, SITD_STS_ACTIVE)
 546
 547         __hc32                  hw_buf [2];             /* EHCI table 3-12 */
 548         __hc32                  hw_backpointer;         /* EHCI table 3-13 */
 549         __hc32                  hw_buf_hi [2];          /* Appendix B */
 550
 551         /* the rest is HCD-private */
 552         dma_addr_t              sitd_dma;
 553         union ehci_shadow       sitd_next;      /* ptr to periodic q entry */
 554
 555         struct urb              *urb;
 556         struct ehci_iso_stream  *stream;        /* endpoint's queue */
 557         struct list_head        sitd_list;      /* list of stream's sitds */
 558         unsigned                frame;
 559         unsigned                index;
 560 } __attribute__ ((aligned (32)));
 561
 562 /*-------------------------------------------------------------------------*/
 563
 564 /*
 565  * EHCI Specification 0.96 Section 3.7
 566  * Periodic Frame Span Traversal Node (FSTN)
 567  *
 568  * Manages split interrupt transactions (using TT) that span frame boundaries
 569  * into uframes 0/1; see 4.12.2.2.  In those uframes, a "save place" FSTN
 570  * makes the HC jump (back) to a QH to scan for fs/ls QH completions until
 571  * it hits a "restore" FSTN; then it returns to finish other uframe 0/1 work.
 572  */
 573 struct ehci_fstn {
 574         __hc32                  hw_next;        /* any periodic q entry */
 575         __hc32                  hw_prev;        /* qh or EHCI_LIST_END */
 576
 577         /* the rest is HCD-private */
 578         dma_addr_t              fstn_dma;
 579         union ehci_shadow       fstn_next;      /* ptr to periodic q entry */
 580 } __attribute__ ((aligned (32)));
 581
 582 /*-------------------------------------------------------------------------*/
 583
 584 /* Prepare the PORTSC wakeup flags during controller suspend/resume */
 585
 586 #define ehci_prepare_ports_for_controller_suspend(ehci, do_wakeup)      \
 587                 ehci_adjust_port_wakeup_flags(ehci, true, do_wakeup);
 588
 589 #define ehci_prepare_ports_for_controller_resume(ehci)                  \
 590                 ehci_adjust_port_wakeup_flags(ehci, false, false);
 591
 592 /*-------------------------------------------------------------------------*/
 593
 594 #ifdef CONFIG_USB_EHCI_ROOT_HUB_TT
 595
 596 /*
 597  * Some EHCI controllers have a Transaction Translator built into the
 598  * root hub. This is a non-standard feature.  Each controller will need
 599  * to add code to the following inline functions, and call them as
 600  * needed (mostly in root hub code).
 601  */
 602
 603 #define ehci_is_TDI(e)                  (ehci_to_hcd(e)->has_tt)
 604
 605 /* Returns the speed of a device attached to a port on the root hub. */
 606 static inline unsigned int
 607 ehci_port_speed(struct ehci_hcd *ehci, unsigned int portsc)
 608 {
 609         if (ehci_is_TDI(ehci)) {
 610                 switch ((portsc >> (ehci->has_hostpc ? 25 : 26)) & 3) {
 611                 case 0:
 612                         return 0;
 613                 case 1:
 614                         return USB_PORT_STAT_LOW_SPEED;
 615                 case 2:
 616                 default:
 617                         return USB_PORT_STAT_HIGH_SPEED;
 618                 }
 619         }
 620         return USB_PORT_STAT_HIGH_SPEED;
 621 }
 622
 623 #else
 624
 625 #define ehci_is_TDI(e)                  (0)
 626
 627 #define ehci_port_speed(ehci, portsc)   USB_PORT_STAT_HIGH_SPEED
 628 #endif
 629
 630 /*-------------------------------------------------------------------------*/
 631
 632 #ifdef CONFIG_PPC_83xx
 633 /* Some Freescale processors have an erratum in which the TT
 634  * port number in the queue head was 0..N-1 instead of 1..N.
 635  */
 636 #define ehci_has_fsl_portno_bug(e)              ((e)->has_fsl_port_bug)
 637 #else
 638 #define ehci_has_fsl_portno_bug(e)              (0)
 639 #endif
 640
 641 /*
 642  * While most USB host controllers implement their registers in
 643  * little-endian format, a minority (celleb companion chip) implement
 644  * them in big endian format.
 645  *
 646  * This attempts to support either format at compile time without a
 647  * runtime penalty, or both formats with the additional overhead
 648  * of checking a flag bit.
 649  *
 650  * ehci_big_endian_capbase is a special quirk for controllers that
 651  * implement the HC capability registers as separate registers and not
 652  * as fields of a 32-bit register.
 653  */
 654
 655 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
 656 #define ehci_big_endian_mmio(e)         ((e)->big_endian_mmio)
 657 #define ehci_big_endian_capbase(e)      ((e)->big_endian_capbase)
 658 #else
 659 #define ehci_big_endian_mmio(e)         0
 660 #define ehci_big_endian_capbase(e)      0
 661 #endif
 662
 663 /*
 664  * Big-endian read/write functions are arch-specific.
 665  * Other arches can be added if/when they're needed.
 666  */
 667 #if defined(CONFIG_ARM) && defined(CONFIG_ARCH_IXP4XX)
 668 #define readl_be(addr)          __raw_readl((__force unsigned *)addr)
 669 #define writel_be(val, addr)    __raw_writel(val, (__force unsigned *)addr)
 670 #endif
 671
 672 static inline unsigned int ehci_readl(const struct ehci_hcd *ehci,
 673                 __u32 __iomem * regs)
 674 {
 675 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
 676         return ehci_big_endian_mmio(ehci) ?
 677                 readl_be(regs) :
 678                 readl(regs);
 679 #else
 680         return readl(regs);
 681 #endif
 682 }
 683
 684 static inline void ehci_writel(const struct ehci_hcd *ehci,
 685                 const unsigned int val, __u32 __iomem *regs)
 686 {
 687 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
 688         ehci_big_endian_mmio(ehci) ?
 689                 writel_be(val, regs) :
 690                 writel(val, regs);
 691 #else
 692         writel(val, regs);
 693 #endif
 694 }
 695
 696 /*
 697  * On certain ppc-44x SoC there is a HW issue, that could only worked around with
 698  * explicit suspend/operate of OHCI. This function hereby makes sense only on that arch.
 699  * Other common bits are dependent on has_amcc_usb23 quirk flag.
 700  */
 701 #ifdef CONFIG_44x
 702 static inline void set_ohci_hcfs(struct ehci_hcd *ehci, int operational)
 703 {
 704         u32 hc_control;
 705
 706         hc_control = (readl_be(ehci->ohci_hcctrl_reg) & ~OHCI_CTRL_HCFS);
 707         if (operational)
 708                 hc_control |= OHCI_USB_OPER;
 709         else
 710                 hc_control |= OHCI_USB_SUSPEND;
 711
 712         writel_be(hc_control, ehci->ohci_hcctrl_reg);
 713         (void) readl_be(ehci->ohci_hcctrl_reg);
 714 }
 715 #else
 716 static inline void set_ohci_hcfs(struct ehci_hcd *ehci, int operational)
 717 { }
 718 #endif
 719
 720 /*-------------------------------------------------------------------------*/
 721
 722 /*
 723  * The AMCC 440EPx not only implements its EHCI registers in big-endian
 724  * format, but also its DMA data structures (descriptors).
 725  *
 726  * EHCI controllers accessed through PCI work normally (little-endian
 727  * everywhere), so we won't bother supporting a BE-only mode for now.
 728  */
 729 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_DESC
 730 #define ehci_big_endian_desc(e)         ((e)->big_endian_desc)
 731
 732 /* cpu to ehci */
 733 static inline __hc32 cpu_to_hc32 (const struct ehci_hcd *ehci, const u32 x)
 734 {
 735         return ehci_big_endian_desc(ehci)
 736                 ? (__force __hc32)cpu_to_be32(x)
 737                 : (__force __hc32)cpu_to_le32(x);
 738 }
 739
 740 /* ehci to cpu */
 741 static inline u32 hc32_to_cpu (const struct ehci_hcd *ehci, const __hc32 x)
 742 {
 743         return ehci_big_endian_desc(ehci)
 744                 ? be32_to_cpu((__force __be32)x)
 745                 : le32_to_cpu((__force __le32)x);
 746 }
 747
 748 static inline u32 hc32_to_cpup (const struct ehci_hcd *ehci, const __hc32 *x)
 749 {
 750         return ehci_big_endian_desc(ehci)
 751                 ? be32_to_cpup((__force __be32 *)x)
 752                 : le32_to_cpup((__force __le32 *)x);
 753 }
 754
 755 #else
 756
 757 /* cpu to ehci */
 758 static inline __hc32 cpu_to_hc32 (const struct ehci_hcd *ehci, const u32 x)
 759 {
 760         return cpu_to_le32(x);
 761 }
 762
 763 /* ehci to cpu */
 764 static inline u32 hc32_to_cpu (const struct ehci_hcd *ehci, const __hc32 x)
 765 {
 766         return le32_to_cpu(x);
 767 }
 768
 769 static inline u32 hc32_to_cpup (const struct ehci_hcd *ehci, const __hc32 *x)
 770 {
 771         return le32_to_cpup(x);
 772 }
 773
 774 #endif
 775
 776 /*-------------------------------------------------------------------------*/
 777
 778 #define ehci_dbg(ehci, fmt, args...) \
 779         dev_dbg(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
 780 #define ehci_err(ehci, fmt, args...) \
 781         dev_err(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
 782 #define ehci_info(ehci, fmt, args...) \
 783         dev_info(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
 784 #define ehci_warn(ehci, fmt, args...) \
 785         dev_warn(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
 786
 787 #ifdef VERBOSE_DEBUG
 788 #       define ehci_vdbg ehci_dbg
 789 #else
 790         static inline void ehci_vdbg(struct ehci_hcd *ehci, ...) {}
 791 #endif
 792
 793 #ifndef DEBUG
 794 #define STUB_DEBUG_FILES
 795 #endif  /* DEBUG */
 796
 797 /*-------------------------------------------------------------------------*/
 798
 799 /* Declarations of things exported for use by ehci platform drivers */
 800
 801 struct ehci_driver_overrides {
 802         size_t          extra_priv_size;
 803         int             (*reset)(struct usb_hcd *hcd);
 804 };
 805
 806 extern void     ehci_init_driver(struct hc_driver *drv,
 807                                 const struct ehci_driver_overrides *over);
 808 extern int      ehci_setup(struct usb_hcd *hcd);
 809
 810 #ifdef CONFIG_PM
 811 extern int      ehci_suspend(struct usb_hcd *hcd, bool do_wakeup);
 812 extern int      ehci_resume(struct usb_hcd *hcd, bool hibernated);
 813 #endif  /* CONFIG_PM */
 814
 815 #endif /* __LINUX_EHCI_HCD_H */