drivers/irqchip/irq-gic.c

   1 /*
   2  *  linux/arch/arm/common/gic.c
   3  *
   4  *  Copyright (C) 2002 ARM Limited, All Rights Reserved.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * Interrupt architecture for the GIC:
  11  *
  12  * o There is one Interrupt Distributor, which receives interrupts
  13  *   from system devices and sends them to the Interrupt Controllers.
  14  *
  15  * o There is one CPU Interface per CPU, which sends interrupts sent
  16  *   by the Distributor, and interrupts generated locally, to the
  17  *   associated CPU. The base address of the CPU interface is usually
  18  *   aliased so that the same address points to different chips depending
  19  *   on the CPU it is accessed from.
  20  *
  21  * Note that IRQs 0-31 are special - they are local to each CPU.
  22  * As such, the enable set/clear, pending set/clear and active bit
  23  * registers are banked per-cpu for these sources.
  24  */
  25 #include <linux/module.h>
  26 #include <linux/init.h>
  27 #include <linux/kernel.h>
  28 #include <linux/err.h>
  29 #include <linux/module.h>
  30 #include <linux/list.h>
  31 #include <linux/smp.h>
  32 #include <linux/cpu.h>
  33 #include <linux/cpu_pm.h>
  34 #include <linux/cpumask.h>
  35 #include <linux/io.h>
  36 #include <linux/of.h>
  37 #include <linux/of_address.h>
  38 #include <linux/of_irq.h>
  39 #include <linux/irqdomain.h>
  40 #include <linux/interrupt.h>
  41 #include <linux/percpu.h>
  42 #include <linux/slab.h>
  43 #include <linux/irqchip/chained_irq.h>
  44 #include <linux/irqchip/arm-gic.h>
  45
  46 #include <asm/irq.h>
  47 #include <asm/exception.h>
  48 #include <asm/smp_plat.h>
  49
  50 #include "irqchip.h"
  51
  52 union gic_base {
  53         void __iomem *common_base;
  54         void __percpu __iomem **percpu_base;
  55 };
  56
  57 struct gic_chip_data {
  58         union gic_base dist_base;
  59         union gic_base cpu_base;
  60 #ifdef CONFIG_CPU_PM
  61         u32 saved_spi_enable[DIV_ROUND_UP(1020, 32)];
  62         u32 saved_spi_conf[DIV_ROUND_UP(1020, 16)];
  63         u32 saved_spi_target[DIV_ROUND_UP(1020, 4)];
  64         u32 __percpu *saved_ppi_enable;
  65         u32 __percpu *saved_ppi_conf;
  66 #endif
  67         struct irq_domain *domain;
  68         unsigned int gic_irqs;
  69 #ifdef CONFIG_GIC_NON_BANKED
  70         void __iomem *(*get_base)(union gic_base *);
  71 #endif
  72 };
  73
  74 static DEFINE_RAW_SPINLOCK(irq_controller_lock);
  75
  76 /*
  77  * The GIC mapping of CPU interfaces does not necessarily match
  78  * the logical CPU numbering.  Let's use a mapping as returned
  79  * by the GIC itself.
  80  */
  81 #define NR_GIC_CPU_IF 8
  82 static u8 gic_cpu_map[NR_GIC_CPU_IF] __read_mostly;
  83
  84 /*
  85  * Supported arch specific GIC irq extension.
  86  * Default make them NULL.
  87  */
  88 struct irq_chip gic_arch_extn = {
  89         .irq_eoi        = NULL,
  90         .irq_mask       = NULL,
  91         .irq_unmask     = NULL,
  92         .irq_retrigger  = NULL,
  93         .irq_set_type   = NULL,
  94         .irq_set_wake   = NULL,
  95 };
  96
  97 #ifndef MAX_GIC_NR
  98 #define MAX_GIC_NR      1
  99 #endif
 100
 101 static struct gic_chip_data gic_data[MAX_GIC_NR] __read_mostly;
 102
 103 #ifdef CONFIG_GIC_NON_BANKED
 104 static void __iomem *gic_get_percpu_base(union gic_base *base)
 105 {
 106         return *__this_cpu_ptr(base->percpu_base);
 107 }
 108
 109 static void __iomem *gic_get_common_base(union gic_base *base)
 110 {
 111         return base->common_base;
 112 }
 113
 114 static inline void __iomem *gic_data_dist_base(struct gic_chip_data *data)
 115 {
 116         return data->get_base(&data->dist_base);
 117 }
 118
 119 static inline void __iomem *gic_data_cpu_base(struct gic_chip_data *data)
 120 {
 121         return data->get_base(&data->cpu_base);
 122 }
 123
 124 static inline void gic_set_base_accessor(struct gic_chip_data *data,
 125                                          void __iomem *(*f)(union gic_base *))
 126 {
 127         data->get_base = f;
 128 }
 129 #else
 130 #define gic_data_dist_base(d)   ((d)->dist_base.common_base)
 131 #define gic_data_cpu_base(d)    ((d)->cpu_base.common_base)
 132 #define gic_set_base_accessor(d, f)
 133 #endif
 134
 135 static inline void __iomem *gic_dist_base(struct irq_data *d)
 136 {
 137         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 138         return gic_data_dist_base(gic_data);
 139 }
 140
 141 static inline void __iomem *gic_cpu_base(struct irq_data *d)
 142 {
 143         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 144         return gic_data_cpu_base(gic_data);
 145 }
 146
 147 static inline unsigned int gic_irq(struct irq_data *d)
 148 {
 149         return d->hwirq;
 150 }
 151
 152 /*
 153  * Routines to acknowledge, disable and enable interrupts
 154  */
 155 static void gic_mask_irq(struct irq_data *d)
 156 {
 157         u32 mask = 1 << (gic_irq(d) % 32);
 158
 159         raw_spin_lock(&irq_controller_lock);
 160         writel_relaxed(mask, gic_dist_base(d) + GIC_DIST_ENABLE_CLEAR + (gic_irq(d) / 32) * 4);
 161         if (gic_arch_extn.irq_mask)
 162                 gic_arch_extn.irq_mask(d);
 163         raw_spin_unlock(&irq_controller_lock);
 164 }
 165
 166 static void gic_unmask_irq(struct irq_data *d)
 167 {
 168         u32 mask = 1 << (gic_irq(d) % 32);
 169
 170         raw_spin_lock(&irq_controller_lock);
 171         if (gic_arch_extn.irq_unmask)
 172                 gic_arch_extn.irq_unmask(d);
 173         writel_relaxed(mask, gic_dist_base(d) + GIC_DIST_ENABLE_SET + (gic_irq(d) / 32) * 4);
 174         raw_spin_unlock(&irq_controller_lock);
 175 }
 176
 177 static void gic_eoi_irq(struct irq_data *d)
 178 {
 179         if (gic_arch_extn.irq_eoi) {
 180                 raw_spin_lock(&irq_controller_lock);
 181                 gic_arch_extn.irq_eoi(d);
 182                 raw_spin_unlock(&irq_controller_lock);
 183         }
 184
 185         writel_relaxed(gic_irq(d), gic_cpu_base(d) + GIC_CPU_EOI);
 186 }
 187
 188 static int gic_set_type(struct irq_data *d, unsigned int type)
 189 {
 190         void __iomem *base = gic_dist_base(d);
 191         unsigned int gicirq = gic_irq(d);
 192         u32 enablemask = 1 << (gicirq % 32);
 193         u32 enableoff = (gicirq / 32) * 4;
 194         u32 confmask = 0x2 << ((gicirq % 16) * 2);
 195         u32 confoff = (gicirq / 16) * 4;
 196         bool enabled = false;
 197         u32 val;
 198
 199         /* Interrupt configuration for SGIs can't be changed */
 200         if (gicirq < 16)
 201                 return -EINVAL;
 202
 203         if (type != IRQ_TYPE_LEVEL_HIGH && type != IRQ_TYPE_EDGE_RISING)
 204                 return -EINVAL;
 205
 206         raw_spin_lock(&irq_controller_lock);
 207
 208         if (gic_arch_extn.irq_set_type)
 209                 gic_arch_extn.irq_set_type(d, type);
 210
 211         val = readl_relaxed(base + GIC_DIST_CONFIG + confoff);
 212         if (type == IRQ_TYPE_LEVEL_HIGH)
 213                 val &= ~confmask;
 214         else if (type == IRQ_TYPE_EDGE_RISING)
 215                 val |= confmask;
 216
 217         /*
 218          * As recommended by the spec, disable the interrupt before changing
 219          * the configuration
 220          */
 221         if (readl_relaxed(base + GIC_DIST_ENABLE_SET + enableoff) & enablemask) {
 222                 writel_relaxed(enablemask, base + GIC_DIST_ENABLE_CLEAR + enableoff);
 223                 enabled = true;
 224         }
 225
 226         writel_relaxed(val, base + GIC_DIST_CONFIG + confoff);
 227
 228         if (enabled)
 229                 writel_relaxed(enablemask, base + GIC_DIST_ENABLE_SET + enableoff);
 230
 231         raw_spin_unlock(&irq_controller_lock);
 232
 233         return 0;
 234 }
 235
 236 static int gic_retrigger(struct irq_data *d)
 237 {
 238         if (gic_arch_extn.irq_retrigger)
 239                 return gic_arch_extn.irq_retrigger(d);
 240
 241         /* the genirq layer expects 0 if we can't retrigger in hardware */
 242         return 0;
 243 }
 244
 245 #ifdef CONFIG_SMP
 246 static int gic_set_affinity(struct irq_data *d, const struct cpumask *mask_val,
 247                             bool force)
 248 {
 249         void __iomem *reg = gic_dist_base(d) + GIC_DIST_TARGET + (gic_irq(d) & ~3);
 250         unsigned int shift = (gic_irq(d) % 4) * 8;
 251         unsigned int cpu;
 252         u32 val, mask, bit;
 253
 254         if (force)
 255                 cpu = cpumask_any_and(mask_val, cpu_possible_mask);
 256         else
 257                 cpu = cpumask_any_and(mask_val, cpu_online_mask);
 258
 259         if (cpu >= NR_GIC_CPU_IF || cpu >= nr_cpu_ids)
 260                 return -EINVAL;
 261
 262         mask = 0xff << shift;
 263         bit = gic_cpu_map[cpu] << shift;
 264
 265         raw_spin_lock(&irq_controller_lock);
 266         val = readl_relaxed(reg) & ~mask;
 267         writel_relaxed(val | bit, reg);
 268         raw_spin_unlock(&irq_controller_lock);
 269
 270         return IRQ_SET_MASK_OK;
 271 }
 272
 273 void gic_set_cpu(unsigned int cpu, unsigned int irq)
 274 {
 275         struct irq_data *d = irq_get_irq_data(irq);
 276         struct cpumask mask;
 277
 278         cpumask_clear(&mask);
 279         cpumask_set_cpu(cpu, &mask);
 280         gic_set_affinity(d, &mask, true);
 281 }
 282 EXPORT_SYMBOL(gic_set_cpu);
 283 #endif
 284
 285 #ifdef CONFIG_PM
 286 static int gic_set_wake(struct irq_data *d, unsigned int on)
 287 {
 288         int ret = -ENXIO;
 289
 290         if (gic_arch_extn.irq_set_wake)
 291                 ret = gic_arch_extn.irq_set_wake(d, on);
 292
 293         return ret;
 294 }
 295
 296 #else
 297 #define gic_set_wake    NULL
 298 #endif
 299
 300 static asmlinkage void __exception_irq_entry gic_handle_irq(struct pt_regs *regs)
 301 {
 302         u32 irqstat, irqnr;
 303         struct gic_chip_data *gic = &gic_data[0];
 304         void __iomem *cpu_base = gic_data_cpu_base(gic);
 305
 306         do {
 307                 irqstat = readl_relaxed(cpu_base + GIC_CPU_INTACK);
 308                 irqnr = irqstat & ~0x1c00;
 309
 310                 if (likely(irqnr > 15 && irqnr < 1021)) {
 311                         irqnr = irq_find_mapping(gic->domain, irqnr);
 312                         handle_IRQ(irqnr, regs);
 313                         continue;
 314                 }
 315                 if (irqnr < 16) {
 316                         writel_relaxed(irqstat, cpu_base + GIC_CPU_EOI);
 317 #ifdef CONFIG_SMP
 318                         handle_IPI(irqnr, regs);
 319 #endif
 320                         continue;
 321                 }
 322                 break;
 323         } while (1);
 324 }
 325
 326 static void gic_handle_cascade_irq(unsigned int irq, struct irq_desc *desc)
 327 {
 328         struct gic_chip_data *chip_data = irq_get_handler_data(irq);
 329         struct irq_chip *chip = irq_get_chip(irq);
 330         unsigned int cascade_irq, gic_irq;
 331         unsigned long status;
 332
 333         chained_irq_enter(chip, desc);
 334
 335         raw_spin_lock(&irq_controller_lock);
 336         status = readl_relaxed(gic_data_cpu_base(chip_data) + GIC_CPU_INTACK);
 337         raw_spin_unlock(&irq_controller_lock);
 338
 339         gic_irq = (status & 0x3ff);
 340         if (gic_irq == 1023)
 341                 goto out;
 342
 343         cascade_irq = irq_find_mapping(chip_data->domain, gic_irq);
 344         if (unlikely(gic_irq < 32 || gic_irq > 1020))
 345                 handle_bad_irq(cascade_irq, desc);
 346         else
 347                 generic_handle_irq(cascade_irq);
 348
 349  out:
 350         chained_irq_exit(chip, desc);
 351 }
 352
 353 static struct irq_chip gic_chip = {
 354         .name                   = "GIC",
 355         .irq_mask               = gic_mask_irq,
 356         .irq_unmask             = gic_unmask_irq,
 357         .irq_eoi                = gic_eoi_irq,
 358         .irq_set_type           = gic_set_type,
 359         .irq_retrigger          = gic_retrigger,
 360 #ifdef CONFIG_SMP
 361         .irq_set_affinity       = gic_set_affinity,
 362 #endif
 363         .irq_set_wake           = gic_set_wake,
 364 };
 365
 366 void __init gic_cascade_irq(unsigned int gic_nr, unsigned int irq)
 367 {
 368         if (gic_nr >= MAX_GIC_NR)
 369                 BUG();
 370         if (irq_set_handler_data(irq, &gic_data[gic_nr]) != 0)
 371                 BUG();
 372         irq_set_chained_handler(irq, gic_handle_cascade_irq);
 373 }
 374
 375 static u8 gic_get_cpumask(struct gic_chip_data *gic)
 376 {
 377         void __iomem *base = gic_data_dist_base(gic);
 378         u32 mask, i;
 379
 380         for (i = mask = 0; i < 32; i += 4) {
 381                 mask = readl_relaxed(base + GIC_DIST_TARGET + i);
 382                 mask |= mask >> 16;
 383                 mask |= mask >> 8;
 384                 if (mask)
 385                         break;
 386         }
 387
 388         if (!mask)
 389                 pr_crit("GIC CPU mask not found - kernel will fail to boot.\n");
 390
 391         return mask;
 392 }
 393
 394 static void __init gic_dist_init(struct gic_chip_data *gic)
 395 {
 396         unsigned int i;
 397         u32 cpumask;
 398         unsigned int gic_irqs = gic->gic_irqs;
 399         void __iomem *base = gic_data_dist_base(gic);
 400
 401         writel_relaxed(0, base + GIC_DIST_CTRL);
 402
 403         /*
 404          * Set all global interrupts to be level triggered, active low.
 405          */
 406         for (i = 32; i < gic_irqs; i += 16)
 407                 writel_relaxed(0, base + GIC_DIST_CONFIG + i * 4 / 16);
 408
 409         /*
 410          * Set all global interrupts to this CPU only.
 411          */
 412         cpumask = gic_get_cpumask(gic);
 413         cpumask |= cpumask << 8;
 414         cpumask |= cpumask << 16;
 415         for (i = 32; i < gic_irqs; i += 4)
 416                 writel_relaxed(cpumask, base + GIC_DIST_TARGET + i * 4 / 4);
 417
 418         /*
 419          * Set priority on all global interrupts.
 420          */
 421         for (i = 32; i < gic_irqs; i += 4)
 422                 writel_relaxed(0xa0a0a0a0, base + GIC_DIST_PRI + i * 4 / 4);
 423
 424         /*
 425          * Disable all interrupts.  Leave the PPI and SGIs alone
 426          * as these enables are banked registers.
 427          */
 428         for (i = 32; i < gic_irqs; i += 32)
 429                 writel_relaxed(0xffffffff, base + GIC_DIST_ENABLE_CLEAR + i * 4 / 32);
 430
 431         writel_relaxed(1, base + GIC_DIST_CTRL);
 432 }
 433
 434 static void __cpuinit gic_cpu_init(struct gic_chip_data *gic)
 435 {
 436         void __iomem *dist_base = gic_data_dist_base(gic);
 437         void __iomem *base = gic_data_cpu_base(gic);
 438         unsigned int cpu_mask, cpu = smp_processor_id();
 439         int i;
 440
 441         /*
 442          * Get what the GIC says our CPU mask is.
 443          */
 444         BUG_ON(cpu >= NR_GIC_CPU_IF);
 445         cpu_mask = gic_get_cpumask(gic);
 446         gic_cpu_map[cpu] = cpu_mask;
 447
 448         /*
 449          * Clear our mask from the other map entries in case they're
 450          * still undefined.
 451          */
 452         for (i = 0; i < NR_GIC_CPU_IF; i++)
 453                 if (i != cpu)
 454                         gic_cpu_map[i] &= ~cpu_mask;
 455
 456         /*
 457          * Deal with the banked PPI and SGI interrupts - disable all
 458          * PPI interrupts, ensure all SGI interrupts are enabled.
 459          */
 460         writel_relaxed(0xffff0000, dist_base + GIC_DIST_ENABLE_CLEAR);
 461         writel_relaxed(0x0000ffff, dist_base + GIC_DIST_ENABLE_SET);
 462
 463         /*
 464          * Set priority on PPI and SGI interrupts
 465          */
 466         for (i = 0; i < 32; i += 4)
 467                 writel_relaxed(0xa0a0a0a0, dist_base + GIC_DIST_PRI + i * 4 / 4);
 468
 469         writel_relaxed(0xf0, base + GIC_CPU_PRIMASK);
 470         writel_relaxed(1, base + GIC_CPU_CTRL);
 471 }
 472
 473 #ifdef CONFIG_CPU_PM
 474 /*
 475  * Saves the GIC distributor registers during suspend or idle.  Must be called
 476  * with interrupts disabled but before powering down the GIC.  After calling
 477  * this function, no interrupts will be delivered by the GIC, and another
 478  * platform-specific wakeup source must be enabled.
 479  */
 480 static void gic_dist_save(unsigned int gic_nr)
 481 {
 482         unsigned int gic_irqs;
 483         void __iomem *dist_base;
 484         int i;
 485
 486         if (gic_nr >= MAX_GIC_NR)
 487                 BUG();
 488
 489         gic_irqs = gic_data[gic_nr].gic_irqs;
 490         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 491
 492         if (!dist_base)
 493                 return;
 494
 495         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 496                 gic_data[gic_nr].saved_spi_conf[i] =
 497                         readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 498
 499         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 500                 gic_data[gic_nr].saved_spi_target[i] =
 501                         readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 502
 503         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 504                 gic_data[gic_nr].saved_spi_enable[i] =
 505                         readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 506 }
 507
 508 /*
 509  * Restores the GIC distributor registers during resume or when coming out of
 510  * idle.  Must be called before enabling interrupts.  If a level interrupt
 511  * that occured while the GIC was suspended is still present, it will be
 512  * handled normally, but any edge interrupts that occured will not be seen by
 513  * the GIC and need to be handled by the platform-specific wakeup source.
 514  */
 515 static void gic_dist_restore(unsigned int gic_nr)
 516 {
 517         unsigned int gic_irqs;
 518         unsigned int i;
 519         void __iomem *dist_base;
 520
 521         if (gic_nr >= MAX_GIC_NR)
 522                 BUG();
 523
 524         gic_irqs = gic_data[gic_nr].gic_irqs;
 525         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 526
 527         if (!dist_base)
 528                 return;
 529
 530         writel_relaxed(0, dist_base + GIC_DIST_CTRL);
 531
 532         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 533                 writel_relaxed(gic_data[gic_nr].saved_spi_conf[i],
 534                         dist_base + GIC_DIST_CONFIG + i * 4);
 535
 536         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 537                 writel_relaxed(0xa0a0a0a0,
 538                         dist_base + GIC_DIST_PRI + i * 4);
 539
 540         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 541                 writel_relaxed(gic_data[gic_nr].saved_spi_target[i],
 542                         dist_base + GIC_DIST_TARGET + i * 4);
 543
 544         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 545                 writel_relaxed(gic_data[gic_nr].saved_spi_enable[i],
 546                         dist_base + GIC_DIST_ENABLE_SET + i * 4);
 547
 548         writel_relaxed(1, dist_base + GIC_DIST_CTRL);
 549 }
 550
 551 static void gic_cpu_save(unsigned int gic_nr)
 552 {
 553         int i;
 554         u32 *ptr;
 555         void __iomem *dist_base;
 556         void __iomem *cpu_base;
 557
 558         if (gic_nr >= MAX_GIC_NR)
 559                 BUG();
 560
 561         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 562         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 563
 564         if (!dist_base || !cpu_base)
 565                 return;
 566
 567         ptr = __this_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 568         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 569                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 570
 571         ptr = __this_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 572         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 573                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 574
 575 }
 576
 577 static void gic_cpu_restore(unsigned int gic_nr)
 578 {
 579         int i;
 580         u32 *ptr;
 581         void __iomem *dist_base;
 582         void __iomem *cpu_base;
 583
 584         if (gic_nr >= MAX_GIC_NR)
 585                 BUG();
 586
 587         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 588         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 589
 590         if (!dist_base || !cpu_base)
 591                 return;
 592
 593         ptr = __this_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 594         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 595                 writel_relaxed(ptr[i], dist_base + GIC_DIST_ENABLE_SET + i * 4);
 596
 597         ptr = __this_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 598         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 599                 writel_relaxed(ptr[i], dist_base + GIC_DIST_CONFIG + i * 4);
 600
 601         for (i = 0; i < DIV_ROUND_UP(32, 4); i++)
 602                 writel_relaxed(0xa0a0a0a0, dist_base + GIC_DIST_PRI + i * 4);
 603
 604         writel_relaxed(0xf0, cpu_base + GIC_CPU_PRIMASK);
 605         writel_relaxed(1, cpu_base + GIC_CPU_CTRL);
 606 }
 607
 608 static int gic_notifier(struct notifier_block *self, unsigned long cmd, void *v)
 609 {
 610         int i;
 611
 612         for (i = 0; i < MAX_GIC_NR; i++) {
 613 #ifdef CONFIG_GIC_NON_BANKED
 614                 /* Skip over unused GICs */
 615                 if (!gic_data[i].get_base)
 616                         continue;
 617 #endif
 618                 switch (cmd) {
 619                 case CPU_PM_ENTER:
 620                         gic_cpu_save(i);
 621                         break;
 622                 case CPU_PM_ENTER_FAILED:
 623                 case CPU_PM_EXIT:
 624                         gic_cpu_restore(i);
 625                         break;
 626                 case CPU_CLUSTER_PM_ENTER:
 627                         gic_dist_save(i);
 628                         break;
 629                 case CPU_CLUSTER_PM_ENTER_FAILED:
 630                 case CPU_CLUSTER_PM_EXIT:
 631                         gic_dist_restore(i);
 632                         break;
 633                 }
 634         }
 635
 636         return NOTIFY_OK;
 637 }
 638
 639 static struct notifier_block gic_notifier_block = {
 640         .notifier_call = gic_notifier,
 641 };
 642
 643 static void __init gic_pm_init(struct gic_chip_data *gic)
 644 {
 645         gic->saved_ppi_enable = __alloc_percpu(DIV_ROUND_UP(32, 32) * 4,
 646                 sizeof(u32));
 647         BUG_ON(!gic->saved_ppi_enable);
 648
 649         gic->saved_ppi_conf = __alloc_percpu(DIV_ROUND_UP(32, 16) * 4,
 650                 sizeof(u32));
 651         BUG_ON(!gic->saved_ppi_conf);
 652
 653         if (gic == &gic_data[0])
 654                 cpu_pm_register_notifier(&gic_notifier_block);
 655 }
 656 #else
 657 static void __init gic_pm_init(struct gic_chip_data *gic)
 658 {
 659 }
 660 #endif
 661
 662 #ifdef CONFIG_SMP
 663 void gic_raise_softirq(const struct cpumask *mask, unsigned int irq)
 664 {
 665         int cpu;
 666         unsigned long map = 0;
 667
 668         /* Convert our logical CPU mask into a physical one. */
 669         for_each_cpu(cpu, mask)
 670                 map |= gic_cpu_map[cpu];
 671
 672         /*
 673          * Ensure that stores to Normal memory are visible to the
 674          * other CPUs before issuing the IPI.
 675          */
 676         dsb();
 677
 678         /* this always happens on GIC0 */
 679         writel_relaxed(map << 16 | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 680 }
 681 EXPORT_SYMBOL(gic_raise_softirq);
 682 #endif
 683
 684 static int gic_irq_domain_map(struct irq_domain *d, unsigned int irq,
 685                                 irq_hw_number_t hw)
 686 {
 687         if (hw < 32) {
 688                 irq_set_percpu_devid(irq);
 689                 irq_set_chip_and_handler(irq, &gic_chip,
 690                                          handle_percpu_devid_irq);
 691                 set_irq_flags(irq, IRQF_VALID | IRQF_NOAUTOEN);
 692         } else {
 693                 irq_set_chip_and_handler(irq, &gic_chip,
 694                                          handle_fasteoi_irq);
 695                 set_irq_flags(irq, IRQF_VALID | IRQF_PROBE);
 696         }
 697         irq_set_chip_data(irq, d->host_data);
 698         return 0;
 699 }
 700
 701 static int gic_irq_domain_xlate(struct irq_domain *d,
 702                                 struct device_node *controller,
 703                                 const u32 *intspec, unsigned int intsize,
 704                                 unsigned long *out_hwirq, unsigned int *out_type)
 705 {
 706         if (d->of_node != controller)
 707                 return -EINVAL;
 708         if (intsize < 3)
 709                 return -EINVAL;
 710
 711         /* Get the interrupt number and add 16 to skip over SGIs */
 712         *out_hwirq = intspec[1] + 16;
 713
 714         /* For SPIs, we need to add 16 more to get the GIC irq ID number */
 715         if (!intspec[0])
 716                 *out_hwirq += 16;
 717
 718         *out_type = intspec[2] & IRQ_TYPE_SENSE_MASK;
 719         return 0;
 720 }
 721
 722 #ifdef CONFIG_SMP
 723 static int __cpuinit gic_secondary_init(struct notifier_block *nfb,
 724                                         unsigned long action, void *hcpu)
 725 {
 726         if (action == CPU_STARTING || action == CPU_STARTING_FROZEN)
 727                 gic_cpu_init(&gic_data[0]);
 728         return NOTIFY_OK;
 729 }
 730
 731 /*
 732  * Notifier for enabling the GIC CPU interface. Set an arbitrarily high
 733  * priority because the GIC needs to be up before the ARM generic timers.
 734  */
 735 static struct notifier_block __cpuinitdata gic_cpu_notifier = {
 736         .notifier_call = gic_secondary_init,
 737         .priority = 100,
 738 };
 739 #endif
 740
 741 const struct irq_domain_ops gic_irq_domain_ops = {
 742         .map = gic_irq_domain_map,
 743         .xlate = gic_irq_domain_xlate,
 744 };
 745
 746 void __init gic_init_bases(unsigned int gic_nr, int irq_start,
 747                            void __iomem *dist_base, void __iomem *cpu_base,
 748                            u32 percpu_offset, struct device_node *node)
 749 {
 750         irq_hw_number_t hwirq_base;
 751         struct gic_chip_data *gic;
 752         int gic_irqs, irq_base, i;
 753
 754         BUG_ON(gic_nr >= MAX_GIC_NR);
 755
 756         gic = &gic_data[gic_nr];
 757 #ifdef CONFIG_GIC_NON_BANKED
 758         if (percpu_offset) { /* Frankein-GIC without banked registers... */
 759                 unsigned int cpu;
 760
 761                 gic->dist_base.percpu_base = alloc_percpu(void __iomem *);
 762                 gic->cpu_base.percpu_base = alloc_percpu(void __iomem *);
 763                 if (WARN_ON(!gic->dist_base.percpu_base ||
 764                             !gic->cpu_base.percpu_base)) {
 765                         free_percpu(gic->dist_base.percpu_base);
 766                         free_percpu(gic->cpu_base.percpu_base);
 767                         return;
 768                 }
 769
 770                 for_each_possible_cpu(cpu) {
 771                         unsigned long offset = percpu_offset * cpu_logical_map(cpu);
 772                         *per_cpu_ptr(gic->dist_base.percpu_base, cpu) = dist_base + offset;
 773                         *per_cpu_ptr(gic->cpu_base.percpu_base, cpu) = cpu_base + offset;
 774                 }
 775
 776                 gic_set_base_accessor(gic, gic_get_percpu_base);
 777         } else
 778 #endif
 779         {                       /* Normal, sane GIC... */
 780                 WARN(percpu_offset,
 781                      "GIC_NON_BANKED not enabled, ignoring %08x offset!",
 782                      percpu_offset);
 783                 gic->dist_base.common_base = dist_base;
 784                 gic->cpu_base.common_base = cpu_base;
 785                 gic_set_base_accessor(gic, gic_get_common_base);
 786         }
 787
 788         /*
 789          * Initialize the CPU interface map to all CPUs.
 790          * It will be refined as each CPU probes its ID.
 791          */
 792         for (i = 0; i < NR_GIC_CPU_IF; i++)
 793                 gic_cpu_map[i] = 0xff;
 794
 795         /*
 796          * For primary GICs, skip over SGIs.
 797          * For secondary GICs, skip over PPIs, too.
 798          */
 799         if (gic_nr == 0 && (irq_start & 31) > 0) {
 800                 hwirq_base = 16;
 801                 if (irq_start != -1)
 802                         irq_start = (irq_start & ~31) + 16;
 803         } else {
 804                 hwirq_base = 32;
 805         }
 806
 807         /*
 808          * Find out how many interrupts are supported.
 809          * The GIC only supports up to 1020 interrupt sources.
 810          */
 811         gic_irqs = readl_relaxed(gic_data_dist_base(gic) + GIC_DIST_CTR) & 0x1f;
 812         gic_irqs = (gic_irqs + 1) * 32;
 813         if (gic_irqs > 1020)
 814                 gic_irqs = 1020;
 815         gic->gic_irqs = gic_irqs;
 816
 817         gic_irqs -= hwirq_base; /* calculate # of irqs to allocate */
 818         irq_base = irq_alloc_descs(irq_start, 16, gic_irqs, numa_node_id());
 819         if (IS_ERR_VALUE(irq_base)) {
 820                 WARN(1, "Cannot allocate irq_descs @ IRQ%d, assuming pre-allocated\n",
 821                      irq_start);
 822                 irq_base = irq_start;
 823         }
 824         gic->domain = irq_domain_add_legacy(node, gic_irqs, irq_base,
 825                                     hwirq_base, &gic_irq_domain_ops, gic);
 826         if (WARN_ON(!gic->domain))
 827                 return;
 828
 829 #ifdef CONFIG_SMP
 830         set_smp_cross_call(gic_raise_softirq);
 831         register_cpu_notifier(&gic_cpu_notifier);
 832 #endif
 833
 834         set_handle_irq(gic_handle_irq);
 835
 836         gic_chip.flags |= gic_arch_extn.flags;
 837         gic_dist_init(gic);
 838         gic_cpu_init(gic);
 839         gic_pm_init(gic);
 840 }
 841
 842 #ifdef CONFIG_OF
 843 static int gic_cnt __initdata;
 844
 845 int __init gic_of_init(struct device_node *node, struct device_node *parent)
 846 {
 847         void __iomem *cpu_base;
 848         void __iomem *dist_base;
 849         u32 percpu_offset;
 850         int irq;
 851
 852         if (WARN_ON(!node))
 853                 return -ENODEV;
 854
 855         dist_base = of_iomap(node, 0);
 856         WARN(!dist_base, "unable to map gic dist registers\n");
 857
 858         cpu_base = of_iomap(node, 1);
 859         WARN(!cpu_base, "unable to map gic cpu registers\n");
 860
 861         if (of_property_read_u32(node, "cpu-offset", &percpu_offset))
 862                 percpu_offset = 0;
 863
 864         gic_init_bases(gic_cnt, -1, dist_base, cpu_base, percpu_offset, node);
 865
 866         if (parent) {
 867                 irq = irq_of_parse_and_map(node, 0);
 868                 gic_cascade_irq(gic_cnt, irq);
 869         }
 870         gic_cnt++;
 871         return 0;
 872 }
 873 IRQCHIP_DECLARE(cortex_a15_gic, "arm,cortex-a15-gic", gic_of_init);
 874 IRQCHIP_DECLARE(cortex_a9_gic, "arm,cortex-a9-gic", gic_of_init);
 875 IRQCHIP_DECLARE(msm_8660_qgic, "qcom,msm-8660-qgic", gic_of_init);
 876 IRQCHIP_DECLARE(msm_qgic2, "qcom,msm-qgic2", gic_of_init);
 877
 878 #endif