drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72 #include <ttm/ttm_execbuf_util.h>
  73
  74 #include "radeon_family.h"
  75 #include "radeon_mode.h"
  76 #include "radeon_reg.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int radeon_no_wb;
  82 extern int radeon_modeset;
  83 extern int radeon_dynclks;
  84 extern int radeon_r4xx_atom;
  85 extern int radeon_agpmode;
  86 extern int radeon_vram_limit;
  87 extern int radeon_gart_size;
  88 extern int radeon_benchmarking;
  89 extern int radeon_testing;
  90 extern int radeon_connector_table;
  91 extern int radeon_tv;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95 extern int radeon_pcie_gen2;
  96 extern int radeon_msi;
  97 extern int radeon_lockup_timeout;
  98 extern int radeon_fastfb;
  99 extern int radeon_dpm;
 100
 101 /*
 102  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 103  * symbol;
 104  */
 105 #define RADEON_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 106 #define RADEON_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 107 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 108 #define RADEON_IB_POOL_SIZE                     16
 109 #define RADEON_DEBUGFS_MAX_COMPONENTS           32
 110 #define RADEONFB_CONN_LIMIT                     4
 111 #define RADEON_BIOS_NUM_SCRATCH                 8
 112
 113 /* max number of rings */
 114 #define RADEON_NUM_RINGS                        6
 115
 116 /* fence seq are set to this number when signaled */
 117 #define RADEON_FENCE_SIGNALED_SEQ               0LL
 118
 119 /* internal ring indices */
 120 /* r1xx+ has gfx CP ring */
 121 #define RADEON_RING_TYPE_GFX_INDEX      0
 122
 123 /* cayman has 2 compute CP rings */
 124 #define CAYMAN_RING_TYPE_CP1_INDEX      1
 125 #define CAYMAN_RING_TYPE_CP2_INDEX      2
 126
 127 /* R600+ has an async dma ring */
 128 #define R600_RING_TYPE_DMA_INDEX                3
 129 /* cayman add a second async dma ring */
 130 #define CAYMAN_RING_TYPE_DMA1_INDEX             4
 131
 132 /* R600+ */
 133 #define R600_RING_TYPE_UVD_INDEX        5
 134
 135 /* hardcode those limit for now */
 136 #define RADEON_VA_IB_OFFSET                     (1 << 20)
 137 #define RADEON_VA_RESERVED_SIZE                 (8 << 20)
 138 #define RADEON_IB_VM_MAX_SIZE                   (64 << 10)
 139
 140 /* reset flags */
 141 #define RADEON_RESET_GFX                        (1 << 0)
 142 #define RADEON_RESET_COMPUTE                    (1 << 1)
 143 #define RADEON_RESET_DMA                        (1 << 2)
 144 #define RADEON_RESET_CP                         (1 << 3)
 145 #define RADEON_RESET_GRBM                       (1 << 4)
 146 #define RADEON_RESET_DMA1                       (1 << 5)
 147 #define RADEON_RESET_RLC                        (1 << 6)
 148 #define RADEON_RESET_SEM                        (1 << 7)
 149 #define RADEON_RESET_IH                         (1 << 8)
 150 #define RADEON_RESET_VMC                        (1 << 9)
 151 #define RADEON_RESET_MC                         (1 << 10)
 152 #define RADEON_RESET_DISPLAY                    (1 << 11)
 153
 154 /* max cursor sizes (in pixels) */
 155 #define CURSOR_WIDTH 64
 156 #define CURSOR_HEIGHT 64
 157
 158 #define CIK_CURSOR_WIDTH 128
 159 #define CIK_CURSOR_HEIGHT 128
 160
 161 /*
 162  * Errata workarounds.
 163  */
 164 enum radeon_pll_errata {
 165         CHIP_ERRATA_R300_CG             = 0x00000001,
 166         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 167         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 168 };
 169
 170
 171 struct radeon_device;
 172
 173
 174 /*
 175  * BIOS.
 176  */
 177 bool radeon_get_bios(struct radeon_device *rdev);
 178
 179 /*
 180  * Dummy page
 181  */
 182 struct radeon_dummy_page {
 183         struct page     *page;
 184         dma_addr_t      addr;
 185 };
 186 int radeon_dummy_page_init(struct radeon_device *rdev);
 187 void radeon_dummy_page_fini(struct radeon_device *rdev);
 188
 189
 190 /*
 191  * Clocks
 192  */
 193 struct radeon_clock {
 194         struct radeon_pll p1pll;
 195         struct radeon_pll p2pll;
 196         struct radeon_pll dcpll;
 197         struct radeon_pll spll;
 198         struct radeon_pll mpll;
 199         /* 10 Khz units */
 200         uint32_t default_mclk;
 201         uint32_t default_sclk;
 202         uint32_t default_dispclk;
 203         uint32_t current_dispclk;
 204         uint32_t dp_extclk;
 205         uint32_t max_pixel_clock;
 206 };
 207
 208 /*
 209  * Power management
 210  */
 211 int radeon_pm_init(struct radeon_device *rdev);
 212 void radeon_pm_fini(struct radeon_device *rdev);
 213 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 214 void radeon_pm_suspend(struct radeon_device *rdev);
 215 void radeon_pm_resume(struct radeon_device *rdev);
 216 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 217 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 218 int radeon_atom_get_clock_dividers(struct radeon_device *rdev,
 219                                    u8 clock_type,
 220                                    u32 clock,
 221                                    bool strobe_mode,
 222                                    struct atom_clock_dividers *dividers);
 223 int radeon_atom_get_memory_pll_dividers(struct radeon_device *rdev,
 224                                         u32 clock,
 225                                         bool strobe_mode,
 226                                         struct atom_mpll_param *mpll_param);
 227 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 228 int radeon_atom_get_voltage_gpio_settings(struct radeon_device *rdev,
 229                                           u16 voltage_level, u8 voltage_type,
 230                                           u32 *gpio_value, u32 *gpio_mask);
 231 void radeon_atom_set_engine_dram_timings(struct radeon_device *rdev,
 232                                          u32 eng_clock, u32 mem_clock);
 233 int radeon_atom_get_voltage_step(struct radeon_device *rdev,
 234                                  u8 voltage_type, u16 *voltage_step);
 235 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 236                              u16 voltage_id, u16 *voltage);
 237 int radeon_atom_get_leakage_vddc_based_on_leakage_idx(struct radeon_device *rdev,
 238                                                       u16 *voltage,
 239                                                       u16 leakage_idx);
 240 int radeon_atom_round_to_true_voltage(struct radeon_device *rdev,
 241                                       u8 voltage_type,
 242                                       u16 nominal_voltage,
 243                                       u16 *true_voltage);
 244 int radeon_atom_get_min_voltage(struct radeon_device *rdev,
 245                                 u8 voltage_type, u16 *min_voltage);
 246 int radeon_atom_get_max_voltage(struct radeon_device *rdev,
 247                                 u8 voltage_type, u16 *max_voltage);
 248 int radeon_atom_get_voltage_table(struct radeon_device *rdev,
 249                                   u8 voltage_type, u8 voltage_mode,
 250                                   struct atom_voltage_table *voltage_table);
 251 bool radeon_atom_is_voltage_gpio(struct radeon_device *rdev,
 252                                  u8 voltage_type, u8 voltage_mode);
 253 void radeon_atom_update_memory_dll(struct radeon_device *rdev,
 254                                    u32 mem_clock);
 255 void radeon_atom_set_ac_timing(struct radeon_device *rdev,
 256                                u32 mem_clock);
 257 int radeon_atom_init_mc_reg_table(struct radeon_device *rdev,
 258                                   u8 module_index,
 259                                   struct atom_mc_reg_table *reg_table);
 260 int radeon_atom_get_memory_info(struct radeon_device *rdev,
 261                                 u8 module_index, struct atom_memory_info *mem_info);
 262 int radeon_atom_get_mclk_range_table(struct radeon_device *rdev,
 263                                      bool gddr5, u8 module_index,
 264                                      struct atom_memory_clock_range_table *mclk_range_table);
 265 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u8 voltage_type,
 266                              u16 voltage_id, u16 *voltage);
 267 void rs690_pm_info(struct radeon_device *rdev);
 268 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 269                                     unsigned *bankh, unsigned *mtaspect,
 270                                     unsigned *tile_split);
 271
 272 /*
 273  * Fences.
 274  */
 275 struct radeon_fence_driver {
 276         uint32_t                        scratch_reg;
 277         uint64_t                        gpu_addr;
 278         volatile uint32_t               *cpu_addr;
 279         /* sync_seq is protected by ring emission lock */
 280         uint64_t                        sync_seq[RADEON_NUM_RINGS];
 281         atomic64_t                      last_seq;
 282         unsigned long                   last_activity;
 283         bool                            initialized;
 284 };
 285
 286 struct radeon_fence {
 287         struct radeon_device            *rdev;
 288         struct kref                     kref;
 289         /* protected by radeon_fence.lock */
 290         uint64_t                        seq;
 291         /* RB, DMA, etc. */
 292         unsigned                        ring;
 293 };
 294
 295 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 296 int radeon_fence_driver_init(struct radeon_device *rdev);
 297 void radeon_fence_driver_fini(struct radeon_device *rdev);
 298 void radeon_fence_driver_force_completion(struct radeon_device *rdev);
 299 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 300 void radeon_fence_process(struct radeon_device *rdev, int ring);
 301 bool radeon_fence_signaled(struct radeon_fence *fence);
 302 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 303 int radeon_fence_wait_next_locked(struct radeon_device *rdev, int ring);
 304 int radeon_fence_wait_empty_locked(struct radeon_device *rdev, int ring);
 305 int radeon_fence_wait_any(struct radeon_device *rdev,
 306                           struct radeon_fence **fences,
 307                           bool intr);
 308 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 309 void radeon_fence_unref(struct radeon_fence **fence);
 310 unsigned radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 311 bool radeon_fence_need_sync(struct radeon_fence *fence, int ring);
 312 void radeon_fence_note_sync(struct radeon_fence *fence, int ring);
 313 static inline struct radeon_fence *radeon_fence_later(struct radeon_fence *a,
 314                                                       struct radeon_fence *b)
 315 {
 316         if (!a) {
 317                 return b;
 318         }
 319
 320         if (!b) {
 321                 return a;
 322         }
 323
 324         BUG_ON(a->ring != b->ring);
 325
 326         if (a->seq > b->seq) {
 327                 return a;
 328         } else {
 329                 return b;
 330         }
 331 }
 332
 333 static inline bool radeon_fence_is_earlier(struct radeon_fence *a,
 334                                            struct radeon_fence *b)
 335 {
 336         if (!a) {
 337                 return false;
 338         }
 339
 340         if (!b) {
 341                 return true;
 342         }
 343
 344         BUG_ON(a->ring != b->ring);
 345
 346         return a->seq < b->seq;
 347 }
 348
 349 /*
 350  * Tiling registers
 351  */
 352 struct radeon_surface_reg {
 353         struct radeon_bo *bo;
 354 };
 355
 356 #define RADEON_GEM_MAX_SURFACES 8
 357
 358 /*
 359  * TTM.
 360  */
 361 struct radeon_mman {
 362         struct ttm_bo_global_ref        bo_global_ref;
 363         struct drm_global_reference     mem_global_ref;
 364         struct ttm_bo_device            bdev;
 365         bool                            mem_global_referenced;
 366         bool                            initialized;
 367 };
 368
 369 /* bo virtual address in a specific vm */
 370 struct radeon_bo_va {
 371         /* protected by bo being reserved */
 372         struct list_head                bo_list;
 373         uint64_t                        soffset;
 374         uint64_t                        eoffset;
 375         uint32_t                        flags;
 376         bool                            valid;
 377         unsigned                        ref_count;
 378
 379         /* protected by vm mutex */
 380         struct list_head                vm_list;
 381
 382         /* constant after initialization */
 383         struct radeon_vm                *vm;
 384         struct radeon_bo                *bo;
 385 };
 386
 387 struct radeon_bo {
 388         /* Protected by gem.mutex */
 389         struct list_head                list;
 390         /* Protected by tbo.reserved */
 391         u32                             placements[3];
 392         struct ttm_placement            placement;
 393         struct ttm_buffer_object        tbo;
 394         struct ttm_bo_kmap_obj          kmap;
 395         unsigned                        pin_count;
 396         void                            *kptr;
 397         u32                             tiling_flags;
 398         u32                             pitch;
 399         int                             surface_reg;
 400         /* list of all virtual address to which this bo
 401          * is associated to
 402          */
 403         struct list_head                va;
 404         /* Constant after initialization */
 405         struct radeon_device            *rdev;
 406         struct drm_gem_object           gem_base;
 407
 408         struct ttm_bo_kmap_obj          dma_buf_vmap;
 409         pid_t                           pid;
 410 };
 411 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 412
 413 struct radeon_bo_list {
 414         struct ttm_validate_buffer tv;
 415         struct radeon_bo        *bo;
 416         uint64_t                gpu_offset;
 417         bool                    written;
 418         unsigned                domain;
 419         unsigned                alt_domain;
 420         u32                     tiling_flags;
 421 };
 422
 423 int radeon_gem_debugfs_init(struct radeon_device *rdev);
 424
 425 /* sub-allocation manager, it has to be protected by another lock.
 426  * By conception this is an helper for other part of the driver
 427  * like the indirect buffer or semaphore, which both have their
 428  * locking.
 429  *
 430  * Principe is simple, we keep a list of sub allocation in offset
 431  * order (first entry has offset == 0, last entry has the highest
 432  * offset).
 433  *
 434  * When allocating new object we first check if there is room at
 435  * the end total_size - (last_object_offset + last_object_size) >=
 436  * alloc_size. If so we allocate new object there.
 437  *
 438  * When there is not enough room at the end, we start waiting for
 439  * each sub object until we reach object_offset+object_size >=
 440  * alloc_size, this object then become the sub object we return.
 441  *
 442  * Alignment can't be bigger than page size.
 443  *
 444  * Hole are not considered for allocation to keep things simple.
 445  * Assumption is that there won't be hole (all object on same
 446  * alignment).
 447  */
 448 struct radeon_sa_manager {
 449         wait_queue_head_t       wq;
 450         struct radeon_bo        *bo;
 451         struct list_head        *hole;
 452         struct list_head        flist[RADEON_NUM_RINGS];
 453         struct list_head        olist;
 454         unsigned                size;
 455         uint64_t                gpu_addr;
 456         void                    *cpu_ptr;
 457         uint32_t                domain;
 458         uint32_t                align;
 459 };
 460
 461 struct radeon_sa_bo;
 462
 463 /* sub-allocation buffer */
 464 struct radeon_sa_bo {
 465         struct list_head                olist;
 466         struct list_head                flist;
 467         struct radeon_sa_manager        *manager;
 468         unsigned                        soffset;
 469         unsigned                        eoffset;
 470         struct radeon_fence             *fence;
 471 };
 472
 473 /*
 474  * GEM objects.
 475  */
 476 struct radeon_gem {
 477         struct mutex            mutex;
 478         struct list_head        objects;
 479 };
 480
 481 int radeon_gem_init(struct radeon_device *rdev);
 482 void radeon_gem_fini(struct radeon_device *rdev);
 483 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 484                                 int alignment, int initial_domain,
 485                                 bool discardable, bool kernel,
 486                                 struct drm_gem_object **obj);
 487
 488 int radeon_mode_dumb_create(struct drm_file *file_priv,
 489                             struct drm_device *dev,
 490                             struct drm_mode_create_dumb *args);
 491 int radeon_mode_dumb_mmap(struct drm_file *filp,
 492                           struct drm_device *dev,
 493                           uint32_t handle, uint64_t *offset_p);
 494 int radeon_mode_dumb_destroy(struct drm_file *file_priv,
 495                              struct drm_device *dev,
 496                              uint32_t handle);
 497
 498 /*
 499  * Semaphores.
 500  */
 501 /* everything here is constant */
 502 struct radeon_semaphore {
 503         struct radeon_sa_bo             *sa_bo;
 504         signed                          waiters;
 505         uint64_t                        gpu_addr;
 506 };
 507
 508 int radeon_semaphore_create(struct radeon_device *rdev,
 509                             struct radeon_semaphore **semaphore);
 510 void radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 511                                   struct radeon_semaphore *semaphore);
 512 void radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 513                                 struct radeon_semaphore *semaphore);
 514 int radeon_semaphore_sync_rings(struct radeon_device *rdev,
 515                                 struct radeon_semaphore *semaphore,
 516                                 int signaler, int waiter);
 517 void radeon_semaphore_free(struct radeon_device *rdev,
 518                            struct radeon_semaphore **semaphore,
 519                            struct radeon_fence *fence);
 520
 521 /*
 522  * GART structures, functions & helpers
 523  */
 524 struct radeon_mc;
 525
 526 #define RADEON_GPU_PAGE_SIZE 4096
 527 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 528 #define RADEON_GPU_PAGE_SHIFT 12
 529 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 530
 531 struct radeon_gart {
 532         dma_addr_t                      table_addr;
 533         struct radeon_bo                *robj;
 534         void                            *ptr;
 535         unsigned                        num_gpu_pages;
 536         unsigned                        num_cpu_pages;
 537         unsigned                        table_size;
 538         struct page                     **pages;
 539         dma_addr_t                      *pages_addr;
 540         bool                            ready;
 541 };
 542
 543 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 544 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 545 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 546 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 547 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 548 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 549 int radeon_gart_init(struct radeon_device *rdev);
 550 void radeon_gart_fini(struct radeon_device *rdev);
 551 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 552                         int pages);
 553 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 554                      int pages, struct page **pagelist,
 555                      dma_addr_t *dma_addr);
 556 void radeon_gart_restore(struct radeon_device *rdev);
 557
 558
 559 /*
 560  * GPU MC structures, functions & helpers
 561  */
 562 struct radeon_mc {
 563         resource_size_t         aper_size;
 564         resource_size_t         aper_base;
 565         resource_size_t         agp_base;
 566         /* for some chips with <= 32MB we need to lie
 567          * about vram size near mc fb location */
 568         u64                     mc_vram_size;
 569         u64                     visible_vram_size;
 570         u64                     gtt_size;
 571         u64                     gtt_start;
 572         u64                     gtt_end;
 573         u64                     vram_start;
 574         u64                     vram_end;
 575         unsigned                vram_width;
 576         u64                     real_vram_size;
 577         int                     vram_mtrr;
 578         bool                    vram_is_ddr;
 579         bool                    igp_sideport_enabled;
 580         u64                     gtt_base_align;
 581         u64                     mc_mask;
 582 };
 583
 584 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 585 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 586
 587 /*
 588  * GPU scratch registers structures, functions & helpers
 589  */
 590 struct radeon_scratch {
 591         unsigned                num_reg;
 592         uint32_t                reg_base;
 593         bool                    free[32];
 594         uint32_t                reg[32];
 595 };
 596
 597 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 598 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 599
 600 /*
 601  * GPU doorbell structures, functions & helpers
 602  */
 603 struct radeon_doorbell {
 604         u32                     num_pages;
 605         bool                    free[1024];
 606         /* doorbell mmio */
 607         resource_size_t                 base;
 608         resource_size_t                 size;
 609         void __iomem                    *ptr;
 610 };
 611
 612 int radeon_doorbell_get(struct radeon_device *rdev, u32 *page);
 613 void radeon_doorbell_free(struct radeon_device *rdev, u32 doorbell);
 614
 615 /*
 616  * IRQS.
 617  */
 618
 619 struct radeon_unpin_work {
 620         struct work_struct work;
 621         struct radeon_device *rdev;
 622         int crtc_id;
 623         struct radeon_fence *fence;
 624         struct drm_pending_vblank_event *event;
 625         struct radeon_bo *old_rbo;
 626         u64 new_crtc_base;
 627 };
 628
 629 struct r500_irq_stat_regs {
 630         u32 disp_int;
 631         u32 hdmi0_status;
 632 };
 633
 634 struct r600_irq_stat_regs {
 635         u32 disp_int;
 636         u32 disp_int_cont;
 637         u32 disp_int_cont2;
 638         u32 d1grph_int;
 639         u32 d2grph_int;
 640         u32 hdmi0_status;
 641         u32 hdmi1_status;
 642 };
 643
 644 struct evergreen_irq_stat_regs {
 645         u32 disp_int;
 646         u32 disp_int_cont;
 647         u32 disp_int_cont2;
 648         u32 disp_int_cont3;
 649         u32 disp_int_cont4;
 650         u32 disp_int_cont5;
 651         u32 d1grph_int;
 652         u32 d2grph_int;
 653         u32 d3grph_int;
 654         u32 d4grph_int;
 655         u32 d5grph_int;
 656         u32 d6grph_int;
 657         u32 afmt_status1;
 658         u32 afmt_status2;
 659         u32 afmt_status3;
 660         u32 afmt_status4;
 661         u32 afmt_status5;
 662         u32 afmt_status6;
 663 };
 664
 665 struct cik_irq_stat_regs {
 666         u32 disp_int;
 667         u32 disp_int_cont;
 668         u32 disp_int_cont2;
 669         u32 disp_int_cont3;
 670         u32 disp_int_cont4;
 671         u32 disp_int_cont5;
 672         u32 disp_int_cont6;
 673 };
 674
 675 union radeon_irq_stat_regs {
 676         struct r500_irq_stat_regs r500;
 677         struct r600_irq_stat_regs r600;
 678         struct evergreen_irq_stat_regs evergreen;
 679         struct cik_irq_stat_regs cik;
 680 };
 681
 682 #define RADEON_MAX_HPD_PINS 6
 683 #define RADEON_MAX_CRTCS 6
 684 #define RADEON_MAX_AFMT_BLOCKS 6
 685
 686 struct radeon_irq {
 687         bool                            installed;
 688         spinlock_t                      lock;
 689         atomic_t                        ring_int[RADEON_NUM_RINGS];
 690         bool                            crtc_vblank_int[RADEON_MAX_CRTCS];
 691         atomic_t                        pflip[RADEON_MAX_CRTCS];
 692         wait_queue_head_t               vblank_queue;
 693         bool                            hpd[RADEON_MAX_HPD_PINS];
 694         bool                            afmt[RADEON_MAX_AFMT_BLOCKS];
 695         union radeon_irq_stat_regs      stat_regs;
 696         bool                            dpm_thermal;
 697 };
 698
 699 int radeon_irq_kms_init(struct radeon_device *rdev);
 700 void radeon_irq_kms_fini(struct radeon_device *rdev);
 701 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 702 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 703 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 704 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 705 void radeon_irq_kms_enable_afmt(struct radeon_device *rdev, int block);
 706 void radeon_irq_kms_disable_afmt(struct radeon_device *rdev, int block);
 707 void radeon_irq_kms_enable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 708 void radeon_irq_kms_disable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 709
 710 /*
 711  * CP & rings.
 712  */
 713
 714 struct radeon_ib {
 715         struct radeon_sa_bo             *sa_bo;
 716         uint32_t                        length_dw;
 717         uint64_t                        gpu_addr;
 718         uint32_t                        *ptr;
 719         int                             ring;
 720         struct radeon_fence             *fence;
 721         struct radeon_vm                *vm;
 722         bool                            is_const_ib;
 723         struct radeon_fence             *sync_to[RADEON_NUM_RINGS];
 724         struct radeon_semaphore         *semaphore;
 725 };
 726
 727 struct radeon_ring {
 728         struct radeon_bo        *ring_obj;
 729         volatile uint32_t       *ring;
 730         unsigned                rptr;
 731         unsigned                rptr_offs;
 732         unsigned                rptr_reg;
 733         unsigned                rptr_save_reg;
 734         u64                     next_rptr_gpu_addr;
 735         volatile u32            *next_rptr_cpu_addr;
 736         unsigned                wptr;
 737         unsigned                wptr_old;
 738         unsigned                wptr_reg;
 739         unsigned                ring_size;
 740         unsigned                ring_free_dw;
 741         int                     count_dw;
 742         unsigned long           last_activity;
 743         unsigned                last_rptr;
 744         uint64_t                gpu_addr;
 745         uint32_t                align_mask;
 746         uint32_t                ptr_mask;
 747         bool                    ready;
 748         u32                     ptr_reg_shift;
 749         u32                     ptr_reg_mask;
 750         u32                     nop;
 751         u32                     idx;
 752         u64                     last_semaphore_signal_addr;
 753         u64                     last_semaphore_wait_addr;
 754         /* for CIK queues */
 755         u32 me;
 756         u32 pipe;
 757         u32 queue;
 758         struct radeon_bo        *mqd_obj;
 759         u32 doorbell_page_num;
 760         u32 doorbell_offset;
 761         unsigned                wptr_offs;
 762 };
 763
 764 struct radeon_mec {
 765         struct radeon_bo        *hpd_eop_obj;
 766         u64                     hpd_eop_gpu_addr;
 767         u32 num_pipe;
 768         u32 num_mec;
 769         u32 num_queue;
 770 };
 771
 772 /*
 773  * VM
 774  */
 775
 776 /* maximum number of VMIDs */
 777 #define RADEON_NUM_VM   16
 778
 779 /* defines number of bits in page table versus page directory,
 780  * a page is 4KB so we have 12 bits offset, 9 bits in the page
 781  * table and the remaining 19 bits are in the page directory */
 782 #define RADEON_VM_BLOCK_SIZE   9
 783
 784 /* number of entries in page table */
 785 #define RADEON_VM_PTE_COUNT (1 << RADEON_VM_BLOCK_SIZE)
 786
 787 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 788 #define RADEON_VM_PTB_ALIGN_SIZE   32768
 789 #define RADEON_VM_PTB_ALIGN_MASK (RADEON_VM_PTB_ALIGN_SIZE - 1)
 790 #define RADEON_VM_PTB_ALIGN(a) (((a) + RADEON_VM_PTB_ALIGN_MASK) & ~RADEON_VM_PTB_ALIGN_MASK)
 791
 792 struct radeon_vm {
 793         struct list_head                list;
 794         struct list_head                va;
 795         unsigned                        id;
 796
 797         /* contains the page directory */
 798         struct radeon_sa_bo             *page_directory;
 799         uint64_t                        pd_gpu_addr;
 800
 801         /* array of page tables, one for each page directory entry */
 802         struct radeon_sa_bo             **page_tables;
 803
 804         struct mutex                    mutex;
 805         /* last fence for cs using this vm */
 806         struct radeon_fence             *fence;
 807         /* last flush or NULL if we still need to flush */
 808         struct radeon_fence             *last_flush;
 809 };
 810
 811 struct radeon_vm_manager {
 812         struct mutex                    lock;
 813         struct list_head                lru_vm;
 814         struct radeon_fence             *active[RADEON_NUM_VM];
 815         struct radeon_sa_manager        sa_manager;
 816         uint32_t                        max_pfn;
 817         /* number of VMIDs */
 818         unsigned                        nvm;
 819         /* vram base address for page table entry  */
 820         u64                             vram_base_offset;
 821         /* is vm enabled? */
 822         bool                            enabled;
 823 };
 824
 825 /*
 826  * file private structure
 827  */
 828 struct radeon_fpriv {
 829         struct radeon_vm                vm;
 830 };
 831
 832 /*
 833  * R6xx+ IH ring
 834  */
 835 struct r600_ih {
 836         struct radeon_bo        *ring_obj;
 837         volatile uint32_t       *ring;
 838         unsigned                rptr;
 839         unsigned                ring_size;
 840         uint64_t                gpu_addr;
 841         uint32_t                ptr_mask;
 842         atomic_t                lock;
 843         bool                    enabled;
 844 };
 845
 846 struct r600_blit_cp_primitives {
 847         void (*set_render_target)(struct radeon_device *rdev, int format,
 848                                   int w, int h, u64 gpu_addr);
 849         void (*cp_set_surface_sync)(struct radeon_device *rdev,
 850                                     u32 sync_type, u32 size,
 851                                     u64 mc_addr);
 852         void (*set_shaders)(struct radeon_device *rdev);
 853         void (*set_vtx_resource)(struct radeon_device *rdev, u64 gpu_addr);
 854         void (*set_tex_resource)(struct radeon_device *rdev,
 855                                  int format, int w, int h, int pitch,
 856                                  u64 gpu_addr, u32 size);
 857         void (*set_scissors)(struct radeon_device *rdev, int x1, int y1,
 858                              int x2, int y2);
 859         void (*draw_auto)(struct radeon_device *rdev);
 860         void (*set_default_state)(struct radeon_device *rdev);
 861 };
 862
 863 struct r600_blit {
 864         struct radeon_bo        *shader_obj;
 865         struct r600_blit_cp_primitives primitives;
 866         int max_dim;
 867         int ring_size_common;
 868         int ring_size_per_loop;
 869         u64 shader_gpu_addr;
 870         u32 vs_offset, ps_offset;
 871         u32 state_offset;
 872         u32 state_len;
 873 };
 874
 875 /*
 876  * RLC stuff
 877  */
 878 #include "clearstate_defs.h"
 879
 880 struct radeon_rlc {
 881         /* for power gating */
 882         struct radeon_bo        *save_restore_obj;
 883         uint64_t                save_restore_gpu_addr;
 884         volatile uint32_t       *sr_ptr;
 885         u32                     *reg_list;
 886         u32                     reg_list_size;
 887         /* for clear state */
 888         struct radeon_bo        *clear_state_obj;
 889         uint64_t                clear_state_gpu_addr;
 890         volatile uint32_t       *cs_ptr;
 891         struct cs_section_def   *cs_data;
 892 };
 893
 894 int radeon_ib_get(struct radeon_device *rdev, int ring,
 895                   struct radeon_ib *ib, struct radeon_vm *vm,
 896                   unsigned size);
 897 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib *ib);
 898 void radeon_ib_sync_to(struct radeon_ib *ib, struct radeon_fence *fence);
 899 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib,
 900                        struct radeon_ib *const_ib);
 901 int radeon_ib_pool_init(struct radeon_device *rdev);
 902 void radeon_ib_pool_fini(struct radeon_device *rdev);
 903 int radeon_ib_ring_tests(struct radeon_device *rdev);
 904 /* Ring access between begin & end cannot sleep */
 905 bool radeon_ring_supports_scratch_reg(struct radeon_device *rdev,
 906                                       struct radeon_ring *ring);
 907 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 908 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 909 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 910 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 911 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 912 void radeon_ring_undo(struct radeon_ring *ring);
 913 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
 914 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
 915 void radeon_ring_force_activity(struct radeon_device *rdev, struct radeon_ring *ring);
 916 void radeon_ring_lockup_update(struct radeon_ring *ring);
 917 bool radeon_ring_test_lockup(struct radeon_device *rdev, struct radeon_ring *ring);
 918 unsigned radeon_ring_backup(struct radeon_device *rdev, struct radeon_ring *ring,
 919                             uint32_t **data);
 920 int radeon_ring_restore(struct radeon_device *rdev, struct radeon_ring *ring,
 921                         unsigned size, uint32_t *data);
 922 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
 923                      unsigned rptr_offs, unsigned rptr_reg, unsigned wptr_reg,
 924                      u32 ptr_reg_shift, u32 ptr_reg_mask, u32 nop);
 925 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
 926
 927
 928 /* r600 async dma */
 929 void r600_dma_stop(struct radeon_device *rdev);
 930 int r600_dma_resume(struct radeon_device *rdev);
 931 void r600_dma_fini(struct radeon_device *rdev);
 932
 933 void cayman_dma_stop(struct radeon_device *rdev);
 934 int cayman_dma_resume(struct radeon_device *rdev);
 935 void cayman_dma_fini(struct radeon_device *rdev);
 936
 937 /*
 938  * CS.
 939  */
 940 struct radeon_cs_reloc {
 941         struct drm_gem_object           *gobj;
 942         struct radeon_bo                *robj;
 943         struct radeon_bo_list           lobj;
 944         uint32_t                        handle;
 945         uint32_t                        flags;
 946 };
 947
 948 struct radeon_cs_chunk {
 949         uint32_t                chunk_id;
 950         uint32_t                length_dw;
 951         int                     kpage_idx[2];
 952         uint32_t                *kpage[2];
 953         uint32_t                *kdata;
 954         void __user             *user_ptr;
 955         int                     last_copied_page;
 956         int                     last_page_index;
 957 };
 958
 959 struct radeon_cs_parser {
 960         struct device           *dev;
 961         struct radeon_device    *rdev;
 962         struct drm_file         *filp;
 963         /* chunks */
 964         unsigned                nchunks;
 965         struct radeon_cs_chunk  *chunks;
 966         uint64_t                *chunks_array;
 967         /* IB */
 968         unsigned                idx;
 969         /* relocations */
 970         unsigned                nrelocs;
 971         struct radeon_cs_reloc  *relocs;
 972         struct radeon_cs_reloc  **relocs_ptr;
 973         struct list_head        validated;
 974         unsigned                dma_reloc_idx;
 975         /* indices of various chunks */
 976         int                     chunk_ib_idx;
 977         int                     chunk_relocs_idx;
 978         int                     chunk_flags_idx;
 979         int                     chunk_const_ib_idx;
 980         struct radeon_ib        ib;
 981         struct radeon_ib        const_ib;
 982         void                    *track;
 983         unsigned                family;
 984         int                     parser_error;
 985         u32                     cs_flags;
 986         u32                     ring;
 987         s32                     priority;
 988         struct ww_acquire_ctx   ticket;
 989 };
 990
 991 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 992 extern u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx);
 993
 994 struct radeon_cs_packet {
 995         unsigned        idx;
 996         unsigned        type;
 997         unsigned        reg;
 998         unsigned        opcode;
 999         int             count;
1000         unsigned        one_reg_wr;
1001 };
1002
1003 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
1004                                       struct radeon_cs_packet *pkt,
1005                                       unsigned idx, unsigned reg);
1006 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
1007                                       struct radeon_cs_packet *pkt);
1008
1009
1010 /*
1011  * AGP
1012  */
1013 int radeon_agp_init(struct radeon_device *rdev);
1014 void radeon_agp_resume(struct radeon_device *rdev);
1015 void radeon_agp_suspend(struct radeon_device *rdev);
1016 void radeon_agp_fini(struct radeon_device *rdev);
1017
1018
1019 /*
1020  * Writeback
1021  */
1022 struct radeon_wb {
1023         struct radeon_bo        *wb_obj;
1024         volatile uint32_t       *wb;
1025         uint64_t                gpu_addr;
1026         bool                    enabled;
1027         bool                    use_event;
1028 };
1029
1030 #define RADEON_WB_SCRATCH_OFFSET 0
1031 #define RADEON_WB_RING0_NEXT_RPTR 256
1032 #define RADEON_WB_CP_RPTR_OFFSET 1024
1033 #define RADEON_WB_CP1_RPTR_OFFSET 1280
1034 #define RADEON_WB_CP2_RPTR_OFFSET 1536
1035 #define R600_WB_DMA_RPTR_OFFSET   1792
1036 #define R600_WB_IH_WPTR_OFFSET   2048
1037 #define CAYMAN_WB_DMA1_RPTR_OFFSET   2304
1038 #define R600_WB_UVD_RPTR_OFFSET  2560
1039 #define R600_WB_EVENT_OFFSET     3072
1040 #define CIK_WB_CP1_WPTR_OFFSET     3328
1041 #define CIK_WB_CP2_WPTR_OFFSET     3584
1042
1043 /**
1044  * struct radeon_pm - power management datas
1045  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
1046  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
1047  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
1048  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
1049  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
1050  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
1051  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
1052  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
1053  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
1054  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
1055  * @needed_bandwidth:   current bandwidth needs
1056  *
1057  * It keeps track of various data needed to take powermanagement decision.
1058  * Bandwidth need is used to determine minimun clock of the GPU and memory.
1059  * Equation between gpu/memory clock and available bandwidth is hw dependent
1060  * (type of memory, bus size, efficiency, ...)
1061  */
1062
1063 enum radeon_pm_method {
1064         PM_METHOD_PROFILE,
1065         PM_METHOD_DYNPM,
1066         PM_METHOD_DPM,
1067 };
1068
1069 enum radeon_dynpm_state {
1070         DYNPM_STATE_DISABLED,
1071         DYNPM_STATE_MINIMUM,
1072         DYNPM_STATE_PAUSED,
1073         DYNPM_STATE_ACTIVE,
1074         DYNPM_STATE_SUSPENDED,
1075 };
1076 enum radeon_dynpm_action {
1077         DYNPM_ACTION_NONE,
1078         DYNPM_ACTION_MINIMUM,
1079         DYNPM_ACTION_DOWNCLOCK,
1080         DYNPM_ACTION_UPCLOCK,
1081         DYNPM_ACTION_DEFAULT
1082 };
1083
1084 enum radeon_voltage_type {
1085         VOLTAGE_NONE = 0,
1086         VOLTAGE_GPIO,
1087         VOLTAGE_VDDC,
1088         VOLTAGE_SW
1089 };
1090
1091 enum radeon_pm_state_type {
1092         /* not used for dpm */
1093         POWER_STATE_TYPE_DEFAULT,
1094         POWER_STATE_TYPE_POWERSAVE,
1095         /* user selectable states */
1096         POWER_STATE_TYPE_BATTERY,
1097         POWER_STATE_TYPE_BALANCED,
1098         POWER_STATE_TYPE_PERFORMANCE,
1099         /* internal states */
1100         POWER_STATE_TYPE_INTERNAL_UVD,
1101         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1102         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1103         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1104         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1105         POWER_STATE_TYPE_INTERNAL_BOOT,
1106         POWER_STATE_TYPE_INTERNAL_THERMAL,
1107         POWER_STATE_TYPE_INTERNAL_ACPI,
1108         POWER_STATE_TYPE_INTERNAL_ULV,
1109         POWER_STATE_TYPE_INTERNAL_3DPERF,
1110 };
1111
1112 enum radeon_pm_profile_type {
1113         PM_PROFILE_DEFAULT,
1114         PM_PROFILE_AUTO,
1115         PM_PROFILE_LOW,
1116         PM_PROFILE_MID,
1117         PM_PROFILE_HIGH,
1118 };
1119
1120 #define PM_PROFILE_DEFAULT_IDX 0
1121 #define PM_PROFILE_LOW_SH_IDX  1
1122 #define PM_PROFILE_MID_SH_IDX  2
1123 #define PM_PROFILE_HIGH_SH_IDX 3
1124 #define PM_PROFILE_LOW_MH_IDX  4
1125 #define PM_PROFILE_MID_MH_IDX  5
1126 #define PM_PROFILE_HIGH_MH_IDX 6
1127 #define PM_PROFILE_MAX         7
1128
1129 struct radeon_pm_profile {
1130         int dpms_off_ps_idx;
1131         int dpms_on_ps_idx;
1132         int dpms_off_cm_idx;
1133         int dpms_on_cm_idx;
1134 };
1135
1136 enum radeon_int_thermal_type {
1137         THERMAL_TYPE_NONE,
1138         THERMAL_TYPE_EXTERNAL,
1139         THERMAL_TYPE_EXTERNAL_GPIO,
1140         THERMAL_TYPE_RV6XX,
1141         THERMAL_TYPE_RV770,
1142         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1143         THERMAL_TYPE_EVERGREEN,
1144         THERMAL_TYPE_SUMO,
1145         THERMAL_TYPE_NI,
1146         THERMAL_TYPE_SI,
1147         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1148         THERMAL_TYPE_CI,
1149 };
1150
1151 struct radeon_voltage {
1152         enum radeon_voltage_type type;
1153         /* gpio voltage */
1154         struct radeon_gpio_rec gpio;
1155         u32 delay; /* delay in usec from voltage drop to sclk change */
1156         bool active_high; /* voltage drop is active when bit is high */
1157         /* VDDC voltage */
1158         u8 vddc_id; /* index into vddc voltage table */
1159         u8 vddci_id; /* index into vddci voltage table */
1160         bool vddci_enabled;
1161         /* r6xx+ sw */
1162         u16 voltage;
1163         /* evergreen+ vddci */
1164         u16 vddci;
1165 };
1166
1167 /* clock mode flags */
1168 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
1169
1170 struct radeon_pm_clock_info {
1171         /* memory clock */
1172         u32 mclk;
1173         /* engine clock */
1174         u32 sclk;
1175         /* voltage info */
1176         struct radeon_voltage voltage;
1177         /* standardized clock flags */
1178         u32 flags;
1179 };
1180
1181 /* state flags */
1182 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1183
1184 struct radeon_power_state {
1185         enum radeon_pm_state_type type;
1186         struct radeon_pm_clock_info *clock_info;
1187         /* number of valid clock modes in this power state */
1188         int num_clock_modes;
1189         struct radeon_pm_clock_info *default_clock_mode;
1190         /* standardized state flags */
1191         u32 flags;
1192         u32 misc; /* vbios specific flags */
1193         u32 misc2; /* vbios specific flags */
1194         int pcie_lanes; /* pcie lanes */
1195 };
1196
1197 /*
1198  * Some modes are overclocked by very low value, accept them
1199  */
1200 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1201
1202 enum radeon_dpm_auto_throttle_src {
1203         RADEON_DPM_AUTO_THROTTLE_SRC_THERMAL,
1204         RADEON_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1205 };
1206
1207 enum radeon_dpm_event_src {
1208         RADEON_DPM_EVENT_SRC_ANALOG = 0,
1209         RADEON_DPM_EVENT_SRC_EXTERNAL = 1,
1210         RADEON_DPM_EVENT_SRC_DIGITAL = 2,
1211         RADEON_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1212         RADEON_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1213 };
1214
1215 struct radeon_ps {
1216         u32 caps; /* vbios flags */
1217         u32 class; /* vbios flags */
1218         u32 class2; /* vbios flags */
1219         /* UVD clocks */
1220         u32 vclk;
1221         u32 dclk;
1222         /* asic priv */
1223         void *ps_priv;
1224 };
1225
1226 struct radeon_dpm_thermal {
1227         /* thermal interrupt work */
1228         struct work_struct work;
1229         /* low temperature threshold */
1230         int                min_temp;
1231         /* high temperature threshold */
1232         int                max_temp;
1233         /* was interrupt low to high or high to low */
1234         bool               high_to_low;
1235 };
1236
1237 enum radeon_clk_action
1238 {
1239         RADEON_SCLK_UP = 1,
1240         RADEON_SCLK_DOWN
1241 };
1242
1243 struct radeon_blacklist_clocks
1244 {
1245         u32 sclk;
1246         u32 mclk;
1247         enum radeon_clk_action action;
1248 };
1249
1250 struct radeon_clock_and_voltage_limits {
1251         u32 sclk;
1252         u32 mclk;
1253         u32 vddc;
1254         u32 vddci;
1255 };
1256
1257 struct radeon_clock_array {
1258         u32 count;
1259         u32 *values;
1260 };
1261
1262 struct radeon_clock_voltage_dependency_entry {
1263         u32 clk;
1264         u16 v;
1265 };
1266
1267 struct radeon_clock_voltage_dependency_table {
1268         u32 count;
1269         struct radeon_clock_voltage_dependency_entry *entries;
1270 };
1271
1272 struct radeon_cac_leakage_entry {
1273         u16 vddc;
1274         u32 leakage;
1275 };
1276
1277 struct radeon_cac_leakage_table {
1278         u32 count;
1279         struct radeon_cac_leakage_entry *entries;
1280 };
1281
1282 struct radeon_phase_shedding_limits_entry {
1283         u16 voltage;
1284         u32 sclk;
1285         u32 mclk;
1286 };
1287
1288 struct radeon_phase_shedding_limits_table {
1289         u32 count;
1290         struct radeon_phase_shedding_limits_entry *entries;
1291 };
1292
1293 struct radeon_ppm_table {
1294         u8 ppm_design;
1295         u16 cpu_core_number;
1296         u32 platform_tdp;
1297         u32 small_ac_platform_tdp;
1298         u32 platform_tdc;
1299         u32 small_ac_platform_tdc;
1300         u32 apu_tdp;
1301         u32 dgpu_tdp;
1302         u32 dgpu_ulv_power;
1303         u32 tj_max;
1304 };
1305
1306 struct radeon_dpm_dynamic_state {
1307         struct radeon_clock_voltage_dependency_table vddc_dependency_on_sclk;
1308         struct radeon_clock_voltage_dependency_table vddci_dependency_on_mclk;
1309         struct radeon_clock_voltage_dependency_table vddc_dependency_on_mclk;
1310         struct radeon_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1311         struct radeon_clock_array valid_sclk_values;
1312         struct radeon_clock_array valid_mclk_values;
1313         struct radeon_clock_and_voltage_limits max_clock_voltage_on_dc;
1314         struct radeon_clock_and_voltage_limits max_clock_voltage_on_ac;
1315         u32 mclk_sclk_ratio;
1316         u32 sclk_mclk_delta;
1317         u16 vddc_vddci_delta;
1318         u16 min_vddc_for_pcie_gen2;
1319         struct radeon_cac_leakage_table cac_leakage_table;
1320         struct radeon_phase_shedding_limits_table phase_shedding_limits_table;
1321         struct radeon_ppm_table *ppm_table;
1322 };
1323
1324 struct radeon_dpm_fan {
1325         u16 t_min;
1326         u16 t_med;
1327         u16 t_high;
1328         u16 pwm_min;
1329         u16 pwm_med;
1330         u16 pwm_high;
1331         u8 t_hyst;
1332         u32 cycle_delay;
1333         u16 t_max;
1334         bool ucode_fan_control;
1335 };
1336
1337 enum radeon_pcie_gen {
1338         RADEON_PCIE_GEN1 = 0,
1339         RADEON_PCIE_GEN2 = 1,
1340         RADEON_PCIE_GEN3 = 2,
1341         RADEON_PCIE_GEN_INVALID = 0xffff
1342 };
1343
1344 enum radeon_dpm_forced_level {
1345         RADEON_DPM_FORCED_LEVEL_AUTO = 0,
1346         RADEON_DPM_FORCED_LEVEL_LOW = 1,
1347         RADEON_DPM_FORCED_LEVEL_HIGH = 2,
1348 };
1349
1350 struct radeon_dpm {
1351         struct radeon_ps        *ps;
1352         /* number of valid power states */
1353         int                     num_ps;
1354         /* current power state that is active */
1355         struct radeon_ps        *current_ps;
1356         /* requested power state */
1357         struct radeon_ps        *requested_ps;
1358         /* boot up power state */
1359         struct radeon_ps        *boot_ps;
1360         /* default uvd power state */
1361         struct radeon_ps        *uvd_ps;
1362         enum radeon_pm_state_type state;
1363         enum radeon_pm_state_type user_state;
1364         u32                     platform_caps;
1365         u32                     voltage_response_time;
1366         u32                     backbias_response_time;
1367         void                    *priv;
1368         u32                     new_active_crtcs;
1369         int                     new_active_crtc_count;
1370         u32                     current_active_crtcs;
1371         int                     current_active_crtc_count;
1372         struct radeon_dpm_dynamic_state dyn_state;
1373         struct radeon_dpm_fan fan;
1374         u32 tdp_limit;
1375         u32 near_tdp_limit;
1376         u32 near_tdp_limit_adjusted;
1377         u32 sq_ramping_threshold;
1378         u32 cac_leakage;
1379         u16 tdp_od_limit;
1380         u32 tdp_adjustment;
1381         u16 load_line_slope;
1382         bool power_control;
1383         bool ac_power;
1384         /* special states active */
1385         bool                    thermal_active;
1386         bool                    uvd_active;
1387         /* thermal handling */
1388         struct radeon_dpm_thermal thermal;
1389         /* forced levels */
1390         enum radeon_dpm_forced_level forced_level;
1391 };
1392
1393 void radeon_dpm_enable_power_state(struct radeon_device *rdev,
1394                                     enum radeon_pm_state_type dpm_state);
1395
1396
1397 struct radeon_pm {
1398         struct mutex            mutex;
1399         /* write locked while reprogramming mclk */
1400         struct rw_semaphore     mclk_lock;
1401         u32                     active_crtcs;
1402         int                     active_crtc_count;
1403         int                     req_vblank;
1404         bool                    vblank_sync;
1405         fixed20_12              max_bandwidth;
1406         fixed20_12              igp_sideport_mclk;
1407         fixed20_12              igp_system_mclk;
1408         fixed20_12              igp_ht_link_clk;
1409         fixed20_12              igp_ht_link_width;
1410         fixed20_12              k8_bandwidth;
1411         fixed20_12              sideport_bandwidth;
1412         fixed20_12              ht_bandwidth;
1413         fixed20_12              core_bandwidth;
1414         fixed20_12              sclk;
1415         fixed20_12              mclk;
1416         fixed20_12              needed_bandwidth;
1417         struct radeon_power_state *power_state;
1418         /* number of valid power states */
1419         int                     num_power_states;
1420         int                     current_power_state_index;
1421         int                     current_clock_mode_index;
1422         int                     requested_power_state_index;
1423         int                     requested_clock_mode_index;
1424         int                     default_power_state_index;
1425         u32                     current_sclk;
1426         u32                     current_mclk;
1427         u16                     current_vddc;
1428         u16                     current_vddci;
1429         u32                     default_sclk;
1430         u32                     default_mclk;
1431         u16                     default_vddc;
1432         u16                     default_vddci;
1433         struct radeon_i2c_chan *i2c_bus;
1434         /* selected pm method */
1435         enum radeon_pm_method     pm_method;
1436         /* dynpm power management */
1437         struct delayed_work     dynpm_idle_work;
1438         enum radeon_dynpm_state dynpm_state;
1439         enum radeon_dynpm_action        dynpm_planned_action;
1440         unsigned long           dynpm_action_timeout;
1441         bool                    dynpm_can_upclock;
1442         bool                    dynpm_can_downclock;
1443         /* profile-based power management */
1444         enum radeon_pm_profile_type profile;
1445         int                     profile_index;
1446         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1447         /* internal thermal controller on rv6xx+ */
1448         enum radeon_int_thermal_type int_thermal_type;
1449         struct device           *int_hwmon_dev;
1450         /* dpm */
1451         bool                    dpm_enabled;
1452         struct radeon_dpm       dpm;
1453 };
1454
1455 int radeon_pm_get_type_index(struct radeon_device *rdev,
1456                              enum radeon_pm_state_type ps_type,
1457                              int instance);
1458 /*
1459  * UVD
1460  */
1461 #define RADEON_MAX_UVD_HANDLES  10
1462 #define RADEON_UVD_STACK_SIZE   (1024*1024)
1463 #define RADEON_UVD_HEAP_SIZE    (1024*1024)
1464
1465 struct radeon_uvd {
1466         struct radeon_bo        *vcpu_bo;
1467         void                    *cpu_addr;
1468         uint64_t                gpu_addr;
1469         void                    *saved_bo;
1470         unsigned                fw_size;
1471         atomic_t                handles[RADEON_MAX_UVD_HANDLES];
1472         struct drm_file         *filp[RADEON_MAX_UVD_HANDLES];
1473         struct delayed_work     idle_work;
1474 };
1475
1476 int radeon_uvd_init(struct radeon_device *rdev);
1477 void radeon_uvd_fini(struct radeon_device *rdev);
1478 int radeon_uvd_suspend(struct radeon_device *rdev);
1479 int radeon_uvd_resume(struct radeon_device *rdev);
1480 int radeon_uvd_get_create_msg(struct radeon_device *rdev, int ring,
1481                               uint32_t handle, struct radeon_fence **fence);
1482 int radeon_uvd_get_destroy_msg(struct radeon_device *rdev, int ring,
1483                                uint32_t handle, struct radeon_fence **fence);
1484 void radeon_uvd_force_into_uvd_segment(struct radeon_bo *rbo);
1485 void radeon_uvd_free_handles(struct radeon_device *rdev,
1486                              struct drm_file *filp);
1487 int radeon_uvd_cs_parse(struct radeon_cs_parser *parser);
1488 void radeon_uvd_note_usage(struct radeon_device *rdev);
1489 int radeon_uvd_calc_upll_dividers(struct radeon_device *rdev,
1490                                   unsigned vclk, unsigned dclk,
1491                                   unsigned vco_min, unsigned vco_max,
1492                                   unsigned fb_factor, unsigned fb_mask,
1493                                   unsigned pd_min, unsigned pd_max,
1494                                   unsigned pd_even,
1495                                   unsigned *optimal_fb_div,
1496                                   unsigned *optimal_vclk_div,
1497                                   unsigned *optimal_dclk_div);
1498 int radeon_uvd_send_upll_ctlreq(struct radeon_device *rdev,
1499                                 unsigned cg_upll_func_cntl);
1500
1501 struct r600_audio {
1502         int                     channels;
1503         int                     rate;
1504         int                     bits_per_sample;
1505         u8                      status_bits;
1506         u8                      category_code;
1507 };
1508
1509 /*
1510  * Benchmarking
1511  */
1512 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1513
1514
1515 /*
1516  * Testing
1517  */
1518 void radeon_test_moves(struct radeon_device *rdev);
1519 void radeon_test_ring_sync(struct radeon_device *rdev,
1520                            struct radeon_ring *cpA,
1521                            struct radeon_ring *cpB);
1522 void radeon_test_syncing(struct radeon_device *rdev);
1523
1524
1525 /*
1526  * Debugfs
1527  */
1528 struct radeon_debugfs {
1529         struct drm_info_list    *files;
1530         unsigned                num_files;
1531 };
1532
1533 int radeon_debugfs_add_files(struct radeon_device *rdev,
1534                              struct drm_info_list *files,
1535                              unsigned nfiles);
1536 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1537
1538
1539 /*
1540  * ASIC specific functions.
1541  */
1542 struct radeon_asic {
1543         int (*init)(struct radeon_device *rdev);
1544         void (*fini)(struct radeon_device *rdev);
1545         int (*resume)(struct radeon_device *rdev);
1546         int (*suspend)(struct radeon_device *rdev);
1547         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1548         int (*asic_reset)(struct radeon_device *rdev);
1549         /* ioctl hw specific callback. Some hw might want to perform special
1550          * operation on specific ioctl. For instance on wait idle some hw
1551          * might want to perform and HDP flush through MMIO as it seems that
1552          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
1553          * through ring.
1554          */
1555         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
1556         /* check if 3D engine is idle */
1557         bool (*gui_idle)(struct radeon_device *rdev);
1558         /* wait for mc_idle */
1559         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1560         /* get the reference clock */
1561         u32 (*get_xclk)(struct radeon_device *rdev);
1562         /* get the gpu clock counter */
1563         uint64_t (*get_gpu_clock_counter)(struct radeon_device *rdev);
1564         /* gart */
1565         struct {
1566                 void (*tlb_flush)(struct radeon_device *rdev);
1567                 int (*set_page)(struct radeon_device *rdev, int i, uint64_t addr);
1568         } gart;
1569         struct {
1570                 int (*init)(struct radeon_device *rdev);
1571                 void (*fini)(struct radeon_device *rdev);
1572
1573                 u32 pt_ring_index;
1574                 void (*set_page)(struct radeon_device *rdev,
1575                                  struct radeon_ib *ib,
1576                                  uint64_t pe,
1577                                  uint64_t addr, unsigned count,
1578                                  uint32_t incr, uint32_t flags);
1579         } vm;
1580         /* ring specific callbacks */
1581         struct {
1582                 void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1583                 int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1584                 void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1585                 void (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1586                                        struct radeon_semaphore *semaphore, bool emit_wait);
1587                 int (*cs_parse)(struct radeon_cs_parser *p);
1588                 void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1589                 int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1590                 int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1591                 bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1592                 void (*vm_flush)(struct radeon_device *rdev, int ridx, struct radeon_vm *vm);
1593
1594                 u32 (*get_rptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1595                 u32 (*get_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1596                 void (*set_wptr)(struct radeon_device *rdev, struct radeon_ring *ring);
1597         } ring[RADEON_NUM_RINGS];
1598         /* irqs */
1599         struct {
1600                 int (*set)(struct radeon_device *rdev);
1601                 int (*process)(struct radeon_device *rdev);
1602         } irq;
1603         /* displays */
1604         struct {
1605                 /* display watermarks */
1606                 void (*bandwidth_update)(struct radeon_device *rdev);
1607                 /* get frame count */
1608                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1609                 /* wait for vblank */
1610                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1611                 /* set backlight level */
1612                 void (*set_backlight_level)(struct radeon_encoder *radeon_encoder, u8 level);
1613                 /* get backlight level */
1614                 u8 (*get_backlight_level)(struct radeon_encoder *radeon_encoder);
1615                 /* audio callbacks */
1616                 void (*hdmi_enable)(struct drm_encoder *encoder, bool enable);
1617                 void (*hdmi_setmode)(struct drm_encoder *encoder, struct drm_display_mode *mode);
1618         } display;
1619         /* copy functions for bo handling */
1620         struct {
1621                 int (*blit)(struct radeon_device *rdev,
1622                             uint64_t src_offset,
1623                             uint64_t dst_offset,
1624                             unsigned num_gpu_pages,
1625                             struct radeon_fence **fence);
1626                 u32 blit_ring_index;
1627                 int (*dma)(struct radeon_device *rdev,
1628                            uint64_t src_offset,
1629                            uint64_t dst_offset,
1630                            unsigned num_gpu_pages,
1631                            struct radeon_fence **fence);
1632                 u32 dma_ring_index;
1633                 /* method used for bo copy */
1634                 int (*copy)(struct radeon_device *rdev,
1635                             uint64_t src_offset,
1636                             uint64_t dst_offset,
1637                             unsigned num_gpu_pages,
1638                             struct radeon_fence **fence);
1639                 /* ring used for bo copies */
1640                 u32 copy_ring_index;
1641         } copy;
1642         /* surfaces */
1643         struct {
1644                 int (*set_reg)(struct radeon_device *rdev, int reg,
1645                                        uint32_t tiling_flags, uint32_t pitch,
1646                                        uint32_t offset, uint32_t obj_size);
1647                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1648         } surface;
1649         /* hotplug detect */
1650         struct {
1651                 void (*init)(struct radeon_device *rdev);
1652                 void (*fini)(struct radeon_device *rdev);
1653                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1654                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1655         } hpd;
1656         /* static power management */
1657         struct {
1658                 void (*misc)(struct radeon_device *rdev);
1659                 void (*prepare)(struct radeon_device *rdev);
1660                 void (*finish)(struct radeon_device *rdev);
1661                 void (*init_profile)(struct radeon_device *rdev);
1662                 void (*get_dynpm_state)(struct radeon_device *rdev);
1663                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1664                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1665                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1666                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1667                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1668                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1669                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1670                 int (*set_uvd_clocks)(struct radeon_device *rdev, u32 vclk, u32 dclk);
1671                 int (*get_temperature)(struct radeon_device *rdev);
1672         } pm;
1673         /* dynamic power management */
1674         struct {
1675                 int (*init)(struct radeon_device *rdev);
1676                 void (*setup_asic)(struct radeon_device *rdev);
1677                 int (*enable)(struct radeon_device *rdev);
1678                 void (*disable)(struct radeon_device *rdev);
1679                 int (*pre_set_power_state)(struct radeon_device *rdev);
1680                 int (*set_power_state)(struct radeon_device *rdev);
1681                 void (*post_set_power_state)(struct radeon_device *rdev);
1682                 void (*display_configuration_changed)(struct radeon_device *rdev);
1683                 void (*fini)(struct radeon_device *rdev);
1684                 u32 (*get_sclk)(struct radeon_device *rdev, bool low);
1685                 u32 (*get_mclk)(struct radeon_device *rdev, bool low);
1686                 void (*print_power_state)(struct radeon_device *rdev, struct radeon_ps *ps);
1687                 void (*debugfs_print_current_performance_level)(struct radeon_device *rdev, struct seq_file *m);
1688                 int (*force_performance_level)(struct radeon_device *rdev, enum radeon_dpm_forced_level level);
1689                 bool (*vblank_too_short)(struct radeon_device *rdev);
1690         } dpm;
1691         /* pageflipping */
1692         struct {
1693                 void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
1694                 u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1695                 void (*post_page_flip)(struct radeon_device *rdev, int crtc);
1696         } pflip;
1697 };
1698
1699 /*
1700  * Asic structures
1701  */
1702 struct r100_asic {
1703         const unsigned          *reg_safe_bm;
1704         unsigned                reg_safe_bm_size;
1705         u32                     hdp_cntl;
1706 };
1707
1708 struct r300_asic {
1709         const unsigned          *reg_safe_bm;
1710         unsigned                reg_safe_bm_size;
1711         u32                     resync_scratch;
1712         u32                     hdp_cntl;
1713 };
1714
1715 struct r600_asic {
1716         unsigned                max_pipes;
1717         unsigned                max_tile_pipes;
1718         unsigned                max_simds;
1719         unsigned                max_backends;
1720         unsigned                max_gprs;
1721         unsigned                max_threads;
1722         unsigned                max_stack_entries;
1723         unsigned                max_hw_contexts;
1724         unsigned                max_gs_threads;
1725         unsigned                sx_max_export_size;
1726         unsigned                sx_max_export_pos_size;
1727         unsigned                sx_max_export_smx_size;
1728         unsigned                sq_num_cf_insts;
1729         unsigned                tiling_nbanks;
1730         unsigned                tiling_npipes;
1731         unsigned                tiling_group_size;
1732         unsigned                tile_config;
1733         unsigned                backend_map;
1734 };
1735
1736 struct rv770_asic {
1737         unsigned                max_pipes;
1738         unsigned                max_tile_pipes;
1739         unsigned                max_simds;
1740         unsigned                max_backends;
1741         unsigned                max_gprs;
1742         unsigned                max_threads;
1743         unsigned                max_stack_entries;
1744         unsigned                max_hw_contexts;
1745         unsigned                max_gs_threads;
1746         unsigned                sx_max_export_size;
1747         unsigned                sx_max_export_pos_size;
1748         unsigned                sx_max_export_smx_size;
1749         unsigned                sq_num_cf_insts;
1750         unsigned                sx_num_of_sets;
1751         unsigned                sc_prim_fifo_size;
1752         unsigned                sc_hiz_tile_fifo_size;
1753         unsigned                sc_earlyz_tile_fifo_fize;
1754         unsigned                tiling_nbanks;
1755         unsigned                tiling_npipes;
1756         unsigned                tiling_group_size;
1757         unsigned                tile_config;
1758         unsigned                backend_map;
1759 };
1760
1761 struct evergreen_asic {
1762         unsigned num_ses;
1763         unsigned max_pipes;
1764         unsigned max_tile_pipes;
1765         unsigned max_simds;
1766         unsigned max_backends;
1767         unsigned max_gprs;
1768         unsigned max_threads;
1769         unsigned max_stack_entries;
1770         unsigned max_hw_contexts;
1771         unsigned max_gs_threads;
1772         unsigned sx_max_export_size;
1773         unsigned sx_max_export_pos_size;
1774         unsigned sx_max_export_smx_size;
1775         unsigned sq_num_cf_insts;
1776         unsigned sx_num_of_sets;
1777         unsigned sc_prim_fifo_size;
1778         unsigned sc_hiz_tile_fifo_size;
1779         unsigned sc_earlyz_tile_fifo_size;
1780         unsigned tiling_nbanks;
1781         unsigned tiling_npipes;
1782         unsigned tiling_group_size;
1783         unsigned tile_config;
1784         unsigned backend_map;
1785 };
1786
1787 struct cayman_asic {
1788         unsigned max_shader_engines;
1789         unsigned max_pipes_per_simd;
1790         unsigned max_tile_pipes;
1791         unsigned max_simds_per_se;
1792         unsigned max_backends_per_se;
1793         unsigned max_texture_channel_caches;
1794         unsigned max_gprs;
1795         unsigned max_threads;
1796         unsigned max_gs_threads;
1797         unsigned max_stack_entries;
1798         unsigned sx_num_of_sets;
1799         unsigned sx_max_export_size;
1800         unsigned sx_max_export_pos_size;
1801         unsigned sx_max_export_smx_size;
1802         unsigned max_hw_contexts;
1803         unsigned sq_num_cf_insts;
1804         unsigned sc_prim_fifo_size;
1805         unsigned sc_hiz_tile_fifo_size;
1806         unsigned sc_earlyz_tile_fifo_size;
1807
1808         unsigned num_shader_engines;
1809         unsigned num_shader_pipes_per_simd;
1810         unsigned num_tile_pipes;
1811         unsigned num_simds_per_se;
1812         unsigned num_backends_per_se;
1813         unsigned backend_disable_mask_per_asic;
1814         unsigned backend_map;
1815         unsigned num_texture_channel_caches;
1816         unsigned mem_max_burst_length_bytes;
1817         unsigned mem_row_size_in_kb;
1818         unsigned shader_engine_tile_size;
1819         unsigned num_gpus;
1820         unsigned multi_gpu_tile_size;
1821
1822         unsigned tile_config;
1823 };
1824
1825 struct si_asic {
1826         unsigned max_shader_engines;
1827         unsigned max_tile_pipes;
1828         unsigned max_cu_per_sh;
1829         unsigned max_sh_per_se;
1830         unsigned max_backends_per_se;
1831         unsigned max_texture_channel_caches;
1832         unsigned max_gprs;
1833         unsigned max_gs_threads;
1834         unsigned max_hw_contexts;
1835         unsigned sc_prim_fifo_size_frontend;
1836         unsigned sc_prim_fifo_size_backend;
1837         unsigned sc_hiz_tile_fifo_size;
1838         unsigned sc_earlyz_tile_fifo_size;
1839
1840         unsigned num_tile_pipes;
1841         unsigned num_backends_per_se;
1842         unsigned backend_disable_mask_per_asic;
1843         unsigned backend_map;
1844         unsigned num_texture_channel_caches;
1845         unsigned mem_max_burst_length_bytes;
1846         unsigned mem_row_size_in_kb;
1847         unsigned shader_engine_tile_size;
1848         unsigned num_gpus;
1849         unsigned multi_gpu_tile_size;
1850
1851         unsigned tile_config;
1852         uint32_t tile_mode_array[32];
1853 };
1854
1855 struct cik_asic {
1856         unsigned max_shader_engines;
1857         unsigned max_tile_pipes;
1858         unsigned max_cu_per_sh;
1859         unsigned max_sh_per_se;
1860         unsigned max_backends_per_se;
1861         unsigned max_texture_channel_caches;
1862         unsigned max_gprs;
1863         unsigned max_gs_threads;
1864         unsigned max_hw_contexts;
1865         unsigned sc_prim_fifo_size_frontend;
1866         unsigned sc_prim_fifo_size_backend;
1867         unsigned sc_hiz_tile_fifo_size;
1868         unsigned sc_earlyz_tile_fifo_size;
1869
1870         unsigned num_tile_pipes;
1871         unsigned num_backends_per_se;
1872         unsigned backend_disable_mask_per_asic;
1873         unsigned backend_map;
1874         unsigned num_texture_channel_caches;
1875         unsigned mem_max_burst_length_bytes;
1876         unsigned mem_row_size_in_kb;
1877         unsigned shader_engine_tile_size;
1878         unsigned num_gpus;
1879         unsigned multi_gpu_tile_size;
1880
1881         unsigned tile_config;
1882         uint32_t tile_mode_array[32];
1883 };
1884
1885 union radeon_asic_config {
1886         struct r300_asic        r300;
1887         struct r100_asic        r100;
1888         struct r600_asic        r600;
1889         struct rv770_asic       rv770;
1890         struct evergreen_asic   evergreen;
1891         struct cayman_asic      cayman;
1892         struct si_asic          si;
1893         struct cik_asic         cik;
1894 };
1895
1896 /*
1897  * asic initizalization from radeon_asic.c
1898  */
1899 void radeon_agp_disable(struct radeon_device *rdev);
1900 int radeon_asic_init(struct radeon_device *rdev);
1901
1902
1903 /*
1904  * IOCTL.
1905  */
1906 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1907                           struct drm_file *filp);
1908 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1909                             struct drm_file *filp);
1910 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1911                          struct drm_file *file_priv);
1912 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1913                            struct drm_file *file_priv);
1914 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1915                             struct drm_file *file_priv);
1916 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1917                            struct drm_file *file_priv);
1918 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1919                                 struct drm_file *filp);
1920 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1921                           struct drm_file *filp);
1922 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1923                           struct drm_file *filp);
1924 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1925                               struct drm_file *filp);
1926 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
1927                           struct drm_file *filp);
1928 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1929 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1930                                 struct drm_file *filp);
1931 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1932                                 struct drm_file *filp);
1933
1934 /* VRAM scratch page for HDP bug, default vram page */
1935 struct r600_vram_scratch {
1936         struct radeon_bo                *robj;
1937         volatile uint32_t               *ptr;
1938         u64                             gpu_addr;
1939 };
1940
1941 /*
1942  * ACPI
1943  */
1944 struct radeon_atif_notification_cfg {
1945         bool enabled;
1946         int command_code;
1947 };
1948
1949 struct radeon_atif_notifications {
1950         bool display_switch;
1951         bool expansion_mode_change;
1952         bool thermal_state;
1953         bool forced_power_state;
1954         bool system_power_state;
1955         bool display_conf_change;
1956         bool px_gfx_switch;
1957         bool brightness_change;
1958         bool dgpu_display_event;
1959 };
1960
1961 struct radeon_atif_functions {
1962         bool system_params;
1963         bool sbios_requests;
1964         bool select_active_disp;
1965         bool lid_state;
1966         bool get_tv_standard;
1967         bool set_tv_standard;
1968         bool get_panel_expansion_mode;
1969         bool set_panel_expansion_mode;
1970         bool temperature_change;
1971         bool graphics_device_types;
1972 };
1973
1974 struct radeon_atif {
1975         struct radeon_atif_notifications notifications;
1976         struct radeon_atif_functions functions;
1977         struct radeon_atif_notification_cfg notification_cfg;
1978         struct radeon_encoder *encoder_for_bl;
1979 };
1980
1981 struct radeon_atcs_functions {
1982         bool get_ext_state;
1983         bool pcie_perf_req;
1984         bool pcie_dev_rdy;
1985         bool pcie_bus_width;
1986 };
1987
1988 struct radeon_atcs {
1989         struct radeon_atcs_functions functions;
1990 };
1991
1992 /*
1993  * Core structure, functions and helpers.
1994  */
1995 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1996 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1997
1998 struct radeon_device {
1999         struct device                   *dev;
2000         struct drm_device               *ddev;
2001         struct pci_dev                  *pdev;
2002         struct rw_semaphore             exclusive_lock;
2003         /* ASIC */
2004         union radeon_asic_config        config;
2005         enum radeon_family              family;
2006         unsigned long                   flags;
2007         int                             usec_timeout;
2008         enum radeon_pll_errata          pll_errata;
2009         int                             num_gb_pipes;
2010         int                             num_z_pipes;
2011         int                             disp_priority;
2012         /* BIOS */
2013         uint8_t                         *bios;
2014         bool                            is_atom_bios;
2015         uint16_t                        bios_header_start;
2016         struct radeon_bo                *stollen_vga_memory;
2017         /* Register mmio */
2018         resource_size_t                 rmmio_base;
2019         resource_size_t                 rmmio_size;
2020         /* protects concurrent MM_INDEX/DATA based register access */
2021         spinlock_t mmio_idx_lock;
2022         void __iomem                    *rmmio;
2023         radeon_rreg_t                   mc_rreg;
2024         radeon_wreg_t                   mc_wreg;
2025         radeon_rreg_t                   pll_rreg;
2026         radeon_wreg_t                   pll_wreg;
2027         uint32_t                        pcie_reg_mask;
2028         radeon_rreg_t                   pciep_rreg;
2029         radeon_wreg_t                   pciep_wreg;
2030         /* io port */
2031         void __iomem                    *rio_mem;
2032         resource_size_t                 rio_mem_size;
2033         struct radeon_clock             clock;
2034         struct radeon_mc                mc;
2035         struct radeon_gart              gart;
2036         struct radeon_mode_info         mode_info;
2037         struct radeon_scratch           scratch;
2038         struct radeon_doorbell          doorbell;
2039         struct radeon_mman              mman;
2040         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
2041         wait_queue_head_t               fence_queue;
2042         struct mutex                    ring_lock;
2043         struct radeon_ring              ring[RADEON_NUM_RINGS];
2044         bool                            ib_pool_ready;
2045         struct radeon_sa_manager        ring_tmp_bo;
2046         struct radeon_irq               irq;
2047         struct radeon_asic              *asic;
2048         struct radeon_gem               gem;
2049         struct radeon_pm                pm;
2050         struct radeon_uvd               uvd;
2051         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
2052         struct radeon_wb                wb;
2053         struct radeon_dummy_page        dummy_page;
2054         bool                            shutdown;
2055         bool                            suspend;
2056         bool                            need_dma32;
2057         bool                            accel_working;
2058         bool                            fastfb_working; /* IGP feature*/
2059         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
2060         const struct firmware *me_fw;   /* all family ME firmware */
2061         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
2062         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
2063         const struct firmware *mc_fw;   /* NI MC firmware */
2064         const struct firmware *ce_fw;   /* SI CE firmware */
2065         const struct firmware *mec_fw;  /* CIK MEC firmware */
2066         const struct firmware *sdma_fw; /* CIK SDMA firmware */
2067         const struct firmware *smc_fw;  /* SMC firmware */
2068         struct r600_blit r600_blit;
2069         struct r600_vram_scratch vram_scratch;
2070         int msi_enabled; /* msi enabled */
2071         struct r600_ih ih; /* r6/700 interrupt ring */
2072         struct radeon_rlc rlc;
2073         struct radeon_mec mec;
2074         struct work_struct hotplug_work;
2075         struct work_struct audio_work;
2076         struct work_struct reset_work;
2077         int num_crtc; /* number of crtcs */
2078         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
2079         bool audio_enabled;
2080         bool has_uvd;
2081         struct r600_audio audio_status; /* audio stuff */
2082         struct notifier_block acpi_nb;
2083         /* only one userspace can use Hyperz features or CMASK at a time */
2084         struct drm_file *hyperz_filp;
2085         struct drm_file *cmask_filp;
2086         /* i2c buses */
2087         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
2088         /* debugfs */
2089         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
2090         unsigned                debugfs_count;
2091         /* virtual memory */
2092         struct radeon_vm_manager        vm_manager;
2093         struct mutex                    gpu_clock_mutex;
2094         /* ACPI interface */
2095         struct radeon_atif              atif;
2096         struct radeon_atcs              atcs;
2097 };
2098
2099 int radeon_device_init(struct radeon_device *rdev,
2100                        struct drm_device *ddev,
2101                        struct pci_dev *pdev,
2102                        uint32_t flags);
2103 void radeon_device_fini(struct radeon_device *rdev);
2104 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
2105
2106 uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg,
2107                       bool always_indirect);
2108 void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v,
2109                   bool always_indirect);
2110 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
2111 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
2112
2113 u32 cik_mm_rdoorbell(struct radeon_device *rdev, u32 offset);
2114 void cik_mm_wdoorbell(struct radeon_device *rdev, u32 offset, u32 v);
2115
2116 /*
2117  * Cast helper
2118  */
2119 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
2120
2121 /*
2122  * Registers read & write functions.
2123  */
2124 #define RREG8(reg) readb((rdev->rmmio) + (reg))
2125 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
2126 #define RREG16(reg) readw((rdev->rmmio) + (reg))
2127 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
2128 #define RREG32(reg) r100_mm_rreg(rdev, (reg), false)
2129 #define RREG32_IDX(reg) r100_mm_rreg(rdev, (reg), true)
2130 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg), false))
2131 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v), false)
2132 #define WREG32_IDX(reg, v) r100_mm_wreg(rdev, (reg), (v), true)
2133 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2134 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2135 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
2136 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
2137 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
2138 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
2139 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
2140 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
2141 #define RREG32_PCIE_PORT(reg) rdev->pciep_rreg(rdev, (reg))
2142 #define WREG32_PCIE_PORT(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
2143 #define RREG32_SMC(reg) tn_smc_rreg(rdev, (reg))
2144 #define WREG32_SMC(reg, v) tn_smc_wreg(rdev, (reg), (v))
2145 #define RREG32_RCU(reg) r600_rcu_rreg(rdev, (reg))
2146 #define WREG32_RCU(reg, v) r600_rcu_wreg(rdev, (reg), (v))
2147 #define RREG32_CG(reg) eg_cg_rreg(rdev, (reg))
2148 #define WREG32_CG(reg, v) eg_cg_wreg(rdev, (reg), (v))
2149 #define RREG32_PIF_PHY0(reg) eg_pif_phy0_rreg(rdev, (reg))
2150 #define WREG32_PIF_PHY0(reg, v) eg_pif_phy0_wreg(rdev, (reg), (v))
2151 #define RREG32_PIF_PHY1(reg) eg_pif_phy1_rreg(rdev, (reg))
2152 #define WREG32_PIF_PHY1(reg, v) eg_pif_phy1_wreg(rdev, (reg), (v))
2153 #define RREG32_UVD_CTX(reg) r600_uvd_ctx_rreg(rdev, (reg))
2154 #define WREG32_UVD_CTX(reg, v) r600_uvd_ctx_wreg(rdev, (reg), (v))
2155 #define WREG32_P(reg, val, mask)                                \
2156         do {                                                    \
2157                 uint32_t tmp_ = RREG32(reg);                    \
2158                 tmp_ &= (mask);                                 \
2159                 tmp_ |= ((val) & ~(mask));                      \
2160                 WREG32(reg, tmp_);                              \
2161         } while (0)
2162 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2163 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~or)
2164 #define WREG32_PLL_P(reg, val, mask)                            \
2165         do {                                                    \
2166                 uint32_t tmp_ = RREG32_PLL(reg);                \
2167                 tmp_ &= (mask);                                 \
2168                 tmp_ |= ((val) & ~(mask));                      \
2169                 WREG32_PLL(reg, tmp_);                          \
2170         } while (0)
2171 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg), false))
2172 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
2173 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
2174
2175 #define RDOORBELL32(offset) cik_mm_rdoorbell(rdev, (offset))
2176 #define WDOORBELL32(offset, v) cik_mm_wdoorbell(rdev, (offset), (v))
2177
2178 /*
2179  * Indirect registers accessor
2180  */
2181 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
2182 {
2183         uint32_t r;
2184
2185         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2186         r = RREG32(RADEON_PCIE_DATA);
2187         return r;
2188 }
2189
2190 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
2191 {
2192         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
2193         WREG32(RADEON_PCIE_DATA, (v));
2194 }
2195
2196 static inline u32 tn_smc_rreg(struct radeon_device *rdev, u32 reg)
2197 {
2198         u32 r;
2199
2200         WREG32(TN_SMC_IND_INDEX_0, (reg));
2201         r = RREG32(TN_SMC_IND_DATA_0);
2202         return r;
2203 }
2204
2205 static inline void tn_smc_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2206 {
2207         WREG32(TN_SMC_IND_INDEX_0, (reg));
2208         WREG32(TN_SMC_IND_DATA_0, (v));
2209 }
2210
2211 static inline u32 r600_rcu_rreg(struct radeon_device *rdev, u32 reg)
2212 {
2213         u32 r;
2214
2215         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2216         r = RREG32(R600_RCU_DATA);
2217         return r;
2218 }
2219
2220 static inline void r600_rcu_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2221 {
2222         WREG32(R600_RCU_INDEX, ((reg) & 0x1fff));
2223         WREG32(R600_RCU_DATA, (v));
2224 }
2225
2226 static inline u32 eg_cg_rreg(struct radeon_device *rdev, u32 reg)
2227 {
2228         u32 r;
2229
2230         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2231         r = RREG32(EVERGREEN_CG_IND_DATA);
2232         return r;
2233 }
2234
2235 static inline void eg_cg_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2236 {
2237         WREG32(EVERGREEN_CG_IND_ADDR, ((reg) & 0xffff));
2238         WREG32(EVERGREEN_CG_IND_DATA, (v));
2239 }
2240
2241 static inline u32 eg_pif_phy0_rreg(struct radeon_device *rdev, u32 reg)
2242 {
2243         u32 r;
2244
2245         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2246         r = RREG32(EVERGREEN_PIF_PHY0_DATA);
2247         return r;
2248 }
2249
2250 static inline void eg_pif_phy0_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2251 {
2252         WREG32(EVERGREEN_PIF_PHY0_INDEX, ((reg) & 0xffff));
2253         WREG32(EVERGREEN_PIF_PHY0_DATA, (v));
2254 }
2255
2256 static inline u32 eg_pif_phy1_rreg(struct radeon_device *rdev, u32 reg)
2257 {
2258         u32 r;
2259
2260         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2261         r = RREG32(EVERGREEN_PIF_PHY1_DATA);
2262         return r;
2263 }
2264
2265 static inline void eg_pif_phy1_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2266 {
2267         WREG32(EVERGREEN_PIF_PHY1_INDEX, ((reg) & 0xffff));
2268         WREG32(EVERGREEN_PIF_PHY1_DATA, (v));
2269 }
2270
2271 static inline u32 r600_uvd_ctx_rreg(struct radeon_device *rdev, u32 reg)
2272 {
2273         u32 r;
2274
2275         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2276         r = RREG32(R600_UVD_CTX_DATA);
2277         return r;
2278 }
2279
2280 static inline void r600_uvd_ctx_wreg(struct radeon_device *rdev, u32 reg, u32 v)
2281 {
2282         WREG32(R600_UVD_CTX_INDEX, ((reg) & 0x1ff));
2283         WREG32(R600_UVD_CTX_DATA, (v));
2284 }
2285
2286 void r100_pll_errata_after_index(struct radeon_device *rdev);
2287
2288
2289 /*
2290  * ASICs helpers.
2291  */
2292 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
2293                             (rdev->pdev->device == 0x5969))
2294 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
2295                 (rdev->family == CHIP_RV200) || \
2296                 (rdev->family == CHIP_RS100) || \
2297                 (rdev->family == CHIP_RS200) || \
2298                 (rdev->family == CHIP_RV250) || \
2299                 (rdev->family == CHIP_RV280) || \
2300                 (rdev->family == CHIP_RS300))
2301 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
2302                 (rdev->family == CHIP_RV350) ||                 \
2303                 (rdev->family == CHIP_R350)  ||                 \
2304                 (rdev->family == CHIP_RV380) ||                 \
2305                 (rdev->family == CHIP_R420)  ||                 \
2306                 (rdev->family == CHIP_R423)  ||                 \
2307                 (rdev->family == CHIP_RV410) ||                 \
2308                 (rdev->family == CHIP_RS400) ||                 \
2309                 (rdev->family == CHIP_RS480))
2310 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
2311                 (rdev->ddev->pdev->device == 0x9443) || \
2312                 (rdev->ddev->pdev->device == 0x944B) || \
2313                 (rdev->ddev->pdev->device == 0x9506) || \
2314                 (rdev->ddev->pdev->device == 0x9509) || \
2315                 (rdev->ddev->pdev->device == 0x950F) || \
2316                 (rdev->ddev->pdev->device == 0x689C) || \
2317                 (rdev->ddev->pdev->device == 0x689D))
2318 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
2319 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
2320                             (rdev->family == CHIP_RS690)  ||    \
2321                             (rdev->family == CHIP_RS740)  ||    \
2322                             (rdev->family >= CHIP_R600))
2323 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
2324 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
2325 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
2326 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
2327                              (rdev->flags & RADEON_IS_IGP))
2328 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
2329 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
2330 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
2331                              (rdev->flags & RADEON_IS_IGP))
2332 #define ASIC_IS_DCE64(rdev) ((rdev->family == CHIP_OLAND))
2333 #define ASIC_IS_NODCE(rdev) ((rdev->family == CHIP_HAINAN))
2334 #define ASIC_IS_DCE8(rdev) ((rdev->family >= CHIP_BONAIRE))
2335
2336 #define ASIC_IS_LOMBOK(rdev) ((rdev->ddev->pdev->device == 0x6849) || \
2337                               (rdev->ddev->pdev->device == 0x6850) || \
2338                               (rdev->ddev->pdev->device == 0x6858) || \
2339                               (rdev->ddev->pdev->device == 0x6859) || \
2340                               (rdev->ddev->pdev->device == 0x6840) || \
2341                               (rdev->ddev->pdev->device == 0x6841) || \
2342                               (rdev->ddev->pdev->device == 0x6842) || \
2343                               (rdev->ddev->pdev->device == 0x6843))
2344
2345 /*
2346  * BIOS helpers.
2347  */
2348 #define RBIOS8(i) (rdev->bios[i])
2349 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2350 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2351
2352 int radeon_combios_init(struct radeon_device *rdev);
2353 void radeon_combios_fini(struct radeon_device *rdev);
2354 int radeon_atombios_init(struct radeon_device *rdev);
2355 void radeon_atombios_fini(struct radeon_device *rdev);
2356
2357
2358 /*
2359  * RING helpers.
2360  */
2361 #if DRM_DEBUG_CODE == 0
2362 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
2363 {
2364         ring->ring[ring->wptr++] = v;
2365         ring->wptr &= ring->ptr_mask;
2366         ring->count_dw--;
2367         ring->ring_free_dw--;
2368 }
2369 #else
2370 /* With debugging this is just too big to inline */
2371 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
2372 #endif
2373
2374 /*
2375  * ASICs macro.
2376  */
2377 #define radeon_init(rdev) (rdev)->asic->init((rdev))
2378 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
2379 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
2380 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
2381 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)].cs_parse((p))
2382 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
2383 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
2384 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
2385 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart.set_page((rdev), (i), (p))
2386 #define radeon_asic_vm_init(rdev) (rdev)->asic->vm.init((rdev))
2387 #define radeon_asic_vm_fini(rdev) (rdev)->asic->vm.fini((rdev))
2388 #define radeon_asic_vm_set_page(rdev, ib, pe, addr, count, incr, flags) ((rdev)->asic->vm.set_page((rdev), (ib), (pe), (addr), (count), (incr), (flags)))
2389 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)].ring_start((rdev), (cp))
2390 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)].ring_test((rdev), (cp))
2391 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)].ib_test((rdev), (cp))
2392 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)].ib_execute((rdev), (ib))
2393 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)].ib_parse((rdev), (ib))
2394 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)].is_lockup((rdev), (cp))
2395 #define radeon_ring_vm_flush(rdev, r, vm) (rdev)->asic->ring[(r)].vm_flush((rdev), (r), (vm))
2396 #define radeon_ring_get_rptr(rdev, r) (rdev)->asic->ring[(r)->idx].get_rptr((rdev), (r))
2397 #define radeon_ring_get_wptr(rdev, r) (rdev)->asic->ring[(r)->idx].get_wptr((rdev), (r))
2398 #define radeon_ring_set_wptr(rdev, r) (rdev)->asic->ring[(r)->idx].set_wptr((rdev), (r))
2399 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
2400 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
2401 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
2402 #define radeon_set_backlight_level(rdev, e, l) (rdev)->asic->display.set_backlight_level((e), (l))
2403 #define radeon_get_backlight_level(rdev, e) (rdev)->asic->display.get_backlight_level((e))
2404 #define radeon_hdmi_enable(rdev, e, b) (rdev)->asic->display.hdmi_enable((e), (b))
2405 #define radeon_hdmi_setmode(rdev, e, m) (rdev)->asic->display.hdmi_setmode((e), (m))
2406 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)].emit_fence((rdev), (fence))
2407 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)].emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
2408 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (f))
2409 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (f))
2410 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (f))
2411 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
2412 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
2413 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
2414 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
2415 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
2416 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
2417 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
2418 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
2419 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
2420 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
2421 #define radeon_set_uvd_clocks(rdev, v, d) (rdev)->asic->pm.set_uvd_clocks((rdev), (v), (d))
2422 #define radeon_get_temperature(rdev) (rdev)->asic->pm.get_temperature((rdev))
2423 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
2424 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
2425 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
2426 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
2427 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
2428 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
2429 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
2430 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
2431 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
2432 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
2433 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
2434 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
2435 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
2436 #define radeon_pre_page_flip(rdev, crtc) (rdev)->asic->pflip.pre_page_flip((rdev), (crtc))
2437 #define radeon_page_flip(rdev, crtc, base) (rdev)->asic->pflip.page_flip((rdev), (crtc), (base))
2438 #define radeon_post_page_flip(rdev, crtc) (rdev)->asic->pflip.post_page_flip((rdev), (crtc))
2439 #define radeon_wait_for_vblank(rdev, crtc) (rdev)->asic->display.wait_for_vblank((rdev), (crtc))
2440 #define radeon_mc_wait_for_idle(rdev) (rdev)->asic->mc_wait_for_idle((rdev))
2441 #define radeon_get_xclk(rdev) (rdev)->asic->get_xclk((rdev))
2442 #define radeon_get_gpu_clock_counter(rdev) (rdev)->asic->get_gpu_clock_counter((rdev))
2443 #define radeon_dpm_init(rdev) rdev->asic->dpm.init((rdev))
2444 #define radeon_dpm_setup_asic(rdev) rdev->asic->dpm.setup_asic((rdev))
2445 #define radeon_dpm_enable(rdev) rdev->asic->dpm.enable((rdev))
2446 #define radeon_dpm_disable(rdev) rdev->asic->dpm.disable((rdev))
2447 #define radeon_dpm_pre_set_power_state(rdev) rdev->asic->dpm.pre_set_power_state((rdev))
2448 #define radeon_dpm_set_power_state(rdev) rdev->asic->dpm.set_power_state((rdev))
2449 #define radeon_dpm_post_set_power_state(rdev) rdev->asic->dpm.post_set_power_state((rdev))
2450 #define radeon_dpm_display_configuration_changed(rdev) rdev->asic->dpm.display_configuration_changed((rdev))
2451 #define radeon_dpm_fini(rdev) rdev->asic->dpm.fini((rdev))
2452 #define radeon_dpm_get_sclk(rdev, l) rdev->asic->dpm.get_sclk((rdev), (l))
2453 #define radeon_dpm_get_mclk(rdev, l) rdev->asic->dpm.get_mclk((rdev), (l))
2454 #define radeon_dpm_print_power_state(rdev, ps) rdev->asic->dpm.print_power_state((rdev), (ps))
2455 #define radeon_dpm_debugfs_print_current_performance_level(rdev, m) rdev->asic->dpm.debugfs_print_current_performance_level((rdev), (m))
2456 #define radeon_dpm_force_performance_level(rdev, l) rdev->asic->dpm.force_performance_level((rdev), (l))
2457 #define radeon_dpm_vblank_too_short(rdev) rdev->asic->dpm.vblank_too_short((rdev))
2458
2459 /* Common functions */
2460 /* AGP */
2461 extern int radeon_gpu_reset(struct radeon_device *rdev);
2462 extern void r600_set_bios_scratch_engine_hung(struct radeon_device *rdev, bool hung);
2463 extern void radeon_agp_disable(struct radeon_device *rdev);
2464 extern int radeon_modeset_init(struct radeon_device *rdev);
2465 extern void radeon_modeset_fini(struct radeon_device *rdev);
2466 extern bool radeon_card_posted(struct radeon_device *rdev);
2467 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
2468 extern void radeon_update_display_priority(struct radeon_device *rdev);
2469 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
2470 extern void radeon_scratch_init(struct radeon_device *rdev);
2471 extern void radeon_wb_fini(struct radeon_device *rdev);
2472 extern int radeon_wb_init(struct radeon_device *rdev);
2473 extern void radeon_wb_disable(struct radeon_device *rdev);
2474 extern void radeon_surface_init(struct radeon_device *rdev);
2475 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
2476 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
2477 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
2478 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
2479 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
2480 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
2481 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
2482 extern int radeon_resume_kms(struct drm_device *dev);
2483 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
2484 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
2485 extern void radeon_program_register_sequence(struct radeon_device *rdev,
2486                                              const u32 *registers,
2487                                              const u32 array_size);
2488
2489 /*
2490  * vm
2491  */
2492 int radeon_vm_manager_init(struct radeon_device *rdev);
2493 void radeon_vm_manager_fini(struct radeon_device *rdev);
2494 void radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
2495 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
2496 int radeon_vm_alloc_pt(struct radeon_device *rdev, struct radeon_vm *vm);
2497 void radeon_vm_add_to_lru(struct radeon_device *rdev, struct radeon_vm *vm);
2498 struct radeon_fence *radeon_vm_grab_id(struct radeon_device *rdev,
2499                                        struct radeon_vm *vm, int ring);
2500 void radeon_vm_fence(struct radeon_device *rdev,
2501                      struct radeon_vm *vm,
2502                      struct radeon_fence *fence);
2503 uint64_t radeon_vm_map_gart(struct radeon_device *rdev, uint64_t addr);
2504 int radeon_vm_bo_update_pte(struct radeon_device *rdev,
2505                             struct radeon_vm *vm,
2506                             struct radeon_bo *bo,
2507                             struct ttm_mem_reg *mem);
2508 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
2509                              struct radeon_bo *bo);
2510 struct radeon_bo_va *radeon_vm_bo_find(struct radeon_vm *vm,
2511                                        struct radeon_bo *bo);
2512 struct radeon_bo_va *radeon_vm_bo_add(struct radeon_device *rdev,
2513                                       struct radeon_vm *vm,
2514                                       struct radeon_bo *bo);
2515 int radeon_vm_bo_set_addr(struct radeon_device *rdev,
2516                           struct radeon_bo_va *bo_va,
2517                           uint64_t offset,
2518                           uint32_t flags);
2519 int radeon_vm_bo_rmv(struct radeon_device *rdev,
2520                      struct radeon_bo_va *bo_va);
2521
2522 /* audio */
2523 void r600_audio_update_hdmi(struct work_struct *work);
2524
2525 /*
2526  * R600 vram scratch functions
2527  */
2528 int r600_vram_scratch_init(struct radeon_device *rdev);
2529 void r600_vram_scratch_fini(struct radeon_device *rdev);
2530
2531 /*
2532  * r600 cs checking helper
2533  */
2534 unsigned r600_mip_minify(unsigned size, unsigned level);
2535 bool r600_fmt_is_valid_color(u32 format);
2536 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
2537 int r600_fmt_get_blocksize(u32 format);
2538 int r600_fmt_get_nblocksx(u32 format, u32 w);
2539 int r600_fmt_get_nblocksy(u32 format, u32 h);
2540
2541 /*
2542  * r600 functions used by radeon_encoder.c
2543  */
2544 struct radeon_hdmi_acr {
2545         u32 clock;
2546
2547         int n_32khz;
2548         int cts_32khz;
2549
2550         int n_44_1khz;
2551         int cts_44_1khz;
2552
2553         int n_48khz;
2554         int cts_48khz;
2555
2556 };
2557
2558 extern struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock);
2559
2560 extern u32 r6xx_remap_render_backend(struct radeon_device *rdev,
2561                                      u32 tiling_pipe_num,
2562                                      u32 max_rb_num,
2563                                      u32 total_max_rb_num,
2564                                      u32 enabled_rb_mask);
2565
2566 /*
2567  * evergreen functions used by radeon_encoder.c
2568  */
2569
2570 extern int ni_init_microcode(struct radeon_device *rdev);
2571 extern int ni_mc_load_microcode(struct radeon_device *rdev);
2572
2573 /* radeon_acpi.c */
2574 #if defined(CONFIG_ACPI)
2575 extern int radeon_acpi_init(struct radeon_device *rdev);
2576 extern void radeon_acpi_fini(struct radeon_device *rdev);
2577 extern bool radeon_acpi_is_pcie_performance_request_supported(struct radeon_device *rdev);
2578 extern int radeon_acpi_pcie_performance_request(struct radeon_device *rdev,
2579                                                 u8 perf_req, bool advertise);
2580 extern int radeon_acpi_pcie_notify_device_ready(struct radeon_device *rdev);
2581 #else
2582 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
2583 static inline void radeon_acpi_fini(struct radeon_device *rdev) { }
2584 #endif
2585
2586 int radeon_cs_packet_parse(struct radeon_cs_parser *p,
2587                            struct radeon_cs_packet *pkt,
2588                            unsigned idx);
2589 bool radeon_cs_packet_next_is_pkt3_nop(struct radeon_cs_parser *p);
2590 void radeon_cs_dump_packet(struct radeon_cs_parser *p,
2591                            struct radeon_cs_packet *pkt);
2592 int radeon_cs_packet_next_reloc(struct radeon_cs_parser *p,
2593                                 struct radeon_cs_reloc **cs_reloc,
2594                                 int nomm);
2595 int r600_cs_common_vline_parse(struct radeon_cs_parser *p,
2596                                uint32_t *vline_start_end,
2597                                uint32_t *vline_status);
2598
2599 #include "radeon_object.h"
2600
2601 #endif