hypervisor/arch/x86/include/asm/processor.h

   1 /*
   2  * Jailhouse, a Linux-based partitioning hypervisor
   3  *
   4  * Copyright (c) Siemens AG, 2013
   5  * Copyright (c) Valentine Sinitsyn, 2014
   6  *
   7  * Authors:
   8  *  Jan Kiszka <jan.kiszka@siemens.com>
   9  *  Valentine Sinitsyn <valentine.sinitsyn@gmail.com>
  10  *
  11  * This work is licensed under the terms of the GNU GPL, version 2.  See
  12  * the COPYING file in the top-level directory.
  13  */
  14
  15 #ifndef _JAILHOUSE_ASM_PROCESSOR_H
  16 #define _JAILHOUSE_ASM_PROCESSOR_H
  17
  18 #include <jailhouse/types.h>
  19
  20 /* leaf 0x01, ECX */
  21 #define X86_FEATURE_VMX                                 (1 << 5)
  22
  23 /* leaf 0x80000001, ECX */
  24 #define X86_FEATURE_SVM                                 (1 << 2)
  25
  26 /* leaf 0x80000001, EDX */
  27 #define X86_FEATURE_GBPAGES                             (1 << 26)
  28 #define X86_FEATURE_RDTSCP                              (1 << 27)
  29
  30 /* leaf 0x8000000a, EDX */
  31 #define X86_FEATURE_NP                                  (1 << 0)
  32 #define X86_FEATURE_FLUSH_BY_ASID                       (1 << 6)
  33 #define X86_FEATURE_DECODE_ASSISTS                      (1 << 7)
  34 #define X86_FEATURE_AVIC                                (1 << 13)
  35
  36 #define X86_RFLAGS_VM                                   (1 << 17)
  37
  38 #define X86_CR0_PE                                      (1UL << 0)
  39 #define X86_CR0_MP                                      (1UL << 1)
  40 #define X86_CR0_TS                                      (1UL << 3)
  41 #define X86_CR0_ET                                      (1UL << 4)
  42 #define X86_CR0_NE                                      (1UL << 5)
  43 #define X86_CR0_WP                                      (1UL << 16)
  44 #define X86_CR0_NW                                      (1UL << 29)
  45 #define X86_CR0_CD                                      (1UL << 30)
  46 #define X86_CR0_PG                                      (1UL << 31)
  47 #define X86_CR0_RESERVED                                \
  48         (BIT_MASK(28, 19) |  (1UL << 17) | BIT_MASK(15, 6))
  49
  50 #define X86_CR4_PAE                                     (1UL << 5)
  51 #define X86_CR4_VMXE                                    (1UL << 13)
  52 #define X86_CR4_OSXSAVE                                 (1UL << 18)
  53 #define X86_CR4_RESERVED                                \
  54         (BIT_MASK(31, 22) | (1UL << 19) | (1UL << 15) | BIT_MASK(12, 11))
  55
  56 #define X86_XCR0_FP                                     0x00000001
  57
  58 #define MSR_IA32_APICBASE                               0x0000001b
  59 #define MSR_IA32_FEATURE_CONTROL                        0x0000003a
  60 #define MSR_IA32_PAT                                    0x00000277
  61 #define MSR_IA32_SYSENTER_CS                            0x00000174
  62 #define MSR_IA32_SYSENTER_ESP                           0x00000175
  63 #define MSR_IA32_SYSENTER_EIP                           0x00000176
  64 #define MSR_IA32_VMX_BASIC                              0x00000480
  65 #define MSR_IA32_VMX_PINBASED_CTLS                      0x00000481
  66 #define MSR_IA32_VMX_PROCBASED_CTLS                     0x00000482
  67 #define MSR_IA32_VMX_EXIT_CTLS                          0x00000483
  68 #define MSR_IA32_VMX_ENTRY_CTLS                         0x00000484
  69 #define MSR_IA32_VMX_MISC                               0x00000485
  70 #define MSR_IA32_VMX_CR0_FIXED0                         0x00000486
  71 #define MSR_IA32_VMX_CR0_FIXED1                         0x00000487
  72 #define MSR_IA32_VMX_CR4_FIXED0                         0x00000488
  73 #define MSR_IA32_VMX_CR4_FIXED1                         0x00000489
  74 #define MSR_IA32_VMX_PROCBASED_CTLS2                    0x0000048b
  75 #define MSR_IA32_VMX_EPT_VPID_CAP                       0x0000048c
  76 #define MSR_IA32_VMX_TRUE_PROCBASED_CTLS                0x0000048e
  77 #define MSR_X2APIC_BASE                                 0x00000800
  78 #define MSR_X2APIC_ICR                                  0x00000830
  79 #define MSR_X2APIC_END                                  0x0000083f
  80 #define MSR_EFER                                        0xc0000080
  81 #define MSR_STAR                                        0xc0000081
  82 #define MSR_LSTAR                                       0xc0000082
  83 #define MSR_CSTAR                                       0xc0000083
  84 #define MSR_SFMASK                                      0xc0000084
  85 #define MSR_FS_BASE                                     0xc0000100
  86 #define MSR_GS_BASE                                     0xc0000101
  87 #define MSR_KERNGS_BASE                                 0xc0000102
  88
  89 #define FEATURE_CONTROL_LOCKED                          (1 << 0)
  90 #define FEATURE_CONTROL_VMXON_ENABLED_OUTSIDE_SMX       (1 << 2)
  91
  92 #define EFER_LME                                        0x00000100
  93 #define EFER_LMA                                        0x00000400
  94 #define EFER_NXE                                        0x00000800
  95
  96 #define GDT_DESC_NULL                                   0
  97 #define GDT_DESC_CODE                                   1
  98 #define GDT_DESC_TSS                                    2
  99 #define GDT_DESC_TSS_HI                                 3
 100 #define NUM_GDT_DESC                                    4
 101
 102 #define X86_INST_LEN_CPUID                              2
 103 #define X86_INST_LEN_RDMSR                              2
 104 #define X86_INST_LEN_WRMSR                              2
 105 /* This covers both VMCALL and VMMCALL */
 106 #define X86_INST_LEN_HYPERCALL                          3
 107 #define X86_INST_LEN_MOV_TO_CR                          3
 108 #define X86_INST_LEN_XSETBV                             3
 109
 110 #define X86_REX_CODE                                    4
 111
 112 #define X86_OP_MOV_TO_MEM                               0x89
 113 #define X86_OP_MOV_FROM_MEM                             0x8b
 114
 115 #define NMI_VECTOR                                      2
 116 #define PF_VECTOR                                       14
 117
 118 #define DESC_TSS_BUSY                                   (1UL << (9 + 32))
 119 #define DESC_PRESENT                                    (1UL << (15 + 32))
 120 #define DESC_CODE_DATA                                  (1UL << (12 + 32))
 121 #define DESC_PAGE_GRAN                                  (1UL << (23 + 32))
 122
 123 #ifndef __ASSEMBLY__
 124
 125 /**
 126  * @ingroup X86
 127  * @defgroup Processor Processor
 128  *
 129  * Low-level support for x86 processor configuration and status retrieval.
 130  *
 131  * @{
 132  */
 133
 134 struct registers {
 135         unsigned long r15;
 136         unsigned long r14;
 137         unsigned long r13;
 138         unsigned long r12;
 139         unsigned long r11;
 140         unsigned long r10;
 141         unsigned long r9;
 142         unsigned long r8;
 143         unsigned long rdi;
 144         unsigned long rsi;
 145         unsigned long rbp;
 146         unsigned long unused;
 147         unsigned long rbx;
 148         unsigned long rdx;
 149         unsigned long rcx;
 150         unsigned long rax;
 151 };
 152
 153 struct desc_table_reg {
 154         u16 limit;
 155         u64 base;
 156 } __attribute__((packed));
 157
 158 struct segment {
 159         u64 base;
 160         u32 limit;
 161         u32 access_rights;
 162         u16 selector;
 163 };
 164
 165 static unsigned long __force_order;
 166
 167 static inline void cpu_relax(void)
 168 {
 169         asm volatile("rep; nop" : : : "memory");
 170 }
 171
 172 static inline void memory_barrier(void)
 173 {
 174         asm volatile("mfence" : : : "memory");
 175 }
 176
 177 static inline void memory_load_barrier(void)
 178 {
 179         asm volatile("lfence" : : : "memory");
 180 }
 181
 182 static inline void __cpuid(unsigned int *eax, unsigned int *ebx,
 183                            unsigned int *ecx, unsigned int *edx)
 184 {
 185         /* ecx is often an input as well as an output. */
 186         asm volatile("cpuid"
 187             : "=a" (*eax), "=b" (*ebx), "=c" (*ecx), "=d" (*edx)
 188             : "0" (*eax), "2" (*ecx)
 189             : "memory");
 190 }
 191
 192 static inline void cpuid(unsigned int op, unsigned int *eax, unsigned int *ebx,
 193                          unsigned int *ecx, unsigned int *edx)
 194 {
 195         *eax = op;
 196         *ecx = 0;
 197         __cpuid(eax, ebx, ecx, edx);
 198 }
 199
 200 #define CPUID_REG(reg)                                          \
 201 static inline unsigned int cpuid_##reg(unsigned int op)         \
 202 {                                                               \
 203         unsigned int eax, ebx, ecx, edx;                        \
 204                                                                 \
 205         cpuid(op, &eax, &ebx, &ecx, &edx);                      \
 206         return reg;                                             \
 207 }
 208
 209 CPUID_REG(eax)
 210 CPUID_REG(ebx)
 211 CPUID_REG(ecx)
 212 CPUID_REG(edx)
 213
 214 static inline unsigned long read_cr0(void)
 215 {
 216         unsigned long cr0;
 217
 218         asm volatile("mov %%cr0,%0" : "=r" (cr0), "=m" (__force_order));
 219         return cr0;
 220 }
 221
 222 static inline void write_cr0(unsigned long val)
 223 {
 224         asm volatile("mov %0,%%cr0" : : "r" (val), "m" (__force_order));
 225 }
 226
 227 static inline unsigned long read_cr2(void)
 228 {
 229         unsigned long cr2;
 230
 231         asm volatile("mov %%cr2,%0" : "=r" (cr2), "=m" (__force_order));
 232         return cr2;
 233 }
 234
 235 static inline unsigned long read_cr3(void)
 236 {
 237         unsigned long cr3;
 238
 239         asm volatile("mov %%cr3,%0" : "=r" (cr3), "=m" (__force_order));
 240         return cr3;
 241 }
 242
 243 static inline void write_cr3(unsigned long val)
 244 {
 245         asm volatile("mov %0,%%cr3" : : "r" (val), "m" (__force_order));
 246 }
 247
 248 static inline unsigned long read_cr4(void)
 249 {
 250         unsigned long cr4;
 251
 252         asm volatile("mov %%cr4,%0" : "=r" (cr4), "=m" (__force_order));
 253         return cr4;
 254 }
 255
 256 static inline void write_cr4(unsigned long val)
 257 {
 258         asm volatile("mov %0,%%cr4" : : "r" (val), "m" (__force_order));
 259 }
 260
 261 static inline unsigned long read_msr(unsigned int msr)
 262 {
 263         u32 low, high;
 264
 265         asm volatile("rdmsr" : "=a" (low), "=d" (high) : "c" (msr));
 266         return low | ((unsigned long)high << 32);
 267 }
 268
 269 static inline void write_msr(unsigned int msr, unsigned long val)
 270 {
 271         asm volatile("wrmsr"
 272                 : /* no output */
 273                 : "c" (msr), "a" (val), "d" (val >> 32)
 274                 : "memory");
 275 }
 276
 277 static inline void read_gdtr(struct desc_table_reg *val)
 278 {
 279         asm volatile("sgdtq %0" : "=m" (*val));
 280 }
 281
 282 static inline void write_gdtr(struct desc_table_reg *val)
 283 {
 284         asm volatile("lgdtq %0" : : "m" (*val));
 285 }
 286
 287 static inline void read_idtr(struct desc_table_reg *val)
 288 {
 289         asm volatile("sidtq %0" : "=m" (*val));
 290 }
 291
 292 static inline void write_idtr(struct desc_table_reg *val)
 293 {
 294         asm volatile("lidtq %0" : : "m" (*val));
 295 }
 296
 297 /**
 298  * Enable or disable interrupts delivery to the local CPU when in host mode.
 299  *
 300  * In some cases (AMD) changing IF isn't enough, so these are implemented on
 301  * per-vendor basis.
 302  * @{
 303  */
 304 void enable_irq(void);
 305
 306 void disable_irq(void);
 307 /** @} */
 308
 309 /** @} */
 310 #endif /* !__ASSEMBLY__ */
 311
 312 #endif /* !_JAILHOUSE_ASM_PROCESSOR_H */