hypervisor/arch/arm/gic-v3.c

   1 /*
   2  * Jailhouse, a Linux-based partitioning hypervisor
   3  *
   4  * Copyright (c) ARM Limited, 2014
   5  *
   6  * Authors:
   7  *  Jean-Philippe Brucker <jean-philippe.brucker@arm.com>
   8  *
   9  * This work is licensed under the terms of the GNU GPL, version 2.  See
  10  * the COPYING file in the top-level directory.
  11  */
  12
  13 #include <jailhouse/control.h>
  14 #include <jailhouse/mmio.h>
  15 #include <jailhouse/printk.h>
  16 #include <jailhouse/processor.h>
  17 #include <jailhouse/types.h>
  18 #include <asm/control.h>
  19 #include <asm/gic_common.h>
  20 #include <asm/irqchip.h>
  21 #include <asm/platform.h>
  22 #include <asm/setup.h>
  23 #include <asm/traps.h>
  24
  25 /*
  26  * This implementation assumes that the kernel driver already initialised most
  27  * of the GIC.
  28  * There is almost no instruction barrier, since IRQs are always disabled in the
  29  * hyp, and ERET serves as the context synchronization event.
  30  */
  31
  32 static unsigned int gic_num_lr;
  33 static unsigned int gic_num_priority_bits;
  34 static u32 gic_version;
  35
  36 extern void *gicd_base;
  37 extern unsigned int gicd_size;
  38 static void *gicr_base;
  39 static unsigned int gicr_size;
  40
  41 static int gic_init(void)
  42 {
  43         int err;
  44
  45         /* FIXME: parse a dt */
  46         gicr_base = GICR_BASE;
  47         gicr_size = GICR_SIZE;
  48
  49         /* Let the per-cpu code access the redistributors */
  50         err = arch_map_device(gicr_base, gicr_base, gicr_size);
  51
  52         return err;
  53 }
  54
  55 static void gic_clear_pending_irqs(void)
  56 {
  57         unsigned int n;
  58
  59         /* Clear list registers. */
  60         for (n = 0; n < gic_num_lr; n++)
  61                 gic_write_lr(n, 0);
  62
  63         /* Clear active priority bits */
  64         if (gic_num_priority_bits >= 5)
  65                 arm_write_sysreg(ICH_AP1R0_EL2, 0);
  66         if (gic_num_priority_bits >= 6)
  67                 arm_write_sysreg(ICH_AP1R1_EL2, 0);
  68         if (gic_num_priority_bits > 6) {
  69                 arm_write_sysreg(ICH_AP1R2_EL2, 0);
  70                 arm_write_sysreg(ICH_AP1R3_EL2, 0);
  71         }
  72 }
  73
  74 static int gic_cpu_reset(struct per_cpu *cpu_data, bool is_shutdown)
  75 {
  76         unsigned int i;
  77         void *gicr = cpu_data->gicr_base;
  78         unsigned long active;
  79         bool root_shutdown = is_shutdown && (cpu_data->cell == &root_cell);
  80         u32 ich_vmcr;
  81
  82         if (gicr == 0)
  83                 return -ENODEV;
  84
  85         gic_clear_pending_irqs();
  86
  87         gicr += GICR_SGI_BASE;
  88         active = mmio_read32(gicr + GICR_ICACTIVER);
  89         /* Deactivate all active PPIs */
  90         for (i = 16; i < 32; i++) {
  91                 if (test_bit(i, &active))
  92                         arm_write_sysreg(ICC_DIR_EL1, i);
  93         }
  94
  95         /* Ensure all IPIs and the maintenance PPI are enabled. */
  96         mmio_write32(gicr + GICR_ISENABLER,
  97                      0x0000ffff | (1 << MAINTENANCE_IRQ));
  98
  99         /*
 100          * Disable PPIs, except for the maintenance interrupt.
 101          * On shutdown, the root cell expects to find all its PPIs still
 102          * enabled - except for the maintenance interrupt we used.
 103          */
 104         mmio_write32(gicr + GICR_ICENABLER,
 105                      root_shutdown ? 1 << MAINTENANCE_IRQ :
 106                                      0xffff0000 & ~(1 << MAINTENANCE_IRQ));
 107
 108         if (root_shutdown) {
 109                 /* Restore the root config */
 110                 arm_read_sysreg(ICH_VMCR_EL2, ich_vmcr);
 111
 112                 if (!(ich_vmcr & ICH_VMCR_VEOIM)) {
 113                         u32 icc_ctlr;
 114                         arm_read_sysreg(ICC_CTLR_EL1, icc_ctlr);
 115                         icc_ctlr &= ~ICC_CTLR_EOImode;
 116                         arm_write_sysreg(ICC_CTLR_EL1, icc_ctlr);
 117                 }
 118
 119                 arm_write_sysreg(ICH_HCR_EL2, 0);
 120         }
 121
 122         arm_write_sysreg(ICH_VMCR_EL2, 0);
 123
 124         return 0;
 125 }
 126
 127 static int gic_cpu_init(struct per_cpu *cpu_data)
 128 {
 129         u64 typer;
 130         u32 pidr;
 131         u32 cell_icc_ctlr, cell_icc_pmr, cell_icc_igrpen1;
 132         u32 ich_vtr;
 133         u32 ich_vmcr;
 134         void *redist_base = gicr_base;
 135
 136         /* Find redistributor */
 137         do {
 138                 pidr = mmio_read32(redist_base + GICR_PIDR2);
 139                 gic_version = GICR_PIDR2_ARCH(pidr);
 140                 if (gic_version != 3 && gic_version != 4)
 141                         break;
 142
 143                 typer = mmio_read64(redist_base + GICR_TYPER);
 144                 if ((typer >> 32) == cpu_data->cpu_id) {
 145                         cpu_data->gicr_base = redist_base;
 146                         break;
 147                 }
 148
 149                 redist_base += 0x20000;
 150                 if (gic_version == 4)
 151                         redist_base += 0x20000;
 152         } while (!(typer & GICR_TYPER_Last));
 153
 154         if (cpu_data->gicr_base == 0) {
 155                 printk("GIC: No redist found for CPU%d\n", cpu_data->cpu_id);
 156                 return -ENODEV;
 157         }
 158
 159         /* Ensure all IPIs and the maintenance PPI are enabled. */
 160         mmio_write32(redist_base + GICR_SGI_BASE + GICR_ISENABLER,
 161                      0x0000ffff | (1 << MAINTENANCE_IRQ));
 162
 163         /*
 164          * Set EOIMode to 1
 165          * This allow to drop the priority of level-triggered interrupts without
 166          * deactivating them, and thus ensure that they won't be immediately
 167          * re-triggered. (e.g. timer)
 168          * They can then be injected into the guest using the LR.HW bit, and
 169          * will be deactivated once the guest does an EOI after handling the
 170          * interrupt source.
 171          */
 172         arm_read_sysreg(ICC_CTLR_EL1, cell_icc_ctlr);
 173         arm_write_sysreg(ICC_CTLR_EL1, ICC_CTLR_EOImode);
 174
 175         arm_read_sysreg(ICC_PMR_EL1, cell_icc_pmr);
 176         arm_write_sysreg(ICC_PMR_EL1, ICC_PMR_DEFAULT);
 177
 178         arm_read_sysreg(ICC_IGRPEN1_EL1, cell_icc_igrpen1);
 179         arm_write_sysreg(ICC_IGRPEN1_EL1, ICC_IGRPEN1_EN);
 180
 181         arm_read_sysreg(ICH_VTR_EL2, ich_vtr);
 182         gic_num_lr = (ich_vtr & 0xf) + 1;
 183         gic_num_priority_bits = (ich_vtr >> 29) + 1;
 184
 185         /*
 186          * Clear pending virtual IRQs in case anything is left from previous
 187          * use. Physically pending IRQs will be forwarded to Linux once we
 188          * enable interrupts for the hypervisor.
 189          */
 190         gic_clear_pending_irqs();
 191
 192         ich_vmcr = (cell_icc_pmr & ICC_PMR_MASK) << ICH_VMCR_VPMR_SHIFT;
 193         if (cell_icc_igrpen1 & ICC_IGRPEN1_EN)
 194                 ich_vmcr |= ICH_VMCR_VENG1;
 195         if (cell_icc_ctlr & ICC_CTLR_EOImode)
 196                 ich_vmcr |= ICH_VMCR_VEOIM;
 197         arm_write_sysreg(ICH_VMCR_EL2, ich_vmcr);
 198
 199         /* After this, the cells access the virtual interface of the GIC. */
 200         arm_write_sysreg(ICH_HCR_EL2, ICH_HCR_EN);
 201
 202         return 0;
 203 }
 204
 205 static void gic_route_spis(struct cell *config_cell, struct cell *dest_cell)
 206 {
 207         int i;
 208         void *irouter = gicd_base + GICD_IROUTER;
 209         unsigned int first_cpu;
 210
 211         /* Use the core functions to retrieve the first physical id */
 212         for_each_cpu(first_cpu, dest_cell->cpu_set)
 213                 break;
 214
 215         for (i = 0; i < 64; i++, irouter += 8) {
 216                 if (spi_in_cell(config_cell, i))
 217                         mmio_write64(irouter, first_cpu);
 218         }
 219 }
 220
 221 static enum mmio_result gic_handle_redist_access(void *arg,
 222                                                  struct mmio_access *mmio)
 223 {
 224         struct cell *cell = this_cell();
 225         unsigned int cpu;
 226         unsigned int virt_id;
 227         void *virt_redist = 0;
 228         void *phys_redist = 0;
 229         unsigned int redist_size = (gic_version == 4) ? 0x40000 : 0x20000;
 230         void *address = (void *)(mmio->address + (unsigned long)gicr_base);
 231
 232         /*
 233          * The redistributor accessed by the cell is not the one stored in these
 234          * cpu_datas, but the one associated to its virtual id. So we first
 235          * need to translate the redistributor address.
 236          */
 237         for_each_cpu(cpu, cell->cpu_set) {
 238                 virt_id = arm_cpu_phys2virt(cpu);
 239                 virt_redist = per_cpu(virt_id)->gicr_base;
 240                 if (address >= virt_redist && address < virt_redist
 241                                 + redist_size) {
 242                         phys_redist = per_cpu(cpu)->gicr_base;
 243                         break;
 244                 }
 245         }
 246
 247         if (phys_redist == NULL)
 248                 return MMIO_ERROR;
 249
 250         mmio->address = address - virt_redist;
 251
 252         /* Change the ID register, all other accesses are allowed. */
 253         if (!mmio->is_write) {
 254                 switch (mmio->address) {
 255                 case GICR_TYPER:
 256                         if (virt_id == cell->arch.last_virt_id)
 257                                 mmio->value = GICR_TYPER_Last;
 258                         else
 259                                 mmio->value = 0;
 260                         /* AArch64 can use a writeq for this register */
 261                         if (mmio->size == 8)
 262                                 mmio->value |= (u64)virt_id << 32;
 263
 264                         return MMIO_HANDLED;
 265                 case GICR_TYPER + 4:
 266                         /* Upper bits contain the affinity */
 267                         mmio->value = virt_id;
 268                         return MMIO_HANDLED;
 269                 }
 270         }
 271         mmio_perform_access(phys_redist, mmio);
 272         return MMIO_HANDLED;
 273 }
 274
 275 static int gic_cell_init(struct cell *cell)
 276 {
 277         gic_route_spis(cell, cell);
 278
 279         mmio_region_register(cell, (unsigned long)gicd_base, gicd_size,
 280                              gic_handle_dist_access, NULL);
 281         mmio_region_register(cell, (unsigned long)gicr_base, gicr_size,
 282                              gic_handle_redist_access, NULL);
 283
 284         return 0;
 285 }
 286
 287 static void gic_cell_exit(struct cell *cell)
 288 {
 289         /* Reset interrupt routing of the cell's spis*/
 290         gic_route_spis(cell, &root_cell);
 291 }
 292
 293 static int gic_send_sgi(struct sgi *sgi)
 294 {
 295         u64 val;
 296         u16 targets = sgi->targets;
 297
 298         if (!is_sgi(sgi->id))
 299                 return -EINVAL;
 300
 301         if (sgi->routing_mode == 2)
 302                 targets = 1 << phys_processor_id();
 303
 304         val = (u64)sgi->aff3 << ICC_SGIR_AFF3_SHIFT
 305             | (u64)sgi->aff2 << ICC_SGIR_AFF2_SHIFT
 306             | sgi->aff1 << ICC_SGIR_AFF1_SHIFT
 307             | (targets & ICC_SGIR_TARGET_MASK)
 308             | (sgi->id & 0xf) << ICC_SGIR_IRQN_SHIFT;
 309
 310         if (sgi->routing_mode == 1)
 311                 val |= ICC_SGIR_ROUTING_BIT;
 312
 313         /*
 314          * Ensure the targets see our modifications to their per-cpu
 315          * structures.
 316          */
 317         dsb(ish);
 318
 319         arm_write_sysreg(ICC_SGI1R_EL1, val);
 320         isb();
 321
 322         return 0;
 323 }
 324
 325 void gicv3_handle_sgir_write(u64 sgir)
 326 {
 327         struct sgi sgi;
 328         unsigned long routing_mode = !!(sgir & ICC_SGIR_ROUTING_BIT);
 329
 330         /* FIXME: clusters are not supported yet. */
 331         sgi.targets = sgir & ICC_SGIR_TARGET_MASK;
 332         sgi.routing_mode = routing_mode;
 333         sgi.aff1 = sgir >> ICC_SGIR_AFF1_SHIFT & 0xff;
 334         sgi.aff2 = sgir >> ICC_SGIR_AFF2_SHIFT & 0xff;
 335         sgi.aff3 = sgir >> ICC_SGIR_AFF3_SHIFT & 0xff;
 336         sgi.id = sgir >> ICC_SGIR_IRQN_SHIFT & 0xf;
 337
 338         gic_handle_sgir_write(&sgi, true);
 339 }
 340
 341 static void gic_eoi_irq(u32 irq_id, bool deactivate)
 342 {
 343         arm_write_sysreg(ICC_EOIR1_EL1, irq_id);
 344         if (deactivate)
 345                 arm_write_sysreg(ICC_DIR_EL1, irq_id);
 346 }
 347
 348 static int gic_inject_irq(struct per_cpu *cpu_data, u16 irq_id)
 349 {
 350         int i;
 351         int free_lr = -1;
 352         u32 elsr;
 353         u64 lr;
 354
 355         arm_read_sysreg(ICH_ELSR_EL2, elsr);
 356         for (i = 0; i < gic_num_lr; i++) {
 357                 if ((elsr >> i) & 1) {
 358                         /* Entry is invalid, candidate for injection */
 359                         if (free_lr == -1)
 360                                 free_lr = i;
 361                         continue;
 362                 }
 363
 364                 /*
 365                  * Entry is in use, check that it doesn't match the one we want
 366                  * to inject.
 367                  */
 368                 lr = gic_read_lr(i);
 369
 370                 /*
 371                  * A strict phys->virt id mapping is used for SPIs, so this test
 372                  * should be sufficient.
 373                  */
 374                 if ((u32)lr == irq_id)
 375                         return -EEXIST;
 376         }
 377
 378         if (free_lr == -1)
 379                 /* All list registers are in use */
 380                 return -EBUSY;
 381
 382         lr = irq_id;
 383         /* Only group 1 interrupts */
 384         lr |= ICH_LR_GROUP_BIT;
 385         lr |= ICH_LR_PENDING;
 386         if (!is_sgi(irq_id)) {
 387                 lr |= ICH_LR_HW_BIT;
 388                 lr |= (u64)irq_id << ICH_LR_PHYS_ID_SHIFT;
 389         }
 390
 391         gic_write_lr(free_lr, lr);
 392
 393         return 0;
 394 }
 395
 396 static void gicv3_enable_maint_irq(bool enable)
 397 {
 398         u32 hcr;
 399
 400         arm_read_sysreg(ICH_HCR_EL2, hcr);
 401         if (enable)
 402                 hcr |= ICH_HCR_UIE;
 403         else
 404                 hcr &= ~ICH_HCR_UIE;
 405         arm_write_sysreg(ICH_HCR_EL2, hcr);
 406 }
 407
 408 unsigned int irqchip_mmio_count_regions(struct cell *cell)
 409 {
 410         return 2;
 411 }
 412
 413 struct irqchip_ops gic_irqchip = {
 414         .init = gic_init,
 415         .cpu_init = gic_cpu_init,
 416         .cpu_reset = gic_cpu_reset,
 417         .cell_init = gic_cell_init,
 418         .cell_exit = gic_cell_exit,
 419         .send_sgi = gic_send_sgi,
 420         .handle_irq = gic_handle_irq,
 421         .inject_irq = gic_inject_irq,
 422         .enable_maint_irq = gicv3_enable_maint_irq,
 423         .eoi_irq = gic_eoi_irq,
 424 };