hypervisor/arch/x86/include/asm/processor.h

   1 /*
   2  * Jailhouse, a Linux-based partitioning hypervisor
   3  *
   4  * Copyright (c) Siemens AG, 2013
   5  * Copyright (c) Valentine Sinitsyn, 2014
   6  *
   7  * Authors:
   8  *  Jan Kiszka <jan.kiszka@siemens.com>
   9  *  Valentine Sinitsyn <valentine.sinitsyn@gmail.com>
  10  *
  11  * This work is licensed under the terms of the GNU GPL, version 2.  See
  12  * the COPYING file in the top-level directory.
  13  */
  14
  15 #ifndef _JAILHOUSE_ASM_PROCESSOR_H
  16 #define _JAILHOUSE_ASM_PROCESSOR_H
  17
  18 #include <jailhouse/types.h>
  19
  20 #define X86_FEATURE_VMX                                 (1 << 5)
  21 #define X86_FEATURE_GBPAGES                             (1 << 26)
  22 #define X86_FEATURE_RDTSCP                              (1 << 27)
  23
  24 #define X86_FEATURE_SVM                                 (1 << 2)
  25 #define X86_FEATURE_NP                                  (1 << 0)
  26 #define X86_FEATURE_FLUSH_BY_ASID                       (1 << 6)
  27 #define X86_FEATURE_DECODE_ASSISTS                      (1 << 7)
  28 #define X86_FEATURE_AVIC                                (1 << 13)
  29
  30 #define X86_RFLAGS_VM                                   (1 << 17)
  31
  32 #define X86_CR0_PE                                      (1UL << 0)
  33 #define X86_CR0_MP                                      (1UL << 1)
  34 #define X86_CR0_TS                                      (1UL << 3)
  35 #define X86_CR0_ET                                      (1UL << 4)
  36 #define X86_CR0_NE                                      (1UL << 5)
  37 #define X86_CR0_WP                                      (1UL << 16)
  38 #define X86_CR0_NW                                      (1UL << 29)
  39 #define X86_CR0_CD                                      (1UL << 30)
  40 #define X86_CR0_PG                                      (1UL << 31)
  41 #define X86_CR0_RESERVED                                \
  42         (BIT_MASK(28, 19) |  (1UL << 17) | BIT_MASK(15, 6))
  43
  44 #define X86_CR4_PAE                                     (1UL << 5)
  45 #define X86_CR4_VMXE                                    (1UL << 13)
  46 #define X86_CR4_OSXSAVE                                 (1UL << 18)
  47 #define X86_CR4_RESERVED                                \
  48         (BIT_MASK(31, 22) | (1UL << 19) | (1UL << 15) | BIT_MASK(12, 11))
  49
  50 #define X86_XCR0_FP                                     0x00000001
  51
  52 #define MSR_IA32_APICBASE                               0x0000001b
  53 #define MSR_IA32_FEATURE_CONTROL                        0x0000003a
  54 #define MSR_IA32_PAT                                    0x00000277
  55 #define MSR_IA32_SYSENTER_CS                            0x00000174
  56 #define MSR_IA32_SYSENTER_ESP                           0x00000175
  57 #define MSR_IA32_SYSENTER_EIP                           0x00000176
  58 #define MSR_IA32_VMX_BASIC                              0x00000480
  59 #define MSR_IA32_VMX_PINBASED_CTLS                      0x00000481
  60 #define MSR_IA32_VMX_PROCBASED_CTLS                     0x00000482
  61 #define MSR_IA32_VMX_EXIT_CTLS                          0x00000483
  62 #define MSR_IA32_VMX_ENTRY_CTLS                         0x00000484
  63 #define MSR_IA32_VMX_MISC                               0x00000485
  64 #define MSR_IA32_VMX_CR0_FIXED0                         0x00000486
  65 #define MSR_IA32_VMX_CR0_FIXED1                         0x00000487
  66 #define MSR_IA32_VMX_CR4_FIXED0                         0x00000488
  67 #define MSR_IA32_VMX_CR4_FIXED1                         0x00000489
  68 #define MSR_IA32_VMX_PROCBASED_CTLS2                    0x0000048b
  69 #define MSR_IA32_VMX_EPT_VPID_CAP                       0x0000048c
  70 #define MSR_IA32_VMX_TRUE_PROCBASED_CTLS                0x0000048e
  71 #define MSR_X2APIC_BASE                                 0x00000800
  72 #define MSR_X2APIC_ICR                                  0x00000830
  73 #define MSR_X2APIC_END                                  0x0000083f
  74 #define MSR_EFER                                        0xc0000080
  75 #define MSR_STAR                                        0xc0000081
  76 #define MSR_LSTAR                                       0xc0000082
  77 #define MSR_CSTAR                                       0xc0000083
  78 #define MSR_SFMASK                                      0xc0000084
  79 #define MSR_FS_BASE                                     0xc0000100
  80 #define MSR_GS_BASE                                     0xc0000101
  81 #define MSR_KERNGS_BASE                                 0xc0000102
  82
  83 #define FEATURE_CONTROL_LOCKED                          (1 << 0)
  84 #define FEATURE_CONTROL_VMXON_ENABLED_OUTSIDE_SMX       (1 << 2)
  85
  86 #define EFER_LME                                        0x00000100
  87 #define EFER_LMA                                        0x00000400
  88 #define EFER_NXE                                        0x00000800
  89
  90 #define GDT_DESC_NULL                                   0
  91 #define GDT_DESC_CODE                                   1
  92 #define GDT_DESC_TSS                                    2
  93 #define GDT_DESC_TSS_HI                                 3
  94 #define NUM_GDT_DESC                                    4
  95
  96 #define X86_INST_LEN_CPUID                              2
  97 #define X86_INST_LEN_RDMSR                              2
  98 #define X86_INST_LEN_WRMSR                              2
  99 /* This covers both VMCALL and VMMCALL */
 100 #define X86_INST_LEN_HYPERCALL                          3
 101 #define X86_INST_LEN_MOV_TO_CR                          3
 102 #define X86_INST_LEN_XSETBV                             3
 103
 104 #define X86_REX_CODE                                    4
 105
 106 #define X86_OP_MOV_TO_MEM                               0x89
 107 #define X86_OP_MOV_FROM_MEM                             0x8b
 108
 109 #define NMI_VECTOR                                      2
 110 #define PF_VECTOR                                       14
 111
 112 #define DESC_TSS_BUSY                                   (1UL << (9 + 32))
 113 #define DESC_PRESENT                                    (1UL << (15 + 32))
 114 #define DESC_CODE_DATA                                  (1UL << (12 + 32))
 115 #define DESC_PAGE_GRAN                                  (1UL << (23 + 32))
 116
 117 #ifndef __ASSEMBLY__
 118
 119 /**
 120  * @ingroup X86
 121  * @defgroup Processor Processor
 122  *
 123  * Low-level support for x86 processor configuration and status retrieval.
 124  *
 125  * @{
 126  */
 127
 128 struct registers {
 129         unsigned long r15;
 130         unsigned long r14;
 131         unsigned long r13;
 132         unsigned long r12;
 133         unsigned long r11;
 134         unsigned long r10;
 135         unsigned long r9;
 136         unsigned long r8;
 137         unsigned long rdi;
 138         unsigned long rsi;
 139         unsigned long rbp;
 140         unsigned long unused;
 141         unsigned long rbx;
 142         unsigned long rdx;
 143         unsigned long rcx;
 144         unsigned long rax;
 145 };
 146
 147 struct desc_table_reg {
 148         u16 limit;
 149         u64 base;
 150 } __attribute__((packed));
 151
 152 struct segment {
 153         u64 base;
 154         u32 limit;
 155         u32 access_rights;
 156         u16 selector;
 157 };
 158
 159 static unsigned long __force_order;
 160
 161 static inline void cpu_relax(void)
 162 {
 163         asm volatile("rep; nop" : : : "memory");
 164 }
 165
 166 static inline void memory_barrier(void)
 167 {
 168         asm volatile("mfence" : : : "memory");
 169 }
 170
 171 static inline void memory_load_barrier(void)
 172 {
 173         asm volatile("lfence" : : : "memory");
 174 }
 175
 176 static inline void __cpuid(unsigned int *eax, unsigned int *ebx,
 177                            unsigned int *ecx, unsigned int *edx)
 178 {
 179         /* ecx is often an input as well as an output. */
 180         asm volatile("cpuid"
 181             : "=a" (*eax), "=b" (*ebx), "=c" (*ecx), "=d" (*edx)
 182             : "0" (*eax), "2" (*ecx)
 183             : "memory");
 184 }
 185
 186 static inline void cpuid(unsigned int op, unsigned int *eax, unsigned int *ebx,
 187                          unsigned int *ecx, unsigned int *edx)
 188 {
 189         *eax = op;
 190         *ecx = 0;
 191         __cpuid(eax, ebx, ecx, edx);
 192 }
 193
 194 #define CPUID_REG(reg)                                          \
 195 static inline unsigned int cpuid_##reg(unsigned int op)         \
 196 {                                                               \
 197         unsigned int eax, ebx, ecx, edx;                        \
 198                                                                 \
 199         cpuid(op, &eax, &ebx, &ecx, &edx);                      \
 200         return reg;                                             \
 201 }
 202
 203 CPUID_REG(eax)
 204 CPUID_REG(ebx)
 205 CPUID_REG(ecx)
 206 CPUID_REG(edx)
 207
 208 static inline unsigned long read_cr0(void)
 209 {
 210         unsigned long cr0;
 211
 212         asm volatile("mov %%cr0,%0" : "=r" (cr0), "=m" (__force_order));
 213         return cr0;
 214 }
 215
 216 static inline void write_cr0(unsigned long val)
 217 {
 218         asm volatile("mov %0,%%cr0" : : "r" (val), "m" (__force_order));
 219 }
 220
 221 static inline unsigned long read_cr2(void)
 222 {
 223         unsigned long cr2;
 224
 225         asm volatile("mov %%cr2,%0" : "=r" (cr2), "=m" (__force_order));
 226         return cr2;
 227 }
 228
 229 static inline unsigned long read_cr3(void)
 230 {
 231         unsigned long cr3;
 232
 233         asm volatile("mov %%cr3,%0" : "=r" (cr3), "=m" (__force_order));
 234         return cr3;
 235 }
 236
 237 static inline void write_cr3(unsigned long val)
 238 {
 239         asm volatile("mov %0,%%cr3" : : "r" (val), "m" (__force_order));
 240 }
 241
 242 static inline unsigned long read_cr4(void)
 243 {
 244         unsigned long cr4;
 245
 246         asm volatile("mov %%cr4,%0" : "=r" (cr4), "=m" (__force_order));
 247         return cr4;
 248 }
 249
 250 static inline void write_cr4(unsigned long val)
 251 {
 252         asm volatile("mov %0,%%cr4" : : "r" (val), "m" (__force_order));
 253 }
 254
 255 static inline unsigned long read_msr(unsigned int msr)
 256 {
 257         u32 low, high;
 258
 259         asm volatile("rdmsr" : "=a" (low), "=d" (high) : "c" (msr));
 260         return low | ((unsigned long)high << 32);
 261 }
 262
 263 static inline void write_msr(unsigned int msr, unsigned long val)
 264 {
 265         asm volatile("wrmsr"
 266                 : /* no output */
 267                 : "c" (msr), "a" (val), "d" (val >> 32)
 268                 : "memory");
 269 }
 270
 271 static inline void read_gdtr(struct desc_table_reg *val)
 272 {
 273         asm volatile("sgdtq %0" : "=m" (*val));
 274 }
 275
 276 static inline void write_gdtr(struct desc_table_reg *val)
 277 {
 278         asm volatile("lgdtq %0" : : "m" (*val));
 279 }
 280
 281 static inline void read_idtr(struct desc_table_reg *val)
 282 {
 283         asm volatile("sidtq %0" : "=m" (*val));
 284 }
 285
 286 static inline void write_idtr(struct desc_table_reg *val)
 287 {
 288         asm volatile("lidtq %0" : : "m" (*val));
 289 }
 290
 291 /**
 292  * Enable or disable interrupts delivery to the local CPU when in host mode.
 293  *
 294  * In some cases (AMD) changing IF isn't enough, so these are implemented on
 295  * per-vendor basis.
 296  * @{
 297  */
 298 void enable_irq(void);
 299
 300 void disable_irq(void);
 301 /** @} */
 302
 303 /** @} */
 304 #endif /* !__ASSEMBLY__ */
 305
 306 #endif /* !_JAILHOUSE_ASM_PROCESSOR_H */