system/src/top/hdl/top_wrapper.vhd

   1 --Copyright 1986-2015 Xilinx, Inc. All Rights Reserved.
   2 ----------------------------------------------------------------------------------
   3 --Tool Version: Vivado v.2015.4 (lin64) Build 1412921 Wed Nov 18 09:44:32 MST 2015
   4 --Date        : Thu Mar 24 18:53:38 2016
   5 --Host        : majernb running 64-bit Gentoo Base System release 2.2
   6 --Command     : generate_target top_wrapper.bd
   7 --Design      : top_wrapper
   8 --Purpose     : IP block netlist
   9 ----------------------------------------------------------------------------------
  10 library IEEE;
  11 use IEEE.STD_LOGIC_1164.ALL;
  12 library UNISIM;
  13 use UNISIM.VCOMPONENTS.ALL;
  14 entity top_wrapper is
  15   port (
  16     DDR_addr : inout STD_LOGIC_VECTOR ( 14 downto 0 );
  17     DDR_ba : inout STD_LOGIC_VECTOR ( 2 downto 0 );
  18     DDR_cas_n : inout STD_LOGIC;
  19     DDR_ck_n : inout STD_LOGIC;
  20     DDR_ck_p : inout STD_LOGIC;
  21     DDR_cke : inout STD_LOGIC;
  22     DDR_cs_n : inout STD_LOGIC;
  23     DDR_dm : inout STD_LOGIC_VECTOR ( 3 downto 0 );
  24     DDR_dq : inout STD_LOGIC_VECTOR ( 31 downto 0 );
  25     DDR_dqs_n : inout STD_LOGIC_VECTOR ( 3 downto 0 );
  26     DDR_dqs_p : inout STD_LOGIC_VECTOR ( 3 downto 0 );
  27     DDR_odt : inout STD_LOGIC;
  28     DDR_ras_n : inout STD_LOGIC;
  29     DDR_reset_n : inout STD_LOGIC;
  30     DDR_we_n : inout STD_LOGIC;
  31     FIXED_IO_ddr_vrn : inout STD_LOGIC;
  32     FIXED_IO_ddr_vrp : inout STD_LOGIC;
  33     FIXED_IO_mio : inout STD_LOGIC_VECTOR ( 53 downto 0 );
  34     FIXED_IO_ps_clk : inout STD_LOGIC;
  35     FIXED_IO_ps_porb : inout STD_LOGIC;
  36     FIXED_IO_ps_srstb : inout STD_LOGIC
  37   );
  38 end top_wrapper;
  39
  40 architecture STRUCTURE of top_wrapper is
  41   component top is
  42   port (
  43     DDR_cas_n : inout STD_LOGIC;
  44     DDR_cke : inout STD_LOGIC;
  45     DDR_ck_n : inout STD_LOGIC;
  46     DDR_ck_p : inout STD_LOGIC;
  47     DDR_cs_n : inout STD_LOGIC;
  48     DDR_reset_n : inout STD_LOGIC;
  49     DDR_odt : inout STD_LOGIC;
  50     DDR_ras_n : inout STD_LOGIC;
  51     DDR_we_n : inout STD_LOGIC;
  52     DDR_ba : inout STD_LOGIC_VECTOR ( 2 downto 0 );
  53     DDR_addr : inout STD_LOGIC_VECTOR ( 14 downto 0 );
  54     DDR_dm : inout STD_LOGIC_VECTOR ( 3 downto 0 );
  55     DDR_dq : inout STD_LOGIC_VECTOR ( 31 downto 0 );
  56     DDR_dqs_n : inout STD_LOGIC_VECTOR ( 3 downto 0 );
  57     DDR_dqs_p : inout STD_LOGIC_VECTOR ( 3 downto 0 );
  58     FIXED_IO_mio : inout STD_LOGIC_VECTOR ( 53 downto 0 );
  59     FIXED_IO_ddr_vrn : inout STD_LOGIC;
  60     FIXED_IO_ddr_vrp : inout STD_LOGIC;
  61     FIXED_IO_ps_srstb : inout STD_LOGIC;
  62     FIXED_IO_ps_clk : inout STD_LOGIC;
  63     FIXED_IO_ps_porb : inout STD_LOGIC
  64   );
  65   end component top;
  66 begin
  67 top_i: component top
  68      port map (
  69       DDR_addr(14 downto 0) => DDR_addr(14 downto 0),
  70       DDR_ba(2 downto 0) => DDR_ba(2 downto 0),
  71       DDR_cas_n => DDR_cas_n,
  72       DDR_ck_n => DDR_ck_n,
  73       DDR_ck_p => DDR_ck_p,
  74       DDR_cke => DDR_cke,
  75       DDR_cs_n => DDR_cs_n,
  76       DDR_dm(3 downto 0) => DDR_dm(3 downto 0),
  77       DDR_dq(31 downto 0) => DDR_dq(31 downto 0),
  78       DDR_dqs_n(3 downto 0) => DDR_dqs_n(3 downto 0),
  79       DDR_dqs_p(3 downto 0) => DDR_dqs_p(3 downto 0),
  80       DDR_odt => DDR_odt,
  81       DDR_ras_n => DDR_ras_n,
  82       DDR_reset_n => DDR_reset_n,
  83       DDR_we_n => DDR_we_n,
  84       FIXED_IO_ddr_vrn => FIXED_IO_ddr_vrn,
  85       FIXED_IO_ddr_vrp => FIXED_IO_ddr_vrp,
  86       FIXED_IO_mio(53 downto 0) => FIXED_IO_mio(53 downto 0),
  87       FIXED_IO_ps_clk => FIXED_IO_ps_clk,
  88       FIXED_IO_ps_porb => FIXED_IO_ps_porb,
  89       FIXED_IO_ps_srstb => FIXED_IO_ps_srstb
  90     );
  91 end STRUCTURE;