coregen/rom_8x2k.vhd

   1 --------------------------------------------------------------------------------
   2 --     This file is owned and controlled by Xilinx and must be used           --
   3 --     solely for design, simulation, implementation and creation of          --
   4 --     design files limited to Xilinx devices or technologies. Use            --
   5 --     with non-Xilinx devices or technologies is expressly prohibited        --
   6 --     and immediately terminates your license.                               --
   7 --                                                                            --
   8 --     XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS"          --
   9 --     SOLELY FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR                --
  10 --     XILINX DEVICES.  BY PROVIDING THIS DESIGN, CODE, OR INFORMATION        --
  11 --     AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE, APPLICATION            --
  12 --     OR STANDARD, XILINX IS MAKING NO REPRESENTATION THAT THIS              --
  13 --     IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT,                --
  14 --     AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE       --
  15 --     FOR YOUR IMPLEMENTATION.  XILINX EXPRESSLY DISCLAIMS ANY               --
  16 --     WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE                --
  17 --     IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR         --
  18 --     REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF        --
  19 --     INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS        --
  20 --     FOR A PARTICULAR PURPOSE.                                              --
  21 --                                                                            --
  22 --     Xilinx products are not intended for use in life support               --
  23 --     appliances, devices, or systems. Use in such applications are          --
  24 --     expressly prohibited.                                                  --
  25 --                                                                            --
  26 --     (c) Copyright 1995-2007 Xilinx, Inc.                                   --
  27 --     All rights reserved.                                                   --
  28 --------------------------------------------------------------------------------
  29 -- You must compile the wrapper file rom_8x2k.vhd when simulating
  30 -- the core, rom_8x2k. When compiling the wrapper file, be sure to
  31 -- reference the XilinxCoreLib VHDL simulation library. For detailed
  32 -- instructions, please refer to the "CORE Generator Help".
  33
  34 -- The synthesis directives "translate_off/translate_on" specified
  35 -- below are supported by Xilinx, Mentor Graphics and Synplicity
  36 -- synthesis tools. Ensure they are correct for your synthesis tool(s).
  37
  38 LIBRARY ieee;
  39 USE ieee.std_logic_1164.ALL;
  40 -- synthesis translate_off
  41 Library XilinxCoreLib;
  42 -- synthesis translate_on
  43 ENTITY rom_8x2k IS
  44         port (
  45         addr: IN std_logic_VECTOR(10 downto 0);
  46         clk: IN std_logic;
  47         din: IN std_logic_VECTOR(7 downto 0);
  48         dout: OUT std_logic_VECTOR(7 downto 0);
  49         en: IN std_logic;
  50         we: IN std_logic);
  51 END rom_8x2k;
  52
  53 ARCHITECTURE rom_8x2k_a OF rom_8x2k IS
  54 -- synthesis translate_off
  55 component wrapped_rom_8x2k
  56         port (
  57         addr: IN std_logic_VECTOR(10 downto 0);
  58         clk: IN std_logic;
  59         din: IN std_logic_VECTOR(7 downto 0);
  60         dout: OUT std_logic_VECTOR(7 downto 0);
  61         en: IN std_logic;
  62         we: IN std_logic);
  63 end component;
  64
  65 -- Configuration specification
  66         for all : wrapped_rom_8x2k use entity XilinxCoreLib.blkmemsp_v6_2(behavioral)
  67                 generic map(
  68                         c_sinit_value => "0",
  69                         c_has_en => 1,
  70                         c_reg_inputs => 0,
  71                         c_yclk_is_rising => 1,
  72                         c_ysinit_is_high => 1,
  73                         c_ywe_is_high => 0,
  74                         c_yprimitive_type => "16kx1",
  75                         c_ytop_addr => "1024",
  76                         c_yhierarchy => "hierarchy1",
  77                         c_has_limit_data_pitch => 0,
  78                         c_has_rdy => 0,
  79                         c_write_mode => 0,
  80                         c_width => 8,
  81                         c_yuse_single_primitive => 0,
  82                         c_has_nd => 0,
  83                         c_has_we => 1,
  84                         c_enable_rlocs => 0,
  85                         c_has_rfd => 0,
  86                         c_has_din => 1,
  87                         c_ybottom_addr => "0",
  88                         c_pipe_stages => 0,
  89                         c_yen_is_high => 0,
  90                         c_depth => 2048,
  91                         c_has_default_data => 1,
  92                         c_limit_data_pitch => 18,
  93                         c_has_sinit => 0,
  94                         c_yydisable_warnings => 1,
  95                         c_mem_init_file => "mif_file_16_1",
  96                         c_default_data => "0",
  97                         c_ymake_bmm => 0,
  98                         c_addr_width => 11);
  99 -- synthesis translate_on
 100 BEGIN
 101 -- synthesis translate_off
 102 U0 : wrapped_rom_8x2k
 103                 port map (
 104                         addr => addr,
 105                         clk => clk,
 106                         din => din,
 107                         dout => dout,
 108                         en => en,
 109                         we => we);
 110 -- synthesis translate_on
 111
 112 END rom_8x2k_a;
 113