libgloss/bfin/include/defBF608.h

   1 /*
   2  * The authors hereby grant permission to use, copy, modify, distribute,
   3  * and license this software and its documentation for any purpose, provided
   4  * that existing copyright notices are retained in all copies and that this
   5  * notice is included verbatim in any distributions. No written agreement,
   6  * license, or royalty fee is required for any of the authorized uses.
   7  * Modifications to this software may be copyrighted by their authors
   8  * and need not follow the licensing terms described here, provided that
   9  * the new terms are clearly indicated on the first page of each file where
  10  * they apply.
  11  */
  12
  13 /* ================================================================================
  14
  15      Project      :   ADSP-BF608
  16      File         :   defBF608.h
  17      Description  :   Register Definitions
  18
  19      Date         :   06-07-2012
  20      Tag          :   BF60X_TOOLS_CCES_1_0_1
  21
  22      Copyright (c) 2011-2012 Analog Devices, Inc.  All Rights Reserved.
  23      This software is proprietary and confidential to Analog Devices, Inc. and
  24      its licensors.
  25
  26      This file was auto-generated. Do not make local changes to this file.
  27
  28    ================================================================================ */
  29
  30 #ifndef _DEF_BF608_H
  31 #define _DEF_BF608_H
  32
  33 #if defined (_MISRA_RULES)
  34 #pragma diag(push)
  35 #pragma diag(suppress:misra_rule_19_7:"ADI header allows function-like macros")
  36 #pragma diag(suppress:misra_rule_19_13:"ADI headers can use the # and ## preprocessor operators")
  37 #endif /* _MISRA_RULES */
  38
  39 /* do not add casts to literal constants in assembly code */
  40 #if defined(_LANGUAGE_ASM) || defined(__ASSEMBLER__)
  41 #define _ADI_MSK( mask, type ) (mask) /* Make a bitmask */
  42 #else
  43 #define _ADI_MSK( mask, type ) ((type)(mask)) /* Make a bitmask */
  44 #endif
  45
  46 #ifdef _MISRA_RULES
  47 #pragma diag(pop)
  48 #endif /* _MISRA_RULES */
  49
  50 #ifndef __ADI_GENERATED_DEF_HEADERS__
  51 #define __ADI_GENERATED_DEF_HEADERS__    1
  52 #endif
  53
  54 /* MMR modules defined for the ADSP-BF608 */
  55
  56 #define __ADI_HAS_SYS__           1
  57 #define __ADI_HAS_SIMENV__        1
  58 #define __ADI_HAS_CNT__           1
  59 #define __ADI_HAS_RSI__           1
  60 #define __ADI_HAS_CAN__           1
  61 #define __ADI_HAS_LP__            1
  62 #define __ADI_HAS_TIMER__         1
  63 #define __ADI_HAS_CRC__           1
  64 #define __ADI_HAS_TWI__           1
  65 #define __ADI_HAS_UART__          1
  66 #define __ADI_HAS_PORT__          1
  67 #define __ADI_HAS_PADS__          1
  68 #define __ADI_HAS_PINT__          1
  69 #define __ADI_HAS_SMC__           1
  70 #define __ADI_HAS_WDOG__          1
  71 #define __ADI_HAS_EPPI__          1
  72 #define __ADI_HAS_PIXC__          1
  73 #define __ADI_HAS_PVP__           1
  74 #define __ADI_HAS_PWM__           1
  75 #define __ADI_HAS_VID__           1
  76 #define __ADI_HAS_SWU__           1
  77 #define __ADI_HAS_SDU__           1
  78 #define __ADI_HAS_EMAC__          1
  79 #define __ADI_HAS_SPORT__         1
  80 #define __ADI_HAS_SPI__           1
  81 #define __ADI_HAS_DMA__           1
  82 #define __ADI_HAS_ACM__           1
  83 #define __ADI_HAS_DMC__           1
  84 #define __ADI_HAS_SCB__           1
  85 #define __ADI_HAS_L2CTL__         1
  86 #define __ADI_HAS_SEC__           1
  87 #define __ADI_HAS_TRU__           1
  88 #define __ADI_HAS_RCU__           1
  89 #define __ADI_HAS_SPU__           1
  90 #define __ADI_HAS_CGU__           1
  91 #define __ADI_HAS_DPM__           1
  92 #define __ADI_HAS_EFS__           1
  93 #define __ADI_HAS_USB__           1
  94 #define __ADI_HAS_L1DM__          1
  95 #define __ADI_HAS_L1IM__          1
  96 #define __ADI_HAS_ICU__           1
  97 #define __ADI_HAS_TMR__           1
  98 #define __ADI_HAS_DBG__           1
  99 #define __ADI_HAS_TB__            1
 100 #define __ADI_HAS_WP__            1
 101 #define __ADI_HAS_PF__            1
 102
 103 /* =========================
 104         REGFILE
 105    ========================= */
 106 /* ------------------------------------------------------------------------------------------------------------------------
 107         ASTAT                                Pos/Masks                        Description
 108    ------------------------------------------------------------------------------------------------------------------------ */
 109 #define BITP_ASTAT_VS                        25                               /* Sticky version of ASTAT_V */
 110 #define BITP_ASTAT_V                         24                               /* Overflow Flag */
 111 #define BITP_ASTAT_AV1S                      19                               /* Sticky Overflow Flag 1 */
 112 #define BITP_ASTAT_AV1                       18                               /* Overflow Flag 1 */
 113 #define BITP_ASTAT_AV0S                      17                               /* Sticky Overflow Flag 0 */
 114 #define BITP_ASTAT_AV0                       16                               /* Overflow Flag 0 */
 115 #define BITP_ASTAT_AC1                       13                               /* Carry Flag 1 */
 116 #define BITP_ASTAT_AC0                       12                               /* Carry Flag 0 */
 117 #define BITP_ASTAT_RND_MOD                    8                               /* Rounding Mode */
 118 #define BITP_ASTAT_AQ                         6                               /* Quotient Bit */
 119 #define BITP_ASTAT_CC                         5                               /* Condition Code */
 120 #define BITP_ASTAT_V_COPY                     3                               /* Overflow Flag */
 121 #define BITP_ASTAT_AC0_COPY                   2                               /* Carry Flag 0 */
 122 #define BITP_ASTAT_AN                         1                               /* Negative Flag */
 123 #define BITP_ASTAT_AZ                         0                               /* Zero Flag */
 124 #define BITM_ASTAT_VS                        (_ADI_MSK(0x02000000,uint32_t))  /* Sticky version of ASTAT_V */
 125 #define BITM_ASTAT_V                         (_ADI_MSK(0x01000000,uint32_t))  /* Overflow Flag */
 126 #define BITM_ASTAT_AV1S                      (_ADI_MSK(0x00080000,uint32_t))  /* Sticky Overflow Flag 1 */
 127 #define BITM_ASTAT_AV1                       (_ADI_MSK(0x00040000,uint32_t))  /* Overflow Flag 1 */
 128 #define BITM_ASTAT_AV0S                      (_ADI_MSK(0x00020000,uint32_t))  /* Sticky Overflow Flag 0 */
 129 #define BITM_ASTAT_AV0                       (_ADI_MSK(0x00010000,uint32_t))  /* Overflow Flag 0 */
 130 #define BITM_ASTAT_AC1                       (_ADI_MSK(0x00002000,uint32_t))  /* Carry Flag 1 */
 131 #define BITM_ASTAT_AC0                       (_ADI_MSK(0x00001000,uint32_t))  /* Carry Flag 0 */
 132 #define BITM_ASTAT_RND_MOD                   (_ADI_MSK(0x00000100,uint32_t))  /* Rounding Mode */
 133 #define BITM_ASTAT_AQ                        (_ADI_MSK(0x00000040,uint32_t))  /* Quotient Bit */
 134 #define BITM_ASTAT_CC                        (_ADI_MSK(0x00000020,uint32_t))  /* Condition Code */
 135 #define BITM_ASTAT_V_COPY                    (_ADI_MSK(0x00000008,uint32_t))  /* Overflow Flag */
 136 #define BITM_ASTAT_AC0_COPY                  (_ADI_MSK(0x00000004,uint32_t))  /* Carry Flag 0 */
 137 #define BITM_ASTAT_AN                        (_ADI_MSK(0x00000002,uint32_t))  /* Negative Flag */
 138 #define BITM_ASTAT_AZ                        (_ADI_MSK(0x00000001,uint32_t))  /* Zero Flag */
 139
 140 /* ------------------------------------------------------------------------------------------------------------------------
 141         LT                                   Pos/Masks                        Description
 142    ------------------------------------------------------------------------------------------------------------------------ */
 143 #define BITP_LT_ADDR                          1                               /* Loop Top Address */
 144 #define BITP_LT_LSB                           0
 145 #define BITM_LT_ADDR                         (_ADI_MSK(0xFFFFFFFE,uint32_t))  /* Loop Top Address */
 146 #define BITM_LT_LSB                          (_ADI_MSK(0x00000001,uint32_t))
 147
 148 /* ------------------------------------------------------------------------------------------------------------------------
 149         SEQSTAT                              Pos/Masks                        Description
 150    ------------------------------------------------------------------------------------------------------------------------ */
 151 #define BITP_SEQSTAT_NSPECABT                19                               /* Nonspeculative access was aborted */
 152 #define BITP_SEQSTAT_HWERRCAUSE              14                               /* Holds cause of last hardware error generated by the core */
 153 #define BITP_SEQSTAT_SFTRESET                13                               /* Indicates whether the last reset was a software reset */
 154 #define BITP_SEQSTAT_ITESTABT                12                               /* ITEST_COMMAND was aborted */
 155 #define BITP_SEQSTAT_DTESTABT                11                               /* DTEST_COMMAND was aborted */
 156 #define BITP_SEQSTAT_SYSNMI                  10                               /* System NMI Input Active */
 157 #define BITP_SEQSTAT_PEIC                     9                               /* Parity Error on Instruction L1 Read for Core */
 158 #define BITP_SEQSTAT_PEDC                     8                               /* Parity Error on Data L1 Read for Core */
 159 #define BITP_SEQSTAT_PEIX                     7                               /* Parity Error on Instruction L1 Read for L2 Transfer */
 160 #define BITP_SEQSTAT_PEDX                     6                               /* Parity Error on Data L1 Read for L2 Transfer */
 161 #define BITP_SEQSTAT_EXCAUSE                  0                               /* Holds cause of last-executed exception */
 162 #define BITM_SEQSTAT_NSPECABT                (_ADI_MSK(0x00080000,uint32_t))  /* Nonspeculative access was aborted */
 163 #define BITM_SEQSTAT_HWERRCAUSE              (_ADI_MSK(0x0007C000,uint32_t))  /* Holds cause of last hardware error generated by the core */
 164 #define BITM_SEQSTAT_SFTRESET                (_ADI_MSK(0x00002000,uint32_t))  /* Indicates whether the last reset was a software reset */
 165 #define BITM_SEQSTAT_ITESTABT                (_ADI_MSK(0x00001000,uint32_t))  /* ITEST_COMMAND was aborted */
 166 #define BITM_SEQSTAT_DTESTABT                (_ADI_MSK(0x00000800,uint32_t))  /* DTEST_COMMAND was aborted */
 167 #define BITM_SEQSTAT_SYSNMI                  (_ADI_MSK(0x00000400,uint32_t))  /* System NMI Input Active */
 168 #define BITM_SEQSTAT_PEIC                    (_ADI_MSK(0x00000200,uint32_t))  /* Parity Error on Instruction L1 Read for Core */
 169 #define BITM_SEQSTAT_PEDC                    (_ADI_MSK(0x00000100,uint32_t))  /* Parity Error on Data L1 Read for Core */
 170 #define BITM_SEQSTAT_PEIX                    (_ADI_MSK(0x00000080,uint32_t))  /* Parity Error on Instruction L1 Read for L2 Transfer */
 171 #define BITM_SEQSTAT_PEDX                    (_ADI_MSK(0x00000040,uint32_t))  /* Parity Error on Data L1 Read for L2 Transfer */
 172
 173 #define BITM_SEQSTAT_EXCAUSE                 (_ADI_MSK(0x0000003F,uint32_t))  /* Holds cause of last-executed exception */
 174 #define ENUM_SEQSTAT_EXINST                  (_ADI_MSK(0x00000000,uint32_t))  /* EXCAUSE: EXCPT Instruction */
 175 #define ENUM_SEQSTAT_SSTEP                   (_ADI_MSK(0x00000010,uint32_t))  /* EXCAUSE: Single Step */
 176 #define ENUM_SEQSTAT_EMUTROV                 (_ADI_MSK(0x00000011,uint32_t))  /* EXCAUSE: Trace Buffer */
 177 #define ENUM_SEQSTAT_UNDEFINST               (_ADI_MSK(0x00000021,uint32_t))  /* EXCAUSE: Undefined Instruction */
 178 #define ENUM_SEQSTAT_ILLCOMB                 (_ADI_MSK(0x00000022,uint32_t))  /* EXCAUSE: Illegal Combination */
 179 #define ENUM_SEQSTAT_DAGPROTVIOL             (_ADI_MSK(0x00000023,uint32_t))  /* EXCAUSE: DAG Protection Violation */
 180 #define ENUM_SEQSTAT_DAGALGN                 (_ADI_MSK(0x00000024,uint32_t))  /* EXCAUSE: DAG Misaligned Access */
 181 #define ENUM_SEQSTAT_UNRECOVER               (_ADI_MSK(0x00000025,uint32_t))  /* EXCAUSE: Unrecoverable Event */
 182 #define ENUM_SEQSTAT_DAGCPLBMISS             (_ADI_MSK(0x00000026,uint32_t))  /* EXCAUSE: DAG CPLB Miss */
 183 #define ENUM_SEQSTAT_DAGMCPLBH               (_ADI_MSK(0x00000027,uint32_t))  /* EXCAUSE: DAG Multiple CPLB Hits */
 184 #define ENUM_SEQSTAT_EMUWPMATCH              (_ADI_MSK(0x00000028,uint32_t))  /* EXCAUSE: Watchpoint Match */
 185 #define ENUM_SEQSTAT_IFALGN                  (_ADI_MSK(0x0000002A,uint32_t))  /* EXCAUSE: I-Fetch Misaligned Access */
 186 #define ENUM_SEQSTAT_IFPROTVIOL              (_ADI_MSK(0x0000002B,uint32_t))  /* EXCAUSE: I-Fetch Protection Violation */
 187 #define ENUM_SEQSTAT_IFCPLBMISS              (_ADI_MSK(0x0000002C,uint32_t))  /* EXCAUSE: I-Fetch CPLB Miss */
 188 #define ENUM_SEQSTAT_IFMCPLBH                (_ADI_MSK(0x0000002D,uint32_t))  /* EXCAUSE: I-Fetch Multiple CPLB Hits */
 189 #define ENUM_SEQSTAT_PROTVIOL                (_ADI_MSK(0x0000002E,uint32_t))  /* EXCAUSE: Illegal use superv. res */
 190
 191 /* ------------------------------------------------------------------------------------------------------------------------
 192         SYSCFG                               Pos/Masks                        Description
 193    ------------------------------------------------------------------------------------------------------------------------ */
 194 #define BITP_SYSCFG_SNEN                      2                               /* Self-Nesting Interrupt Enable */
 195 #define BITP_SYSCFG_CCEN                      1                               /* Enable cycle counter */
 196 #define BITP_SYSCFG_SSSTEP                    0                               /* Supervisor single step */
 197 #define BITM_SYSCFG_SNEN                     (_ADI_MSK(0x00000004,uint32_t))  /* Self-Nesting Interrupt Enable */
 198 #define BITM_SYSCFG_CCEN                     (_ADI_MSK(0x00000002,uint32_t))  /* Enable cycle counter */
 199 #define BITM_SYSCFG_SSSTEP                   (_ADI_MSK(0x00000001,uint32_t))  /* Supervisor single step */
 200
 201 /* ==================================================
 202         CNT Registers
 203    ================================================== */
 204
 205 /* =========================
 206         CNT0
 207    ========================= */
 208 #define REG_CNT0_CFG                    0xFFC00400         /* CNT0 Configuration Register */
 209 #define REG_CNT0_IMSK                   0xFFC00404         /* CNT0 Interrupt Mask Register */
 210 #define REG_CNT0_STAT                   0xFFC00408         /* CNT0 Status Register */
 211 #define REG_CNT0_CMD                    0xFFC0040C         /* CNT0 Command Register */
 212 #define REG_CNT0_DEBNCE                 0xFFC00410         /* CNT0 Debounce Register */
 213 #define REG_CNT0_CNTR                   0xFFC00414         /* CNT0 Counter Register */
 214 #define REG_CNT0_MAX                    0xFFC00418         /* CNT0 Maximum Count Register */
 215 #define REG_CNT0_MIN                    0xFFC0041C         /* CNT0 Minimum Count Register */
 216
 217 /* =========================
 218         CNT
 219    ========================= */
 220 /* ------------------------------------------------------------------------------------------------------------------------
 221         CNT_CFG                              Pos/Masks                        Description
 222    ------------------------------------------------------------------------------------------------------------------------ */
 223 #define BITP_CNT_CFG_INPDIS                  15                               /* CUD and CDG Pin Input Disable */
 224 #define BITP_CNT_CFG_BNDMODE                 12                               /* Boundary Register Mode */
 225 #define BITP_CNT_CFG_ZMZC                    11                               /* CZM Zeroes Counter Enable */
 226 #define BITP_CNT_CFG_CNTMODE                  8                               /* Counter Operating Mode */
 227 #define BITP_CNT_CFG_CZMINV                   6                               /* CZM Pin Polarity Invert */
 228 #define BITP_CNT_CFG_CUDINV                   5                               /* CUD Pin Polarity Invert */
 229 #define BITP_CNT_CFG_CDGINV                   4                               /* CDG Pin Polarity Invert */
 230 #define BITP_CNT_CFG_DEBEN                    1                               /* Debounce Enable */
 231 #define BITP_CNT_CFG_EN                       0                               /* Counter Enable */
 232
 233 #define BITM_CNT_CFG_INPDIS                  (_ADI_MSK(0x00008000,uint16_t))  /* CUD and CDG Pin Input Disable */
 234 #define ENUM_CNT_CFG_NO_INPDIS               (_ADI_MSK(0x00000000,uint16_t))  /* INPDIS: Enable */
 235 #define ENUM_CNT_CFG_INPDIS                  (_ADI_MSK(0x00008000,uint16_t))  /* INPDIS: Pin Input Disable */
 236
 237 #define BITM_CNT_CFG_BNDMODE                 (_ADI_MSK(0x00003000,uint16_t))  /* Boundary Register Mode */
 238 #define ENUM_CNT_CFG_BNDMODE_BNDCOMP         (_ADI_MSK(0x00000000,uint16_t))  /* BNDMODE: BND_COMP */
 239 #define ENUM_CNT_CFG_BNDMODE_BINENC          (_ADI_MSK(0x00001000,uint16_t))  /* BNDMODE: BIN_ENC */
 240 #define ENUM_CNT_CFG_BNDMODE_BNDCAPT         (_ADI_MSK(0x00002000,uint16_t))  /* BNDMODE: BND_CAPT */
 241 #define ENUM_CNT_CFG_BNDMODE_BNDAEXT         (_ADI_MSK(0x00003000,uint16_t))  /* BNDMODE: BND_AEXT */
 242
 243 #define BITM_CNT_CFG_ZMZC                    (_ADI_MSK(0x00000800,uint16_t))  /* CZM Zeroes Counter Enable */
 244 #define ENUM_CNT_CFG_ZMZC_DIS                (_ADI_MSK(0x00000000,uint16_t))  /* ZMZC: Disable */
 245 #define ENUM_CNT_CFG_ZMZC_EN                 (_ADI_MSK(0x00000800,uint16_t))  /* ZMZC: Enable */
 246
 247 #define BITM_CNT_CFG_CNTMODE                 (_ADI_MSK(0x00000700,uint16_t))  /* Counter Operating Mode */
 248 #define ENUM_CNT_CFG_CNTMODE_QUADENC         (_ADI_MSK(0x00000000,uint16_t))  /* CNTMODE: QUAD_ENC */
 249 #define ENUM_CNT_CFG_CNTMODE_BINENC          (_ADI_MSK(0x00000100,uint16_t))  /* CNTMODE: BIN_ENC */
 250 #define ENUM_CNT_CFG_CNTMODE_UDCNT           (_ADI_MSK(0x00000200,uint16_t))  /* CNTMODE: UD_CNT */
 251 #define ENUM_CNT_CFG_CNTMODE_DIRCNT          (_ADI_MSK(0x00000400,uint16_t))  /* CNTMODE: DIR_CNT */
 252 #define ENUM_CNT_CFG_CNTMODE_DIRTMR          (_ADI_MSK(0x00000500,uint16_t))  /* CNTMODE: DIR_TMR */
 253
 254 #define BITM_CNT_CFG_CZMINV                  (_ADI_MSK(0x00000040,uint16_t))  /* CZM Pin Polarity Invert */
 255 #define ENUM_CNT_CFG_CZMINV_AHI              (_ADI_MSK(0x00000000,uint16_t))  /* CZMINV: Active High, Rising Edge */
 256 #define ENUM_CNT_CFG_CZMINV_ALO              (_ADI_MSK(0x00000040,uint16_t))  /* CZMINV: Active Low, Falling Edge */
 257
 258 #define BITM_CNT_CFG_CUDINV                  (_ADI_MSK(0x00000020,uint16_t))  /* CUD Pin Polarity Invert */
 259 #define ENUM_CNT_CFG_CUDINV_AHI              (_ADI_MSK(0x00000000,uint16_t))  /* CUDINV: Active High, Rising Edge */
 260 #define ENUM_CNT_CFG_CUDINV_ALO              (_ADI_MSK(0x00000020,uint16_t))  /* CUDINV: Active Low, Falling Edge */
 261
 262 #define BITM_CNT_CFG_CDGINV                  (_ADI_MSK(0x00000010,uint16_t))  /* CDG Pin Polarity Invert */
 263 #define ENUM_CNT_CFG_CDGINV_AHI              (_ADI_MSK(0x00000000,uint16_t))  /* CDGINV: Active High, Rising Edge */
 264 #define ENUM_CNT_CFG_CDGINV_ALO              (_ADI_MSK(0x00000010,uint16_t))  /* CDGINV: Active Low, Falling Edge */
 265
 266 #define BITM_CNT_CFG_DEBEN                   (_ADI_MSK(0x00000002,uint16_t))  /* Debounce Enable */
 267 #define ENUM_CNT_CFG_DEBDIS                  (_ADI_MSK(0x00000000,uint16_t))  /* DEBEN: Disable */
 268 #define ENUM_CNT_CFG_DEBEN                   (_ADI_MSK(0x00000002,uint16_t))  /* DEBEN: Enable */
 269
 270 #define BITM_CNT_CFG_EN                      (_ADI_MSK(0x00000001,uint16_t))  /* Counter Enable */
 271 #define ENUM_CNT_CFG_CNTDIS                  (_ADI_MSK(0x00000000,uint16_t))  /* EN: Counter Disable */
 272 #define ENUM_CNT_CFG_CNTEN                   (_ADI_MSK(0x00000001,uint16_t))  /* EN: Counter Enable */
 273
 274 /* ------------------------------------------------------------------------------------------------------------------------
 275         CNT_IMSK                             Pos/Masks                        Description
 276    ------------------------------------------------------------------------------------------------------------------------ */
 277 #define BITP_CNT_IMSK_CZMZ                   10                               /* Counter Zeroed by Zero Marker Interrupt Enable */
 278 #define BITP_CNT_IMSK_CZME                    9                               /* Zero Marker Error Interrupt Enable */
 279 #define BITP_CNT_IMSK_CZM                     8                               /* CZM Pin / Pushbutton Interrupt Enable */
 280 #define BITP_CNT_IMSK_CZERO                   7                               /* CNT_CNTR Counts To Zero Interrupt Enable */
 281 #define BITP_CNT_IMSK_COV15                   6                               /* Bit 15 Overflow Interrupt Enable */
 282 #define BITP_CNT_IMSK_COV31                   5                               /* Bit 31 Overflow Interrupt Enable */
 283 #define BITP_CNT_IMSK_MAXC                    4                               /* Max Count Interrupt Enable */
 284 #define BITP_CNT_IMSK_MINC                    3                               /* Min Count Interrupt Enable */
 285 #define BITP_CNT_IMSK_DC                      2                               /* Downcount Interrupt enable */
 286 #define BITP_CNT_IMSK_UC                      1                               /* Upcount Interrupt Enable */
 287 #define BITP_CNT_IMSK_IC                      0                               /* Illegal Gray/Binary Code Interrupt Enable */
 288
 289 #define BITM_CNT_IMSK_CZMZ                   (_ADI_MSK(0x00000400,uint16_t))  /* Counter Zeroed by Zero Marker Interrupt Enable */
 290 #define ENUM_CNT_IMSK_CZMZ_MSK               (_ADI_MSK(0x00000000,uint16_t))  /* CZMZ: Mask Interrupt */
 291 #define ENUM_CNT_IMSK_CZMZ_UMSK              (_ADI_MSK(0x00000400,uint16_t))  /* CZMZ: Unmask Interrupt */
 292
 293 #define BITM_CNT_IMSK_CZME                   (_ADI_MSK(0x00000200,uint16_t))  /* Zero Marker Error Interrupt Enable */
 294 #define ENUM_CNT_IMSK_CZME_MSK               (_ADI_MSK(0x00000000,uint16_t))  /* CZME: Mask Interrupt */
 295 #define ENUM_CNT_IMSK_CZME_UMSK              (_ADI_MSK(0x00000200,uint16_t))  /* CZME: Unmask Interrupt */
 296
 297 #define BITM_CNT_IMSK_CZM                    (_ADI_MSK(0x00000100,uint16_t))  /* CZM Pin / Pushbutton Interrupt Enable */
 298 #define ENUM_CNT_IMSK_CZM_MSK                (_ADI_MSK(0x00000000,uint16_t))  /* CZM: Mask Interrupt */
 299 #define ENUM_CNT_IMSK_CZM_UMSK               (_ADI_MSK(0x00000100,uint16_t))  /* CZM: Unmask Interrupt */
 300
 301 #define BITM_CNT_IMSK_CZERO                  (_ADI_MSK(0x00000080,uint16_t))  /* CNT_CNTR Counts To Zero Interrupt Enable */
 302 #define ENUM_CNT_IMSK_CZERO_MSK              (_ADI_MSK(0x00000000,uint16_t))  /* CZERO: Mask Interrupt */
 303 #define ENUM_CNT_IMSK_CZERO_UMSK             (_ADI_MSK(0x00000080,uint16_t))  /* CZERO: Unmask Interrupt */
 304
 305 #define BITM_CNT_IMSK_COV15                  (_ADI_MSK(0x00000040,uint16_t))  /* Bit 15 Overflow Interrupt Enable */
 306 #define ENUM_CNT_IMSK_COV15_MSK              (_ADI_MSK(0x00000000,uint16_t))  /* COV15: Mask Interrupt */
 307 #define ENUM_CNT_IMSK_COV15_UMSK             (_ADI_MSK(0x00000040,uint16_t))  /* COV15: Unmask Interrupt */
 308
 309 #define BITM_CNT_IMSK_COV31                  (_ADI_MSK(0x00000020,uint16_t))  /* Bit 31 Overflow Interrupt Enable */
 310 #define ENUM_CNT_IMSK_COV31_MSK              (_ADI_MSK(0x00000000,uint16_t))  /* COV31: Mask Interrupt */
 311 #define ENUM_CNT_IMSK_COV31_UMSK             (_ADI_MSK(0x00000020,uint16_t))  /* COV31: Unmask Interrupt */
 312
 313 #define BITM_CNT_IMSK_MAXC                   (_ADI_MSK(0x00000010,uint16_t))  /* Max Count Interrupt Enable */
 314 #define ENUM_CNT_IMSK_MAXC_MSK               (_ADI_MSK(0x00000000,uint16_t))  /* MAXC: Mask Interrupt */
 315 #define ENUM_CNT_IMSK_MAXC_UMSK              (_ADI_MSK(0x00000010,uint16_t))  /* MAXC: Unmask Interrupt */
 316
 317 #define BITM_CNT_IMSK_MINC                   (_ADI_MSK(0x00000008,uint16_t))  /* Min Count Interrupt Enable */
 318 #define ENUM_CNT_IMSK_MINC_MSK               (_ADI_MSK(0x00000000,uint16_t))  /* MINC: Mask Interrupt */
 319 #define ENUM_CNT_IMSK_MINC_UMSK              (_ADI_MSK(0x00000008,uint16_t))  /* MINC: Unmask Interrupt */
 320
 321 #define BITM_CNT_IMSK_DC                     (_ADI_MSK(0x00000004,uint16_t))  /* Downcount Interrupt enable */
 322 #define ENUM_CNT_IMSK_DC_MSK                 (_ADI_MSK(0x00000000,uint16_t))  /* DC: Mask Interrupt */
 323 #define ENUM_CNT_IMSK_DC_UMSK                (_ADI_MSK(0x00000004,uint16_t))  /* DC: Unmask Interrupt */
 324
 325 #define BITM_CNT_IMSK_UC                     (_ADI_MSK(0x00000002,uint16_t))  /* Upcount Interrupt Enable */
 326 #define ENUM_CNT_IMSK_UC_MSK                 (_ADI_MSK(0x00000000,uint16_t))  /* UC: Mask Interrupt */
 327 #define ENUM_CNT_IMSK_UC_UMSK                (_ADI_MSK(0x00000002,uint16_t))  /* UC: Unmask Interrupt */
 328
 329 #define BITM_CNT_IMSK_IC                     (_ADI_MSK(0x00000001,uint16_t))  /* Illegal Gray/Binary Code Interrupt Enable */
 330 #define ENUM_CNT_IMSK_IC_MSK                 (_ADI_MSK(0x00000000,uint16_t))  /* IC: Mask Interrupt */
 331 #define ENUM_CNT_IMSK_IC_UMSK                (_ADI_MSK(0x00000001,uint16_t))  /* IC: Unmask Interrupt */
 332
 333 /* ------------------------------------------------------------------------------------------------------------------------
 334         CNT_STAT                             Pos/Masks                        Description
 335    ------------------------------------------------------------------------------------------------------------------------ */
 336 #define BITP_CNT_STAT_CZMZ                   10                               /* Counter Zeroed By Zero Marker interrupt */
 337 #define BITP_CNT_STAT_CZME                    9                               /* Zero Marker Error interrupt */
 338 #define BITP_CNT_STAT_CZM                     8                               /* CZM Pin/Pushbutton interrupt */
 339 #define BITP_CNT_STAT_CZERO                   7                               /* CNT_CNTR Counts To Zero interrupt */
 340 #define BITP_CNT_STAT_COV15                   6                               /* Bit 15 overflow interrupt */
 341 #define BITP_CNT_STAT_COV31                   5                               /* Bit 31 overflow interrupt */
 342 #define BITP_CNT_STAT_MAXC                    4                               /* Max interrupt */
 343 #define BITP_CNT_STAT_MINC                    3                               /* Min interrupt */
 344 #define BITP_CNT_STAT_DC                      2                               /* Downcount interrupt */
 345 #define BITP_CNT_STAT_UC                      1                               /* Upcount interrupt */
 346 #define BITP_CNT_STAT_IC                      0                               /* Illegal gray/binary code interrupt */
 347 #define BITM_CNT_STAT_CZMZ                   (_ADI_MSK(0x00000400,uint16_t))  /* Counter Zeroed By Zero Marker interrupt */
 348 #define BITM_CNT_STAT_CZME                   (_ADI_MSK(0x00000200,uint16_t))  /* Zero Marker Error interrupt */
 349 #define BITM_CNT_STAT_CZM                    (_ADI_MSK(0x00000100,uint16_t))  /* CZM Pin/Pushbutton interrupt */
 350 #define BITM_CNT_STAT_CZERO                  (_ADI_MSK(0x00000080,uint16_t))  /* CNT_CNTR Counts To Zero interrupt */
 351 #define BITM_CNT_STAT_COV15                  (_ADI_MSK(0x00000040,uint16_t))  /* Bit 15 overflow interrupt */
 352 #define BITM_CNT_STAT_COV31                  (_ADI_MSK(0x00000020,uint16_t))  /* Bit 31 overflow interrupt */
 353 #define BITM_CNT_STAT_MAXC                   (_ADI_MSK(0x00000010,uint16_t))  /* Max interrupt */
 354 #define BITM_CNT_STAT_MINC                   (_ADI_MSK(0x00000008,uint16_t))  /* Min interrupt */
 355 #define BITM_CNT_STAT_DC                     (_ADI_MSK(0x00000004,uint16_t))  /* Downcount interrupt */
 356 #define BITM_CNT_STAT_UC                     (_ADI_MSK(0x00000002,uint16_t))  /* Upcount interrupt */
 357 #define BITM_CNT_STAT_IC                     (_ADI_MSK(0x00000001,uint16_t))  /* Illegal gray/binary code interrupt */
 358
 359 /* ------------------------------------------------------------------------------------------------------------------------
 360         CNT_CMD                              Pos/Masks                        Description
 361    ------------------------------------------------------------------------------------------------------------------------ */
 362 #define BITP_CNT_CMD_W1ZMONCE                12                               /* Write 1 Zero Marker Clear Once Enable */
 363 #define BITP_CNT_CMD_W1LMAXMIN               10                               /* Write 1 MAX copy from MIN */
 364 #define BITP_CNT_CMD_W1LMAXCNT                9                               /* Write 1 MAX capture from CNTR */
 365 #define BITP_CNT_CMD_W1LMAXZERO               8                               /* Write 1 MAX to zero */
 366 #define BITP_CNT_CMD_W1LMINMAX                7                               /* Write 1 MIN copy from MAX */
 367 #define BITP_CNT_CMD_W1LMINCNT                5                               /* Write 1 MIN capture from CNTR */
 368 #define BITP_CNT_CMD_W1LMINZERO               4                               /* Write 1 MIN to zero */
 369 #define BITP_CNT_CMD_W1LCNTMAX                3                               /* Write 1 CNTR load from MAX */
 370 #define BITP_CNT_CMD_W1LCNTMIN                2                               /* Write 1 CNTR load from MIN */
 371 #define BITP_CNT_CMD_W1LCNTZERO               0                               /* Write 1 CNTR to zero */
 372 #define BITM_CNT_CMD_W1ZMONCE                (_ADI_MSK(0x00001000,uint16_t))  /* Write 1 Zero Marker Clear Once Enable */
 373 #define BITM_CNT_CMD_W1LMAXMIN               (_ADI_MSK(0x00000400,uint16_t))  /* Write 1 MAX copy from MIN */
 374 #define BITM_CNT_CMD_W1LMAXCNT               (_ADI_MSK(0x00000200,uint16_t))  /* Write 1 MAX capture from CNTR */
 375 #define BITM_CNT_CMD_W1LMAXZERO              (_ADI_MSK(0x00000100,uint16_t))  /* Write 1 MAX to zero */
 376 #define BITM_CNT_CMD_W1LMINMAX               (_ADI_MSK(0x00000080,uint16_t))  /* Write 1 MIN copy from MAX */
 377 #define BITM_CNT_CMD_W1LMINCNT               (_ADI_MSK(0x00000020,uint16_t))  /* Write 1 MIN capture from CNTR */
 378 #define BITM_CNT_CMD_W1LMINZERO              (_ADI_MSK(0x00000010,uint16_t))  /* Write 1 MIN to zero */
 379 #define BITM_CNT_CMD_W1LCNTMAX               (_ADI_MSK(0x00000008,uint16_t))  /* Write 1 CNTR load from MAX */
 380 #define BITM_CNT_CMD_W1LCNTMIN               (_ADI_MSK(0x00000004,uint16_t))  /* Write 1 CNTR load from MIN */
 381 #define BITM_CNT_CMD_W1LCNTZERO              (_ADI_MSK(0x00000001,uint16_t))  /* Write 1 CNTR to zero */
 382
 383 /* ------------------------------------------------------------------------------------------------------------------------
 384         CNT_DEBNCE                           Pos/Masks                        Description
 385    ------------------------------------------------------------------------------------------------------------------------ */
 386 #define BITP_CNT_DEBNCE_DPRESCALE             0                               /* Debounce Prescale */
 387 #define BITM_CNT_DEBNCE_DPRESCALE            (_ADI_MSK(0x0000001F,uint16_t))  /* Debounce Prescale */
 388
 389 /* ==================================================
 390         RSI Registers
 391    ================================================== */
 392
 393 /* =========================
 394         RSI0
 395    ========================= */
 396 #define REG_RSI0_CTL                    0xFFC00604         /* RSI0 Control Register */
 397 #define REG_RSI0_ARG                    0xFFC00608         /* RSI0 Argument Register */
 398 #define REG_RSI0_CMD                    0xFFC0060C         /* RSI0 Command Register */
 399 #define REG_RSI0_RESP_CMD               0xFFC00610         /* RSI0 Response Command Register */
 400 #define REG_RSI0_RESP0                  0xFFC00614         /* RSI0 Response 0 Register */
 401 #define REG_RSI0_RESP1                  0xFFC00618         /* RSI0 Response 1 Register */
 402 #define REG_RSI0_RESP2                  0xFFC0061C         /* RSI0 Response 2 Register */
 403 #define REG_RSI0_RESP3                  0xFFC00620         /* RSI0 Response 3 Register */
 404 #define REG_RSI0_DATA_TMR               0xFFC00624         /* RSI0 Data Timer Register */
 405 #define REG_RSI0_DATA_LEN               0xFFC00628         /* RSI0 Data Length Register */
 406 #define REG_RSI0_DATA_CTL               0xFFC0062C         /* RSI0 Data Control Register */
 407 #define REG_RSI0_DATA_CNT               0xFFC00630         /* RSI0 Data Count Register */
 408 #define REG_RSI0_XFRSTAT                0xFFC00634         /* RSI0 Status Register */
 409 #define REG_RSI0_XFRSTAT_CLR            0xFFC00638         /* RSI0 Status Clear Register */
 410 #define REG_RSI0_XFR_IMSK0              0xFFC0063C         /* RSI0 Interrupt 0 Mask Register */
 411 #define REG_RSI0_XFR_IMSK1              0xFFC00640         /* RSI0 Interrupt 1 Mask Register */
 412 #define REG_RSI0_FIFO_CNT               0xFFC00648         /* RSI0 FIFO Counter Register */
 413 #define REG_RSI0_CEATA                  0xFFC0064C         /* RSI0 This register contains bit to dis CCS gen */
 414 #define REG_RSI0_BOOT_TCNTR             0xFFC00650         /* RSI0 Boot Timing Counter Register */
 415 #define REG_RSI0_BACK_TOUT              0xFFC00654         /* RSI0 Boot Acknowledge Timeout Register */
 416 #define REG_RSI0_SLP_WKUP_TOUT          0xFFC00658         /* RSI0 Sleep Wakeup Timeout Register */
 417 #define REG_RSI0_BLKSZ                  0xFFC0065C         /* RSI0 Block Size Register */
 418 #define REG_RSI0_FIFO                   0xFFC00680         /* RSI0 Data FIFO Register */
 419 #define REG_RSI0_STAT0                  0xFFC006C0         /* RSI0 Exception Status Register */
 420 #define REG_RSI0_IMSK0                  0xFFC006C4         /* RSI0 Exception Mask Register */
 421 #define REG_RSI0_CFG                    0xFFC006C8         /* RSI0 Configuration Register */
 422 #define REG_RSI0_RD_WAIT                0xFFC006CC         /* RSI0 Read Wait Enable Register */
 423 #define REG_RSI0_PID0                   0xFFC006D0         /* RSI0 Peripheral Identification Register */
 424 #define REG_RSI0_PID1                   0xFFC006D4         /* RSI0 Peripheral Identification Register */
 425 #define REG_RSI0_PID2                   0xFFC006D8         /* RSI0 Peripheral Identification Register */
 426 #define REG_RSI0_PID3                   0xFFC006DC         /* RSI0 Peripheral Identification Register */
 427
 428 /* =========================
 429         RSI
 430    ========================= */
 431 /* ------------------------------------------------------------------------------------------------------------------------
 432         RSI_CTL                              Pos/Masks                        Description
 433    ------------------------------------------------------------------------------------------------------------------------ */
 434 #define BITP_RSI_CTL_CARDTYPE                13                               /* Type of Card */
 435 #define BITP_RSI_CTL_BUSWID                  11                               /* Wide Bus Mode Enable */
 436 #define BITP_RSI_CTL_BYPASS                  10                               /* Bypass clock divisor */
 437 #define BITP_RSI_CTL_PWRSAVE                  9                               /* Power Save Enable */
 438 #define BITP_RSI_CTL_CLKEN                    8                               /* RSI_CLK Bus Clock Enable */
 439 #define BITP_RSI_CTL_CLKDIV                   0                               /* RSI_CLK Divisor */
 440 #define BITM_RSI_CTL_CARDTYPE                (_ADI_MSK(0x0000E000,uint16_t))  /* Type of Card */
 441 #define BITM_RSI_CTL_BUSWID                  (_ADI_MSK(0x00001800,uint16_t))  /* Wide Bus Mode Enable */
 442 #define BITM_RSI_CTL_BYPASS                  (_ADI_MSK(0x00000400,uint16_t))  /* Bypass clock divisor */
 443 #define BITM_RSI_CTL_PWRSAVE                 (_ADI_MSK(0x00000200,uint16_t))  /* Power Save Enable */
 444 #define BITM_RSI_CTL_CLKEN                   (_ADI_MSK(0x00000100,uint16_t))  /* RSI_CLK Bus Clock Enable */
 445 #define BITM_RSI_CTL_CLKDIV                  (_ADI_MSK(0x000000FF,uint16_t))  /* RSI_CLK Divisor */
 446
 447 /* ------------------------------------------------------------------------------------------------------------------------
 448         RSI_CMD                              Pos/Masks                        Description
 449    ------------------------------------------------------------------------------------------------------------------------ */
 450 #define BITP_RSI_CMD_CHKBUSY                 12                               /* Check Busy Condition */
 451 #define BITP_RSI_CMD_CRCDIS                  11                               /* Disable CRC Check */
 452 #define BITP_RSI_CMD_EN                      10                               /* Command Enable */
 453 #define BITP_RSI_CMD_PNDEN                    9                               /* Command Pending enabled */
 454 #define BITP_RSI_CMD_IEN                      8                               /* Command Interrupt Enabled */
 455 #define BITP_RSI_CMD_LRSP                     7                               /* Long Response */
 456 #define BITP_RSI_CMD_RSP                      6                               /* Response */
 457 #define BITP_RSI_CMD_IDX                      0                               /* Command Index */
 458 #define BITM_RSI_CMD_CHKBUSY                 (_ADI_MSK(0x00001000,uint16_t))  /* Check Busy Condition */
 459 #define BITM_RSI_CMD_CRCDIS                  (_ADI_MSK(0x00000800,uint16_t))  /* Disable CRC Check */
 460 #define BITM_RSI_CMD_EN                      (_ADI_MSK(0x00000400,uint16_t))  /* Command Enable */
 461 #define BITM_RSI_CMD_PNDEN                   (_ADI_MSK(0x00000200,uint16_t))  /* Command Pending enabled */
 462 #define BITM_RSI_CMD_IEN                     (_ADI_MSK(0x00000100,uint16_t))  /* Command Interrupt Enabled */
 463 #define BITM_RSI_CMD_LRSP                    (_ADI_MSK(0x00000080,uint16_t))  /* Long Response */
 464 #define BITM_RSI_CMD_RSP                     (_ADI_MSK(0x00000040,uint16_t))  /* Response */
 465 #define BITM_RSI_CMD_IDX                     (_ADI_MSK(0x0000003F,uint16_t))  /* Command Index */
 466
 467 /* ------------------------------------------------------------------------------------------------------------------------
 468         RSI_RESP_CMD                         Pos/Masks                        Description
 469    ------------------------------------------------------------------------------------------------------------------------ */
 470 #define BITP_RSI_RESP_CMD_VALUE               0                               /* Response Command */
 471 #define BITM_RSI_RESP_CMD_VALUE              (_ADI_MSK(0x0000003F,uint16_t))  /* Response Command */
 472
 473 /* ------------------------------------------------------------------------------------------------------------------------
 474         RSI_DATA_CTL                         Pos/Masks                        Description
 475    ------------------------------------------------------------------------------------------------------------------------ */
 476 #define BITP_RSI_DATA_CTL_CEATAIEN            9                               /* Ceata Command Completion Interrupt Enable */
 477 #define BITP_RSI_DATA_CTL_CEATAMODE           8                               /* Ceata Mode enable */
 478 #define BITP_RSI_DATA_CTL_DMAEN               3                               /* Data Transfer DMA Enable */
 479 #define BITP_RSI_DATA_CTL_DATMODE             2                               /* Data Transfer Mode */
 480 #define BITP_RSI_DATA_CTL_DATDIR              1                               /* Data Transfer Direction */
 481 #define BITP_RSI_DATA_CTL_DATEN               0                               /* Data Transfer Enable */
 482 #define BITM_RSI_DATA_CTL_CEATAIEN           (_ADI_MSK(0x00000200,uint16_t))  /* Ceata Command Completion Interrupt Enable */
 483 #define BITM_RSI_DATA_CTL_CEATAMODE          (_ADI_MSK(0x00000100,uint16_t))  /* Ceata Mode enable */
 484 #define BITM_RSI_DATA_CTL_DMAEN              (_ADI_MSK(0x00000008,uint16_t))  /* Data Transfer DMA Enable */
 485 #define BITM_RSI_DATA_CTL_DATMODE            (_ADI_MSK(0x00000004,uint16_t))  /* Data Transfer Mode */
 486 #define BITM_RSI_DATA_CTL_DATDIR             (_ADI_MSK(0x00000002,uint16_t))  /* Data Transfer Direction */
 487 #define BITM_RSI_DATA_CTL_DATEN              (_ADI_MSK(0x00000001,uint16_t))  /* Data Transfer Enable */
 488
 489 /* ------------------------------------------------------------------------------------------------------------------------
 490         RSI_XFRSTAT                          Pos/Masks                        Description
 491    ------------------------------------------------------------------------------------------------------------------------ */
 492 #define BITP_RSI_XFRSTAT_RXFIFORDY           21                               /* Receive FIFO Available */
 493 #define BITP_RSI_XFRSTAT_TXFIFORDY           20                               /* Transmit FIFO Available */
 494 #define BITP_RSI_XFRSTAT_RXFIFOZERO          19                               /* Receive FIFO Empty */
 495 #define BITP_RSI_XFRSTAT_TXFIFOZERO          18                               /* Transmit FIFO Empty */
 496 #define BITP_RSI_XFRSTAT_RXFIFOFULL          17                               /* Receive FIFO Full */
 497 #define BITP_RSI_XFRSTAT_TXFIFOFULL          16                               /* Transmit FIFO Full */
 498 #define BITP_RSI_XFRSTAT_RXFIFOSTAT          15                               /* Receive FIFO Status */
 499 #define BITP_RSI_XFRSTAT_TXFIFOSTAT          14                               /* Transmit FIFO Status */
 500 #define BITP_RSI_XFRSTAT_RXACT               13                               /* Receive Active */
 501 #define BITP_RSI_XFRSTAT_TXACT               12                               /* Transmit Active */
 502 #define BITP_RSI_XFRSTAT_CMDACT              11                               /* Command Active */
 503 #define BITP_RSI_XFRSTAT_DATBLKEND           10                               /* Data Block End */
 504 #define BITP_RSI_XFRSTAT_SBITERR              9                               /* Start Bit Error */
 505 #define BITP_RSI_XFRSTAT_DATEND               8                               /* Data End */
 506 #define BITP_RSI_XFRSTAT_CMDSENT              7                               /* Command Sent */
 507 #define BITP_RSI_XFRSTAT_RESPEND              6                               /* Command Response End */
 508 #define BITP_RSI_XFRSTAT_RXOVER               5                               /* Receive Over run */
 509 #define BITP_RSI_XFRSTAT_TXUNDR               4                               /* Transmit Under run */
 510 #define BITP_RSI_XFRSTAT_DATTO                3                               /* Data Timeout */
 511 #define BITP_RSI_XFRSTAT_CMDTO                2                               /* CMD Timeout */
 512 #define BITP_RSI_XFRSTAT_DATCRCFAIL           1                               /* Data CRC Fail */
 513 #define BITP_RSI_XFRSTAT_CMDCRCFAIL           0                               /* CMD CRC Fail */
 514 #define BITM_RSI_XFRSTAT_RXFIFORDY           (_ADI_MSK(0x00200000,uint32_t))  /* Receive FIFO Available */
 515 #define BITM_RSI_XFRSTAT_TXFIFORDY           (_ADI_MSK(0x00100000,uint32_t))  /* Transmit FIFO Available */
 516 #define BITM_RSI_XFRSTAT_RXFIFOZERO          (_ADI_MSK(0x00080000,uint32_t))  /* Receive FIFO Empty */
 517 #define BITM_RSI_XFRSTAT_TXFIFOZERO          (_ADI_MSK(0x00040000,uint32_t))  /* Transmit FIFO Empty */
 518 #define BITM_RSI_XFRSTAT_RXFIFOFULL          (_ADI_MSK(0x00020000,uint32_t))  /* Receive FIFO Full */
 519 #define BITM_RSI_XFRSTAT_TXFIFOFULL          (_ADI_MSK(0x00010000,uint32_t))  /* Transmit FIFO Full */
 520 #define BITM_RSI_XFRSTAT_RXFIFOSTAT          (_ADI_MSK(0x00008000,uint32_t))  /* Receive FIFO Status */
 521 #define BITM_RSI_XFRSTAT_TXFIFOSTAT          (_ADI_MSK(0x00004000,uint32_t))  /* Transmit FIFO Status */
 522 #define BITM_RSI_XFRSTAT_RXACT               (_ADI_MSK(0x00002000,uint32_t))  /* Receive Active */
 523 #define BITM_RSI_XFRSTAT_TXACT               (_ADI_MSK(0x00001000,uint32_t))  /* Transmit Active */
 524 #define BITM_RSI_XFRSTAT_CMDACT              (_ADI_MSK(0x00000800,uint32_t))  /* Command Active */
 525 #define BITM_RSI_XFRSTAT_DATBLKEND           (_ADI_MSK(0x00000400,uint32_t))  /* Data Block End */
 526 #define BITM_RSI_XFRSTAT_SBITERR             (_ADI_MSK(0x00000200,uint32_t))  /* Start Bit Error */
 527 #define BITM_RSI_XFRSTAT_DATEND              (_ADI_MSK(0x00000100,uint32_t))  /* Data End */
 528 #define BITM_RSI_XFRSTAT_CMDSENT             (_ADI_MSK(0x00000080,uint32_t))  /* Command Sent */
 529 #define BITM_RSI_XFRSTAT_RESPEND             (_ADI_MSK(0x00000040,uint32_t))  /* Command Response End */
 530 #define BITM_RSI_XFRSTAT_RXOVER              (_ADI_MSK(0x00000020,uint32_t))  /* Receive Over run */
 531 #define BITM_RSI_XFRSTAT_TXUNDR              (_ADI_MSK(0x00000010,uint32_t))  /* Transmit Under run */
 532 #define BITM_RSI_XFRSTAT_DATTO               (_ADI_MSK(0x00000008,uint32_t))  /* Data Timeout */
 533 #define BITM_RSI_XFRSTAT_CMDTO               (_ADI_MSK(0x00000004,uint32_t))  /* CMD Timeout */
 534 #define BITM_RSI_XFRSTAT_DATCRCFAIL          (_ADI_MSK(0x00000002,uint32_t))  /* Data CRC Fail */
 535 #define BITM_RSI_XFRSTAT_CMDCRCFAIL          (_ADI_MSK(0x00000001,uint32_t))  /* CMD CRC Fail */
 536
 537 /* ------------------------------------------------------------------------------------------------------------------------
 538         RSI_XFRSTAT_CLR                      Pos/Masks                        Description
 539    ------------------------------------------------------------------------------------------------------------------------ */
 540 #define BITP_RSI_XFRSTAT_CLR_DATBLKEND       10                               /* Data Block End Status */
 541 #define BITP_RSI_XFRSTAT_CLR_STRTBITERR       9                               /* Start Bit Error Status */
 542 #define BITP_RSI_XFRSTAT_CLR_DATEND           8                               /* Data End Status */
 543 #define BITP_RSI_XFRSTAT_CLR_CMDSENT          7                               /* Command Sent Status */
 544 #define BITP_RSI_XFRSTAT_CLR_RESPEND          6                               /* Command Response End Status */
 545 #define BITP_RSI_XFRSTAT_CLR_RXOVER           5                               /* Receive Over run Status */
 546 #define BITP_RSI_XFRSTAT_CLR_TXUNDR           4                               /* Transmit Under run Status */
 547 #define BITP_RSI_XFRSTAT_CLR_DATTO            3                               /* Data Timeout Status */
 548 #define BITP_RSI_XFRSTAT_CLR_CMDTO            2                               /* CMD Timeout Status */
 549 #define BITP_RSI_XFRSTAT_CLR_DATCRCFAIL       1                               /* Data CRC Fail Status */
 550 #define BITP_RSI_XFRSTAT_CLR_CMDCRCFAIL       0                               /* CMD CRC Fail Status */
 551 #define BITM_RSI_XFRSTAT_CLR_DATBLKEND       (_ADI_MSK(0x00000400,uint16_t))  /* Data Block End Status */
 552 #define BITM_RSI_XFRSTAT_CLR_STRTBITERR      (_ADI_MSK(0x00000200,uint16_t))  /* Start Bit Error Status */
 553 #define BITM_RSI_XFRSTAT_CLR_DATEND          (_ADI_MSK(0x00000100,uint16_t))  /* Data End Status */
 554 #define BITM_RSI_XFRSTAT_CLR_CMDSENT         (_ADI_MSK(0x00000080,uint16_t))  /* Command Sent Status */
 555 #define BITM_RSI_XFRSTAT_CLR_RESPEND         (_ADI_MSK(0x00000040,uint16_t))  /* Command Response End Status */
 556 #define BITM_RSI_XFRSTAT_CLR_RXOVER          (_ADI_MSK(0x00000020,uint16_t))  /* Receive Over run Status */
 557 #define BITM_RSI_XFRSTAT_CLR_TXUNDR          (_ADI_MSK(0x00000010,uint16_t))  /* Transmit Under run Status */
 558 #define BITM_RSI_XFRSTAT_CLR_DATTO           (_ADI_MSK(0x00000008,uint16_t))  /* Data Timeout Status */
 559 #define BITM_RSI_XFRSTAT_CLR_CMDTO           (_ADI_MSK(0x00000004,uint16_t))  /* CMD Timeout Status */
 560 #define BITM_RSI_XFRSTAT_CLR_DATCRCFAIL      (_ADI_MSK(0x00000002,uint16_t))  /* Data CRC Fail Status */
 561 #define BITM_RSI_XFRSTAT_CLR_CMDCRCFAIL      (_ADI_MSK(0x00000001,uint16_t))  /* CMD CRC Fail Status */
 562
 563 /* ------------------------------------------------------------------------------------------------------------------------
 564         RSI_XFR_IMSK0                        Pos/Masks                        Description
 565    ------------------------------------------------------------------------------------------------------------------------ */
 566 #define BITP_RSI_XFR_IMSK0_RXFIFORDY         21                               /* Enable Interrupt for Receive FIFO Available */
 567 #define BITP_RSI_XFR_IMSK0_TXFIFORDY         20                               /* Enable Interrupt for Transmit FIFO Available */
 568 #define BITP_RSI_XFR_IMSK0_RXFIFOZERO        19                               /* Enable Interrupt for Receive FIFO Empty */
 569 #define BITP_RSI_XFR_IMSK0_TXFIFOZERO        18                               /* Enable Interrupt for Transmit FIFO Empty */
 570 #define BITP_RSI_XFR_IMSK0_RXFIFOFULL        17                               /* Enable Interrupt for Receive FIFO Full */
 571 #define BITP_RSI_XFR_IMSK0_TXFIFOFULL        16                               /* Enable Interrupt for Transmit FIFO Full */
 572 #define BITP_RSI_XFR_IMSK0_RXFIFOSTAT        15                               /* Enable Interrupt for Receive FIFO Status */
 573 #define BITP_RSI_XFR_IMSK0_TXFIFOSTAT        14                               /* Enable Interrupt for Transmit FIFO Status */
 574 #define BITP_RSI_XFR_IMSK0_RXACT             13                               /* Enable Interrupt for Receive Active */
 575 #define BITP_RSI_XFR_IMSK0_TXACT             12                               /* Enable Interrupt for Transmit Active */
 576 #define BITP_RSI_XFR_IMSK0_CMDACT            11                               /* Enable Interrupt for Command Active */
 577 #define BITP_RSI_XFR_IMSK0_DATBLKEND         10                               /* Enable Interrupt for Data Block End */
 578 #define BITP_RSI_XFR_IMSK0_STRTBITERR         9                               /* Enable Interrupt for Start Bit Error */
 579 #define BITP_RSI_XFR_IMSK0_DATEND             8                               /* Enable Interrupt for Data End */
 580 #define BITP_RSI_XFR_IMSK0_CMDSENT            7                               /* Enable Interrupt for Command Sent */
 581 #define BITP_RSI_XFR_IMSK0_RESPEND            6                               /* Enable Interrupt for Command Response End */
 582 #define BITP_RSI_XFR_IMSK0_RXOVER             5                               /* Enable Interrupt for Receive Over run */
 583 #define BITP_RSI_XFR_IMSK0_TXUNDR             4                               /* Enable Interrupt for Transmit Under run */
 584 #define BITP_RSI_XFR_IMSK0_DATTO              3                               /* Enable Interrupt for Data Timeout */
 585 #define BITP_RSI_XFR_IMSK0_CMDTO              2                               /* Enable Interrupt for CMD Timeout */
 586 #define BITP_RSI_XFR_IMSK0_DATCRCFAIL         1                               /* Enable Interrupt for Data CRC Fail */
 587 #define BITP_RSI_XFR_IMSK0_CMDCRCFAIL         0                               /* Enable Interrupt for CMD CRC Fail */
 588 #define BITM_RSI_XFR_IMSK0_RXFIFORDY         (_ADI_MSK(0x00200000,uint32_t))  /* Enable Interrupt for Receive FIFO Available */
 589 #define BITM_RSI_XFR_IMSK0_TXFIFORDY         (_ADI_MSK(0x00100000,uint32_t))  /* Enable Interrupt for Transmit FIFO Available */
 590 #define BITM_RSI_XFR_IMSK0_RXFIFOZERO        (_ADI_MSK(0x00080000,uint32_t))  /* Enable Interrupt for Receive FIFO Empty */
 591 #define BITM_RSI_XFR_IMSK0_TXFIFOZERO        (_ADI_MSK(0x00040000,uint32_t))  /* Enable Interrupt for Transmit FIFO Empty */
 592 #define BITM_RSI_XFR_IMSK0_RXFIFOFULL        (_ADI_MSK(0x00020000,uint32_t))  /* Enable Interrupt for Receive FIFO Full */
 593 #define BITM_RSI_XFR_IMSK0_TXFIFOFULL        (_ADI_MSK(0x00010000,uint32_t))  /* Enable Interrupt for Transmit FIFO Full */
 594 #define BITM_RSI_XFR_IMSK0_RXFIFOSTAT        (_ADI_MSK(0x00008000,uint32_t))  /* Enable Interrupt for Receive FIFO Status */
 595 #define BITM_RSI_XFR_IMSK0_TXFIFOSTAT        (_ADI_MSK(0x00004000,uint32_t))  /* Enable Interrupt for Transmit FIFO Status */
 596 #define BITM_RSI_XFR_IMSK0_RXACT             (_ADI_MSK(0x00002000,uint32_t))  /* Enable Interrupt for Receive Active */
 597 #define BITM_RSI_XFR_IMSK0_TXACT             (_ADI_MSK(0x00001000,uint32_t))  /* Enable Interrupt for Transmit Active */
 598 #define BITM_RSI_XFR_IMSK0_CMDACT            (_ADI_MSK(0x00000800,uint32_t))  /* Enable Interrupt for Command Active */
 599 #define BITM_RSI_XFR_IMSK0_DATBLKEND         (_ADI_MSK(0x00000400,uint32_t))  /* Enable Interrupt for Data Block End */
 600 #define BITM_RSI_XFR_IMSK0_STRTBITERR        (_ADI_MSK(0x00000200,uint32_t))  /* Enable Interrupt for Start Bit Error */
 601 #define BITM_RSI_XFR_IMSK0_DATEND            (_ADI_MSK(0x00000100,uint32_t))  /* Enable Interrupt for Data End */
 602 #define BITM_RSI_XFR_IMSK0_CMDSENT           (_ADI_MSK(0x00000080,uint32_t))  /* Enable Interrupt for Command Sent */
 603 #define BITM_RSI_XFR_IMSK0_RESPEND           (_ADI_MSK(0x00000040,uint32_t))  /* Enable Interrupt for Command Response End */
 604 #define BITM_RSI_XFR_IMSK0_RXOVER            (_ADI_MSK(0x00000020,uint32_t))  /* Enable Interrupt for Receive Over run */
 605 #define BITM_RSI_XFR_IMSK0_TXUNDR            (_ADI_MSK(0x00000010,uint32_t))  /* Enable Interrupt for Transmit Under run */
 606 #define BITM_RSI_XFR_IMSK0_DATTO             (_ADI_MSK(0x00000008,uint32_t))  /* Enable Interrupt for Data Timeout */
 607 #define BITM_RSI_XFR_IMSK0_CMDTO             (_ADI_MSK(0x00000004,uint32_t))  /* Enable Interrupt for CMD Timeout */
 608 #define BITM_RSI_XFR_IMSK0_DATCRCFAIL        (_ADI_MSK(0x00000002,uint32_t))  /* Enable Interrupt for Data CRC Fail */
 609 #define BITM_RSI_XFR_IMSK0_CMDCRCFAIL        (_ADI_MSK(0x00000001,uint32_t))  /* Enable Interrupt for CMD CRC Fail */
 610
 611 /* ------------------------------------------------------------------------------------------------------------------------
 612         RSI_XFR_IMSK1                        Pos/Masks                        Description
 613    ------------------------------------------------------------------------------------------------------------------------ */
 614 #define BITP_RSI_XFR_IMSK1_RXFIFORDY         21                               /* Enable Interrupt for Receive FIFO Available */
 615 #define BITP_RSI_XFR_IMSK1_TXFIFORDY         20                               /* Enable Interrupt for Transmit FIFO Available */
 616 #define BITP_RSI_XFR_IMSK1_RXFIFOZERO        19                               /* Enable Interrupt for Receive FIFO Empty */
 617 #define BITP_RSI_XFR_IMSK1_TXFIFOZERO        18                               /* Enable Interrupt for Transmit FIFO Empty */
 618 #define BITP_RSI_XFR_IMSK1_RXFIFOFULL        17                               /* Enable Interrupt for Receive FIFO Full */
 619 #define BITP_RSI_XFR_IMSK1_TXFIFOFULL        16                               /* Enable Interrupt for Transmit FIFO Full */
 620 #define BITP_RSI_XFR_IMSK1_RXFIFOSTAT        15                               /* Enable Interrupt for Receive FIFO Status */
 621 #define BITP_RSI_XFR_IMSK1_TXFIFOSTAT        14                               /* Enable Interrupt for Transmit FIFO Status */
 622 #define BITP_RSI_XFR_IMSK1_RXACT             13                               /* Enable Interrupt for Receive Active */
 623 #define BITP_RSI_XFR_IMSK1_TXACT             12                               /* Enable Interrupt for Transmit Active */
 624 #define BITP_RSI_XFR_IMSK1_CMDACT            11                               /* Enable Interrupt for Command Active */
 625 #define BITP_RSI_XFR_IMSK1_DATBLKEND         10                               /* Enable Interrupt for Data Block End */
 626 #define BITP_RSI_XFR_IMSK1_STRTBITERR         9                               /* Enable Interrupt for Start Bit Error */
 627 #define BITP_RSI_XFR_IMSK1_DATEND             8                               /* Enable Interrupt for Data End */
 628 #define BITP_RSI_XFR_IMSK1_CMDSENT            7                               /* Enable Interrupt for Command Sent */
 629 #define BITP_RSI_XFR_IMSK1_RESPEND            6                               /* Enable Interrupt for Command Response End */
 630 #define BITP_RSI_XFR_IMSK1_RXOVER             5                               /* Enable Interrupt for Receive Over run */
 631 #define BITP_RSI_XFR_IMSK1_TXUNDR             4                               /* Enable Interrupt for Transmit Under run */
 632 #define BITP_RSI_XFR_IMSK1_DATTO              3                               /* Enable Interrupt for Data Timeout */
 633 #define BITP_RSI_XFR_IMSK1_CMDTO              2                               /* Enable Interrupt for CMD Timeout */
 634 #define BITP_RSI_XFR_IMSK1_DATCRCFAIL         1                               /* Enable Interrupt for Data CRC Fail */
 635 #define BITP_RSI_XFR_IMSK1_CMDCRCFAIL         0                               /* Enable Interrupt for CMD CRC Fail */
 636 #define BITM_RSI_XFR_IMSK1_RXFIFORDY         (_ADI_MSK(0x00200000,uint32_t))  /* Enable Interrupt for Receive FIFO Available */
 637 #define BITM_RSI_XFR_IMSK1_TXFIFORDY         (_ADI_MSK(0x00100000,uint32_t))  /* Enable Interrupt for Transmit FIFO Available */
 638 #define BITM_RSI_XFR_IMSK1_RXFIFOZERO        (_ADI_MSK(0x00080000,uint32_t))  /* Enable Interrupt for Receive FIFO Empty */
 639 #define BITM_RSI_XFR_IMSK1_TXFIFOZERO        (_ADI_MSK(0x00040000,uint32_t))  /* Enable Interrupt for Transmit FIFO Empty */
 640 #define BITM_RSI_XFR_IMSK1_RXFIFOFULL        (_ADI_MSK(0x00020000,uint32_t))  /* Enable Interrupt for Receive FIFO Full */
 641 #define BITM_RSI_XFR_IMSK1_TXFIFOFULL        (_ADI_MSK(0x00010000,uint32_t))  /* Enable Interrupt for Transmit FIFO Full */
 642 #define BITM_RSI_XFR_IMSK1_RXFIFOSTAT        (_ADI_MSK(0x00008000,uint32_t))  /* Enable Interrupt for Receive FIFO Status */
 643 #define BITM_RSI_XFR_IMSK1_TXFIFOSTAT        (_ADI_MSK(0x00004000,uint32_t))  /* Enable Interrupt for Transmit FIFO Status */
 644 #define BITM_RSI_XFR_IMSK1_RXACT             (_ADI_MSK(0x00002000,uint32_t))  /* Enable Interrupt for Receive Active */
 645 #define BITM_RSI_XFR_IMSK1_TXACT             (_ADI_MSK(0x00001000,uint32_t))  /* Enable Interrupt for Transmit Active */
 646 #define BITM_RSI_XFR_IMSK1_CMDACT            (_ADI_MSK(0x00000800,uint32_t))  /* Enable Interrupt for Command Active */
 647 #define BITM_RSI_XFR_IMSK1_DATBLKEND         (_ADI_MSK(0x00000400,uint32_t))  /* Enable Interrupt for Data Block End */
 648 #define BITM_RSI_XFR_IMSK1_STRTBITERR        (_ADI_MSK(0x00000200,uint32_t))  /* Enable Interrupt for Start Bit Error */
 649 #define BITM_RSI_XFR_IMSK1_DATEND            (_ADI_MSK(0x00000100,uint32_t))  /* Enable Interrupt for Data End */
 650 #define BITM_RSI_XFR_IMSK1_CMDSENT           (_ADI_MSK(0x00000080,uint32_t))  /* Enable Interrupt for Command Sent */
 651 #define BITM_RSI_XFR_IMSK1_RESPEND           (_ADI_MSK(0x00000040,uint32_t))  /* Enable Interrupt for Command Response End */
 652 #define BITM_RSI_XFR_IMSK1_RXOVER            (_ADI_MSK(0x00000020,uint32_t))  /* Enable Interrupt for Receive Over run */
 653 #define BITM_RSI_XFR_IMSK1_TXUNDR            (_ADI_MSK(0x00000010,uint32_t))  /* Enable Interrupt for Transmit Under run */
 654 #define BITM_RSI_XFR_IMSK1_DATTO             (_ADI_MSK(0x00000008,uint32_t))  /* Enable Interrupt for Data Timeout */
 655 #define BITM_RSI_XFR_IMSK1_CMDTO             (_ADI_MSK(0x00000004,uint32_t))  /* Enable Interrupt for CMD Timeout */
 656 #define BITM_RSI_XFR_IMSK1_DATCRCFAIL        (_ADI_MSK(0x00000002,uint32_t))  /* Enable Interrupt for Data CRC Fail */
 657 #define BITM_RSI_XFR_IMSK1_CMDCRCFAIL        (_ADI_MSK(0x00000001,uint32_t))  /* Enable Interrupt for CMD CRC Fail */
 658
 659 /* ------------------------------------------------------------------------------------------------------------------------
 660         RSI_FIFO_CNT                         Pos/Masks                        Description
 661    ------------------------------------------------------------------------------------------------------------------------ */
 662 #define BITP_RSI_FIFO_CNT_VALUE               0                               /* FIFO Count */
 663 #define BITM_RSI_FIFO_CNT_VALUE              (_ADI_MSK(0x00007FFF,uint16_t))  /* FIFO Count */
 664
 665 /* ------------------------------------------------------------------------------------------------------------------------
 666         RSI_CEATA                            Pos/Masks                        Description
 667    ------------------------------------------------------------------------------------------------------------------------ */
 668 #define BITP_RSI_CEATA_INT_DIS                0                               /* CEATA Disable Interrupt */
 669 #define BITM_RSI_CEATA_INT_DIS               (_ADI_MSK(0x00000001,uint32_t))  /* CEATA Disable Interrupt */
 670
 671 /* ------------------------------------------------------------------------------------------------------------------------
 672         RSI_BOOT_TCNTR                       Pos/Masks                        Description
 673    ------------------------------------------------------------------------------------------------------------------------ */
 674 #define BITP_RSI_BOOT_TCNTR_HOLD              8                               /* Boot Hold Time */
 675 #define BITP_RSI_BOOT_TCNTR_SETUP             0                               /* Boot Setup Time */
 676 #define BITM_RSI_BOOT_TCNTR_HOLD             (_ADI_MSK(0x0000FF00,uint16_t))  /* Boot Hold Time */
 677 #define BITM_RSI_BOOT_TCNTR_SETUP            (_ADI_MSK(0x000000FF,uint16_t))  /* Boot Setup Time */
 678
 679 /* ------------------------------------------------------------------------------------------------------------------------
 680         RSI_BLKSZ                            Pos/Masks                        Description
 681    ------------------------------------------------------------------------------------------------------------------------ */
 682 #define BITP_RSI_BLKSZ_VALUE                  0                               /* Size of Each Block of Data */
 683 #define BITM_RSI_BLKSZ_VALUE                 (_ADI_MSK(0x00001FFF,uint16_t))  /* Size of Each Block of Data */
 684
 685 /* ------------------------------------------------------------------------------------------------------------------------
 686         RSI_STAT0                            Pos/Masks                        Description
 687    ------------------------------------------------------------------------------------------------------------------------ */
 688 #define BITP_RSI_STAT0_BUSYMODE              31                               /* Card is in Busy mode */
 689 #define BITP_RSI_STAT0_SLPMODE               30                               /* Card in Sleep Mode */
 690 #define BITP_RSI_STAT0_CARDRDY               17                               /* Card Ready */
 691 #define BITP_RSI_STAT0_SLPWKPTOUT            16                               /* Sleep Wakeup Timer Expired */
 692 #define BITP_RSI_STAT0_WKPDONE               15                               /* Card Entered Standby state */
 693 #define BITP_RSI_STAT0_SLPDONE               14                               /* Card Entered Sleep State */
 694 #define BITP_RSI_STAT0_BACKDONE              13                               /* Correct Boot Ack is received */
 695 #define BITP_RSI_STAT0_BACKBAD               12                               /* Boot Ack received is corrupted */
 696 #define BITP_RSI_STAT0_BACKTO                11                               /* Boot Acknowledge Timeout */
 697 #define BITP_RSI_STAT0_BDATTO                10                               /* Boot Data Timeout */
 698 #define BITP_RSI_STAT0_BHOLDEXP               9                               /* Boot Hold Time Expiry */
 699 #define BITP_RSI_STAT0_BSETUPEXP              8                               /* Boot Setup Time Expiry */
 700 #define BITP_RSI_STAT0_CEATAINT               5                               /* CEATA Interrupt */
 701 #define BITP_RSI_STAT0_SDCARD                 4                               /* SD Card Detected */
 702 #define BITP_RSI_STAT0_SDIOINT                1                               /* SDIO Interrupt */
 703 #define BITM_RSI_STAT0_BUSYMODE              (_ADI_MSK(0x80000000,uint32_t))  /* Card is in Busy mode */
 704 #define BITM_RSI_STAT0_SLPMODE               (_ADI_MSK(0x40000000,uint32_t))  /* Card in Sleep Mode */
 705 #define BITM_RSI_STAT0_CARDRDY               (_ADI_MSK(0x00020000,uint32_t))  /* Card Ready */
 706 #define BITM_RSI_STAT0_SLPWKPTOUT            (_ADI_MSK(0x00010000,uint32_t))  /* Sleep Wakeup Timer Expired */
 707 #define BITM_RSI_STAT0_WKPDONE               (_ADI_MSK(0x00008000,uint32_t))  /* Card Entered Standby state */
 708 #define BITM_RSI_STAT0_SLPDONE               (_ADI_MSK(0x00004000,uint32_t))  /* Card Entered Sleep State */
 709 #define BITM_RSI_STAT0_BACKDONE              (_ADI_MSK(0x00002000,uint32_t))  /* Correct Boot Ack is received */
 710 #define BITM_RSI_STAT0_BACKBAD               (_ADI_MSK(0x00001000,uint32_t))  /* Boot Ack received is corrupted */
 711 #define BITM_RSI_STAT0_BACKTO                (_ADI_MSK(0x00000800,uint32_t))  /* Boot Acknowledge Timeout */
 712 #define BITM_RSI_STAT0_BDATTO                (_ADI_MSK(0x00000400,uint32_t))  /* Boot Data Timeout */
 713 #define BITM_RSI_STAT0_BHOLDEXP              (_ADI_MSK(0x00000200,uint32_t))  /* Boot Hold Time Expiry */
 714 #define BITM_RSI_STAT0_BSETUPEXP             (_ADI_MSK(0x00000100,uint32_t))  /* Boot Setup Time Expiry */
 715 #define BITM_RSI_STAT0_CEATAINT              (_ADI_MSK(0x00000020,uint32_t))  /* CEATA Interrupt */
 716 #define BITM_RSI_STAT0_SDCARD                (_ADI_MSK(0x00000010,uint32_t))  /* SD Card Detected */
 717 #define BITM_RSI_STAT0_SDIOINT               (_ADI_MSK(0x00000002,uint32_t))  /* SDIO Interrupt */
 718
 719 /* ------------------------------------------------------------------------------------------------------------------------
 720         RSI_IMSK0                            Pos/Masks                        Description
 721    ------------------------------------------------------------------------------------------------------------------------ */
 722 #define BITP_RSI_IMSK0_CARDRDY               17                               /* Mask Interrupt for Card Ready */
 723 #define BITP_RSI_IMSK0_SLPWKPTOUT            16                               /* Mask Interrupt for Sleep Wakeup Timer Expired */
 724 #define BITP_RSI_IMSK0_WKPDONE               15                               /* Mask Interrupt for Card Entered Standby state */
 725 #define BITP_RSI_IMSK0_SLPDONE               14                               /* Mask Interrupt for Card Entered Sleep State */
 726 #define BITP_RSI_IMSK0_BACKDONE              13                               /* Mask Interrupt for Correct Boot Ack is received */
 727 #define BITP_RSI_IMSK0_BACKBAD               12                               /* Mask Interrupt for Boot Ack received is corrupted */
 728 #define BITP_RSI_IMSK0_BACKTO                11                               /* Mask Interrupt for Boot Acknowledge Timeout */
 729 #define BITP_RSI_IMSK0_BDATTO                10                               /* Mask Interrupt for Boot Data Timeout */
 730 #define BITP_RSI_IMSK0_BHOLDEXP               9                               /* Mask Interrupt for Boot Hold Time Expiry */
 731 #define BITP_RSI_IMSK0_BSETUPEXP              8                               /* Mask Interrupt for Boot Setup Time Expiry */
 732 #define BITP_RSI_IMSK0_CEATAINT               5                               /* Mask CEATA Interrupt */
 733 #define BITP_RSI_IMSK0_SDCARD                 4                               /* Mask Interrupt for SD Card Detected */
 734 #define BITP_RSI_IMSK0_SDIOINT                1                               /* Mask SDIO Interrupt */
 735 #define BITM_RSI_IMSK0_CARDRDY               (_ADI_MSK(0x00020000,uint32_t))  /* Mask Interrupt for Card Ready */
 736 #define BITM_RSI_IMSK0_SLPWKPTOUT            (_ADI_MSK(0x00010000,uint32_t))  /* Mask Interrupt for Sleep Wakeup Timer Expired */
 737 #define BITM_RSI_IMSK0_WKPDONE               (_ADI_MSK(0x00008000,uint32_t))  /* Mask Interrupt for Card Entered Standby state */
 738 #define BITM_RSI_IMSK0_SLPDONE               (_ADI_MSK(0x00004000,uint32_t))  /* Mask Interrupt for Card Entered Sleep State */
 739 #define BITM_RSI_IMSK0_BACKDONE              (_ADI_MSK(0x00002000,uint32_t))  /* Mask Interrupt for Correct Boot Ack is received */
 740 #define BITM_RSI_IMSK0_BACKBAD               (_ADI_MSK(0x00001000,uint32_t))  /* Mask Interrupt for Boot Ack received is corrupted */
 741 #define BITM_RSI_IMSK0_BACKTO                (_ADI_MSK(0x00000800,uint32_t))  /* Mask Interrupt for Boot Acknowledge Timeout */
 742 #define BITM_RSI_IMSK0_BDATTO                (_ADI_MSK(0x00000400,uint32_t))  /* Mask Interrupt for Boot Data Timeout */
 743 #define BITM_RSI_IMSK0_BHOLDEXP              (_ADI_MSK(0x00000200,uint32_t))  /* Mask Interrupt for Boot Hold Time Expiry */
 744 #define BITM_RSI_IMSK0_BSETUPEXP             (_ADI_MSK(0x00000100,uint32_t))  /* Mask Interrupt for Boot Setup Time Expiry */
 745 #define BITM_RSI_IMSK0_CEATAINT              (_ADI_MSK(0x00000020,uint32_t))  /* Mask CEATA Interrupt */
 746 #define BITM_RSI_IMSK0_SDCARD                (_ADI_MSK(0x00000010,uint32_t))  /* Mask Interrupt for SD Card Detected */
 747 #define BITM_RSI_IMSK0_SDIOINT               (_ADI_MSK(0x00000002,uint32_t))  /* Mask SDIO Interrupt */
 748
 749 /* ------------------------------------------------------------------------------------------------------------------------
 750         RSI_CFG                              Pos/Masks                        Description
 751    ------------------------------------------------------------------------------------------------------------------------ */
 752 #define BITP_RSI_CFG_BACKEN                  14                               /* Boot Acknowledge enabled */
 753 #define BITP_RSI_CFG_MMCBMODE                13                               /* MMC Boot Mode select */
 754 #define BITP_RSI_CFG_MMCBEN                  12                               /* MMC Boot Enabled */
 755 #define BITP_RSI_CFG_OPENDRAIN               11                               /* MC_CMD Output Control */
 756 #define BITP_RSI_CFG_PWRON                    9                               /* 11 - RSI Enabled */
 757 #define BITP_RSI_CFG_IEBYPDIS                 8                               /* Disabled IE Bypass */
 758 #define BITP_RSI_CFG_DAT3PUP                  6                               /* Pull-Up SD_DAT3 */
 759 #define BITP_RSI_CFG_DATPUP                   5                               /* Pull-Up SD_DAT */
 760 #define BITP_RSI_CFG_RST                      4                               /* SDMMC Reset */
 761 #define BITP_RSI_CFG_MWINEN                   3                               /* Moving Window Enable */
 762 #define BITP_RSI_CFG_SD4EN                    2                               /* SDIO 4-Bit Enable */
 763 #define BITP_RSI_CFG_CLKSEN                   0                               /* Clocks Enable */
 764 #define BITM_RSI_CFG_BACKEN                  (_ADI_MSK(0x00004000,uint16_t))  /* Boot Acknowledge enabled */
 765 #define BITM_RSI_CFG_MMCBMODE                (_ADI_MSK(0x00002000,uint16_t))  /* MMC Boot Mode select */
 766 #define BITM_RSI_CFG_MMCBEN                  (_ADI_MSK(0x00001000,uint16_t))  /* MMC Boot Enabled */
 767 #define BITM_RSI_CFG_OPENDRAIN               (_ADI_MSK(0x00000800,uint16_t))  /* MC_CMD Output Control */
 768 #define BITM_RSI_CFG_PWRON                   (_ADI_MSK(0x00000600,uint16_t))  /* 11 - RSI Enabled */
 769 #define BITM_RSI_CFG_IEBYPDIS                (_ADI_MSK(0x00000100,uint16_t))  /* Disabled IE Bypass */
 770 #define BITM_RSI_CFG_DAT3PUP                 (_ADI_MSK(0x00000040,uint16_t))  /* Pull-Up SD_DAT3 */
 771 #define BITM_RSI_CFG_DATPUP                  (_ADI_MSK(0x00000020,uint16_t))  /* Pull-Up SD_DAT */
 772 #define BITM_RSI_CFG_RST                     (_ADI_MSK(0x00000010,uint16_t))  /* SDMMC Reset */
 773 #define BITM_RSI_CFG_MWINEN                  (_ADI_MSK(0x00000008,uint16_t))  /* Moving Window Enable */
 774 #define BITM_RSI_CFG_SD4EN                   (_ADI_MSK(0x00000004,uint16_t))  /* SDIO 4-Bit Enable */
 775 #define BITM_RSI_CFG_CLKSEN                  (_ADI_MSK(0x00000001,uint16_t))  /* Clocks Enable */
 776
 777 /* ------------------------------------------------------------------------------------------------------------------------
 778         RSI_RD_WAIT                          Pos/Masks                        Description
 779    ------------------------------------------------------------------------------------------------------------------------ */
 780 #define BITP_RSI_RD_WAIT_REQUEST              0                               /* Read Wait Request */
 781 #define BITM_RSI_RD_WAIT_REQUEST             (_ADI_MSK(0x00000001,uint16_t))  /* Read Wait Request */
 782
 783 /* ------------------------------------------------------------------------------------------------------------------------
 784         RSI_PID0                             Pos/Masks                        Description
 785    ------------------------------------------------------------------------------------------------------------------------ */
 786 #define BITP_RSI_PID0_VALUE                   0                               /* Peripheral Identification */
 787 #define BITM_RSI_PID0_VALUE                  (_ADI_MSK(0x000000FF,uint32_t))  /* Peripheral Identification */
 788
 789 /* ------------------------------------------------------------------------------------------------------------------------
 790         RSI_PID1                             Pos/Masks                        Description
 791    ------------------------------------------------------------------------------------------------------------------------ */
 792 #define BITP_RSI_PID1_VALUE                   0                               /* Peripheral Identification */
 793 #define BITM_RSI_PID1_VALUE                  (_ADI_MSK(0x000000FF,uint32_t))  /* Peripheral Identification */
 794
 795 /* ------------------------------------------------------------------------------------------------------------------------
 796         RSI_PID2                             Pos/Masks                        Description
 797    ------------------------------------------------------------------------------------------------------------------------ */
 798 #define BITP_RSI_PID2_VALUE                   0                               /* Peripheral Identification */
 799 #define BITM_RSI_PID2_VALUE                  (_ADI_MSK(0x000000FF,uint32_t))  /* Peripheral Identification */
 800
 801 /* ------------------------------------------------------------------------------------------------------------------------
 802         RSI_PID3                             Pos/Masks                        Description
 803    ------------------------------------------------------------------------------------------------------------------------ */
 804 #define BITP_RSI_PID3_VALUE                   0                               /* Peripheral Identification */
 805 #define BITM_RSI_PID3_VALUE                  (_ADI_MSK(0x000000FF,uint32_t))  /* Peripheral Identification */
 806
 807 /* ==================================================
 808         Controller Area Network Registers
 809    ================================================== */
 810
 811 /* =========================
 812         CAN0
 813    ========================= */
 814 #define REG_CAN0_MC1                    0xFFC00A00         /* CAN0 Mailbox Configuration 1 Register */
 815 #define REG_CAN0_MD1                    0xFFC00A04         /* CAN0 Mailbox Direction 1 Register */
 816 #define REG_CAN0_TRS1                   0xFFC00A08         /* CAN0 Transmission Request Set 1 Register */
 817 #define REG_CAN0_TRR1                   0xFFC00A0C         /* CAN0 Transmission Request Reset 1 Register */
 818 #define REG_CAN0_TA1                    0xFFC00A10         /* CAN0 Transmission Acknowledge 1 Register */
 819 #define REG_CAN0_AA1                    0xFFC00A14         /* CAN0 Abort Acknowledge 1 Register */
 820 #define REG_CAN0_RMP1                   0xFFC00A18         /* CAN0 Receive Message Pending 1 Register */
 821 #define REG_CAN0_RML1                   0xFFC00A1C         /* CAN0 Receive Message Lost 1 Register */
 822 #define REG_CAN0_MBTIF1                 0xFFC00A20         /* CAN0 Mailbox Transmit Interrupt Flag 1 Register */
 823 #define REG_CAN0_MBRIF1                 0xFFC00A24         /* CAN0 Mailbox Receive Interrupt Flag 1 Register */
 824 #define REG_CAN0_MBIM1                  0xFFC00A28         /* CAN0 Mailbox Interrupt Mask 1 Register */
 825 #define REG_CAN0_RFH1                   0xFFC00A2C         /* CAN0 Remote Frame Handling 1 Register */
 826 #define REG_CAN0_OPSS1                  0xFFC00A30         /* CAN0 Overwrite Protection/Single Shot Transmission 1 Register */
 827 #define REG_CAN0_MC2                    0xFFC00A40         /* CAN0 Mailbox Configuration 2 Register */
 828 #define REG_CAN0_MD2                    0xFFC00A44         /* CAN0 Mailbox Direction 2 Register */
 829 #define REG_CAN0_TRS2                   0xFFC00A48         /* CAN0 Transmission Request Set 2 Register */
 830 #define REG_CAN0_TRR2                   0xFFC00A4C         /* CAN0 Transmission Request Reset 2 Register */
 831 #define REG_CAN0_TA2                    0xFFC00A50         /* CAN0 Transmission Acknowledge 2 Register */
 832 #define REG_CAN0_AA2                    0xFFC00A54         /* CAN0 Abort Acknowledge 2 Register */
 833 #define REG_CAN0_RMP2                   0xFFC00A58         /* CAN0 Receive Message Pending 2 Register */
 834 #define REG_CAN0_RML2                   0xFFC00A5C         /* CAN0 Receive Message Lost 2 Register */
 835 #define REG_CAN0_MBTIF2                 0xFFC00A60         /* CAN0 Mailbox Transmit Interrupt Flag 2 Register */
 836 #define REG_CAN0_MBRIF2                 0xFFC00A64         /* CAN0 Mailbox Receive Interrupt Flag 2 Register */
 837 #define REG_CAN0_MBIM2                  0xFFC00A68         /* CAN0 Mailbox Interrupt Mask 2 Register */
 838 #define REG_CAN0_RFH2                   0xFFC00A6C         /* CAN0 Remote Frame Handling 2 Register */
 839 #define REG_CAN0_OPSS2                  0xFFC00A70         /* CAN0 Overwrite Protection/Single Shot Transmission 2 Register */
 840 #define REG_CAN0_CLK                    0xFFC00A80         /* CAN0 Clock Register */
 841 #define REG_CAN0_TIMING                 0xFFC00A84         /* CAN0 Timing Register */
 842 #define REG_CAN0_DBG                    0xFFC00A88         /* CAN0 Debug Register */
 843 #define REG_CAN0_STAT                   0xFFC00A8C         /* CAN0 Status Register */
 844 #define REG_CAN0_CEC                    0xFFC00A90         /* CAN0 Error Counter Register */
 845 #define REG_CAN0_GIS                    0xFFC00A94         /* CAN0 Global CAN Interrupt Status Register */
 846 #define REG_CAN0_GIM                    0xFFC00A98         /* CAN0 Global CAN Interrupt Mask Register */
 847 #define REG_CAN0_GIF                    0xFFC00A9C         /* CAN0 Global CAN Interrupt Flag Register */
 848 #define REG_CAN0_CTL                    0xFFC00AA0         /* CAN0 CAN Master Control Register */
 849 #define REG_CAN0_INT                    0xFFC00AA4         /* CAN0 Interrupt Pending Register */
 850 #define REG_CAN0_MBTD                   0xFFC00AAC         /* CAN0 Temporary Mailbox Disable Register */
 851 #define REG_CAN0_EWR                    0xFFC00AB0         /* CAN0 Error Counter Warning Level Register */
 852 #define REG_CAN0_ESR                    0xFFC00AB4         /* CAN0 Error Status Register */
 853 #define REG_CAN0_UCCNT                  0xFFC00AC4         /* CAN0 Universal Counter Register */
 854 #define REG_CAN0_UCRC                   0xFFC00AC8         /* CAN0 Universal Counter Reload/Capture Register */
 855 #define REG_CAN0_UCCNF                  0xFFC00ACC         /* CAN0 Universal Counter Configuration Mode Register */
 856 #define REG_CAN0_AM00L                  0xFFC00B00         /* CAN0 Acceptance Mask (L) Register */
 857 #define REG_CAN0_AM01L                  0xFFC00B08         /* CAN0 Acceptance Mask (L) Register */
 858 #define REG_CAN0_AM02L                  0xFFC00B10         /* CAN0 Acceptance Mask (L) Register */
 859 #define REG_CAN0_AM03L                  0xFFC00B18         /* CAN0 Acceptance Mask (L) Register */
 860 #define REG_CAN0_AM04L                  0xFFC00B20         /* CAN0 Acceptance Mask (L) Register */
 861 #define REG_CAN0_AM05L                  0xFFC00B28         /* CAN0 Acceptance Mask (L) Register */
 862 #define REG_CAN0_AM06L                  0xFFC00B30         /* CAN0 Acceptance Mask (L) Register */
 863 #define REG_CAN0_AM07L                  0xFFC00B38         /* CAN0 Acceptance Mask (L) Register */
 864 #define REG_CAN0_AM08L                  0xFFC00B40         /* CAN0 Acceptance Mask (L) Register */
 865 #define REG_CAN0_AM09L                  0xFFC00B48         /* CAN0 Acceptance Mask (L) Register */
 866 #define REG_CAN0_AM10L                  0xFFC00B50         /* CAN0 Acceptance Mask (L) Register */
 867 #define REG_CAN0_AM11L                  0xFFC00B58         /* CAN0 Acceptance Mask (L) Register */
 868 #define REG_CAN0_AM12L                  0xFFC00B60         /* CAN0 Acceptance Mask (L) Register */
 869 #define REG_CAN0_AM13L                  0xFFC00B68         /* CAN0 Acceptance Mask (L) Register */
 870 #define REG_CAN0_AM14L                  0xFFC00B70         /* CAN0 Acceptance Mask (L) Register */
 871 #define REG_CAN0_AM15L                  0xFFC00B78         /* CAN0 Acceptance Mask (L) Register */
 872 #define REG_CAN0_AM16L                  0xFFC00B80         /* CAN0 Acceptance Mask (L) Register */
 873 #define REG_CAN0_AM17L                  0xFFC00B88         /* CAN0 Acceptance Mask (L) Register */
 874 #define REG_CAN0_AM18L                  0xFFC00B90         /* CAN0 Acceptance Mask (L) Register */
 875 #define REG_CAN0_AM19L                  0xFFC00B98         /* CAN0 Acceptance Mask (L) Register */
 876 #define REG_CAN0_AM20L                  0xFFC00BA0         /* CAN0 Acceptance Mask (L) Register */
 877 #define REG_CAN0_AM21L                  0xFFC00BA8         /* CAN0 Acceptance Mask (L) Register */
 878 #define REG_CAN0_AM22L                  0xFFC00BB0         /* CAN0 Acceptance Mask (L) Register */
 879 #define REG_CAN0_AM23L                  0xFFC00BB8         /* CAN0 Acceptance Mask (L) Register */
 880 #define REG_CAN0_AM24L                  0xFFC00BC0         /* CAN0 Acceptance Mask (L) Register */
 881 #define REG_CAN0_AM25L                  0xFFC00BC8         /* CAN0 Acceptance Mask (L) Register */
 882 #define REG_CAN0_AM26L                  0xFFC00BD0         /* CAN0 Acceptance Mask (L) Register */
 883 #define REG_CAN0_AM27L                  0xFFC00BD8         /* CAN0 Acceptance Mask (L) Register */
 884 #define REG_CAN0_AM28L                  0xFFC00BE0         /* CAN0 Acceptance Mask (L) Register */
 885 #define REG_CAN0_AM29L                  0xFFC00BE8         /* CAN0 Acceptance Mask (L) Register */
 886 #define REG_CAN0_AM30L                  0xFFC00BF0         /* CAN0 Acceptance Mask (L) Register */
 887 #define REG_CAN0_AM31L                  0xFFC00BF8         /* CAN0 Acceptance Mask (L) Register */
 888 #define REG_CAN0_AM00H                  0xFFC00B04         /* CAN0 Acceptance Mask (H) Register */
 889 #define REG_CAN0_AM01H                  0xFFC00B0C         /* CAN0 Acceptance Mask (H) Register */
 890 #define REG_CAN0_AM02H                  0xFFC00B14         /* CAN0 Acceptance Mask (H) Register */
 891 #define REG_CAN0_AM03H                  0xFFC00B1C         /* CAN0 Acceptance Mask (H) Register */
 892 #define REG_CAN0_AM04H                  0xFFC00B24         /* CAN0 Acceptance Mask (H) Register */
 893 #define REG_CAN0_AM05H                  0xFFC00B2C         /* CAN0 Acceptance Mask (H) Register */
 894 #define REG_CAN0_AM06H                  0xFFC00B34         /* CAN0 Acceptance Mask (H) Register */
 895 #define REG_CAN0_AM07H                  0xFFC00B3C         /* CAN0 Acceptance Mask (H) Register */
 896 #define REG_CAN0_AM08H                  0xFFC00B44         /* CAN0 Acceptance Mask (H) Register */
 897 #define REG_CAN0_AM09H                  0xFFC00B4C         /* CAN0 Acceptance Mask (H) Register */
 898 #define REG_CAN0_AM10H                  0xFFC00B54         /* CAN0 Acceptance Mask (H) Register */
 899 #define REG_CAN0_AM11H                  0xFFC00B5C         /* CAN0 Acceptance Mask (H) Register */
 900 #define REG_CAN0_AM12H                  0xFFC00B64         /* CAN0 Acceptance Mask (H) Register */
 901 #define REG_CAN0_AM13H                  0xFFC00B6C         /* CAN0 Acceptance Mask (H) Register */
 902 #define REG_CAN0_AM14H                  0xFFC00B74         /* CAN0 Acceptance Mask (H) Register */
 903 #define REG_CAN0_AM15H                  0xFFC00B7C         /* CAN0 Acceptance Mask (H) Register */
 904 #define REG_CAN0_AM16H                  0xFFC00B84         /* CAN0 Acceptance Mask (H) Register */
 905 #define REG_CAN0_AM17H                  0xFFC00B8C         /* CAN0 Acceptance Mask (H) Register */
 906 #define REG_CAN0_AM18H                  0xFFC00B94         /* CAN0 Acceptance Mask (H) Register */
 907 #define REG_CAN0_AM19H                  0xFFC00B9C         /* CAN0 Acceptance Mask (H) Register */
 908 #define REG_CAN0_AM20H                  0xFFC00BA4         /* CAN0 Acceptance Mask (H) Register */
 909 #define REG_CAN0_AM21H                  0xFFC00BAC         /* CAN0 Acceptance Mask (H) Register */
 910 #define REG_CAN0_AM22H                  0xFFC00BB4         /* CAN0 Acceptance Mask (H) Register */
 911 #define REG_CAN0_AM23H                  0xFFC00BBC         /* CAN0 Acceptance Mask (H) Register */
 912 #define REG_CAN0_AM24H                  0xFFC00BC4         /* CAN0 Acceptance Mask (H) Register */
 913 #define REG_CAN0_AM25H                  0xFFC00BCC         /* CAN0 Acceptance Mask (H) Register */
 914 #define REG_CAN0_AM26H                  0xFFC00BD4         /* CAN0 Acceptance Mask (H) Register */
 915 #define REG_CAN0_AM27H                  0xFFC00BDC         /* CAN0 Acceptance Mask (H) Register */
 916 #define REG_CAN0_AM28H                  0xFFC00BE4         /* CAN0 Acceptance Mask (H) Register */
 917 #define REG_CAN0_AM29H                  0xFFC00BEC         /* CAN0 Acceptance Mask (H) Register */
 918 #define REG_CAN0_AM30H                  0xFFC00BF4         /* CAN0 Acceptance Mask (H) Register */
 919 #define REG_CAN0_AM31H                  0xFFC00BFC         /* CAN0 Acceptance Mask (H) Register */
 920 #define REG_CAN0_MB00_DATA0             0xFFC00C00         /* CAN0 Mailbox Word 0 Register */
 921 #define REG_CAN0_MB01_DATA0             0xFFC00C20         /* CAN0 Mailbox Word 0 Register */
 922 #define REG_CAN0_MB02_DATA0             0xFFC00C40         /* CAN0 Mailbox Word 0 Register */
 923 #define REG_CAN0_MB03_DATA0             0xFFC00C60         /* CAN0 Mailbox Word 0 Register */
 924 #define REG_CAN0_MB04_DATA0             0xFFC00C80         /* CAN0 Mailbox Word 0 Register */
 925 #define REG_CAN0_MB05_DATA0             0xFFC00CA0         /* CAN0 Mailbox Word 0 Register */
 926 #define REG_CAN0_MB06_DATA0             0xFFC00CC0         /* CAN0 Mailbox Word 0 Register */
 927 #define REG_CAN0_MB07_DATA0             0xFFC00CE0         /* CAN0 Mailbox Word 0 Register */
 928 #define REG_CAN0_MB08_DATA0             0xFFC00D00         /* CAN0 Mailbox Word 0 Register */
 929 #define REG_CAN0_MB09_DATA0             0xFFC00D20         /* CAN0 Mailbox Word 0 Register */
 930 #define REG_CAN0_MB10_DATA0             0xFFC00D40         /* CAN0 Mailbox Word 0 Register */
 931 #define REG_CAN0_MB11_DATA0             0xFFC00D60         /* CAN0 Mailbox Word 0 Register */
 932 #define REG_CAN0_MB12_DATA0             0xFFC00D80         /* CAN0 Mailbox Word 0 Register */
 933 #define REG_CAN0_MB13_DATA0             0xFFC00DA0         /* CAN0 Mailbox Word 0 Register */
 934 #define REG_CAN0_MB14_DATA0             0xFFC00DC0         /* CAN0 Mailbox Word 0 Register */
 935 #define REG_CAN0_MB15_DATA0             0xFFC00DE0         /* CAN0 Mailbox Word 0 Register */
 936 #define REG_CAN0_MB16_DATA0             0xFFC00E00         /* CAN0 Mailbox Word 0 Register */
 937 #define REG_CAN0_MB17_DATA0             0xFFC00E20         /* CAN0 Mailbox Word 0 Register */
 938 #define REG_CAN0_MB18_DATA0             0xFFC00E40         /* CAN0 Mailbox Word 0 Register */
 939 #define REG_CAN0_MB19_DATA0             0xFFC00E60         /* CAN0 Mailbox Word 0 Register */
 940 #define REG_CAN0_MB20_DATA0             0xFFC00E80         /* CAN0 Mailbox Word 0 Register */
 941 #define REG_CAN0_MB21_DATA0             0xFFC00EA0         /* CAN0 Mailbox Word 0 Register */
 942 #define REG_CAN0_MB22_DATA0             0xFFC00EC0         /* CAN0 Mailbox Word 0 Register */
 943 #define REG_CAN0_MB23_DATA0             0xFFC00EE0         /* CAN0 Mailbox Word 0 Register */
 944 #define REG_CAN0_MB24_DATA0             0xFFC00F00         /* CAN0 Mailbox Word 0 Register */
 945 #define REG_CAN0_MB25_DATA0             0xFFC00F20         /* CAN0 Mailbox Word 0 Register */
 946 #define REG_CAN0_MB26_DATA0             0xFFC00F40         /* CAN0 Mailbox Word 0 Register */
 947 #define REG_CAN0_MB27_DATA0             0xFFC00F60         /* CAN0 Mailbox Word 0 Register */
 948 #define REG_CAN0_MB28_DATA0             0xFFC00F80         /* CAN0 Mailbox Word 0 Register */
 949 #define REG_CAN0_MB29_DATA0             0xFFC00FA0         /* CAN0 Mailbox Word 0 Register */
 950 #define REG_CAN0_MB30_DATA0             0xFFC00FC0         /* CAN0 Mailbox Word 0 Register */
 951 #define REG_CAN0_MB31_DATA0             0xFFC00FE0         /* CAN0 Mailbox Word 0 Register */
 952 #define REG_CAN0_MB00_DATA1             0xFFC00C04         /* CAN0 Mailbox Word 1 Register */
 953 #define REG_CAN0_MB01_DATA1             0xFFC00C24         /* CAN0 Mailbox Word 1 Register */
 954 #define REG_CAN0_MB02_DATA1             0xFFC00C44         /* CAN0 Mailbox Word 1 Register */
 955 #define REG_CAN0_MB03_DATA1             0xFFC00C64         /* CAN0 Mailbox Word 1 Register */
 956 #define REG_CAN0_MB04_DATA1             0xFFC00C84         /* CAN0 Mailbox Word 1 Register */
 957 #define REG_CAN0_MB05_DATA1             0xFFC00CA4         /* CAN0 Mailbox Word 1 Register */
 958 #define REG_CAN0_MB06_DATA1             0xFFC00CC4         /* CAN0 Mailbox Word 1 Register */
 959 #define REG_CAN0_MB07_DATA1             0xFFC00CE4         /* CAN0 Mailbox Word 1 Register */
 960 #define REG_CAN0_MB08_DATA1             0xFFC00D04         /* CAN0 Mailbox Word 1 Register */
 961 #define REG_CAN0_MB09_DATA1             0xFFC00D24         /* CAN0 Mailbox Word 1 Register */
 962 #define REG_CAN0_MB10_DATA1             0xFFC00D44         /* CAN0 Mailbox Word 1 Register */
 963 #define REG_CAN0_MB11_DATA1             0xFFC00D64         /* CAN0 Mailbox Word 1 Register */
 964 #define REG_CAN0_MB12_DATA1             0xFFC00D84         /* CAN0 Mailbox Word 1 Register */
 965 #define REG_CAN0_MB13_DATA1             0xFFC00DA4         /* CAN0 Mailbox Word 1 Register */
 966 #define REG_CAN0_MB14_DATA1             0xFFC00DC4         /* CAN0 Mailbox Word 1 Register */
 967 #define REG_CAN0_MB15_DATA1             0xFFC00DE4         /* CAN0 Mailbox Word 1 Register */
 968 #define REG_CAN0_MB16_DATA1             0xFFC00E04         /* CAN0 Mailbox Word 1 Register */
 969 #define REG_CAN0_MB17_DATA1             0xFFC00E24         /* CAN0 Mailbox Word 1 Register */
 970 #define REG_CAN0_MB18_DATA1             0xFFC00E44         /* CAN0 Mailbox Word 1 Register */
 971 #define REG_CAN0_MB19_DATA1             0xFFC00E64         /* CAN0 Mailbox Word 1 Register */
 972 #define REG_CAN0_MB20_DATA1             0xFFC00E84         /* CAN0 Mailbox Word 1 Register */
 973 #define REG_CAN0_MB21_DATA1             0xFFC00EA4         /* CAN0 Mailbox Word 1 Register */
 974 #define REG_CAN0_MB22_DATA1             0xFFC00EC4         /* CAN0 Mailbox Word 1 Register */
 975 #define REG_CAN0_MB23_DATA1             0xFFC00EE4         /* CAN0 Mailbox Word 1 Register */
 976 #define REG_CAN0_MB24_DATA1             0xFFC00F04         /* CAN0 Mailbox Word 1 Register */
 977 #define REG_CAN0_MB25_DATA1             0xFFC00F24         /* CAN0 Mailbox Word 1 Register */
 978 #define REG_CAN0_MB26_DATA1             0xFFC00F44         /* CAN0 Mailbox Word 1 Register */
 979 #define REG_CAN0_MB27_DATA1             0xFFC00F64         /* CAN0 Mailbox Word 1 Register */
 980 #define REG_CAN0_MB28_DATA1             0xFFC00F84         /* CAN0 Mailbox Word 1 Register */
 981 #define REG_CAN0_MB29_DATA1             0xFFC00FA4         /* CAN0 Mailbox Word 1 Register */
 982 #define REG_CAN0_MB30_DATA1             0xFFC00FC4         /* CAN0 Mailbox Word 1 Register */
 983 #define REG_CAN0_MB31_DATA1             0xFFC00FE4         /* CAN0 Mailbox Word 1 Register */
 984 #define REG_CAN0_MB00_DATA2             0xFFC00C08         /* CAN0 Mailbox Word 2 Register */
 985 #define REG_CAN0_MB01_DATA2             0xFFC00C28         /* CAN0 Mailbox Word 2 Register */
 986 #define REG_CAN0_MB02_DATA2             0xFFC00C48         /* CAN0 Mailbox Word 2 Register */
 987 #define REG_CAN0_MB03_DATA2             0xFFC00C68         /* CAN0 Mailbox Word 2 Register */
 988 #define REG_CAN0_MB04_DATA2             0xFFC00C88         /* CAN0 Mailbox Word 2 Register */
 989 #define REG_CAN0_MB05_DATA2             0xFFC00CA8         /* CAN0 Mailbox Word 2 Register */
 990 #define REG_CAN0_MB06_DATA2             0xFFC00CC8         /* CAN0 Mailbox Word 2 Register */
 991 #define REG_CAN0_MB07_DATA2             0xFFC00CE8         /* CAN0 Mailbox Word 2 Register */
 992 #define REG_CAN0_MB08_DATA2             0xFFC00D08         /* CAN0 Mailbox Word 2 Register */
 993 #define REG_CAN0_MB09_DATA2             0xFFC00D28         /* CAN0 Mailbox Word 2 Register */
 994 #define REG_CAN0_MB10_DATA2             0xFFC00D48         /* CAN0 Mailbox Word 2 Register */
 995 #define REG_CAN0_MB11_DATA2             0xFFC00D68         /* CAN0 Mailbox Word 2 Register */
 996 #define REG_CAN0_MB12_DATA2             0xFFC00D88         /* CAN0 Mailbox Word 2 Register */
 997 #define REG_CAN0_MB13_DATA2             0xFFC00DA8         /* CAN0 Mailbox Word 2 Register */
 998 #define REG_CAN0_MB14_DATA2             0xFFC00DC8         /* CAN0 Mailbox Word 2 Register */
 999 #define REG_CAN0_MB15_DATA2             0xFFC00DE8         /* CAN0 Mailbox Word 2 Register */
1000 #define REG_CAN0_MB16_DATA2             0xFFC00E08         /* CAN0 Mailbox Word 2 Register */
1001 #define REG_CAN0_MB17_DATA2             0xFFC00E28         /* CAN0 Mailbox Word 2 Register */
1002 #define REG_CAN0_MB18_DATA2             0xFFC00E48         /* CAN0 Mailbox Word 2 Register */
1003 #define REG_CAN0_MB19_DATA2             0xFFC00E68         /* CAN0 Mailbox Word 2 Register */
1004 #define REG_CAN0_MB20_DATA2             0xFFC00E88         /* CAN0 Mailbox Word 2 Register */
1005 #define REG_CAN0_MB21_DATA2             0xFFC00EA8         /* CAN0 Mailbox Word 2 Register */
1006 #define REG_CAN0_MB22_DATA2             0xFFC00EC8         /* CAN0 Mailbox Word 2 Register */
1007 #define REG_CAN0_MB23_DATA2             0xFFC00EE8         /* CAN0 Mailbox Word 2 Register */
1008 #define REG_CAN0_MB24_DATA2             0xFFC00F08         /* CAN0 Mailbox Word 2 Register */
1009 #define REG_CAN0_MB25_DATA2             0xFFC00F28         /* CAN0 Mailbox Word 2 Register */
1010 #define REG_CAN0_MB26_DATA2             0xFFC00F48         /* CAN0 Mailbox Word 2 Register */
1011 #define REG_CAN0_MB27_DATA2             0xFFC00F68         /* CAN0 Mailbox Word 2 Register */
1012 #define REG_CAN0_MB28_DATA2             0xFFC00F88         /* CAN0 Mailbox Word 2 Register */
1013 #define REG_CAN0_MB29_DATA2             0xFFC00FA8         /* CAN0 Mailbox Word 2 Register */
1014 #define REG_CAN0_MB30_DATA2             0xFFC00FC8         /* CAN0 Mailbox Word 2 Register */
1015 #define REG_CAN0_MB31_DATA2             0xFFC00FE8         /* CAN0 Mailbox Word 2 Register */
1016 #define REG_CAN0_MB00_DATA3             0xFFC00C0C         /* CAN0 Mailbox Word 3 Register */
1017 #define REG_CAN0_MB01_DATA3             0xFFC00C2C         /* CAN0 Mailbox Word 3 Register */
1018 #define REG_CAN0_MB02_DATA3             0xFFC00C4C         /* CAN0 Mailbox Word 3 Register */
1019 #define REG_CAN0_MB03_DATA3             0xFFC00C6C         /* CAN0 Mailbox Word 3 Register */
1020 #define REG_CAN0_MB04_DATA3             0xFFC00C8C         /* CAN0 Mailbox Word 3 Register */
1021 #define REG_CAN0_MB05_DATA3             0xFFC00CAC         /* CAN0 Mailbox Word 3 Register */
1022 #define REG_CAN0_MB06_DATA3             0xFFC00CCC         /* CAN0 Mailbox Word 3 Register */
1023 #define REG_CAN0_MB07_DATA3             0xFFC00CEC         /* CAN0 Mailbox Word 3 Register */
1024 #define REG_CAN0_MB08_DATA3             0xFFC00D0C         /* CAN0 Mailbox Word 3 Register */
1025 #define REG_CAN0_MB09_DATA3             0xFFC00D2C         /* CAN0 Mailbox Word 3 Register */
1026 #define REG_CAN0_MB10_DATA3             0xFFC00D4C         /* CAN0 Mailbox Word 3 Register */
1027 #define REG_CAN0_MB11_DATA3             0xFFC00D6C         /* CAN0 Mailbox Word 3 Register */
1028 #define REG_CAN0_MB12_DATA3             0xFFC00D8C         /* CAN0 Mailbox Word 3 Register */
1029 #define REG_CAN0_MB13_DATA3             0xFFC00DAC         /* CAN0 Mailbox Word 3 Register */
1030 #define REG_CAN0_MB14_DATA3             0xFFC00DCC         /* CAN0 Mailbox Word 3 Register */
1031 #define REG_CAN0_MB15_DATA3             0xFFC00DEC         /* CAN0 Mailbox Word 3 Register */
1032 #define REG_CAN0_MB16_DATA3             0xFFC00E0C         /* CAN0 Mailbox Word 3 Register */
1033 #define REG_CAN0_MB17_DATA3             0xFFC00E2C         /* CAN0 Mailbox Word 3 Register */
1034 #define REG_CAN0_MB18_DATA3             0xFFC00E4C         /* CAN0 Mailbox Word 3 Register */
1035 #define REG_CAN0_MB19_DATA3             0xFFC00E6C         /* CAN0 Mailbox Word 3 Register */
1036 #define REG_CAN0_MB20_DATA3             0xFFC00E8C         /* CAN0 Mailbox Word 3 Register */
1037 #define REG_CAN0_MB21_DATA3             0xFFC00EAC         /* CAN0 Mailbox Word 3 Register */
1038 #define REG_CAN0_MB22_DATA3             0xFFC00ECC         /* CAN0 Mailbox Word 3 Register */
1039 #define REG_CAN0_MB23_DATA3             0xFFC00EEC         /* CAN0 Mailbox Word 3 Register */
1040 #define REG_CAN0_MB24_DATA3             0xFFC00F0C         /* CAN0 Mailbox Word 3 Register */
1041 #define REG_CAN0_MB25_DATA3             0xFFC00F2C         /* CAN0 Mailbox Word 3 Register */
1042 #define REG_CAN0_MB26_DATA3             0xFFC00F4C         /* CAN0 Mailbox Word 3 Register */
1043 #define REG_CAN0_MB27_DATA3             0xFFC00F6C         /* CAN0 Mailbox Word 3 Register */
1044 #define REG_CAN0_MB28_DATA3             0xFFC00F8C         /* CAN0 Mailbox Word 3 Register */
1045 #define REG_CAN0_MB29_DATA3             0xFFC00FAC         /* CAN0 Mailbox Word 3 Register */
1046 #define REG_CAN0_MB30_DATA3             0xFFC00FCC         /* CAN0 Mailbox Word 3 Register */
1047 #define REG_CAN0_MB31_DATA3             0xFFC00FEC         /* CAN0 Mailbox Word 3 Register */
1048 #define REG_CAN0_MB00_LENGTH            0xFFC00C10         /* CAN0 Mailbox Length Register */
1049 #define REG_CAN0_MB01_LENGTH            0xFFC00C30         /* CAN0 Mailbox Length Register */
1050 #define REG_CAN0_MB02_LENGTH            0xFFC00C50         /* CAN0 Mailbox Length Register */
1051 #define REG_CAN0_MB03_LENGTH            0xFFC00C70         /* CAN0 Mailbox Length Register */
1052 #define REG_CAN0_MB04_LENGTH            0xFFC00C90         /* CAN0 Mailbox Length Register */
1053 #define REG_CAN0_MB05_LENGTH            0xFFC00CB0         /* CAN0 Mailbox Length Register */
1054 #define REG_CAN0_MB06_LENGTH            0xFFC00CD0         /* CAN0 Mailbox Length Register */
1055 #define REG_CAN0_MB07_LENGTH            0xFFC00CF0         /* CAN0 Mailbox Length Register */
1056 #define REG_CAN0_MB08_LENGTH            0xFFC00D10         /* CAN0 Mailbox Length Register */
1057 #define REG_CAN0_MB09_LENGTH            0xFFC00D30         /* CAN0 Mailbox Length Register */
1058 #define REG_CAN0_MB10_LENGTH            0xFFC00D50         /* CAN0 Mailbox Length Register */
1059 #define REG_CAN0_MB11_LENGTH            0xFFC00D70         /* CAN0 Mailbox Length Register */
1060 #define REG_CAN0_MB12_LENGTH            0xFFC00D90         /* CAN0 Mailbox Length Register */
1061 #define REG_CAN0_MB13_LENGTH            0xFFC00DB0         /* CAN0 Mailbox Length Register */
1062 #define REG_CAN0_MB14_LENGTH            0xFFC00DD0         /* CAN0 Mailbox Length Register */
1063 #define REG_CAN0_MB15_LENGTH            0xFFC00DF0         /* CAN0 Mailbox Length Register */
1064 #define REG_CAN0_MB16_LENGTH            0xFFC00E10         /* CAN0 Mailbox Length Register */
1065 #define REG_CAN0_MB17_LENGTH            0xFFC00E30         /* CAN0 Mailbox Length Register */
1066 #define REG_CAN0_MB18_LENGTH            0xFFC00E50         /* CAN0 Mailbox Length Register */
1067 #define REG_CAN0_MB19_LENGTH            0xFFC00E70         /* CAN0 Mailbox Length Register */
1068 #define REG_CAN0_MB20_LENGTH            0xFFC00E90         /* CAN0 Mailbox Length Register */
1069 #define REG_CAN0_MB21_LENGTH            0xFFC00EB0         /* CAN0 Mailbox Length Register */
1070 #define REG_CAN0_MB22_LENGTH            0xFFC00ED0         /* CAN0 Mailbox Length Register */
1071 #define REG_CAN0_MB23_LENGTH            0xFFC00EF0         /* CAN0 Mailbox Length Register */
1072 #define REG_CAN0_MB24_LENGTH            0xFFC00F10         /* CAN0 Mailbox Length Register */
1073 #define REG_CAN0_MB25_LENGTH            0xFFC00F30         /* CAN0 Mailbox Length Register */
1074 #define REG_CAN0_MB26_LENGTH            0xFFC00F50         /* CAN0 Mailbox Length Register */
1075 #define REG_CAN0_MB27_LENGTH            0xFFC00F70         /* CAN0 Mailbox Length Register */
1076 #define REG_CAN0_MB28_LENGTH            0xFFC00F90         /* CAN0 Mailbox Length Register */
1077 #define REG_CAN0_MB29_LENGTH            0xFFC00FB0         /* CAN0 Mailbox Length Register */
1078 #define REG_CAN0_MB30_LENGTH            0xFFC00FD0         /* CAN0 Mailbox Length Register */
1079 #define REG_CAN0_MB31_LENGTH            0xFFC00FF0         /* CAN0 Mailbox Length Register */
1080 #define REG_CAN0_MB00_TIMESTAMP         0xFFC00C14         /* CAN0 Mailbox Timestamp Register */
1081 #define REG_CAN0_MB01_TIMESTAMP         0xFFC00C34         /* CAN0 Mailbox Timestamp Register */
1082 #define REG_CAN0_MB02_TIMESTAMP         0xFFC00C54         /* CAN0 Mailbox Timestamp Register */
1083 #define REG_CAN0_MB03_TIMESTAMP         0xFFC00C74         /* CAN0 Mailbox Timestamp Register */
1084 #define REG_CAN0_MB04_TIMESTAMP         0xFFC00C94         /* CAN0 Mailbox Timestamp Register */
1085 #define REG_CAN0_MB05_TIMESTAMP         0xFFC00CB4         /* CAN0 Mailbox Timestamp Register */
1086 #define REG_CAN0_MB06_TIMESTAMP         0xFFC00CD4         /* CAN0 Mailbox Timestamp Register */
1087 #define REG_CAN0_MB07_TIMESTAMP         0xFFC00CF4         /* CAN0 Mailbox Timestamp Register */
1088 #define REG_CAN0_MB08_TIMESTAMP         0xFFC00D14         /* CAN0 Mailbox Timestamp Register */
1089 #define REG_CAN0_MB09_TIMESTAMP         0xFFC00D34         /* CAN0 Mailbox Timestamp Register */
1090 #define REG_CAN0_MB10_TIMESTAMP         0xFFC00D54         /* CAN0 Mailbox Timestamp Register */
1091 #define REG_CAN0_MB11_TIMESTAMP         0xFFC00D74         /* CAN0 Mailbox Timestamp Register */
1092 #define REG_CAN0_MB12_TIMESTAMP         0xFFC00D94         /* CAN0 Mailbox Timestamp Register */
1093 #define REG_CAN0_MB13_TIMESTAMP         0xFFC00DB4         /* CAN0 Mailbox Timestamp Register */
1094 #define REG_CAN0_MB14_TIMESTAMP         0xFFC00DD4         /* CAN0 Mailbox Timestamp Register */
1095 #define REG_CAN0_MB15_TIMESTAMP         0xFFC00DF4         /* CAN0 Mailbox Timestamp Register */
1096 #define REG_CAN0_MB16_TIMESTAMP         0xFFC00E14         /* CAN0 Mailbox Timestamp Register */
1097 #define REG_CAN0_MB17_TIMESTAMP         0xFFC00E34         /* CAN0 Mailbox Timestamp Register */
1098 #define REG_CAN0_MB18_TIMESTAMP         0xFFC00E54         /* CAN0 Mailbox Timestamp Register */
1099 #define REG_CAN0_MB19_TIMESTAMP         0xFFC00E74         /* CAN0 Mailbox Timestamp Register */
1100 #define REG_CAN0_MB20_TIMESTAMP         0xFFC00E94         /* CAN0 Mailbox Timestamp Register */
1101 #define REG_CAN0_MB21_TIMESTAMP         0xFFC00EB4         /* CAN0 Mailbox Timestamp Register */
1102 #define REG_CAN0_MB22_TIMESTAMP         0xFFC00ED4         /* CAN0 Mailbox Timestamp Register */
1103 #define REG_CAN0_MB23_TIMESTAMP         0xFFC00EF4         /* CAN0 Mailbox Timestamp Register */
1104 #define REG_CAN0_MB24_TIMESTAMP         0xFFC00F14         /* CAN0 Mailbox Timestamp Register */
1105 #define REG_CAN0_MB25_TIMESTAMP         0xFFC00F34         /* CAN0 Mailbox Timestamp Register */
1106 #define REG_CAN0_MB26_TIMESTAMP         0xFFC00F54         /* CAN0 Mailbox Timestamp Register */
1107 #define REG_CAN0_MB27_TIMESTAMP         0xFFC00F74         /* CAN0 Mailbox Timestamp Register */
1108 #define REG_CAN0_MB28_TIMESTAMP         0xFFC00F94         /* CAN0 Mailbox Timestamp Register */
1109 #define REG_CAN0_MB29_TIMESTAMP         0xFFC00FB4         /* CAN0 Mailbox Timestamp Register */
1110 #define REG_CAN0_MB30_TIMESTAMP         0xFFC00FD4         /* CAN0 Mailbox Timestamp Register */
1111 #define REG_CAN0_MB31_TIMESTAMP         0xFFC00FF4         /* CAN0 Mailbox Timestamp Register */
1112 #define REG_CAN0_MB00_ID0               0xFFC00C18         /* CAN0 Mailbox ID 0 Register */
1113 #define REG_CAN0_MB01_ID0               0xFFC00C38         /* CAN0 Mailbox ID 0 Register */
1114 #define REG_CAN0_MB02_ID0               0xFFC00C58         /* CAN0 Mailbox ID 0 Register */
1115 #define REG_CAN0_MB03_ID0               0xFFC00C78         /* CAN0 Mailbox ID 0 Register */
1116 #define REG_CAN0_MB04_ID0               0xFFC00C98         /* CAN0 Mailbox ID 0 Register */
1117 #define REG_CAN0_MB05_ID0               0xFFC00CB8         /* CAN0 Mailbox ID 0 Register */
1118 #define REG_CAN0_MB06_ID0               0xFFC00CD8         /* CAN0 Mailbox ID 0 Register */
1119 #define REG_CAN0_MB07_ID0               0xFFC00CF8         /* CAN0 Mailbox ID 0 Register */
1120 #define REG_CAN0_MB08_ID0               0xFFC00D18         /* CAN0 Mailbox ID 0 Register */
1121 #define REG_CAN0_MB09_ID0               0xFFC00D38         /* CAN0 Mailbox ID 0 Register */
1122 #define REG_CAN0_MB10_ID0               0xFFC00D58         /* CAN0 Mailbox ID 0 Register */
1123 #define REG_CAN0_MB11_ID0               0xFFC00D78         /* CAN0 Mailbox ID 0 Register */
1124 #define REG_CAN0_MB12_ID0               0xFFC00D98         /* CAN0 Mailbox ID 0 Register */
1125 #define REG_CAN0_MB13_ID0               0xFFC00DB8         /* CAN0 Mailbox ID 0 Register */
1126 #define REG_CAN0_MB14_ID0               0xFFC00DD8         /* CAN0 Mailbox ID 0 Register */
1127 #define REG_CAN0_MB15_ID0               0xFFC00DF8         /* CAN0 Mailbox ID 0 Register */
1128 #define REG_CAN0_MB16_ID0               0xFFC00E18         /* CAN0 Mailbox ID 0 Register */
1129 #define REG_CAN0_MB17_ID0               0xFFC00E38         /* CAN0 Mailbox ID 0 Register */
1130 #define REG_CAN0_MB18_ID0               0xFFC00E58         /* CAN0 Mailbox ID 0 Register */
1131 #define REG_CAN0_MB19_ID0               0xFFC00E78         /* CAN0 Mailbox ID 0 Register */
1132 #define REG_CAN0_MB20_ID0               0xFFC00E98         /* CAN0 Mailbox ID 0 Register */
1133 #define REG_CAN0_MB21_ID0               0xFFC00EB8         /* CAN0 Mailbox ID 0 Register */
1134 #define REG_CAN0_MB22_ID0               0xFFC00ED8         /* CAN0 Mailbox ID 0 Register */
1135 #define REG_CAN0_MB23_ID0               0xFFC00EF8         /* CAN0 Mailbox ID 0 Register */
1136 #define REG_CAN0_MB24_ID0               0xFFC00F18         /* CAN0 Mailbox ID 0 Register */
1137 #define REG_CAN0_MB25_ID0               0xFFC00F38         /* CAN0 Mailbox ID 0 Register */
1138 #define REG_CAN0_MB26_ID0               0xFFC00F58         /* CAN0 Mailbox ID 0 Register */
1139 #define REG_CAN0_MB27_ID0               0xFFC00F78         /* CAN0 Mailbox ID 0 Register */
1140 #define REG_CAN0_MB28_ID0               0xFFC00F98         /* CAN0 Mailbox ID 0 Register */
1141 #define REG_CAN0_MB29_ID0               0xFFC00FB8         /* CAN0 Mailbox ID 0 Register */
1142 #define REG_CAN0_MB30_ID0               0xFFC00FD8         /* CAN0 Mailbox ID 0 Register */
1143 #define REG_CAN0_MB31_ID0               0xFFC00FF8         /* CAN0 Mailbox ID 0 Register */
1144 #define REG_CAN0_MB00_ID1               0xFFC00C1C         /* CAN0 Mailbox ID 1 Register */
1145 #define REG_CAN0_MB01_ID1               0xFFC00C3C         /* CAN0 Mailbox ID 1 Register */
1146 #define REG_CAN0_MB02_ID1               0xFFC00C5C         /* CAN0 Mailbox ID 1 Register */
1147 #define REG_CAN0_MB03_ID1               0xFFC00C7C         /* CAN0 Mailbox ID 1 Register */
1148 #define REG_CAN0_MB04_ID1               0xFFC00C9C         /* CAN0 Mailbox ID 1 Register */
1149 #define REG_CAN0_MB05_ID1               0xFFC00CBC         /* CAN0 Mailbox ID 1 Register */
1150 #define REG_CAN0_MB06_ID1               0xFFC00CDC         /* CAN0 Mailbox ID 1 Register */
1151 #define REG_CAN0_MB07_ID1               0xFFC00CFC         /* CAN0 Mailbox ID 1 Register */
1152 #define REG_CAN0_MB08_ID1               0xFFC00D1C         /* CAN0 Mailbox ID 1 Register */
1153 #define REG_CAN0_MB09_ID1               0xFFC00D3C         /* CAN0 Mailbox ID 1 Register */
1154 #define REG_CAN0_MB10_ID1               0xFFC00D5C         /* CAN0 Mailbox ID 1 Register */
1155 #define REG_CAN0_MB11_ID1               0xFFC00D7C         /* CAN0 Mailbox ID 1 Register */
1156 #define REG_CAN0_MB12_ID1               0xFFC00D9C         /* CAN0 Mailbox ID 1 Register */
1157 #define REG_CAN0_MB13_ID1               0xFFC00DBC         /* CAN0 Mailbox ID 1 Register */
1158 #define REG_CAN0_MB14_ID1               0xFFC00DDC         /* CAN0 Mailbox ID 1 Register */
1159 #define REG_CAN0_MB15_ID1               0xFFC00DFC         /* CAN0 Mailbox ID 1 Register */
1160 #define REG_CAN0_MB16_ID1               0xFFC00E1C         /* CAN0 Mailbox ID 1 Register */
1161 #define REG_CAN0_MB17_ID1               0xFFC00E3C         /* CAN0 Mailbox ID 1 Register */
1162 #define REG_CAN0_MB18_ID1               0xFFC00E5C         /* CAN0 Mailbox ID 1 Register */
1163 #define REG_CAN0_MB19_ID1               0xFFC00E7C         /* CAN0 Mailbox ID 1 Register */
1164 #define REG_CAN0_MB20_ID1               0xFFC00E9C         /* CAN0 Mailbox ID 1 Register */
1165 #define REG_CAN0_MB21_ID1               0xFFC00EBC         /* CAN0 Mailbox ID 1 Register */
1166 #define REG_CAN0_MB22_ID1               0xFFC00EDC         /* CAN0 Mailbox ID 1 Register */
1167 #define REG_CAN0_MB23_ID1               0xFFC00EFC         /* CAN0 Mailbox ID 1 Register */
1168 #define REG_CAN0_MB24_ID1               0xFFC00F1C         /* CAN0 Mailbox ID 1 Register */
1169 #define REG_CAN0_MB25_ID1               0xFFC00F3C         /* CAN0 Mailbox ID 1 Register */
1170 #define REG_CAN0_MB26_ID1               0xFFC00F5C         /* CAN0 Mailbox ID 1 Register */
1171 #define REG_CAN0_MB27_ID1               0xFFC00F7C         /* CAN0 Mailbox ID 1 Register */
1172 #define REG_CAN0_MB28_ID1               0xFFC00F9C         /* CAN0 Mailbox ID 1 Register */
1173 #define REG_CAN0_MB29_ID1               0xFFC00FBC         /* CAN0 Mailbox ID 1 Register */
1174 #define REG_CAN0_MB30_ID1               0xFFC00FDC         /* CAN0 Mailbox ID 1 Register */
1175 #define REG_CAN0_MB31_ID1               0xFFC00FFC         /* CAN0 Mailbox ID 1 Register */
1176
1177 /* =========================
1178         CAN
1179    ========================= */
1180 /* ------------------------------------------------------------------------------------------------------------------------
1181         CAN_MC1                              Pos/Masks                        Description
1182    ------------------------------------------------------------------------------------------------------------------------ */
1183 #define BITP_CAN_MC1_MB00                     0                               /* Mailbox n Enable/Disable */
1184 #define BITP_CAN_MC1_MB01                     1                               /* Mailbox n Enable/Disable */
1185 #define BITP_CAN_MC1_MB02                     2                               /* Mailbox n Enable/Disable */
1186 #define BITP_CAN_MC1_MB03                     3                               /* Mailbox n Enable/Disable */
1187 #define BITP_CAN_MC1_MB04                     4                               /* Mailbox n Enable/Disable */
1188 #define BITP_CAN_MC1_MB05                     5                               /* Mailbox n Enable/Disable */
1189 #define BITP_CAN_MC1_MB06                     6                               /* Mailbox n Enable/Disable */
1190 #define BITP_CAN_MC1_MB07                     7                               /* Mailbox n Enable/Disable */
1191 #define BITP_CAN_MC1_MB08                     8                               /* Mailbox n Enable/Disable */
1192 #define BITP_CAN_MC1_MB09                     9                               /* Mailbox n Enable/Disable */
1193 #define BITP_CAN_MC1_MB10                    10                               /* Mailbox n Enable/Disable */
1194 #define BITP_CAN_MC1_MB11                    11                               /* Mailbox n Enable/Disable */
1195 #define BITP_CAN_MC1_MB12                    12                               /* Mailbox n Enable/Disable */
1196 #define BITP_CAN_MC1_MB13                    13                               /* Mailbox n Enable/Disable */
1197 #define BITP_CAN_MC1_MB14                    14                               /* Mailbox n Enable/Disable */
1198 #define BITP_CAN_MC1_MB15                    15                               /* Mailbox n Enable/Disable */
1199 #define BITM_CAN_MC1_MB00                    (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Enable/Disable */
1200 #define BITM_CAN_MC1_MB01                    (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Enable/Disable */
1201 #define BITM_CAN_MC1_MB02                    (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Enable/Disable */
1202 #define BITM_CAN_MC1_MB03                    (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Enable/Disable */
1203 #define BITM_CAN_MC1_MB04                    (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Enable/Disable */
1204 #define BITM_CAN_MC1_MB05                    (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Enable/Disable */
1205 #define BITM_CAN_MC1_MB06                    (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Enable/Disable */
1206 #define BITM_CAN_MC1_MB07                    (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Enable/Disable */
1207 #define BITM_CAN_MC1_MB08                    (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Enable/Disable */
1208 #define BITM_CAN_MC1_MB09                    (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Enable/Disable */
1209 #define BITM_CAN_MC1_MB10                    (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Enable/Disable */
1210 #define BITM_CAN_MC1_MB11                    (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Enable/Disable */
1211 #define BITM_CAN_MC1_MB12                    (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Enable/Disable */
1212 #define BITM_CAN_MC1_MB13                    (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Enable/Disable */
1213 #define BITM_CAN_MC1_MB14                    (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Enable/Disable */
1214 #define BITM_CAN_MC1_MB15                    (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Enable/Disable */
1215
1216 /* ------------------------------------------------------------------------------------------------------------------------
1217         CAN_MD1                              Pos/Masks                        Description
1218    ------------------------------------------------------------------------------------------------------------------------ */
1219 #define BITP_CAN_MD1_MB00                     0                               /* Mailbox n Transmit/Receive */
1220 #define BITP_CAN_MD1_MB01                     1                               /* Mailbox n Transmit/Receive */
1221 #define BITP_CAN_MD1_MB02                     2                               /* Mailbox n Transmit/Receive */
1222 #define BITP_CAN_MD1_MB03                     3                               /* Mailbox n Transmit/Receive */
1223 #define BITP_CAN_MD1_MB04                     4                               /* Mailbox n Transmit/Receive */
1224 #define BITP_CAN_MD1_MB05                     5                               /* Mailbox n Transmit/Receive */
1225 #define BITP_CAN_MD1_MB06                     6                               /* Mailbox n Transmit/Receive */
1226 #define BITP_CAN_MD1_MB07                     7                               /* Mailbox n Transmit/Receive */
1227 #define BITP_CAN_MD1_MB08                     8                               /* Mailbox n Transmit/Receive */
1228 #define BITP_CAN_MD1_MB09                     9                               /* Mailbox n Transmit/Receive */
1229 #define BITP_CAN_MD1_MB10                    10                               /* Mailbox n Transmit/Receive */
1230 #define BITP_CAN_MD1_MB11                    11                               /* Mailbox n Transmit/Receive */
1231 #define BITP_CAN_MD1_MB12                    12                               /* Mailbox n Transmit/Receive */
1232 #define BITP_CAN_MD1_MB13                    13                               /* Mailbox n Transmit/Receive */
1233 #define BITP_CAN_MD1_MB14                    14                               /* Mailbox n Transmit/Receive */
1234 #define BITP_CAN_MD1_MB15                    15                               /* Mailbox n Transmit/Receive */
1235 #define BITM_CAN_MD1_MB00                    (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit/Receive */
1236 #define BITM_CAN_MD1_MB01                    (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit/Receive */
1237 #define BITM_CAN_MD1_MB02                    (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit/Receive */
1238 #define BITM_CAN_MD1_MB03                    (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit/Receive */
1239 #define BITM_CAN_MD1_MB04                    (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit/Receive */
1240 #define BITM_CAN_MD1_MB05                    (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit/Receive */
1241 #define BITM_CAN_MD1_MB06                    (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit/Receive */
1242 #define BITM_CAN_MD1_MB07                    (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit/Receive */
1243 #define BITM_CAN_MD1_MB08                    (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit/Receive */
1244 #define BITM_CAN_MD1_MB09                    (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit/Receive */
1245 #define BITM_CAN_MD1_MB10                    (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit/Receive */
1246 #define BITM_CAN_MD1_MB11                    (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit/Receive */
1247 #define BITM_CAN_MD1_MB12                    (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit/Receive */
1248 #define BITM_CAN_MD1_MB13                    (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit/Receive */
1249 #define BITM_CAN_MD1_MB14                    (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit/Receive */
1250 #define BITM_CAN_MD1_MB15                    (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit/Receive */
1251
1252 /* ------------------------------------------------------------------------------------------------------------------------
1253         CAN_TRS1                             Pos/Masks                        Description
1254    ------------------------------------------------------------------------------------------------------------------------ */
1255 #define BITP_CAN_TRS1_MB00                    0                               /* Mailbox n Transmit Request */
1256 #define BITP_CAN_TRS1_MB01                    1                               /* Mailbox n Transmit Request */
1257 #define BITP_CAN_TRS1_MB02                    2                               /* Mailbox n Transmit Request */
1258 #define BITP_CAN_TRS1_MB03                    3                               /* Mailbox n Transmit Request */
1259 #define BITP_CAN_TRS1_MB04                    4                               /* Mailbox n Transmit Request */
1260 #define BITP_CAN_TRS1_MB05                    5                               /* Mailbox n Transmit Request */
1261 #define BITP_CAN_TRS1_MB06                    6                               /* Mailbox n Transmit Request */
1262 #define BITP_CAN_TRS1_MB07                    7                               /* Mailbox n Transmit Request */
1263 #define BITP_CAN_TRS1_MB08                    8                               /* Mailbox n Transmit Request */
1264 #define BITP_CAN_TRS1_MB09                    9                               /* Mailbox n Transmit Request */
1265 #define BITP_CAN_TRS1_MB10                   10                               /* Mailbox n Transmit Request */
1266 #define BITP_CAN_TRS1_MB11                   11                               /* Mailbox n Transmit Request */
1267 #define BITP_CAN_TRS1_MB12                   12                               /* Mailbox n Transmit Request */
1268 #define BITP_CAN_TRS1_MB13                   13                               /* Mailbox n Transmit Request */
1269 #define BITP_CAN_TRS1_MB14                   14                               /* Mailbox n Transmit Request */
1270 #define BITP_CAN_TRS1_MB15                   15                               /* Mailbox n Transmit Request */
1271 #define BITM_CAN_TRS1_MB00                   (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit Request */
1272 #define BITM_CAN_TRS1_MB01                   (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit Request */
1273 #define BITM_CAN_TRS1_MB02                   (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit Request */
1274 #define BITM_CAN_TRS1_MB03                   (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit Request */
1275 #define BITM_CAN_TRS1_MB04                   (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit Request */
1276 #define BITM_CAN_TRS1_MB05                   (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit Request */
1277 #define BITM_CAN_TRS1_MB06                   (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit Request */
1278 #define BITM_CAN_TRS1_MB07                   (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit Request */
1279 #define BITM_CAN_TRS1_MB08                   (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit Request */
1280 #define BITM_CAN_TRS1_MB09                   (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit Request */
1281 #define BITM_CAN_TRS1_MB10                   (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit Request */
1282 #define BITM_CAN_TRS1_MB11                   (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit Request */
1283 #define BITM_CAN_TRS1_MB12                   (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit Request */
1284 #define BITM_CAN_TRS1_MB13                   (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit Request */
1285 #define BITM_CAN_TRS1_MB14                   (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit Request */
1286 #define BITM_CAN_TRS1_MB15                   (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit Request */
1287
1288 /* ------------------------------------------------------------------------------------------------------------------------
1289         CAN_TRR1                             Pos/Masks                        Description
1290    ------------------------------------------------------------------------------------------------------------------------ */
1291 #define BITP_CAN_TRR1_MB00                    0                               /* Mailbox n Transmit Abort */
1292 #define BITP_CAN_TRR1_MB01                    1                               /* Mailbox n Transmit Abort */
1293 #define BITP_CAN_TRR1_MB02                    2                               /* Mailbox n Transmit Abort */
1294 #define BITP_CAN_TRR1_MB03                    3                               /* Mailbox n Transmit Abort */
1295 #define BITP_CAN_TRR1_MB04                    4                               /* Mailbox n Transmit Abort */
1296 #define BITP_CAN_TRR1_MB05                    5                               /* Mailbox n Transmit Abort */
1297 #define BITP_CAN_TRR1_MB06                    6                               /* Mailbox n Transmit Abort */
1298 #define BITP_CAN_TRR1_MB07                    7                               /* Mailbox n Transmit Abort */
1299 #define BITP_CAN_TRR1_MB08                    8                               /* Mailbox n Transmit Abort */
1300 #define BITP_CAN_TRR1_MB09                    9                               /* Mailbox n Transmit Abort */
1301 #define BITP_CAN_TRR1_MB10                   10                               /* Mailbox n Transmit Abort */
1302 #define BITP_CAN_TRR1_MB11                   11                               /* Mailbox n Transmit Abort */
1303 #define BITP_CAN_TRR1_MB12                   12                               /* Mailbox n Transmit Abort */
1304 #define BITP_CAN_TRR1_MB13                   13                               /* Mailbox n Transmit Abort */
1305 #define BITP_CAN_TRR1_MB14                   14                               /* Mailbox n Transmit Abort */
1306 #define BITP_CAN_TRR1_MB15                   15                               /* Mailbox n Transmit Abort */
1307 #define BITM_CAN_TRR1_MB00                   (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit Abort */
1308 #define BITM_CAN_TRR1_MB01                   (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit Abort */
1309 #define BITM_CAN_TRR1_MB02                   (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit Abort */
1310 #define BITM_CAN_TRR1_MB03                   (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit Abort */
1311 #define BITM_CAN_TRR1_MB04                   (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit Abort */
1312 #define BITM_CAN_TRR1_MB05                   (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit Abort */
1313 #define BITM_CAN_TRR1_MB06                   (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit Abort */
1314 #define BITM_CAN_TRR1_MB07                   (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit Abort */
1315 #define BITM_CAN_TRR1_MB08                   (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit Abort */
1316 #define BITM_CAN_TRR1_MB09                   (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit Abort */
1317 #define BITM_CAN_TRR1_MB10                   (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit Abort */
1318 #define BITM_CAN_TRR1_MB11                   (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit Abort */
1319 #define BITM_CAN_TRR1_MB12                   (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit Abort */
1320 #define BITM_CAN_TRR1_MB13                   (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit Abort */
1321 #define BITM_CAN_TRR1_MB14                   (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit Abort */
1322 #define BITM_CAN_TRR1_MB15                   (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit Abort */
1323
1324 /* ------------------------------------------------------------------------------------------------------------------------
1325         CAN_TA1                              Pos/Masks                        Description
1326    ------------------------------------------------------------------------------------------------------------------------ */
1327 #define BITP_CAN_TA1_MB00                     0                               /* Mailbox n Transmit Acknowledge */
1328 #define BITP_CAN_TA1_MB01                     1                               /* Mailbox n Transmit Acknowledge */
1329 #define BITP_CAN_TA1_MB02                     2                               /* Mailbox n Transmit Acknowledge */
1330 #define BITP_CAN_TA1_MB03                     3                               /* Mailbox n Transmit Acknowledge */
1331 #define BITP_CAN_TA1_MB04                     4                               /* Mailbox n Transmit Acknowledge */
1332 #define BITP_CAN_TA1_MB05                     5                               /* Mailbox n Transmit Acknowledge */
1333 #define BITP_CAN_TA1_MB06                     6                               /* Mailbox n Transmit Acknowledge */
1334 #define BITP_CAN_TA1_MB07                     7                               /* Mailbox n Transmit Acknowledge */
1335 #define BITP_CAN_TA1_MB08                     8                               /* Mailbox n Transmit Acknowledge */
1336 #define BITP_CAN_TA1_MB09                     9                               /* Mailbox n Transmit Acknowledge */
1337 #define BITP_CAN_TA1_MB10                    10                               /* Mailbox n Transmit Acknowledge */
1338 #define BITP_CAN_TA1_MB11                    11                               /* Mailbox n Transmit Acknowledge */
1339 #define BITP_CAN_TA1_MB12                    12                               /* Mailbox n Transmit Acknowledge */
1340 #define BITP_CAN_TA1_MB13                    13                               /* Mailbox n Transmit Acknowledge */
1341 #define BITP_CAN_TA1_MB14                    14                               /* Mailbox n Transmit Acknowledge */
1342 #define BITP_CAN_TA1_MB15                    15                               /* Mailbox n Transmit Acknowledge */
1343 #define BITM_CAN_TA1_MB00                    (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit Acknowledge */
1344 #define BITM_CAN_TA1_MB01                    (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit Acknowledge */
1345 #define BITM_CAN_TA1_MB02                    (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit Acknowledge */
1346 #define BITM_CAN_TA1_MB03                    (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit Acknowledge */
1347 #define BITM_CAN_TA1_MB04                    (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit Acknowledge */
1348 #define BITM_CAN_TA1_MB05                    (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit Acknowledge */
1349 #define BITM_CAN_TA1_MB06                    (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit Acknowledge */
1350 #define BITM_CAN_TA1_MB07                    (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit Acknowledge */
1351 #define BITM_CAN_TA1_MB08                    (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit Acknowledge */
1352 #define BITM_CAN_TA1_MB09                    (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit Acknowledge */
1353 #define BITM_CAN_TA1_MB10                    (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit Acknowledge */
1354 #define BITM_CAN_TA1_MB11                    (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit Acknowledge */
1355 #define BITM_CAN_TA1_MB12                    (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit Acknowledge */
1356 #define BITM_CAN_TA1_MB13                    (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit Acknowledge */
1357 #define BITM_CAN_TA1_MB14                    (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit Acknowledge */
1358 #define BITM_CAN_TA1_MB15                    (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit Acknowledge */
1359
1360 /* ------------------------------------------------------------------------------------------------------------------------
1361         CAN_AA1                              Pos/Masks                        Description
1362    ------------------------------------------------------------------------------------------------------------------------ */
1363 #define BITP_CAN_AA1_MB00                     0                               /* Mailbox n Abort Acknowledge */
1364 #define BITP_CAN_AA1_MB01                     1                               /* Mailbox n Abort Acknowledge */
1365 #define BITP_CAN_AA1_MB02                     2                               /* Mailbox n Abort Acknowledge */
1366 #define BITP_CAN_AA1_MB03                     3                               /* Mailbox n Abort Acknowledge */
1367 #define BITP_CAN_AA1_MB04                     4                               /* Mailbox n Abort Acknowledge */
1368 #define BITP_CAN_AA1_MB05                     5                               /* Mailbox n Abort Acknowledge */
1369 #define BITP_CAN_AA1_MB06                     6                               /* Mailbox n Abort Acknowledge */
1370 #define BITP_CAN_AA1_MB07                     7                               /* Mailbox n Abort Acknowledge */
1371 #define BITP_CAN_AA1_MB08                     8                               /* Mailbox n Abort Acknowledge */
1372 #define BITP_CAN_AA1_MB09                     9                               /* Mailbox n Abort Acknowledge */
1373 #define BITP_CAN_AA1_MB10                    10                               /* Mailbox n Abort Acknowledge */
1374 #define BITP_CAN_AA1_MB11                    11                               /* Mailbox n Abort Acknowledge */
1375 #define BITP_CAN_AA1_MB12                    12                               /* Mailbox n Abort Acknowledge */
1376 #define BITP_CAN_AA1_MB13                    13                               /* Mailbox n Abort Acknowledge */
1377 #define BITP_CAN_AA1_MB14                    14                               /* Mailbox n Abort Acknowledge */
1378 #define BITP_CAN_AA1_MB15                    15                               /* Mailbox n Abort Acknowledge */
1379 #define BITM_CAN_AA1_MB00                    (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Abort Acknowledge */
1380 #define BITM_CAN_AA1_MB01                    (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Abort Acknowledge */
1381 #define BITM_CAN_AA1_MB02                    (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Abort Acknowledge */
1382 #define BITM_CAN_AA1_MB03                    (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Abort Acknowledge */
1383 #define BITM_CAN_AA1_MB04                    (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Abort Acknowledge */
1384 #define BITM_CAN_AA1_MB05                    (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Abort Acknowledge */
1385 #define BITM_CAN_AA1_MB06                    (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Abort Acknowledge */
1386 #define BITM_CAN_AA1_MB07                    (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Abort Acknowledge */
1387 #define BITM_CAN_AA1_MB08                    (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Abort Acknowledge */
1388 #define BITM_CAN_AA1_MB09                    (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Abort Acknowledge */
1389 #define BITM_CAN_AA1_MB10                    (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Abort Acknowledge */
1390 #define BITM_CAN_AA1_MB11                    (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Abort Acknowledge */
1391 #define BITM_CAN_AA1_MB12                    (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Abort Acknowledge */
1392 #define BITM_CAN_AA1_MB13                    (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Abort Acknowledge */
1393 #define BITM_CAN_AA1_MB14                    (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Abort Acknowledge */
1394 #define BITM_CAN_AA1_MB15                    (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Abort Acknowledge */
1395
1396 /* ------------------------------------------------------------------------------------------------------------------------
1397         CAN_RMP1                             Pos/Masks                        Description
1398    ------------------------------------------------------------------------------------------------------------------------ */
1399 #define BITP_CAN_RMP1_MB00                    0                               /* Mailbox n Message Pending */
1400 #define BITP_CAN_RMP1_MB01                    1                               /* Mailbox n Message Pending */
1401 #define BITP_CAN_RMP1_MB02                    2                               /* Mailbox n Message Pending */
1402 #define BITP_CAN_RMP1_MB03                    3                               /* Mailbox n Message Pending */
1403 #define BITP_CAN_RMP1_MB04                    4                               /* Mailbox n Message Pending */
1404 #define BITP_CAN_RMP1_MB05                    5                               /* Mailbox n Message Pending */
1405 #define BITP_CAN_RMP1_MB06                    6                               /* Mailbox n Message Pending */
1406 #define BITP_CAN_RMP1_MB07                    7                               /* Mailbox n Message Pending */
1407 #define BITP_CAN_RMP1_MB08                    8                               /* Mailbox n Message Pending */
1408 #define BITP_CAN_RMP1_MB09                    9                               /* Mailbox n Message Pending */
1409 #define BITP_CAN_RMP1_MB10                   10                               /* Mailbox n Message Pending */
1410 #define BITP_CAN_RMP1_MB11                   11                               /* Mailbox n Message Pending */
1411 #define BITP_CAN_RMP1_MB12                   12                               /* Mailbox n Message Pending */
1412 #define BITP_CAN_RMP1_MB13                   13                               /* Mailbox n Message Pending */
1413 #define BITP_CAN_RMP1_MB14                   14                               /* Mailbox n Message Pending */
1414 #define BITP_CAN_RMP1_MB15                   15                               /* Mailbox n Message Pending */
1415 #define BITM_CAN_RMP1_MB00                   (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Message Pending */
1416 #define BITM_CAN_RMP1_MB01                   (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Message Pending */
1417 #define BITM_CAN_RMP1_MB02                   (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Message Pending */
1418 #define BITM_CAN_RMP1_MB03                   (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Message Pending */
1419 #define BITM_CAN_RMP1_MB04                   (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Message Pending */
1420 #define BITM_CAN_RMP1_MB05                   (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Message Pending */
1421 #define BITM_CAN_RMP1_MB06                   (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Message Pending */
1422 #define BITM_CAN_RMP1_MB07                   (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Message Pending */
1423 #define BITM_CAN_RMP1_MB08                   (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Message Pending */
1424 #define BITM_CAN_RMP1_MB09                   (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Message Pending */
1425 #define BITM_CAN_RMP1_MB10                   (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Message Pending */
1426 #define BITM_CAN_RMP1_MB11                   (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Message Pending */
1427 #define BITM_CAN_RMP1_MB12                   (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Message Pending */
1428 #define BITM_CAN_RMP1_MB13                   (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Message Pending */
1429 #define BITM_CAN_RMP1_MB14                   (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Message Pending */
1430 #define BITM_CAN_RMP1_MB15                   (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Message Pending */
1431
1432 /* ------------------------------------------------------------------------------------------------------------------------
1433         CAN_RML1                             Pos/Masks                        Description
1434    ------------------------------------------------------------------------------------------------------------------------ */
1435 #define BITP_CAN_RML1_MB00                    0                               /* Mailbox n Message Lost */
1436 #define BITP_CAN_RML1_MB01                    1                               /* Mailbox n Message Lost */
1437 #define BITP_CAN_RML1_MB02                    2                               /* Mailbox n Message Lost */
1438 #define BITP_CAN_RML1_MB03                    3                               /* Mailbox n Message Lost */
1439 #define BITP_CAN_RML1_MB04                    4                               /* Mailbox n Message Lost */
1440 #define BITP_CAN_RML1_MB05                    5                               /* Mailbox n Message Lost */
1441 #define BITP_CAN_RML1_MB06                    6                               /* Mailbox n Message Lost */
1442 #define BITP_CAN_RML1_MB07                    7                               /* Mailbox n Message Lost */
1443 #define BITP_CAN_RML1_MB08                    8                               /* Mailbox n Message Lost */
1444 #define BITP_CAN_RML1_MB09                    9                               /* Mailbox n Message Lost */
1445 #define BITP_CAN_RML1_MB10                   10                               /* Mailbox n Message Lost */
1446 #define BITP_CAN_RML1_MB11                   11                               /* Mailbox n Message Lost */
1447 #define BITP_CAN_RML1_MB12                   12                               /* Mailbox n Message Lost */
1448 #define BITP_CAN_RML1_MB13                   13                               /* Mailbox n Message Lost */
1449 #define BITP_CAN_RML1_MB14                   14                               /* Mailbox n Message Lost */
1450 #define BITP_CAN_RML1_MB15                   15                               /* Mailbox n Message Lost */
1451 #define BITM_CAN_RML1_MB00                   (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Message Lost */
1452 #define BITM_CAN_RML1_MB01                   (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Message Lost */
1453 #define BITM_CAN_RML1_MB02                   (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Message Lost */
1454 #define BITM_CAN_RML1_MB03                   (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Message Lost */
1455 #define BITM_CAN_RML1_MB04                   (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Message Lost */
1456 #define BITM_CAN_RML1_MB05                   (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Message Lost */
1457 #define BITM_CAN_RML1_MB06                   (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Message Lost */
1458 #define BITM_CAN_RML1_MB07                   (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Message Lost */
1459 #define BITM_CAN_RML1_MB08                   (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Message Lost */
1460 #define BITM_CAN_RML1_MB09                   (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Message Lost */
1461 #define BITM_CAN_RML1_MB10                   (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Message Lost */
1462 #define BITM_CAN_RML1_MB11                   (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Message Lost */
1463 #define BITM_CAN_RML1_MB12                   (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Message Lost */
1464 #define BITM_CAN_RML1_MB13                   (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Message Lost */
1465 #define BITM_CAN_RML1_MB14                   (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Message Lost */
1466 #define BITM_CAN_RML1_MB15                   (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Message Lost */
1467
1468 /* ------------------------------------------------------------------------------------------------------------------------
1469         CAN_MBTIF1                           Pos/Masks                        Description
1470    ------------------------------------------------------------------------------------------------------------------------ */
1471 #define BITP_CAN_MBTIF1_MB00                  0                               /* Mailbox n Transmit Interrupt Pending */
1472 #define BITP_CAN_MBTIF1_MB01                  1                               /* Mailbox n Transmit Interrupt Pending */
1473 #define BITP_CAN_MBTIF1_MB02                  2                               /* Mailbox n Transmit Interrupt Pending */
1474 #define BITP_CAN_MBTIF1_MB03                  3                               /* Mailbox n Transmit Interrupt Pending */
1475 #define BITP_CAN_MBTIF1_MB04                  4                               /* Mailbox n Transmit Interrupt Pending */
1476 #define BITP_CAN_MBTIF1_MB05                  5                               /* Mailbox n Transmit Interrupt Pending */
1477 #define BITP_CAN_MBTIF1_MB06                  6                               /* Mailbox n Transmit Interrupt Pending */
1478 #define BITP_CAN_MBTIF1_MB07                  7                               /* Mailbox n Transmit Interrupt Pending */
1479 #define BITP_CAN_MBTIF1_MB08                  8                               /* Mailbox n Transmit Interrupt Pending */
1480 #define BITP_CAN_MBTIF1_MB09                  9                               /* Mailbox n Transmit Interrupt Pending */
1481 #define BITP_CAN_MBTIF1_MB10                 10                               /* Mailbox n Transmit Interrupt Pending */
1482 #define BITP_CAN_MBTIF1_MB11                 11                               /* Mailbox n Transmit Interrupt Pending */
1483 #define BITP_CAN_MBTIF1_MB12                 12                               /* Mailbox n Transmit Interrupt Pending */
1484 #define BITP_CAN_MBTIF1_MB13                 13                               /* Mailbox n Transmit Interrupt Pending */
1485 #define BITP_CAN_MBTIF1_MB14                 14                               /* Mailbox n Transmit Interrupt Pending */
1486 #define BITP_CAN_MBTIF1_MB15                 15                               /* Mailbox n Transmit Interrupt Pending */
1487 #define BITM_CAN_MBTIF1_MB00                 (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1488 #define BITM_CAN_MBTIF1_MB01                 (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1489 #define BITM_CAN_MBTIF1_MB02                 (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1490 #define BITM_CAN_MBTIF1_MB03                 (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1491 #define BITM_CAN_MBTIF1_MB04                 (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1492 #define BITM_CAN_MBTIF1_MB05                 (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1493 #define BITM_CAN_MBTIF1_MB06                 (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1494 #define BITM_CAN_MBTIF1_MB07                 (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1495 #define BITM_CAN_MBTIF1_MB08                 (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1496 #define BITM_CAN_MBTIF1_MB09                 (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1497 #define BITM_CAN_MBTIF1_MB10                 (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1498 #define BITM_CAN_MBTIF1_MB11                 (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1499 #define BITM_CAN_MBTIF1_MB12                 (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1500 #define BITM_CAN_MBTIF1_MB13                 (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1501 #define BITM_CAN_MBTIF1_MB14                 (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1502 #define BITM_CAN_MBTIF1_MB15                 (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1503
1504 /* ------------------------------------------------------------------------------------------------------------------------
1505         CAN_MBRIF1                           Pos/Masks                        Description
1506    ------------------------------------------------------------------------------------------------------------------------ */
1507 #define BITP_CAN_MBRIF1_MB00                  0                               /* Mailbox n Receive Interrupt Pending */
1508 #define BITP_CAN_MBRIF1_MB01                  1                               /* Mailbox n Receive Interrupt Pending */
1509 #define BITP_CAN_MBRIF1_MB02                  2                               /* Mailbox n Receive Interrupt Pending */
1510 #define BITP_CAN_MBRIF1_MB03                  3                               /* Mailbox n Receive Interrupt Pending */
1511 #define BITP_CAN_MBRIF1_MB04                  4                               /* Mailbox n Receive Interrupt Pending */
1512 #define BITP_CAN_MBRIF1_MB05                  5                               /* Mailbox n Receive Interrupt Pending */
1513 #define BITP_CAN_MBRIF1_MB06                  6                               /* Mailbox n Receive Interrupt Pending */
1514 #define BITP_CAN_MBRIF1_MB07                  7                               /* Mailbox n Receive Interrupt Pending */
1515 #define BITP_CAN_MBRIF1_MB08                  8                               /* Mailbox n Receive Interrupt Pending */
1516 #define BITP_CAN_MBRIF1_MB09                  9                               /* Mailbox n Receive Interrupt Pending */
1517 #define BITP_CAN_MBRIF1_MB10                 10                               /* Mailbox n Receive Interrupt Pending */
1518 #define BITP_CAN_MBRIF1_MB11                 11                               /* Mailbox n Receive Interrupt Pending */
1519 #define BITP_CAN_MBRIF1_MB12                 12                               /* Mailbox n Receive Interrupt Pending */
1520 #define BITP_CAN_MBRIF1_MB13                 13                               /* Mailbox n Receive Interrupt Pending */
1521 #define BITP_CAN_MBRIF1_MB14                 14                               /* Mailbox n Receive Interrupt Pending */
1522 #define BITP_CAN_MBRIF1_MB15                 15                               /* Mailbox n Receive Interrupt Pending */
1523 #define BITM_CAN_MBRIF1_MB00                 (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1524 #define BITM_CAN_MBRIF1_MB01                 (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1525 #define BITM_CAN_MBRIF1_MB02                 (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1526 #define BITM_CAN_MBRIF1_MB03                 (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1527 #define BITM_CAN_MBRIF1_MB04                 (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1528 #define BITM_CAN_MBRIF1_MB05                 (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1529 #define BITM_CAN_MBRIF1_MB06                 (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1530 #define BITM_CAN_MBRIF1_MB07                 (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1531 #define BITM_CAN_MBRIF1_MB08                 (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1532 #define BITM_CAN_MBRIF1_MB09                 (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1533 #define BITM_CAN_MBRIF1_MB10                 (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1534 #define BITM_CAN_MBRIF1_MB11                 (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1535 #define BITM_CAN_MBRIF1_MB12                 (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1536 #define BITM_CAN_MBRIF1_MB13                 (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1537 #define BITM_CAN_MBRIF1_MB14                 (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1538 #define BITM_CAN_MBRIF1_MB15                 (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1539
1540 /* ------------------------------------------------------------------------------------------------------------------------
1541         CAN_MBIM1                            Pos/Masks                        Description
1542    ------------------------------------------------------------------------------------------------------------------------ */
1543 #define BITP_CAN_MBIM1_MB00                   0                               /* Mailbox n Transmit and Receive Interrupt Enable */
1544 #define BITP_CAN_MBIM1_MB01                   1                               /* Mailbox n Transmit and Receive Interrupt Enable */
1545 #define BITP_CAN_MBIM1_MB02                   2                               /* Mailbox n Transmit and Receive Interrupt Enable */
1546 #define BITP_CAN_MBIM1_MB03                   3                               /* Mailbox n Transmit and Receive Interrupt Enable */
1547 #define BITP_CAN_MBIM1_MB04                   4                               /* Mailbox n Transmit and Receive Interrupt Enable */
1548 #define BITP_CAN_MBIM1_MB05                   5                               /* Mailbox n Transmit and Receive Interrupt Enable */
1549 #define BITP_CAN_MBIM1_MB06                   6                               /* Mailbox n Transmit and Receive Interrupt Enable */
1550 #define BITP_CAN_MBIM1_MB07                   7                               /* Mailbox n Transmit and Receive Interrupt Enable */
1551 #define BITP_CAN_MBIM1_MB08                   8                               /* Mailbox n Transmit and Receive Interrupt Enable */
1552 #define BITP_CAN_MBIM1_MB09                   9                               /* Mailbox n Transmit and Receive Interrupt Enable */
1553 #define BITP_CAN_MBIM1_MB10                  10                               /* Mailbox n Transmit and Receive Interrupt Enable */
1554 #define BITP_CAN_MBIM1_MB11                  11                               /* Mailbox n Transmit and Receive Interrupt Enable */
1555 #define BITP_CAN_MBIM1_MB12                  12                               /* Mailbox n Transmit and Receive Interrupt Enable */
1556 #define BITP_CAN_MBIM1_MB13                  13                               /* Mailbox n Transmit and Receive Interrupt Enable */
1557 #define BITP_CAN_MBIM1_MB14                  14                               /* Mailbox n Transmit and Receive Interrupt Enable */
1558 #define BITP_CAN_MBIM1_MB15                  15                               /* Mailbox n Transmit and Receive Interrupt Enable */
1559 #define BITM_CAN_MBIM1_MB00                  (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1560 #define BITM_CAN_MBIM1_MB01                  (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1561 #define BITM_CAN_MBIM1_MB02                  (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1562 #define BITM_CAN_MBIM1_MB03                  (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1563 #define BITM_CAN_MBIM1_MB04                  (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1564 #define BITM_CAN_MBIM1_MB05                  (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1565 #define BITM_CAN_MBIM1_MB06                  (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1566 #define BITM_CAN_MBIM1_MB07                  (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1567 #define BITM_CAN_MBIM1_MB08                  (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1568 #define BITM_CAN_MBIM1_MB09                  (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1569 #define BITM_CAN_MBIM1_MB10                  (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1570 #define BITM_CAN_MBIM1_MB11                  (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1571 #define BITM_CAN_MBIM1_MB12                  (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1572 #define BITM_CAN_MBIM1_MB13                  (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1573 #define BITM_CAN_MBIM1_MB14                  (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1574 #define BITM_CAN_MBIM1_MB15                  (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
1575
1576 /* ------------------------------------------------------------------------------------------------------------------------
1577         CAN_RFH1                             Pos/Masks                        Description
1578    ------------------------------------------------------------------------------------------------------------------------ */
1579 #define BITP_CAN_RFH1_MB00                    0                               /* Mailbox n Remote Frame Handling Enable */
1580 #define BITP_CAN_RFH1_MB01                    1                               /* Mailbox n Remote Frame Handling Enable */
1581 #define BITP_CAN_RFH1_MB02                    2                               /* Mailbox n Remote Frame Handling Enable */
1582 #define BITP_CAN_RFH1_MB03                    3                               /* Mailbox n Remote Frame Handling Enable */
1583 #define BITP_CAN_RFH1_MB04                    4                               /* Mailbox n Remote Frame Handling Enable */
1584 #define BITP_CAN_RFH1_MB05                    5                               /* Mailbox n Remote Frame Handling Enable */
1585 #define BITP_CAN_RFH1_MB06                    6                               /* Mailbox n Remote Frame Handling Enable */
1586 #define BITP_CAN_RFH1_MB07                    7                               /* Mailbox n Remote Frame Handling Enable */
1587 #define BITP_CAN_RFH1_MB08                    8                               /* Mailbox n Remote Frame Handling Enable */
1588 #define BITP_CAN_RFH1_MB09                    9                               /* Mailbox n Remote Frame Handling Enable */
1589 #define BITP_CAN_RFH1_MB10                   10                               /* Mailbox n Remote Frame Handling Enable */
1590 #define BITP_CAN_RFH1_MB11                   11                               /* Mailbox n Remote Frame Handling Enable */
1591 #define BITP_CAN_RFH1_MB12                   12                               /* Mailbox n Remote Frame Handling Enable */
1592 #define BITP_CAN_RFH1_MB13                   13                               /* Mailbox n Remote Frame Handling Enable */
1593 #define BITP_CAN_RFH1_MB14                   14                               /* Mailbox n Remote Frame Handling Enable */
1594 #define BITP_CAN_RFH1_MB15                   15                               /* Mailbox n Remote Frame Handling Enable */
1595 #define BITM_CAN_RFH1_MB00                   (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1596 #define BITM_CAN_RFH1_MB01                   (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1597 #define BITM_CAN_RFH1_MB02                   (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1598 #define BITM_CAN_RFH1_MB03                   (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1599 #define BITM_CAN_RFH1_MB04                   (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1600 #define BITM_CAN_RFH1_MB05                   (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1601 #define BITM_CAN_RFH1_MB06                   (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1602 #define BITM_CAN_RFH1_MB07                   (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1603 #define BITM_CAN_RFH1_MB08                   (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1604 #define BITM_CAN_RFH1_MB09                   (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1605 #define BITM_CAN_RFH1_MB10                   (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1606 #define BITM_CAN_RFH1_MB11                   (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1607 #define BITM_CAN_RFH1_MB12                   (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1608 #define BITM_CAN_RFH1_MB13                   (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1609 #define BITM_CAN_RFH1_MB14                   (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1610 #define BITM_CAN_RFH1_MB15                   (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
1611
1612 /* ------------------------------------------------------------------------------------------------------------------------
1613         CAN_OPSS1                            Pos/Masks                        Description
1614    ------------------------------------------------------------------------------------------------------------------------ */
1615 #define BITP_CAN_OPSS1_MB00                   0                               /* Mailbox n Overwrite Protection Enable */
1616 #define BITP_CAN_OPSS1_MB01                   1                               /* Mailbox n Overwrite Protection Enable */
1617 #define BITP_CAN_OPSS1_MB02                   2                               /* Mailbox n Overwrite Protection Enable */
1618 #define BITP_CAN_OPSS1_MB03                   3                               /* Mailbox n Overwrite Protection Enable */
1619 #define BITP_CAN_OPSS1_MB04                   4                               /* Mailbox n Overwrite Protection Enable */
1620 #define BITP_CAN_OPSS1_MB05                   5                               /* Mailbox n Overwrite Protection Enable */
1621 #define BITP_CAN_OPSS1_MB06                   6                               /* Mailbox n Overwrite Protection Enable */
1622 #define BITP_CAN_OPSS1_MB07                   7                               /* Mailbox n Overwrite Protection Enable */
1623 #define BITP_CAN_OPSS1_MB08                   8                               /* Mailbox n Overwrite Protection Enable */
1624 #define BITP_CAN_OPSS1_MB09                   9                               /* Mailbox n Overwrite Protection Enable */
1625 #define BITP_CAN_OPSS1_MB10                  10                               /* Mailbox n Overwrite Protection Enable */
1626 #define BITP_CAN_OPSS1_MB11                  11                               /* Mailbox n Overwrite Protection Enable */
1627 #define BITP_CAN_OPSS1_MB12                  12                               /* Mailbox n Overwrite Protection Enable */
1628 #define BITP_CAN_OPSS1_MB13                  13                               /* Mailbox n Overwrite Protection Enable */
1629 #define BITP_CAN_OPSS1_MB14                  14                               /* Mailbox n Overwrite Protection Enable */
1630 #define BITP_CAN_OPSS1_MB15                  15                               /* Mailbox n Overwrite Protection Enable */
1631 #define BITM_CAN_OPSS1_MB00                  (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1632 #define BITM_CAN_OPSS1_MB01                  (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1633 #define BITM_CAN_OPSS1_MB02                  (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1634 #define BITM_CAN_OPSS1_MB03                  (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1635 #define BITM_CAN_OPSS1_MB04                  (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1636 #define BITM_CAN_OPSS1_MB05                  (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1637 #define BITM_CAN_OPSS1_MB06                  (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1638 #define BITM_CAN_OPSS1_MB07                  (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1639 #define BITM_CAN_OPSS1_MB08                  (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1640 #define BITM_CAN_OPSS1_MB09                  (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1641 #define BITM_CAN_OPSS1_MB10                  (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1642 #define BITM_CAN_OPSS1_MB11                  (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1643 #define BITM_CAN_OPSS1_MB12                  (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1644 #define BITM_CAN_OPSS1_MB13                  (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1645 #define BITM_CAN_OPSS1_MB14                  (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1646 #define BITM_CAN_OPSS1_MB15                  (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Overwrite Protection Enable */
1647
1648 /* ------------------------------------------------------------------------------------------------------------------------
1649         CAN_MC2                              Pos/Masks                        Description
1650    ------------------------------------------------------------------------------------------------------------------------ */
1651 #define BITP_CAN_MC2_MB00                     0                               /* Mailbox n Enable/Disable */
1652 #define BITP_CAN_MC2_MB01                     1                               /* Mailbox n Enable/Disable */
1653 #define BITP_CAN_MC2_MB02                     2                               /* Mailbox n Enable/Disable */
1654 #define BITP_CAN_MC2_MB03                     3                               /* Mailbox n Enable/Disable */
1655 #define BITP_CAN_MC2_MB04                     4                               /* Mailbox n Enable/Disable */
1656 #define BITP_CAN_MC2_MB05                     5                               /* Mailbox n Enable/Disable */
1657 #define BITP_CAN_MC2_MB06                     6                               /* Mailbox n Enable/Disable */
1658 #define BITP_CAN_MC2_MB07                     7                               /* Mailbox n Enable/Disable */
1659 #define BITP_CAN_MC2_MB08                     8                               /* Mailbox n Enable/Disable */
1660 #define BITP_CAN_MC2_MB09                     9                               /* Mailbox n Enable/Disable */
1661 #define BITP_CAN_MC2_MB10                    10                               /* Mailbox n Enable/Disable */
1662 #define BITP_CAN_MC2_MB11                    11                               /* Mailbox n Enable/Disable */
1663 #define BITP_CAN_MC2_MB12                    12                               /* Mailbox n Enable/Disable */
1664 #define BITP_CAN_MC2_MB13                    13                               /* Mailbox n Enable/Disable */
1665 #define BITP_CAN_MC2_MB14                    14                               /* Mailbox n Enable/Disable */
1666 #define BITP_CAN_MC2_MB15                    15                               /* Mailbox n Enable/Disable */
1667 #define BITM_CAN_MC2_MB00                    (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Enable/Disable */
1668 #define BITM_CAN_MC2_MB01                    (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Enable/Disable */
1669 #define BITM_CAN_MC2_MB02                    (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Enable/Disable */
1670 #define BITM_CAN_MC2_MB03                    (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Enable/Disable */
1671 #define BITM_CAN_MC2_MB04                    (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Enable/Disable */
1672 #define BITM_CAN_MC2_MB05                    (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Enable/Disable */
1673 #define BITM_CAN_MC2_MB06                    (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Enable/Disable */
1674 #define BITM_CAN_MC2_MB07                    (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Enable/Disable */
1675 #define BITM_CAN_MC2_MB08                    (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Enable/Disable */
1676 #define BITM_CAN_MC2_MB09                    (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Enable/Disable */
1677 #define BITM_CAN_MC2_MB10                    (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Enable/Disable */
1678 #define BITM_CAN_MC2_MB11                    (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Enable/Disable */
1679 #define BITM_CAN_MC2_MB12                    (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Enable/Disable */
1680 #define BITM_CAN_MC2_MB13                    (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Enable/Disable */
1681 #define BITM_CAN_MC2_MB14                    (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Enable/Disable */
1682 #define BITM_CAN_MC2_MB15                    (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Enable/Disable */
1683
1684 /* ------------------------------------------------------------------------------------------------------------------------
1685         CAN_MD2                              Pos/Masks                        Description
1686    ------------------------------------------------------------------------------------------------------------------------ */
1687 #define BITP_CAN_MD2_MB00                     0                               /* Mailbox n Transmit/Receive */
1688 #define BITP_CAN_MD2_MB01                     1                               /* Mailbox n Transmit/Receive */
1689 #define BITP_CAN_MD2_MB02                     2                               /* Mailbox n Transmit/Receive */
1690 #define BITP_CAN_MD2_MB03                     3                               /* Mailbox n Transmit/Receive */
1691 #define BITP_CAN_MD2_MB04                     4                               /* Mailbox n Transmit/Receive */
1692 #define BITP_CAN_MD2_MB05                     5                               /* Mailbox n Transmit/Receive */
1693 #define BITP_CAN_MD2_MB06                     6                               /* Mailbox n Transmit/Receive */
1694 #define BITP_CAN_MD2_MB07                     7                               /* Mailbox n Transmit/Receive */
1695 #define BITP_CAN_MD2_MB08                     8                               /* Mailbox n Transmit/Receive */
1696 #define BITP_CAN_MD2_MB09                     9                               /* Mailbox n Transmit/Receive */
1697 #define BITP_CAN_MD2_MB10                    10                               /* Mailbox n Transmit/Receive */
1698 #define BITP_CAN_MD2_MB11                    11                               /* Mailbox n Transmit/Receive */
1699 #define BITP_CAN_MD2_MB12                    12                               /* Mailbox n Transmit/Receive */
1700 #define BITP_CAN_MD2_MB13                    13                               /* Mailbox n Transmit/Receive */
1701 #define BITP_CAN_MD2_MB14                    14                               /* Mailbox n Transmit/Receive */
1702 #define BITP_CAN_MD2_MB15                    15                               /* Mailbox n Transmit/Receive */
1703 #define BITM_CAN_MD2_MB00                    (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit/Receive */
1704 #define BITM_CAN_MD2_MB01                    (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit/Receive */
1705 #define BITM_CAN_MD2_MB02                    (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit/Receive */
1706 #define BITM_CAN_MD2_MB03                    (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit/Receive */
1707 #define BITM_CAN_MD2_MB04                    (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit/Receive */
1708 #define BITM_CAN_MD2_MB05                    (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit/Receive */
1709 #define BITM_CAN_MD2_MB06                    (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit/Receive */
1710 #define BITM_CAN_MD2_MB07                    (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit/Receive */
1711 #define BITM_CAN_MD2_MB08                    (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit/Receive */
1712 #define BITM_CAN_MD2_MB09                    (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit/Receive */
1713 #define BITM_CAN_MD2_MB10                    (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit/Receive */
1714 #define BITM_CAN_MD2_MB11                    (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit/Receive */
1715 #define BITM_CAN_MD2_MB12                    (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit/Receive */
1716 #define BITM_CAN_MD2_MB13                    (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit/Receive */
1717 #define BITM_CAN_MD2_MB14                    (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit/Receive */
1718 #define BITM_CAN_MD2_MB15                    (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit/Receive */
1719
1720 /* ------------------------------------------------------------------------------------------------------------------------
1721         CAN_TRS2                             Pos/Masks                        Description
1722    ------------------------------------------------------------------------------------------------------------------------ */
1723 #define BITP_CAN_TRS2_MB00                    0                               /* Mailbox n Transmit Request */
1724 #define BITP_CAN_TRS2_MB01                    1                               /* Mailbox n Transmit Request */
1725 #define BITP_CAN_TRS2_MB02                    2                               /* Mailbox n Transmit Request */
1726 #define BITP_CAN_TRS2_MB03                    3                               /* Mailbox n Transmit Request */
1727 #define BITP_CAN_TRS2_MB04                    4                               /* Mailbox n Transmit Request */
1728 #define BITP_CAN_TRS2_MB05                    5                               /* Mailbox n Transmit Request */
1729 #define BITP_CAN_TRS2_MB06                    6                               /* Mailbox n Transmit Request */
1730 #define BITP_CAN_TRS2_MB07                    7                               /* Mailbox n Transmit Request */
1731 #define BITP_CAN_TRS2_MB08                    8                               /* Mailbox n Transmit Request */
1732 #define BITP_CAN_TRS2_MB09                    9                               /* Mailbox n Transmit Request */
1733 #define BITP_CAN_TRS2_MB10                   10                               /* Mailbox n Transmit Request */
1734 #define BITP_CAN_TRS2_MB11                   11                               /* Mailbox n Transmit Request */
1735 #define BITP_CAN_TRS2_MB12                   12                               /* Mailbox n Transmit Request */
1736 #define BITP_CAN_TRS2_MB13                   13                               /* Mailbox n Transmit Request */
1737 #define BITP_CAN_TRS2_MB14                   14                               /* Mailbox n Transmit Request */
1738 #define BITP_CAN_TRS2_MB15                   15                               /* Mailbox n Transmit Request */
1739 #define BITM_CAN_TRS2_MB00                   (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit Request */
1740 #define BITM_CAN_TRS2_MB01                   (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit Request */
1741 #define BITM_CAN_TRS2_MB02                   (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit Request */
1742 #define BITM_CAN_TRS2_MB03                   (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit Request */
1743 #define BITM_CAN_TRS2_MB04                   (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit Request */
1744 #define BITM_CAN_TRS2_MB05                   (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit Request */
1745 #define BITM_CAN_TRS2_MB06                   (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit Request */
1746 #define BITM_CAN_TRS2_MB07                   (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit Request */
1747 #define BITM_CAN_TRS2_MB08                   (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit Request */
1748 #define BITM_CAN_TRS2_MB09                   (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit Request */
1749 #define BITM_CAN_TRS2_MB10                   (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit Request */
1750 #define BITM_CAN_TRS2_MB11                   (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit Request */
1751 #define BITM_CAN_TRS2_MB12                   (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit Request */
1752 #define BITM_CAN_TRS2_MB13                   (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit Request */
1753 #define BITM_CAN_TRS2_MB14                   (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit Request */
1754 #define BITM_CAN_TRS2_MB15                   (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit Request */
1755
1756 /* ------------------------------------------------------------------------------------------------------------------------
1757         CAN_TRR2                             Pos/Masks                        Description
1758    ------------------------------------------------------------------------------------------------------------------------ */
1759 #define BITP_CAN_TRR2_MB00                    0                               /* Mailbox n Transmit Abort */
1760 #define BITP_CAN_TRR2_MB01                    1                               /* Mailbox n Transmit Abort */
1761 #define BITP_CAN_TRR2_MB02                    2                               /* Mailbox n Transmit Abort */
1762 #define BITP_CAN_TRR2_MB03                    3                               /* Mailbox n Transmit Abort */
1763 #define BITP_CAN_TRR2_MB04                    4                               /* Mailbox n Transmit Abort */
1764 #define BITP_CAN_TRR2_MB05                    5                               /* Mailbox n Transmit Abort */
1765 #define BITP_CAN_TRR2_MB06                    6                               /* Mailbox n Transmit Abort */
1766 #define BITP_CAN_TRR2_MB07                    7                               /* Mailbox n Transmit Abort */
1767 #define BITP_CAN_TRR2_MB08                    8                               /* Mailbox n Transmit Abort */
1768 #define BITP_CAN_TRR2_MB09                    9                               /* Mailbox n Transmit Abort */
1769 #define BITP_CAN_TRR2_MB10                   10                               /* Mailbox n Transmit Abort */
1770 #define BITP_CAN_TRR2_MB11                   11                               /* Mailbox n Transmit Abort */
1771 #define BITP_CAN_TRR2_MB12                   12                               /* Mailbox n Transmit Abort */
1772 #define BITP_CAN_TRR2_MB13                   13                               /* Mailbox n Transmit Abort */
1773 #define BITP_CAN_TRR2_MB14                   14                               /* Mailbox n Transmit Abort */
1774 #define BITP_CAN_TRR2_MB15                   15                               /* Mailbox n Transmit Abort */
1775 #define BITM_CAN_TRR2_MB00                   (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit Abort */
1776 #define BITM_CAN_TRR2_MB01                   (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit Abort */
1777 #define BITM_CAN_TRR2_MB02                   (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit Abort */
1778 #define BITM_CAN_TRR2_MB03                   (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit Abort */
1779 #define BITM_CAN_TRR2_MB04                   (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit Abort */
1780 #define BITM_CAN_TRR2_MB05                   (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit Abort */
1781 #define BITM_CAN_TRR2_MB06                   (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit Abort */
1782 #define BITM_CAN_TRR2_MB07                   (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit Abort */
1783 #define BITM_CAN_TRR2_MB08                   (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit Abort */
1784 #define BITM_CAN_TRR2_MB09                   (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit Abort */
1785 #define BITM_CAN_TRR2_MB10                   (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit Abort */
1786 #define BITM_CAN_TRR2_MB11                   (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit Abort */
1787 #define BITM_CAN_TRR2_MB12                   (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit Abort */
1788 #define BITM_CAN_TRR2_MB13                   (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit Abort */
1789 #define BITM_CAN_TRR2_MB14                   (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit Abort */
1790 #define BITM_CAN_TRR2_MB15                   (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit Abort */
1791
1792 /* ------------------------------------------------------------------------------------------------------------------------
1793         CAN_TA2                              Pos/Masks                        Description
1794    ------------------------------------------------------------------------------------------------------------------------ */
1795 #define BITP_CAN_TA2_MB00                     0                               /* Mailbox n Transmit Acknowledge */
1796 #define BITP_CAN_TA2_MB01                     1                               /* Mailbox n Transmit Acknowledge */
1797 #define BITP_CAN_TA2_MB02                     2                               /* Mailbox n Transmit Acknowledge */
1798 #define BITP_CAN_TA2_MB03                     3                               /* Mailbox n Transmit Acknowledge */
1799 #define BITP_CAN_TA2_MB04                     4                               /* Mailbox n Transmit Acknowledge */
1800 #define BITP_CAN_TA2_MB05                     5                               /* Mailbox n Transmit Acknowledge */
1801 #define BITP_CAN_TA2_MB06                     6                               /* Mailbox n Transmit Acknowledge */
1802 #define BITP_CAN_TA2_MB07                     7                               /* Mailbox n Transmit Acknowledge */
1803 #define BITP_CAN_TA2_MB08                     8                               /* Mailbox n Transmit Acknowledge */
1804 #define BITP_CAN_TA2_MB09                     9                               /* Mailbox n Transmit Acknowledge */
1805 #define BITP_CAN_TA2_MB10                    10                               /* Mailbox n Transmit Acknowledge */
1806 #define BITP_CAN_TA2_MB11                    11                               /* Mailbox n Transmit Acknowledge */
1807 #define BITP_CAN_TA2_MB12                    12                               /* Mailbox n Transmit Acknowledge */
1808 #define BITP_CAN_TA2_MB13                    13                               /* Mailbox n Transmit Acknowledge */
1809 #define BITP_CAN_TA2_MB14                    14                               /* Mailbox n Transmit Acknowledge */
1810 #define BITP_CAN_TA2_MB15                    15                               /* Mailbox n Transmit Acknowledge */
1811 #define BITM_CAN_TA2_MB00                    (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit Acknowledge */
1812 #define BITM_CAN_TA2_MB01                    (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit Acknowledge */
1813 #define BITM_CAN_TA2_MB02                    (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit Acknowledge */
1814 #define BITM_CAN_TA2_MB03                    (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit Acknowledge */
1815 #define BITM_CAN_TA2_MB04                    (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit Acknowledge */
1816 #define BITM_CAN_TA2_MB05                    (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit Acknowledge */
1817 #define BITM_CAN_TA2_MB06                    (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit Acknowledge */
1818 #define BITM_CAN_TA2_MB07                    (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit Acknowledge */
1819 #define BITM_CAN_TA2_MB08                    (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit Acknowledge */
1820 #define BITM_CAN_TA2_MB09                    (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit Acknowledge */
1821 #define BITM_CAN_TA2_MB10                    (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit Acknowledge */
1822 #define BITM_CAN_TA2_MB11                    (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit Acknowledge */
1823 #define BITM_CAN_TA2_MB12                    (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit Acknowledge */
1824 #define BITM_CAN_TA2_MB13                    (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit Acknowledge */
1825 #define BITM_CAN_TA2_MB14                    (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit Acknowledge */
1826 #define BITM_CAN_TA2_MB15                    (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit Acknowledge */
1827
1828 /* ------------------------------------------------------------------------------------------------------------------------
1829         CAN_AA2                              Pos/Masks                        Description
1830    ------------------------------------------------------------------------------------------------------------------------ */
1831 #define BITP_CAN_AA2_MB00                     0                               /* Mailbox n Abort Acknowledge */
1832 #define BITP_CAN_AA2_MB01                     1                               /* Mailbox n Abort Acknowledge */
1833 #define BITP_CAN_AA2_MB02                     2                               /* Mailbox n Abort Acknowledge */
1834 #define BITP_CAN_AA2_MB03                     3                               /* Mailbox n Abort Acknowledge */
1835 #define BITP_CAN_AA2_MB04                     4                               /* Mailbox n Abort Acknowledge */
1836 #define BITP_CAN_AA2_MB05                     5                               /* Mailbox n Abort Acknowledge */
1837 #define BITP_CAN_AA2_MB06                     6                               /* Mailbox n Abort Acknowledge */
1838 #define BITP_CAN_AA2_MB07                     7                               /* Mailbox n Abort Acknowledge */
1839 #define BITP_CAN_AA2_MB08                     8                               /* Mailbox n Abort Acknowledge */
1840 #define BITP_CAN_AA2_MB09                     9                               /* Mailbox n Abort Acknowledge */
1841 #define BITP_CAN_AA2_MB10                    10                               /* Mailbox n Abort Acknowledge */
1842 #define BITP_CAN_AA2_MB11                    11                               /* Mailbox n Abort Acknowledge */
1843 #define BITP_CAN_AA2_MB12                    12                               /* Mailbox n Abort Acknowledge */
1844 #define BITP_CAN_AA2_MB13                    13                               /* Mailbox n Abort Acknowledge */
1845 #define BITP_CAN_AA2_MB14                    14                               /* Mailbox n Abort Acknowledge */
1846 #define BITP_CAN_AA2_MB15                    15                               /* Mailbox n Abort Acknowledge */
1847 #define BITM_CAN_AA2_MB00                    (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Abort Acknowledge */
1848 #define BITM_CAN_AA2_MB01                    (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Abort Acknowledge */
1849 #define BITM_CAN_AA2_MB02                    (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Abort Acknowledge */
1850 #define BITM_CAN_AA2_MB03                    (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Abort Acknowledge */
1851 #define BITM_CAN_AA2_MB04                    (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Abort Acknowledge */
1852 #define BITM_CAN_AA2_MB05                    (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Abort Acknowledge */
1853 #define BITM_CAN_AA2_MB06                    (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Abort Acknowledge */
1854 #define BITM_CAN_AA2_MB07                    (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Abort Acknowledge */
1855 #define BITM_CAN_AA2_MB08                    (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Abort Acknowledge */
1856 #define BITM_CAN_AA2_MB09                    (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Abort Acknowledge */
1857 #define BITM_CAN_AA2_MB10                    (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Abort Acknowledge */
1858 #define BITM_CAN_AA2_MB11                    (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Abort Acknowledge */
1859 #define BITM_CAN_AA2_MB12                    (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Abort Acknowledge */
1860 #define BITM_CAN_AA2_MB13                    (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Abort Acknowledge */
1861 #define BITM_CAN_AA2_MB14                    (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Abort Acknowledge */
1862 #define BITM_CAN_AA2_MB15                    (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Abort Acknowledge */
1863
1864 /* ------------------------------------------------------------------------------------------------------------------------
1865         CAN_RMP2                             Pos/Masks                        Description
1866    ------------------------------------------------------------------------------------------------------------------------ */
1867 #define BITP_CAN_RMP2_MB00                    0                               /* Mailbox n Message Pending */
1868 #define BITP_CAN_RMP2_MB01                    1                               /* Mailbox n Message Pending */
1869 #define BITP_CAN_RMP2_MB02                    2                               /* Mailbox n Message Pending */
1870 #define BITP_CAN_RMP2_MB03                    3                               /* Mailbox n Message Pending */
1871 #define BITP_CAN_RMP2_MB04                    4                               /* Mailbox n Message Pending */
1872 #define BITP_CAN_RMP2_MB05                    5                               /* Mailbox n Message Pending */
1873 #define BITP_CAN_RMP2_MB06                    6                               /* Mailbox n Message Pending */
1874 #define BITP_CAN_RMP2_MB07                    7                               /* Mailbox n Message Pending */
1875 #define BITP_CAN_RMP2_MB08                    8                               /* Mailbox n Message Pending */
1876 #define BITP_CAN_RMP2_MB09                    9                               /* Mailbox n Message Pending */
1877 #define BITP_CAN_RMP2_MB10                   10                               /* Mailbox n Message Pending */
1878 #define BITP_CAN_RMP2_MB11                   11                               /* Mailbox n Message Pending */
1879 #define BITP_CAN_RMP2_MB12                   12                               /* Mailbox n Message Pending */
1880 #define BITP_CAN_RMP2_MB13                   13                               /* Mailbox n Message Pending */
1881 #define BITP_CAN_RMP2_MB14                   14                               /* Mailbox n Message Pending */
1882 #define BITP_CAN_RMP2_MB15                   15                               /* Mailbox n Message Pending */
1883 #define BITM_CAN_RMP2_MB00                   (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Message Pending */
1884 #define BITM_CAN_RMP2_MB01                   (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Message Pending */
1885 #define BITM_CAN_RMP2_MB02                   (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Message Pending */
1886 #define BITM_CAN_RMP2_MB03                   (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Message Pending */
1887 #define BITM_CAN_RMP2_MB04                   (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Message Pending */
1888 #define BITM_CAN_RMP2_MB05                   (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Message Pending */
1889 #define BITM_CAN_RMP2_MB06                   (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Message Pending */
1890 #define BITM_CAN_RMP2_MB07                   (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Message Pending */
1891 #define BITM_CAN_RMP2_MB08                   (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Message Pending */
1892 #define BITM_CAN_RMP2_MB09                   (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Message Pending */
1893 #define BITM_CAN_RMP2_MB10                   (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Message Pending */
1894 #define BITM_CAN_RMP2_MB11                   (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Message Pending */
1895 #define BITM_CAN_RMP2_MB12                   (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Message Pending */
1896 #define BITM_CAN_RMP2_MB13                   (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Message Pending */
1897 #define BITM_CAN_RMP2_MB14                   (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Message Pending */
1898 #define BITM_CAN_RMP2_MB15                   (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Message Pending */
1899
1900 /* ------------------------------------------------------------------------------------------------------------------------
1901         CAN_RML2                             Pos/Masks                        Description
1902    ------------------------------------------------------------------------------------------------------------------------ */
1903 #define BITP_CAN_RML2_MB00                    0                               /* Mailbox n Message Lost */
1904 #define BITP_CAN_RML2_MB01                    1                               /* Mailbox n Message Lost */
1905 #define BITP_CAN_RML2_MB02                    2                               /* Mailbox n Message Lost */
1906 #define BITP_CAN_RML2_MB03                    3                               /* Mailbox n Message Lost */
1907 #define BITP_CAN_RML2_MB04                    4                               /* Mailbox n Message Lost */
1908 #define BITP_CAN_RML2_MB05                    5                               /* Mailbox n Message Lost */
1909 #define BITP_CAN_RML2_MB06                    6                               /* Mailbox n Message Lost */
1910 #define BITP_CAN_RML2_MB07                    7                               /* Mailbox n Message Lost */
1911 #define BITP_CAN_RML2_MB08                    8                               /* Mailbox n Message Lost */
1912 #define BITP_CAN_RML2_MB09                    9                               /* Mailbox n Message Lost */
1913 #define BITP_CAN_RML2_MB10                   10                               /* Mailbox n Message Lost */
1914 #define BITP_CAN_RML2_MB11                   11                               /* Mailbox n Message Lost */
1915 #define BITP_CAN_RML2_MB12                   12                               /* Mailbox n Message Lost */
1916 #define BITP_CAN_RML2_MB13                   13                               /* Mailbox n Message Lost */
1917 #define BITP_CAN_RML2_MB14                   14                               /* Mailbox n Message Lost */
1918 #define BITP_CAN_RML2_MB15                   15                               /* Mailbox n Message Lost */
1919 #define BITM_CAN_RML2_MB00                   (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Message Lost */
1920 #define BITM_CAN_RML2_MB01                   (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Message Lost */
1921 #define BITM_CAN_RML2_MB02                   (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Message Lost */
1922 #define BITM_CAN_RML2_MB03                   (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Message Lost */
1923 #define BITM_CAN_RML2_MB04                   (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Message Lost */
1924 #define BITM_CAN_RML2_MB05                   (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Message Lost */
1925 #define BITM_CAN_RML2_MB06                   (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Message Lost */
1926 #define BITM_CAN_RML2_MB07                   (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Message Lost */
1927 #define BITM_CAN_RML2_MB08                   (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Message Lost */
1928 #define BITM_CAN_RML2_MB09                   (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Message Lost */
1929 #define BITM_CAN_RML2_MB10                   (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Message Lost */
1930 #define BITM_CAN_RML2_MB11                   (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Message Lost */
1931 #define BITM_CAN_RML2_MB12                   (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Message Lost */
1932 #define BITM_CAN_RML2_MB13                   (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Message Lost */
1933 #define BITM_CAN_RML2_MB14                   (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Message Lost */
1934 #define BITM_CAN_RML2_MB15                   (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Message Lost */
1935
1936 /* ------------------------------------------------------------------------------------------------------------------------
1937         CAN_MBTIF2                           Pos/Masks                        Description
1938    ------------------------------------------------------------------------------------------------------------------------ */
1939 #define BITP_CAN_MBTIF2_MB00                  0                               /* Mailbox n Transmit Interrupt Pending */
1940 #define BITP_CAN_MBTIF2_MB01                  1                               /* Mailbox n Transmit Interrupt Pending */
1941 #define BITP_CAN_MBTIF2_MB02                  2                               /* Mailbox n Transmit Interrupt Pending */
1942 #define BITP_CAN_MBTIF2_MB03                  3                               /* Mailbox n Transmit Interrupt Pending */
1943 #define BITP_CAN_MBTIF2_MB04                  4                               /* Mailbox n Transmit Interrupt Pending */
1944 #define BITP_CAN_MBTIF2_MB05                  5                               /* Mailbox n Transmit Interrupt Pending */
1945 #define BITP_CAN_MBTIF2_MB06                  6                               /* Mailbox n Transmit Interrupt Pending */
1946 #define BITP_CAN_MBTIF2_MB07                  7                               /* Mailbox n Transmit Interrupt Pending */
1947 #define BITP_CAN_MBTIF2_MB08                  8                               /* Mailbox n Transmit Interrupt Pending */
1948 #define BITP_CAN_MBTIF2_MB09                  9                               /* Mailbox n Transmit Interrupt Pending */
1949 #define BITP_CAN_MBTIF2_MB10                 10                               /* Mailbox n Transmit Interrupt Pending */
1950 #define BITP_CAN_MBTIF2_MB11                 11                               /* Mailbox n Transmit Interrupt Pending */
1951 #define BITP_CAN_MBTIF2_MB12                 12                               /* Mailbox n Transmit Interrupt Pending */
1952 #define BITP_CAN_MBTIF2_MB13                 13                               /* Mailbox n Transmit Interrupt Pending */
1953 #define BITP_CAN_MBTIF2_MB14                 14                               /* Mailbox n Transmit Interrupt Pending */
1954 #define BITP_CAN_MBTIF2_MB15                 15                               /* Mailbox n Transmit Interrupt Pending */
1955 #define BITM_CAN_MBTIF2_MB00                 (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1956 #define BITM_CAN_MBTIF2_MB01                 (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1957 #define BITM_CAN_MBTIF2_MB02                 (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1958 #define BITM_CAN_MBTIF2_MB03                 (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1959 #define BITM_CAN_MBTIF2_MB04                 (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1960 #define BITM_CAN_MBTIF2_MB05                 (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1961 #define BITM_CAN_MBTIF2_MB06                 (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1962 #define BITM_CAN_MBTIF2_MB07                 (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1963 #define BITM_CAN_MBTIF2_MB08                 (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1964 #define BITM_CAN_MBTIF2_MB09                 (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1965 #define BITM_CAN_MBTIF2_MB10                 (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1966 #define BITM_CAN_MBTIF2_MB11                 (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1967 #define BITM_CAN_MBTIF2_MB12                 (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1968 #define BITM_CAN_MBTIF2_MB13                 (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1969 #define BITM_CAN_MBTIF2_MB14                 (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1970 #define BITM_CAN_MBTIF2_MB15                 (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit Interrupt Pending */
1971
1972 /* ------------------------------------------------------------------------------------------------------------------------
1973         CAN_MBRIF2                           Pos/Masks                        Description
1974    ------------------------------------------------------------------------------------------------------------------------ */
1975 #define BITP_CAN_MBRIF2_MB00                  0                               /* Mailbox n Receive Interrupt Pending */
1976 #define BITP_CAN_MBRIF2_MB01                  1                               /* Mailbox n Receive Interrupt Pending */
1977 #define BITP_CAN_MBRIF2_MB02                  2                               /* Mailbox n Receive Interrupt Pending */
1978 #define BITP_CAN_MBRIF2_MB03                  3                               /* Mailbox n Receive Interrupt Pending */
1979 #define BITP_CAN_MBRIF2_MB04                  4                               /* Mailbox n Receive Interrupt Pending */
1980 #define BITP_CAN_MBRIF2_MB05                  5                               /* Mailbox n Receive Interrupt Pending */
1981 #define BITP_CAN_MBRIF2_MB06                  6                               /* Mailbox n Receive Interrupt Pending */
1982 #define BITP_CAN_MBRIF2_MB07                  7                               /* Mailbox n Receive Interrupt Pending */
1983 #define BITP_CAN_MBRIF2_MB08                  8                               /* Mailbox n Receive Interrupt Pending */
1984 #define BITP_CAN_MBRIF2_MB09                  9                               /* Mailbox n Receive Interrupt Pending */
1985 #define BITP_CAN_MBRIF2_MB10                 10                               /* Mailbox n Receive Interrupt Pending */
1986 #define BITP_CAN_MBRIF2_MB11                 11                               /* Mailbox n Receive Interrupt Pending */
1987 #define BITP_CAN_MBRIF2_MB12                 12                               /* Mailbox n Receive Interrupt Pending */
1988 #define BITP_CAN_MBRIF2_MB13                 13                               /* Mailbox n Receive Interrupt Pending */
1989 #define BITP_CAN_MBRIF2_MB14                 14                               /* Mailbox n Receive Interrupt Pending */
1990 #define BITP_CAN_MBRIF2_MB15                 15                               /* Mailbox n Receive Interrupt Pending */
1991 #define BITM_CAN_MBRIF2_MB00                 (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1992 #define BITM_CAN_MBRIF2_MB01                 (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1993 #define BITM_CAN_MBRIF2_MB02                 (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1994 #define BITM_CAN_MBRIF2_MB03                 (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1995 #define BITM_CAN_MBRIF2_MB04                 (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1996 #define BITM_CAN_MBRIF2_MB05                 (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1997 #define BITM_CAN_MBRIF2_MB06                 (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1998 #define BITM_CAN_MBRIF2_MB07                 (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Receive Interrupt Pending */
1999 #define BITM_CAN_MBRIF2_MB08                 (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Receive Interrupt Pending */
2000 #define BITM_CAN_MBRIF2_MB09                 (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Receive Interrupt Pending */
2001 #define BITM_CAN_MBRIF2_MB10                 (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Receive Interrupt Pending */
2002 #define BITM_CAN_MBRIF2_MB11                 (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Receive Interrupt Pending */
2003 #define BITM_CAN_MBRIF2_MB12                 (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Receive Interrupt Pending */
2004 #define BITM_CAN_MBRIF2_MB13                 (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Receive Interrupt Pending */
2005 #define BITM_CAN_MBRIF2_MB14                 (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Receive Interrupt Pending */
2006 #define BITM_CAN_MBRIF2_MB15                 (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Receive Interrupt Pending */
2007
2008 /* ------------------------------------------------------------------------------------------------------------------------
2009         CAN_MBIM2                            Pos/Masks                        Description
2010    ------------------------------------------------------------------------------------------------------------------------ */
2011 #define BITP_CAN_MBIM2_MB00                   0                               /* Mailbox n Transmit and Receive Interrupt Enable */
2012 #define BITP_CAN_MBIM2_MB01                   1                               /* Mailbox n Transmit and Receive Interrupt Enable */
2013 #define BITP_CAN_MBIM2_MB02                   2                               /* Mailbox n Transmit and Receive Interrupt Enable */
2014 #define BITP_CAN_MBIM2_MB03                   3                               /* Mailbox n Transmit and Receive Interrupt Enable */
2015 #define BITP_CAN_MBIM2_MB04                   4                               /* Mailbox n Transmit and Receive Interrupt Enable */
2016 #define BITP_CAN_MBIM2_MB05                   5                               /* Mailbox n Transmit and Receive Interrupt Enable */
2017 #define BITP_CAN_MBIM2_MB06                   6                               /* Mailbox n Transmit and Receive Interrupt Enable */
2018 #define BITP_CAN_MBIM2_MB07                   7                               /* Mailbox n Transmit and Receive Interrupt Enable */
2019 #define BITP_CAN_MBIM2_MB08                   8                               /* Mailbox n Transmit and Receive Interrupt Enable */
2020 #define BITP_CAN_MBIM2_MB09                   9                               /* Mailbox n Transmit and Receive Interrupt Enable */
2021 #define BITP_CAN_MBIM2_MB10                  10                               /* Mailbox n Transmit and Receive Interrupt Enable */
2022 #define BITP_CAN_MBIM2_MB11                  11                               /* Mailbox n Transmit and Receive Interrupt Enable */
2023 #define BITP_CAN_MBIM2_MB12                  12                               /* Mailbox n Transmit and Receive Interrupt Enable */
2024 #define BITP_CAN_MBIM2_MB13                  13                               /* Mailbox n Transmit and Receive Interrupt Enable */
2025 #define BITP_CAN_MBIM2_MB14                  14                               /* Mailbox n Transmit and Receive Interrupt Enable */
2026 #define BITP_CAN_MBIM2_MB15                  15                               /* Mailbox n Transmit and Receive Interrupt Enable */
2027 #define BITM_CAN_MBIM2_MB00                  (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2028 #define BITM_CAN_MBIM2_MB01                  (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2029 #define BITM_CAN_MBIM2_MB02                  (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2030 #define BITM_CAN_MBIM2_MB03                  (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2031 #define BITM_CAN_MBIM2_MB04                  (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2032 #define BITM_CAN_MBIM2_MB05                  (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2033 #define BITM_CAN_MBIM2_MB06                  (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2034 #define BITM_CAN_MBIM2_MB07                  (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2035 #define BITM_CAN_MBIM2_MB08                  (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2036 #define BITM_CAN_MBIM2_MB09                  (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2037 #define BITM_CAN_MBIM2_MB10                  (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2038 #define BITM_CAN_MBIM2_MB11                  (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2039 #define BITM_CAN_MBIM2_MB12                  (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2040 #define BITM_CAN_MBIM2_MB13                  (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2041 #define BITM_CAN_MBIM2_MB14                  (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2042 #define BITM_CAN_MBIM2_MB15                  (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Transmit and Receive Interrupt Enable */
2043
2044 /* ------------------------------------------------------------------------------------------------------------------------
2045         CAN_RFH2                             Pos/Masks                        Description
2046    ------------------------------------------------------------------------------------------------------------------------ */
2047 #define BITP_CAN_RFH2_MB00                    0                               /* Mailbox n Remote Frame Handling Enable */
2048 #define BITP_CAN_RFH2_MB01                    1                               /* Mailbox n Remote Frame Handling Enable */
2049 #define BITP_CAN_RFH2_MB02                    2                               /* Mailbox n Remote Frame Handling Enable */
2050 #define BITP_CAN_RFH2_MB03                    3                               /* Mailbox n Remote Frame Handling Enable */
2051 #define BITP_CAN_RFH2_MB04                    4                               /* Mailbox n Remote Frame Handling Enable */
2052 #define BITP_CAN_RFH2_MB05                    5                               /* Mailbox n Remote Frame Handling Enable */
2053 #define BITP_CAN_RFH2_MB06                    6                               /* Mailbox n Remote Frame Handling Enable */
2054 #define BITP_CAN_RFH2_MB07                    7                               /* Mailbox n Remote Frame Handling Enable */
2055 #define BITP_CAN_RFH2_MB08                    8                               /* Mailbox n Remote Frame Handling Enable */
2056 #define BITP_CAN_RFH2_MB09                    9                               /* Mailbox n Remote Frame Handling Enable */
2057 #define BITP_CAN_RFH2_MB10                   10                               /* Mailbox n Remote Frame Handling Enable */
2058 #define BITP_CAN_RFH2_MB11                   11                               /* Mailbox n Remote Frame Handling Enable */
2059 #define BITP_CAN_RFH2_MB12                   12                               /* Mailbox n Remote Frame Handling Enable */
2060 #define BITP_CAN_RFH2_MB13                   13                               /* Mailbox n Remote Frame Handling Enable */
2061 #define BITP_CAN_RFH2_MB14                   14                               /* Mailbox n Remote Frame Handling Enable */
2062 #define BITP_CAN_RFH2_MB15                   15                               /* Mailbox n Remote Frame Handling Enable */
2063 #define BITM_CAN_RFH2_MB00                   (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2064 #define BITM_CAN_RFH2_MB01                   (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2065 #define BITM_CAN_RFH2_MB02                   (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2066 #define BITM_CAN_RFH2_MB03                   (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2067 #define BITM_CAN_RFH2_MB04                   (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2068 #define BITM_CAN_RFH2_MB05                   (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2069 #define BITM_CAN_RFH2_MB06                   (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2070 #define BITM_CAN_RFH2_MB07                   (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2071 #define BITM_CAN_RFH2_MB08                   (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2072 #define BITM_CAN_RFH2_MB09                   (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2073 #define BITM_CAN_RFH2_MB10                   (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2074 #define BITM_CAN_RFH2_MB11                   (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2075 #define BITM_CAN_RFH2_MB12                   (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2076 #define BITM_CAN_RFH2_MB13                   (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2077 #define BITM_CAN_RFH2_MB14                   (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2078 #define BITM_CAN_RFH2_MB15                   (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Remote Frame Handling Enable */
2079
2080 /* ------------------------------------------------------------------------------------------------------------------------
2081         CAN_OPSS2                            Pos/Masks                        Description
2082    ------------------------------------------------------------------------------------------------------------------------ */
2083 #define BITP_CAN_OPSS2_MB00                   0                               /* Mailbox n Overwrite Protection Enable */
2084 #define BITP_CAN_OPSS2_MB01                   1                               /* Mailbox n Overwrite Protection Enable */
2085 #define BITP_CAN_OPSS2_MB02                   2                               /* Mailbox n Overwrite Protection Enable */
2086 #define BITP_CAN_OPSS2_MB03                   3                               /* Mailbox n Overwrite Protection Enable */
2087 #define BITP_CAN_OPSS2_MB04                   4                               /* Mailbox n Overwrite Protection Enable */
2088 #define BITP_CAN_OPSS2_MB05                   5                               /* Mailbox n Overwrite Protection Enable */
2089 #define BITP_CAN_OPSS2_MB06                   6                               /* Mailbox n Overwrite Protection Enable */
2090 #define BITP_CAN_OPSS2_MB07                   7                               /* Mailbox n Overwrite Protection Enable */
2091 #define BITP_CAN_OPSS2_MB08                   8                               /* Mailbox n Overwrite Protection Enable */
2092 #define BITP_CAN_OPSS2_MB09                   9                               /* Mailbox n Overwrite Protection Enable */
2093 #define BITP_CAN_OPSS2_MB10                  10                               /* Mailbox n Overwrite Protection Enable */
2094 #define BITP_CAN_OPSS2_MB11                  11                               /* Mailbox n Overwrite Protection Enable */
2095 #define BITP_CAN_OPSS2_MB12                  12                               /* Mailbox n Overwrite Protection Enable */
2096 #define BITP_CAN_OPSS2_MB13                  13                               /* Mailbox n Overwrite Protection Enable */
2097 #define BITP_CAN_OPSS2_MB14                  14                               /* Mailbox n Overwrite Protection Enable */
2098 #define BITP_CAN_OPSS2_MB15                  15                               /* Mailbox n Overwrite Protection Enable */
2099 #define BITM_CAN_OPSS2_MB00                  (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2100 #define BITM_CAN_OPSS2_MB01                  (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2101 #define BITM_CAN_OPSS2_MB02                  (_ADI_MSK(0x00000004,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2102 #define BITM_CAN_OPSS2_MB03                  (_ADI_MSK(0x00000008,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2103 #define BITM_CAN_OPSS2_MB04                  (_ADI_MSK(0x00000010,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2104 #define BITM_CAN_OPSS2_MB05                  (_ADI_MSK(0x00000020,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2105 #define BITM_CAN_OPSS2_MB06                  (_ADI_MSK(0x00000040,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2106 #define BITM_CAN_OPSS2_MB07                  (_ADI_MSK(0x00000080,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2107 #define BITM_CAN_OPSS2_MB08                  (_ADI_MSK(0x00000100,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2108 #define BITM_CAN_OPSS2_MB09                  (_ADI_MSK(0x00000200,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2109 #define BITM_CAN_OPSS2_MB10                  (_ADI_MSK(0x00000400,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2110 #define BITM_CAN_OPSS2_MB11                  (_ADI_MSK(0x00000800,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2111 #define BITM_CAN_OPSS2_MB12                  (_ADI_MSK(0x00001000,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2112 #define BITM_CAN_OPSS2_MB13                  (_ADI_MSK(0x00002000,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2113 #define BITM_CAN_OPSS2_MB14                  (_ADI_MSK(0x00004000,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2114 #define BITM_CAN_OPSS2_MB15                  (_ADI_MSK(0x00008000,uint16_t))  /* Mailbox n Overwrite Protection Enable */
2115
2116 /* ------------------------------------------------------------------------------------------------------------------------
2117         CAN_CLK                              Pos/Masks                        Description
2118    ------------------------------------------------------------------------------------------------------------------------ */
2119 #define BITP_CAN_CLK_BRP                      0                               /* Bit Rate Prescaler */
2120 #define BITM_CAN_CLK_BRP                     (_ADI_MSK(0x000003FF,uint16_t))  /* Bit Rate Prescaler */
2121
2122 /* ------------------------------------------------------------------------------------------------------------------------
2123         CAN_TIMING                           Pos/Masks                        Description
2124    ------------------------------------------------------------------------------------------------------------------------ */
2125 #define BITP_CAN_TIMING_SJW                   8                               /* Synchronization Jump Width */
2126 #define BITP_CAN_TIMING_SAM                   7                               /* Sampling */
2127 #define BITP_CAN_TIMING_TSEG2                 4                               /* Time Segment 2 */
2128 #define BITP_CAN_TIMING_TSEG1                 0                               /* Time Segment 1 */
2129 #define BITM_CAN_TIMING_SJW                  (_ADI_MSK(0x00000300,uint16_t))  /* Synchronization Jump Width */
2130 #define BITM_CAN_TIMING_SAM                  (_ADI_MSK(0x00000080,uint16_t))  /* Sampling */
2131 #define BITM_CAN_TIMING_TSEG2                (_ADI_MSK(0x00000070,uint16_t))  /* Time Segment 2 */
2132 #define BITM_CAN_TIMING_TSEG1                (_ADI_MSK(0x0000000F,uint16_t))  /* Time Segment 1 */
2133
2134 /* ------------------------------------------------------------------------------------------------------------------------
2135         CAN_DBG                              Pos/Masks                        Description
2136    ------------------------------------------------------------------------------------------------------------------------ */
2137 #define BITP_CAN_DBG_CDE                     15                               /* CAN Debug Mode Enable */
2138 #define BITP_CAN_DBG_MRB                      5                               /* Mode Read Back */
2139 #define BITP_CAN_DBG_MAA                      4                               /* Mode Auto Acknowledge */
2140 #define BITP_CAN_DBG_DIL                      3                               /* Disable Internal Loop */
2141 #define BITP_CAN_DBG_DTO                      2                               /* Disable Tx Output Pin */
2142 #define BITP_CAN_DBG_DRI                      1                               /* Disable Receive Input Pin */
2143 #define BITP_CAN_DBG_DEC                      0                               /* Disable Transmit and Receive Error Counters */
2144 #define BITM_CAN_DBG_CDE                     (_ADI_MSK(0x00008000,uint16_t))  /* CAN Debug Mode Enable */
2145 #define BITM_CAN_DBG_MRB                     (_ADI_MSK(0x00000020,uint16_t))  /* Mode Read Back */
2146 #define BITM_CAN_DBG_MAA                     (_ADI_MSK(0x00000010,uint16_t))  /* Mode Auto Acknowledge */
2147 #define BITM_CAN_DBG_DIL                     (_ADI_MSK(0x00000008,uint16_t))  /* Disable Internal Loop */
2148 #define BITM_CAN_DBG_DTO                     (_ADI_MSK(0x00000004,uint16_t))  /* Disable Tx Output Pin */
2149 #define BITM_CAN_DBG_DRI                     (_ADI_MSK(0x00000002,uint16_t))  /* Disable Receive Input Pin */
2150 #define BITM_CAN_DBG_DEC                     (_ADI_MSK(0x00000001,uint16_t))  /* Disable Transmit and Receive Error Counters */
2151
2152 /* ------------------------------------------------------------------------------------------------------------------------
2153         CAN_STAT                             Pos/Masks                        Description
2154    ------------------------------------------------------------------------------------------------------------------------ */
2155 #define BITP_CAN_STAT_REC                    15                               /* Receive Mode */
2156 #define BITP_CAN_STAT_TRM                    14                               /* Transmit Mode */
2157 #define BITP_CAN_STAT_MBPTR                   8                               /* Mailbox Pointer */
2158 #define BITP_CAN_STAT_CCA                     7                               /* CAN Configuration Mode Acknowledge */
2159 #define BITP_CAN_STAT_CSA                     6                               /* CAN Suspend Mode Acknowledge */
2160 #define BITP_CAN_STAT_EBO                     3                               /* CAN Error Bus Off Mode */
2161 #define BITP_CAN_STAT_EP                      2                               /* CAN Error Passive Mode */
2162 #define BITP_CAN_STAT_WR                      1                               /* CAN Receive Warning Flag */
2163 #define BITP_CAN_STAT_WT                      0                               /* CAN Transmit Warning Flag */
2164 #define BITM_CAN_STAT_REC                    (_ADI_MSK(0x00008000,uint16_t))  /* Receive Mode */
2165 #define BITM_CAN_STAT_TRM                    (_ADI_MSK(0x00004000,uint16_t))  /* Transmit Mode */
2166 #define BITM_CAN_STAT_MBPTR                  (_ADI_MSK(0x00001F00,uint16_t))  /* Mailbox Pointer */
2167 #define BITM_CAN_STAT_CCA                    (_ADI_MSK(0x00000080,uint16_t))  /* CAN Configuration Mode Acknowledge */
2168 #define BITM_CAN_STAT_CSA                    (_ADI_MSK(0x00000040,uint16_t))  /* CAN Suspend Mode Acknowledge */
2169 #define BITM_CAN_STAT_EBO                    (_ADI_MSK(0x00000008,uint16_t))  /* CAN Error Bus Off Mode */
2170 #define BITM_CAN_STAT_EP                     (_ADI_MSK(0x00000004,uint16_t))  /* CAN Error Passive Mode */
2171 #define BITM_CAN_STAT_WR                     (_ADI_MSK(0x00000002,uint16_t))  /* CAN Receive Warning Flag */
2172 #define BITM_CAN_STAT_WT                     (_ADI_MSK(0x00000001,uint16_t))  /* CAN Transmit Warning Flag */
2173
2174 /* ------------------------------------------------------------------------------------------------------------------------
2175         CAN_CEC                              Pos/Masks                        Description
2176    ------------------------------------------------------------------------------------------------------------------------ */
2177 #define BITP_CAN_CEC_TXECNT                   8                               /* Transmit Error Counter */
2178 #define BITP_CAN_CEC_RXECNT                   0                               /* Receive Error Counter */
2179 #define BITM_CAN_CEC_TXECNT                  (_ADI_MSK(0x0000FF00,uint16_t))  /* Transmit Error Counter */
2180 #define BITM_CAN_CEC_RXECNT                  (_ADI_MSK(0x000000FF,uint16_t))  /* Receive Error Counter */
2181
2182 /* ------------------------------------------------------------------------------------------------------------------------
2183         CAN_GIS                              Pos/Masks                        Description
2184    ------------------------------------------------------------------------------------------------------------------------ */
2185 #define BITP_CAN_GIS_ADIS                    10                               /* Access Denied Interrupt Status */
2186 #define BITP_CAN_GIS_UCEIS                    8                               /* Universal Counter Exceeded Interrupt Status */
2187 #define BITP_CAN_GIS_RMLIS                    7                               /* Receive Message Lost Interrupt Status */
2188 #define BITP_CAN_GIS_AAIS                     6                               /* Abort Acknowledge Interrupt Status */
2189 #define BITP_CAN_GIS_UIAIS                    5                               /* Unimplemented Address Interrupt Status */
2190 #define BITP_CAN_GIS_WUIS                     4                               /* Wake Up Interrupt Status */
2191 #define BITP_CAN_GIS_BOIS                     3                               /* Bus Off Interrupt Status */
2192 #define BITP_CAN_GIS_EPIS                     2                               /* Error Passive Interrupt Status */
2193 #define BITP_CAN_GIS_EWRIS                    1                               /* Error Warning Receive  Interrupt Status */
2194 #define BITP_CAN_GIS_EWTIS                    0                               /* Error Warning Transmit Interrupt Status */
2195 #define BITM_CAN_GIS_ADIS                    (_ADI_MSK(0x00000400,uint16_t))  /* Access Denied Interrupt Status */
2196 #define BITM_CAN_GIS_UCEIS                   (_ADI_MSK(0x00000100,uint16_t))  /* Universal Counter Exceeded Interrupt Status */
2197 #define BITM_CAN_GIS_RMLIS                   (_ADI_MSK(0x00000080,uint16_t))  /* Receive Message Lost Interrupt Status */
2198 #define BITM_CAN_GIS_AAIS                    (_ADI_MSK(0x00000040,uint16_t))  /* Abort Acknowledge Interrupt Status */
2199 #define BITM_CAN_GIS_UIAIS                   (_ADI_MSK(0x00000020,uint16_t))  /* Unimplemented Address Interrupt Status */
2200 #define BITM_CAN_GIS_WUIS                    (_ADI_MSK(0x00000010,uint16_t))  /* Wake Up Interrupt Status */
2201 #define BITM_CAN_GIS_BOIS                    (_ADI_MSK(0x00000008,uint16_t))  /* Bus Off Interrupt Status */
2202 #define BITM_CAN_GIS_EPIS                    (_ADI_MSK(0x00000004,uint16_t))  /* Error Passive Interrupt Status */
2203 #define BITM_CAN_GIS_EWRIS                   (_ADI_MSK(0x00000002,uint16_t))  /* Error Warning Receive  Interrupt Status */
2204 #define BITM_CAN_GIS_EWTIS                   (_ADI_MSK(0x00000001,uint16_t))  /* Error Warning Transmit Interrupt Status */
2205
2206 /* ------------------------------------------------------------------------------------------------------------------------
2207         CAN_GIM                              Pos/Masks                        Description
2208    ------------------------------------------------------------------------------------------------------------------------ */
2209 #define BITP_CAN_GIM_ADIM                    10                               /* Access Denied Interrupt Mask */
2210 #define BITP_CAN_GIM_UCEIM                    8                               /* Universal Counter Exceeded Interrupt Mask */
2211 #define BITP_CAN_GIM_RMLIM                    7                               /* Receive Message Lost Interrupt Mask */
2212 #define BITP_CAN_GIM_AAIM                     6                               /* Abort Acknowledge Interrupt Mask */
2213 #define BITP_CAN_GIM_UIAIM                    5                               /* Unimplemented Address Interrupt Mask */
2214 #define BITP_CAN_GIM_WUIM                     4                               /* Wake Up Interrupt Mask */
2215 #define BITP_CAN_GIM_BOIM                     3                               /* Bus Off Interrupt Mask */
2216 #define BITP_CAN_GIM_EPIM                     2                               /* Error Passive Interrupt Mask */
2217 #define BITP_CAN_GIM_EWRIM                    1                               /* Error Warning Receive Interrupt Mask */
2218 #define BITP_CAN_GIM_EWTIM                    0                               /* Error Warning Transmit Interrupt Mask */
2219 #define BITM_CAN_GIM_ADIM                    (_ADI_MSK(0x00000400,uint16_t))  /* Access Denied Interrupt Mask */
2220 #define BITM_CAN_GIM_UCEIM                   (_ADI_MSK(0x00000100,uint16_t))  /* Universal Counter Exceeded Interrupt Mask */
2221 #define BITM_CAN_GIM_RMLIM                   (_ADI_MSK(0x00000080,uint16_t))  /* Receive Message Lost Interrupt Mask */
2222 #define BITM_CAN_GIM_AAIM                    (_ADI_MSK(0x00000040,uint16_t))  /* Abort Acknowledge Interrupt Mask */
2223 #define BITM_CAN_GIM_UIAIM                   (_ADI_MSK(0x00000020,uint16_t))  /* Unimplemented Address Interrupt Mask */
2224 #define BITM_CAN_GIM_WUIM                    (_ADI_MSK(0x00000010,uint16_t))  /* Wake Up Interrupt Mask */
2225 #define BITM_CAN_GIM_BOIM                    (_ADI_MSK(0x00000008,uint16_t))  /* Bus Off Interrupt Mask */
2226 #define BITM_CAN_GIM_EPIM                    (_ADI_MSK(0x00000004,uint16_t))  /* Error Passive Interrupt Mask */
2227 #define BITM_CAN_GIM_EWRIM                   (_ADI_MSK(0x00000002,uint16_t))  /* Error Warning Receive Interrupt Mask */
2228 #define BITM_CAN_GIM_EWTIM                   (_ADI_MSK(0x00000001,uint16_t))  /* Error Warning Transmit Interrupt Mask */
2229
2230 /* ------------------------------------------------------------------------------------------------------------------------
2231         CAN_GIF                              Pos/Masks                        Description
2232    ------------------------------------------------------------------------------------------------------------------------ */
2233 #define BITP_CAN_GIF_ADIF                    10                               /* Access Denied Interrupt Flag */
2234 #define BITP_CAN_GIF_UCEIF                    8                               /* Universal Counter Exceeded Interrupt Flag */
2235 #define BITP_CAN_GIF_RMLIF                    7                               /* Receive Message Lost Interrupt Flag */
2236 #define BITP_CAN_GIF_AAIF                     6                               /* Abort Acknowledge Interrupt Flag */
2237 #define BITP_CAN_GIF_UIAIF                    5                               /* Unimplemented Address Interrupt Flag */
2238 #define BITP_CAN_GIF_WUIF                     4                               /* Wake Up Interrupt Flag */
2239 #define BITP_CAN_GIF_BOIF                     3                               /* Bus Off Interrupt Flag */
2240 #define BITP_CAN_GIF_EPIF                     2                               /* Error Passive Interrupt Flag */
2241 #define BITP_CAN_GIF_EWRIF                    1                               /* Error Warning Receive Interrupt Flag */
2242 #define BITP_CAN_GIF_EWTIF                    0                               /* Error Warning Transmit Interrupt Flag */
2243 #define BITM_CAN_GIF_ADIF                    (_ADI_MSK(0x00000400,uint16_t))  /* Access Denied Interrupt Flag */
2244 #define BITM_CAN_GIF_UCEIF                   (_ADI_MSK(0x00000100,uint16_t))  /* Universal Counter Exceeded Interrupt Flag */
2245 #define BITM_CAN_GIF_RMLIF                   (_ADI_MSK(0x00000080,uint16_t))  /* Receive Message Lost Interrupt Flag */
2246 #define BITM_CAN_GIF_AAIF                    (_ADI_MSK(0x00000040,uint16_t))  /* Abort Acknowledge Interrupt Flag */
2247 #define BITM_CAN_GIF_UIAIF                   (_ADI_MSK(0x00000020,uint16_t))  /* Unimplemented Address Interrupt Flag */
2248 #define BITM_CAN_GIF_WUIF                    (_ADI_MSK(0x00000010,uint16_t))  /* Wake Up Interrupt Flag */
2249 #define BITM_CAN_GIF_BOIF                    (_ADI_MSK(0x00000008,uint16_t))  /* Bus Off Interrupt Flag */
2250 #define BITM_CAN_GIF_EPIF                    (_ADI_MSK(0x00000004,uint16_t))  /* Error Passive Interrupt Flag */
2251 #define BITM_CAN_GIF_EWRIF                   (_ADI_MSK(0x00000002,uint16_t))  /* Error Warning Receive Interrupt Flag */
2252 #define BITM_CAN_GIF_EWTIF                   (_ADI_MSK(0x00000001,uint16_t))  /* Error Warning Transmit Interrupt Flag */
2253
2254 /* ------------------------------------------------------------------------------------------------------------------------
2255         CAN_CTL                              Pos/Masks                        Description
2256    ------------------------------------------------------------------------------------------------------------------------ */
2257 #define BITP_CAN_CTL_CCR                      7                               /* CAN Configuration Mode Request */
2258 #define BITP_CAN_CTL_CSR                      6                               /* CAN Suspend Mode Request */
2259 #define BITP_CAN_CTL_SMR                      5                               /* Sleep Mode Request */
2260 #define BITP_CAN_CTL_WBA                      4                               /* Wake Up on CAN Bus Activity */
2261 #define BITP_CAN_CTL_ABO                      2                               /* Auto Bus On */
2262 #define BITP_CAN_CTL_DNM                      1                               /* Device Net Mode */
2263 #define BITP_CAN_CTL_SRS                      0                               /* Software Reset */
2264 #define BITM_CAN_CTL_CCR                     (_ADI_MSK(0x00000080,uint16_t))  /* CAN Configuration Mode Request */
2265 #define BITM_CAN_CTL_CSR                     (_ADI_MSK(0x00000040,uint16_t))  /* CAN Suspend Mode Request */
2266 #define BITM_CAN_CTL_SMR                     (_ADI_MSK(0x00000020,uint16_t))  /* Sleep Mode Request */
2267 #define BITM_CAN_CTL_WBA                     (_ADI_MSK(0x00000010,uint16_t))  /* Wake Up on CAN Bus Activity */
2268 #define BITM_CAN_CTL_ABO                     (_ADI_MSK(0x00000004,uint16_t))  /* Auto Bus On */
2269 #define BITM_CAN_CTL_DNM                     (_ADI_MSK(0x00000002,uint16_t))  /* Device Net Mode */
2270 #define BITM_CAN_CTL_SRS                     (_ADI_MSK(0x00000001,uint16_t))  /* Software Reset */
2271
2272 /* ------------------------------------------------------------------------------------------------------------------------
2273         CAN_INT                              Pos/Masks                        Description
2274    ------------------------------------------------------------------------------------------------------------------------ */
2275 #define BITP_CAN_INT_CANRX                    7                               /* Serial Input From Transceiver */
2276 #define BITP_CAN_INT_CANTX                    6                               /* Serial Input To Transceiver */
2277 #define BITP_CAN_INT_SMACK                    3                               /* Sleep Mode Acknowledge */
2278 #define BITP_CAN_INT_GIRQ                     2                               /* Global CAN Interrupt Output */
2279 #define BITP_CAN_INT_MBTIRQ                   1                               /* Mailbox Transmit Interrupt Output */
2280 #define BITP_CAN_INT_MBRIRQ                   0                               /* Mailbox Receive Interrupt Output */
2281 #define BITM_CAN_INT_CANRX                   (_ADI_MSK(0x00000080,uint16_t))  /* Serial Input From Transceiver */
2282 #define BITM_CAN_INT_CANTX                   (_ADI_MSK(0x00000040,uint16_t))  /* Serial Input To Transceiver */
2283 #define BITM_CAN_INT_SMACK                   (_ADI_MSK(0x00000008,uint16_t))  /* Sleep Mode Acknowledge */
2284 #define BITM_CAN_INT_GIRQ                    (_ADI_MSK(0x00000004,uint16_t))  /* Global CAN Interrupt Output */
2285 #define BITM_CAN_INT_MBTIRQ                  (_ADI_MSK(0x00000002,uint16_t))  /* Mailbox Transmit Interrupt Output */
2286 #define BITM_CAN_INT_MBRIRQ                  (_ADI_MSK(0x00000001,uint16_t))  /* Mailbox Receive Interrupt Output */
2287
2288 /* ------------------------------------------------------------------------------------------------------------------------
2289         CAN_MBTD                             Pos/Masks                        Description
2290    ------------------------------------------------------------------------------------------------------------------------ */
2291 #define BITP_CAN_MBTD_TDR                     7                               /* Temporary Disable Request */
2292 #define BITP_CAN_MBTD_TDA                     6                               /* Temporary Disable Acknowledge */
2293 #define BITP_CAN_MBTD_TDPTR                   0                               /* Temporary Disable Pointer */
2294 #define BITM_CAN_MBTD_TDR                    (_ADI_MSK(0x00000080,uint16_t))  /* Temporary Disable Request */
2295 #define BITM_CAN_MBTD_TDA                    (_ADI_MSK(0x00000040,uint16_t))  /* Temporary Disable Acknowledge */
2296 #define BITM_CAN_MBTD_TDPTR                  (_ADI_MSK(0x0000001F,uint16_t))  /* Temporary Disable Pointer */
2297
2298 /* ------------------------------------------------------------------------------------------------------------------------
2299         CAN_EWR                              Pos/Masks                        Description
2300    ------------------------------------------------------------------------------------------------------------------------ */
2301 #define BITP_CAN_EWR_EWLTEC                   8                               /* Transmit Error Warning Limit */
2302 #define BITP_CAN_EWR_EWLREC                   0                               /* Receive Error Warning Limit */
2303 #define BITM_CAN_EWR_EWLTEC                  (_ADI_MSK(0x0000FF00,uint16_t))  /* Transmit Error Warning Limit */
2304 #define BITM_CAN_EWR_EWLREC                  (_ADI_MSK(0x000000FF,uint16_t))  /* Receive Error Warning Limit */
2305
2306 /* ------------------------------------------------------------------------------------------------------------------------
2307         CAN_ESR                              Pos/Masks                        Description
2308    ------------------------------------------------------------------------------------------------------------------------ */
2309 #define BITP_CAN_ESR_FER                      7                               /* Form Error */
2310 #define BITP_CAN_ESR_BEF                      6                               /* Bit Error Flag */
2311 #define BITP_CAN_ESR_SAO                      5                               /* Stuck at Dominant */
2312 #define BITP_CAN_ESR_CRCE                     4                               /* CRC Error */
2313 #define BITP_CAN_ESR_SER                      3                               /* Stuff Bit Error */
2314 #define BITP_CAN_ESR_ACKE                     2                               /* Acknowledge Error */
2315 #define BITM_CAN_ESR_FER                     (_ADI_MSK(0x00000080,uint16_t))  /* Form Error */
2316 #define BITM_CAN_ESR_BEF                     (_ADI_MSK(0x00000040,uint16_t))  /* Bit Error Flag */
2317 #define BITM_CAN_ESR_SAO                     (_ADI_MSK(0x00000020,uint16_t))  /* Stuck at Dominant */
2318 #define BITM_CAN_ESR_CRCE                    (_ADI_MSK(0x00000010,uint16_t))  /* CRC Error */
2319 #define BITM_CAN_ESR_SER                     (_ADI_MSK(0x00000008,uint16_t))  /* Stuff Bit Error */
2320 #define BITM_CAN_ESR_ACKE                    (_ADI_MSK(0x00000004,uint16_t))  /* Acknowledge Error */
2321
2322 /* ------------------------------------------------------------------------------------------------------------------------
2323         CAN_UCCNF                            Pos/Masks                        Description
2324    ------------------------------------------------------------------------------------------------------------------------ */
2325 #define BITP_CAN_UCCNF_UCE                    7                               /* Universal Counter Enable */
2326 #define BITP_CAN_UCCNF_UCCT                   6                               /* Universal Counter CAN Trigger */
2327 #define BITP_CAN_UCCNF_UCRC                   5                               /* Universal Counter Reload/Clear */
2328 #define BITP_CAN_UCCNF_UCCNF                  0                               /* Universal Counter Configuration */
2329 #define BITM_CAN_UCCNF_UCE                   (_ADI_MSK(0x00000080,uint16_t))  /* Universal Counter Enable */
2330 #define BITM_CAN_UCCNF_UCCT                  (_ADI_MSK(0x00000040,uint16_t))  /* Universal Counter CAN Trigger */
2331 #define BITM_CAN_UCCNF_UCRC                  (_ADI_MSK(0x00000020,uint16_t))  /* Universal Counter Reload/Clear */
2332 #define BITM_CAN_UCCNF_UCCNF                 (_ADI_MSK(0x0000000F,uint16_t))  /* Universal Counter Configuration */
2333
2334 /* ------------------------------------------------------------------------------------------------------------------------
2335         CAN_AMnH                             Pos/Masks                        Description
2336    ------------------------------------------------------------------------------------------------------------------------ */
2337 #define BITP_CAN_AMH_FDF                     15                               /* Filter on Delay Field */
2338 #define BITP_CAN_AMH_FMD                     14                               /* Full Mask Data */
2339 #define BITP_CAN_AMH_AMIDE                   13                               /* Acceptance Mask Identifier Extension */
2340 #define BITP_CAN_AMH_BASEID                   2                               /* Base Identifier */
2341 #define BITP_CAN_AMH_EXTID                    0                               /* Extended Identifier */
2342 #define BITM_CAN_AMH_FDF                     (_ADI_MSK(0x00008000,uint16_t))  /* Filter on Delay Field */
2343 #define BITM_CAN_AMH_FMD                     (_ADI_MSK(0x00004000,uint16_t))  /* Full Mask Data */
2344 #define BITM_CAN_AMH_AMIDE                   (_ADI_MSK(0x00002000,uint16_t))  /* Acceptance Mask Identifier Extension */
2345 #define BITM_CAN_AMH_BASEID                  (_ADI_MSK(0x00001FFC,uint16_t))  /* Base Identifier */
2346 #define BITM_CAN_AMH_EXTID                   (_ADI_MSK(0x00000003,uint16_t))  /* Extended Identifier */
2347
2348 /* ------------------------------------------------------------------------------------------------------------------------
2349         CAN_MBn_DATA0                        Pos/Masks                        Description
2350    ------------------------------------------------------------------------------------------------------------------------ */
2351 #define BITP_CAN_MB_DATA0_DFB6                8                               /* Data Field Byte 6 */
2352 #define BITP_CAN_MB_DATA0_DFB7                0                               /* Data Field Byte 7 */
2353 #define BITM_CAN_MB_DATA0_DFB6               (_ADI_MSK(0x0000FF00,uint16_t))  /* Data Field Byte 6 */
2354 #define BITM_CAN_MB_DATA0_DFB7               (_ADI_MSK(0x000000FF,uint16_t))  /* Data Field Byte 7 */
2355
2356 /* ------------------------------------------------------------------------------------------------------------------------
2357         CAN_MBn_DATA1                        Pos/Masks                        Description
2358    ------------------------------------------------------------------------------------------------------------------------ */
2359 #define BITP_CAN_MB_DATA1_DFB4                8                               /* Data Field Byte 4 */
2360 #define BITP_CAN_MB_DATA1_DFB5                0                               /* Data Field Byte 5 */
2361 #define BITM_CAN_MB_DATA1_DFB4               (_ADI_MSK(0x0000FF00,uint16_t))  /* Data Field Byte 4 */
2362 #define BITM_CAN_MB_DATA1_DFB5               (_ADI_MSK(0x000000FF,uint16_t))  /* Data Field Byte 5 */
2363
2364 /* ------------------------------------------------------------------------------------------------------------------------
2365         CAN_MBn_DATA2                        Pos/Masks                        Description
2366    ------------------------------------------------------------------------------------------------------------------------ */
2367 #define BITP_CAN_MB_DATA2_DFB2                8                               /* Data Field Byte 2 */
2368 #define BITP_CAN_MB_DATA2_DFB3                0                               /* Data Field Byte 3 */
2369 #define BITM_CAN_MB_DATA2_DFB2               (_ADI_MSK(0x0000FF00,uint16_t))  /* Data Field Byte 2 */
2370 #define BITM_CAN_MB_DATA2_DFB3               (_ADI_MSK(0x000000FF,uint16_t))  /* Data Field Byte 3 */
2371
2372 /* ------------------------------------------------------------------------------------------------------------------------
2373         CAN_MBn_DATA3                        Pos/Masks                        Description
2374    ------------------------------------------------------------------------------------------------------------------------ */
2375 #define BITP_CAN_MB_DATA3_DFB0                8                               /* Data Field Byte 0 */
2376 #define BITP_CAN_MB_DATA3_DFB1                0                               /* Data Field Byte 1 */
2377 #define BITM_CAN_MB_DATA3_DFB0               (_ADI_MSK(0x0000FF00,uint16_t))  /* Data Field Byte 0 */
2378 #define BITM_CAN_MB_DATA3_DFB1               (_ADI_MSK(0x000000FF,uint16_t))  /* Data Field Byte 1 */
2379
2380 /* ------------------------------------------------------------------------------------------------------------------------
2381         CAN_MBn_LENGTH                       Pos/Masks                        Description
2382    ------------------------------------------------------------------------------------------------------------------------ */
2383 #define BITP_CAN_MB_LENGTH_DLC                0                               /* Data Length Code */
2384 #define BITM_CAN_MB_LENGTH_DLC               (_ADI_MSK(0x0000000F,uint16_t))  /* Data Length Code */
2385
2386 /* ------------------------------------------------------------------------------------------------------------------------
2387         CAN_MBn_ID1                          Pos/Masks                        Description
2388    ------------------------------------------------------------------------------------------------------------------------ */
2389 #define BITP_CAN_MB_ID1_AME                  15                               /* Acceptance Mask Enable */
2390 #define BITP_CAN_MB_ID1_RTR                  14                               /* Remote Transmission Request */
2391 #define BITP_CAN_MB_ID1_IDE                  13                               /* Identifier Extension */
2392 #define BITP_CAN_MB_ID1_BASEID                2                               /* Base Identifier */
2393 #define BITP_CAN_MB_ID1_EXTID                 0                               /* Extended Identifier */
2394 #define BITM_CAN_MB_ID1_AME                  (_ADI_MSK(0x00008000,uint16_t))  /* Acceptance Mask Enable */
2395 #define BITM_CAN_MB_ID1_RTR                  (_ADI_MSK(0x00004000,uint16_t))  /* Remote Transmission Request */
2396 #define BITM_CAN_MB_ID1_IDE                  (_ADI_MSK(0x00002000,uint16_t))  /* Identifier Extension */
2397 #define BITM_CAN_MB_ID1_BASEID               (_ADI_MSK(0x00001FFC,uint16_t))  /* Base Identifier */
2398 #define BITM_CAN_MB_ID1_EXTID                (_ADI_MSK(0x00000003,uint16_t))  /* Extended Identifier */
2399
2400 /* ==================================================
2401         Link Port Registers
2402    ================================================== */
2403
2404 /* =========================
2405         LP0
2406    ========================= */
2407 #define REG_LP0_CTL                     0xFFC01000         /* LP0 Control Register */
2408 #define REG_LP0_STAT                    0xFFC01004         /* LP0 Status Register */
2409 #define REG_LP0_DIV                     0xFFC01008         /* LP0 Clock Divider Value */
2410 #define REG_LP0_TX                      0xFFC01010         /* LP0 Transmit Buffer */
2411 #define REG_LP0_RX                      0xFFC01014         /* LP0 Receive Buffer */
2412 #define REG_LP0_TXIN_SHDW               0xFFC01018         /* LP0 Shadow Input Transmit Buffer */
2413 #define REG_LP0_TXOUT_SHDW              0xFFC0101C         /* LP0 Shadow Output Transmit Buffer */
2414
2415 /* =========================
2416         LP1
2417    ========================= */
2418 #define REG_LP1_CTL                     0xFFC01100         /* LP1 Control Register */
2419 #define REG_LP1_STAT                    0xFFC01104         /* LP1 Status Register */
2420 #define REG_LP1_DIV                     0xFFC01108         /* LP1 Clock Divider Value */
2421 #define REG_LP1_TX                      0xFFC01110         /* LP1 Transmit Buffer */
2422 #define REG_LP1_RX                      0xFFC01114         /* LP1 Receive Buffer */
2423 #define REG_LP1_TXIN_SHDW               0xFFC01118         /* LP1 Shadow Input Transmit Buffer */
2424 #define REG_LP1_TXOUT_SHDW              0xFFC0111C         /* LP1 Shadow Output Transmit Buffer */
2425
2426 /* =========================
2427         LP2
2428    ========================= */
2429 #define REG_LP2_CTL                     0xFFC01200         /* LP2 Control Register */
2430 #define REG_LP2_STAT                    0xFFC01204         /* LP2 Status Register */
2431 #define REG_LP2_DIV                     0xFFC01208         /* LP2 Clock Divider Value */
2432 #define REG_LP2_TX                      0xFFC01210         /* LP2 Transmit Buffer */
2433 #define REG_LP2_RX                      0xFFC01214         /* LP2 Receive Buffer */
2434 #define REG_LP2_TXIN_SHDW               0xFFC01218         /* LP2 Shadow Input Transmit Buffer */
2435 #define REG_LP2_TXOUT_SHDW              0xFFC0121C         /* LP2 Shadow Output Transmit Buffer */
2436
2437 /* =========================
2438         LP3
2439    ========================= */
2440 #define REG_LP3_CTL                     0xFFC01300         /* LP3 Control Register */
2441 #define REG_LP3_STAT                    0xFFC01304         /* LP3 Status Register */
2442 #define REG_LP3_DIV                     0xFFC01308         /* LP3 Clock Divider Value */
2443 #define REG_LP3_TX                      0xFFC01310         /* LP3 Transmit Buffer */
2444 #define REG_LP3_RX                      0xFFC01314         /* LP3 Receive Buffer */
2445 #define REG_LP3_TXIN_SHDW               0xFFC01318         /* LP3 Shadow Input Transmit Buffer */
2446 #define REG_LP3_TXOUT_SHDW              0xFFC0131C         /* LP3 Shadow Output Transmit Buffer */
2447
2448 /* =========================
2449         LP
2450    ========================= */
2451 /* ------------------------------------------------------------------------------------------------------------------------
2452         LP_CTL                               Pos/Masks                        Description
2453    ------------------------------------------------------------------------------------------------------------------------ */
2454 #define BITP_LP_CTL_ITMSK                    11                               /* Receive FIFO Overflow Interrupt Mask */
2455 #define BITP_LP_CTL_RRQMSK                    9                               /* Receive Request Interrupt Mask */
2456 #define BITP_LP_CTL_TRQMSK                    8                               /* Transmit Request Interrupt Mask */
2457 #define BITP_LP_CTL_TRAN                      3                               /* Transfer Direction */
2458 #define BITP_LP_CTL_EN                        0                               /* Enable */
2459
2460 #define BITM_LP_CTL_ITMSK                    (_ADI_MSK(0x00000800,uint32_t))  /* Receive FIFO Overflow Interrupt Mask */
2461 #define ENUM_LP_CTL_RX_OVF_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* ITMSK: Mask */
2462 #define ENUM_LP_CTL_RX_OVF_EN                (_ADI_MSK(0x00000800,uint32_t))  /* ITMSK: Unmask */
2463
2464 #define BITM_LP_CTL_RRQMSK                   (_ADI_MSK(0x00000200,uint32_t))  /* Receive Request Interrupt Mask */
2465 #define ENUM_LP_CTL_RRQ_DIS                  (_ADI_MSK(0x00000000,uint32_t))  /* RRQMSK: Mask */
2466 #define ENUM_LP_CTL_RRQ_EN                   (_ADI_MSK(0x00000200,uint32_t))  /* RRQMSK: Unmask */
2467
2468 #define BITM_LP_CTL_TRQMSK                   (_ADI_MSK(0x00000100,uint32_t))  /* Transmit Request Interrupt Mask */
2469 #define ENUM_LP_CTL_TRQ_DIS                  (_ADI_MSK(0x00000000,uint32_t))  /* TRQMSK: Mask */
2470 #define ENUM_LP_CTL_TRQ_EN                   (_ADI_MSK(0x00000100,uint32_t))  /* TRQMSK: Unmask */
2471
2472 #define BITM_LP_CTL_TRAN                     (_ADI_MSK(0x00000008,uint32_t))  /* Transfer Direction */
2473 #define ENUM_LP_CTL_RX                       (_ADI_MSK(0x00000000,uint32_t))  /* TRAN: Receive */
2474 #define ENUM_LP_CTL_TX                       (_ADI_MSK(0x00000008,uint32_t))  /* TRAN: Transmit */
2475
2476 #define BITM_LP_CTL_EN                       (_ADI_MSK(0x00000001,uint32_t))  /* Enable */
2477 #define ENUM_LP_CTL_DIS                      (_ADI_MSK(0x00000000,uint32_t))  /* EN: Disable */
2478 #define ENUM_LP_CTL_EN                       (_ADI_MSK(0x00000001,uint32_t))  /* EN: Enable   linkport */
2479
2480 /* ------------------------------------------------------------------------------------------------------------------------
2481         LP_STAT                              Pos/Masks                        Description
2482    ------------------------------------------------------------------------------------------------------------------------ */
2483 #define BITP_LP_STAT_LPBS                     8                               /* Bus Status */
2484 #define BITP_LP_STAT_LERR                     7                               /* Buffer Pack Error Status */
2485 #define BITP_LP_STAT_FFST                     4                               /* FIFO Status */
2486 #define BITP_LP_STAT_LPIT                     3                               /* Receive FIFO Overflow Interrupt */
2487 #define BITP_LP_STAT_LRRQ                     1                               /* Receive Request */
2488 #define BITP_LP_STAT_LTRQ                     0                               /* Transmit Request */
2489
2490 #define BITM_LP_STAT_LPBS                    (_ADI_MSK(0x00000100,uint32_t))  /* Bus Status */
2491 #define ENUM_LP_STAT_IDLE                    (_ADI_MSK(0x00000000,uint32_t))  /* LPBS: Bus is Idle */
2492 #define ENUM_LP_STAT_BUSY                    (_ADI_MSK(0x00000100,uint32_t))  /* LPBS: Bus Busy */
2493
2494 #define BITM_LP_STAT_LERR                    (_ADI_MSK(0x00000080,uint32_t))  /* Buffer Pack Error Status */
2495 #define ENUM_LP_STAT_PACK_DONE               (_ADI_MSK(0x00000000,uint32_t))  /* LERR: Packing Complete */
2496 #define ENUM_LP_STAT_PACK_PROG               (_ADI_MSK(0x00000080,uint32_t))  /* LERR: Packing Incomplete */
2497
2498 #define BITM_LP_STAT_FFST                    (_ADI_MSK(0x00000070,uint32_t))  /* FIFO Status */
2499 #define ENUM_LP_STAT_RX0_TX0                 (_ADI_MSK(0x00000000,uint32_t))  /* FFST: TX - Empty; RX -Empty */
2500 #define ENUM_LP_STAT_RX1_TXR                 (_ADI_MSK(0x00000010,uint32_t))  /* FFST: TX - reserved ; RX - One Word */
2501 #define ENUM_LP_STAT_RX2_TXR                 (_ADI_MSK(0x00000020,uint32_t))  /* FFST: TX - reserved; RX - Two Word */
2502 #define ENUM_LP_STAT_RX3_TXR                 (_ADI_MSK(0x00000030,uint32_t))  /* FFST: TX - reserved; RX - Three Word */
2503 #define ENUM_LP_STAT_RX4_TX1                 (_ADI_MSK(0x00000040,uint32_t))  /* FFST: TX - One Word; RX - Four word */
2504 #define ENUM_LP_STAT_RXR1_TXR1               (_ADI_MSK(0x00000050,uint32_t))  /* FFST: TX - Reserved; RX - Reserved */
2505 #define ENUM_LP_STAT_RXR2_TXR2               (_ADI_MSK(0x00000060,uint32_t))  /* FFST: TX - FIFO Full; RX - Reserved */
2506 #define ENUM_LP_STAT_RXR3_TXR3               (_ADI_MSK(0x00000070,uint32_t))  /* FFST: TX - Reserved; RX - Reserved */
2507 #define BITM_LP_STAT_LPIT                    (_ADI_MSK(0x00000008,uint32_t))  /* Receive FIFO Overflow Interrupt */
2508 #define BITM_LP_STAT_LRRQ                    (_ADI_MSK(0x00000002,uint32_t))  /* Receive Request */
2509 #define BITM_LP_STAT_LTRQ                    (_ADI_MSK(0x00000001,uint32_t))  /* Transmit Request */
2510
2511 /* ------------------------------------------------------------------------------------------------------------------------
2512         LP_DIV                               Pos/Masks                        Description
2513    ------------------------------------------------------------------------------------------------------------------------ */
2514 #define BITP_LP_DIV_VALUE                     0                               /* Divisor Value */
2515 #define BITM_LP_DIV_VALUE                    (_ADI_MSK(0x000000FF,uint32_t))  /* Divisor Value */
2516
2517 /* ==================================================
2518         General Purpose Timer Block Registers
2519    ================================================== */
2520
2521 /* =========================
2522         TIMER0
2523    ========================= */
2524 #define REG_TIMER0_REVID                0xFFC01400         /* TIMER0 Revision ID Register */
2525 #define REG_TIMER0_RUN                  0xFFC01404         /* TIMER0 Run Register */
2526 #define REG_TIMER0_RUN_SET              0xFFC01408         /* TIMER0 Run Set Register */
2527 #define REG_TIMER0_RUN_CLR              0xFFC0140C         /* TIMER0 Run Clear Register */
2528 #define REG_TIMER0_STOP_CFG             0xFFC01410         /* TIMER0 Stop Configuration Register */
2529 #define REG_TIMER0_STOP_CFG_SET         0xFFC01414         /* TIMER0 Stop Configuration Set Register */
2530 #define REG_TIMER0_STOP_CFG_CLR         0xFFC01418         /* TIMER0 Stop Configuration Clear Register */
2531 #define REG_TIMER0_DATA_IMSK            0xFFC0141C         /* TIMER0 Data Interrupt Mask Register */
2532 #define REG_TIMER0_STAT_IMSK            0xFFC01420         /* TIMER0 Status Interrupt Mask Register */
2533 #define REG_TIMER0_TRG_MSK              0xFFC01424         /* TIMER0 Trigger Master Mask Register */
2534 #define REG_TIMER0_TRG_IE               0xFFC01428         /* TIMER0 Trigger Slave Enable Register */
2535 #define REG_TIMER0_DATA_ILAT            0xFFC0142C         /* TIMER0 Data Interrupt Latch Register */
2536 #define REG_TIMER0_STAT_ILAT            0xFFC01430         /* TIMER0 Status Interrupt Latch Register */
2537 #define REG_TIMER0_ERR_TYPE             0xFFC01434         /* TIMER0 Error Type Status Register */
2538 #define REG_TIMER0_BCAST_PER            0xFFC01438         /* TIMER0 Broadcast Period Register */
2539 #define REG_TIMER0_BCAST_WID            0xFFC0143C         /* TIMER0 Broadcast Width Register */
2540 #define REG_TIMER0_BCAST_DLY            0xFFC01440         /* TIMER0 Broadcast Delay Register */
2541 #define REG_TIMER0_TMR0_CFG             0xFFC01460         /* TIMER0 Timer n Configuration Register */
2542 #define REG_TIMER0_TMR1_CFG             0xFFC01480         /* TIMER0 Timer n Configuration Register */
2543 #define REG_TIMER0_TMR2_CFG             0xFFC014A0         /* TIMER0 Timer n Configuration Register */
2544 #define REG_TIMER0_TMR3_CFG             0xFFC014C0         /* TIMER0 Timer n Configuration Register */
2545 #define REG_TIMER0_TMR4_CFG             0xFFC014E0         /* TIMER0 Timer n Configuration Register */
2546 #define REG_TIMER0_TMR5_CFG             0xFFC01500         /* TIMER0 Timer n Configuration Register */
2547 #define REG_TIMER0_TMR6_CFG             0xFFC01520         /* TIMER0 Timer n Configuration Register */
2548 #define REG_TIMER0_TMR7_CFG             0xFFC01540         /* TIMER0 Timer n Configuration Register */
2549 #define REG_TIMER0_TMR0_CNT             0xFFC01464         /* TIMER0 Timer n Counter Register */
2550 #define REG_TIMER0_TMR1_CNT             0xFFC01484         /* TIMER0 Timer n Counter Register */
2551 #define REG_TIMER0_TMR2_CNT             0xFFC014A4         /* TIMER0 Timer n Counter Register */
2552 #define REG_TIMER0_TMR3_CNT             0xFFC014C4         /* TIMER0 Timer n Counter Register */
2553 #define REG_TIMER0_TMR4_CNT             0xFFC014E4         /* TIMER0 Timer n Counter Register */
2554 #define REG_TIMER0_TMR5_CNT             0xFFC01504         /* TIMER0 Timer n Counter Register */
2555 #define REG_TIMER0_TMR6_CNT             0xFFC01524         /* TIMER0 Timer n Counter Register */
2556 #define REG_TIMER0_TMR7_CNT             0xFFC01544         /* TIMER0 Timer n Counter Register */
2557 #define REG_TIMER0_TMR0_PER             0xFFC01468         /* TIMER0 Timer n Period Register */
2558 #define REG_TIMER0_TMR1_PER             0xFFC01488         /* TIMER0 Timer n Period Register */
2559 #define REG_TIMER0_TMR2_PER             0xFFC014A8         /* TIMER0 Timer n Period Register */
2560 #define REG_TIMER0_TMR3_PER             0xFFC014C8         /* TIMER0 Timer n Period Register */
2561 #define REG_TIMER0_TMR4_PER             0xFFC014E8         /* TIMER0 Timer n Period Register */
2562 #define REG_TIMER0_TMR5_PER             0xFFC01508         /* TIMER0 Timer n Period Register */
2563 #define REG_TIMER0_TMR6_PER             0xFFC01528         /* TIMER0 Timer n Period Register */
2564 #define REG_TIMER0_TMR7_PER             0xFFC01548         /* TIMER0 Timer n Period Register */
2565 #define REG_TIMER0_TMR0_WID             0xFFC0146C         /* TIMER0 Timer n Width Register */
2566 #define REG_TIMER0_TMR1_WID             0xFFC0148C         /* TIMER0 Timer n Width Register */
2567 #define REG_TIMER0_TMR2_WID             0xFFC014AC         /* TIMER0 Timer n Width Register */
2568 #define REG_TIMER0_TMR3_WID             0xFFC014CC         /* TIMER0 Timer n Width Register */
2569 #define REG_TIMER0_TMR4_WID             0xFFC014EC         /* TIMER0 Timer n Width Register */
2570 #define REG_TIMER0_TMR5_WID             0xFFC0150C         /* TIMER0 Timer n Width Register */
2571 #define REG_TIMER0_TMR6_WID             0xFFC0152C         /* TIMER0 Timer n Width Register */
2572 #define REG_TIMER0_TMR7_WID             0xFFC0154C         /* TIMER0 Timer n Width Register */
2573 #define REG_TIMER0_TMR0_DLY             0xFFC01470         /* TIMER0 Timer n Delay Register */
2574 #define REG_TIMER0_TMR1_DLY             0xFFC01490         /* TIMER0 Timer n Delay Register */
2575 #define REG_TIMER0_TMR2_DLY             0xFFC014B0         /* TIMER0 Timer n Delay Register */
2576 #define REG_TIMER0_TMR3_DLY             0xFFC014D0         /* TIMER0 Timer n Delay Register */
2577 #define REG_TIMER0_TMR4_DLY             0xFFC014F0         /* TIMER0 Timer n Delay Register */
2578 #define REG_TIMER0_TMR5_DLY             0xFFC01510         /* TIMER0 Timer n Delay Register */
2579 #define REG_TIMER0_TMR6_DLY             0xFFC01530         /* TIMER0 Timer n Delay Register */
2580 #define REG_TIMER0_TMR7_DLY             0xFFC01550         /* TIMER0 Timer n Delay Register */
2581
2582 /* =========================
2583         TIMER
2584    ========================= */
2585 /* ------------------------------------------------------------------------------------------------------------------------
2586         TIMER_REVID                          Pos/Masks                        Description
2587    ------------------------------------------------------------------------------------------------------------------------ */
2588 #define BITP_TIMER_REVID_MAJOR                4                               /* Major Revision ID */
2589 #define BITP_TIMER_REVID_REV                  0                               /* Incremental Revision ID */
2590 #define BITM_TIMER_REVID_MAJOR               (_ADI_MSK(0x000000F0,uint16_t))  /* Major Revision ID */
2591 #define BITM_TIMER_REVID_REV                 (_ADI_MSK(0x0000000F,uint16_t))  /* Incremental Revision ID */
2592
2593 /* ------------------------------------------------------------------------------------------------------------------------
2594         TIMER_RUN                            Pos/Masks                        Description
2595    ------------------------------------------------------------------------------------------------------------------------ */
2596 #define BITP_TIMER_RUN_TMR00                  0                               /* Start/Stop Timer n */
2597 #define BITP_TIMER_RUN_TMR01                  1                               /* Start/Stop Timer n */
2598 #define BITP_TIMER_RUN_TMR02                  2                               /* Start/Stop Timer n */
2599 #define BITP_TIMER_RUN_TMR03                  3                               /* Start/Stop Timer n */
2600 #define BITP_TIMER_RUN_TMR04                  4                               /* Start/Stop Timer n */
2601 #define BITP_TIMER_RUN_TMR05                  5                               /* Start/Stop Timer n */
2602 #define BITP_TIMER_RUN_TMR06                  6                               /* Start/Stop Timer n */
2603 #define BITP_TIMER_RUN_TMR07                  7                               /* Start/Stop Timer n */
2604 #define BITM_TIMER_RUN_TMR00                 (_ADI_MSK(0x00000001,uint16_t))  /* Start/Stop Timer n */
2605 #define BITM_TIMER_RUN_TMR01                 (_ADI_MSK(0x00000002,uint16_t))  /* Start/Stop Timer n */
2606 #define BITM_TIMER_RUN_TMR02                 (_ADI_MSK(0x00000004,uint16_t))  /* Start/Stop Timer n */
2607 #define BITM_TIMER_RUN_TMR03                 (_ADI_MSK(0x00000008,uint16_t))  /* Start/Stop Timer n */
2608 #define BITM_TIMER_RUN_TMR04                 (_ADI_MSK(0x00000010,uint16_t))  /* Start/Stop Timer n */
2609 #define BITM_TIMER_RUN_TMR05                 (_ADI_MSK(0x00000020,uint16_t))  /* Start/Stop Timer n */
2610 #define BITM_TIMER_RUN_TMR06                 (_ADI_MSK(0x00000040,uint16_t))  /* Start/Stop Timer n */
2611 #define BITM_TIMER_RUN_TMR07                 (_ADI_MSK(0x00000080,uint16_t))  /* Start/Stop Timer n */
2612
2613 /* ------------------------------------------------------------------------------------------------------------------------
2614         TIMER_RUN_SET                        Pos/Masks                        Description
2615    ------------------------------------------------------------------------------------------------------------------------ */
2616 #define BITP_TIMER_RUN_SET_TMR00              0                               /* RUN Set Alias */
2617 #define BITP_TIMER_RUN_SET_TMR01              1                               /* RUN Set Alias */
2618 #define BITP_TIMER_RUN_SET_TMR02              2                               /* RUN Set Alias */
2619 #define BITP_TIMER_RUN_SET_TMR03              3                               /* RUN Set Alias */
2620 #define BITP_TIMER_RUN_SET_TMR04              4                               /* RUN Set Alias */
2621 #define BITP_TIMER_RUN_SET_TMR05              5                               /* RUN Set Alias */
2622 #define BITP_TIMER_RUN_SET_TMR06              6                               /* RUN Set Alias */
2623 #define BITP_TIMER_RUN_SET_TMR07              7                               /* RUN Set Alias */
2624 #define BITM_TIMER_RUN_SET_TMR00             (_ADI_MSK(0x00000001,uint16_t))  /* RUN Set Alias */
2625 #define BITM_TIMER_RUN_SET_TMR01             (_ADI_MSK(0x00000002,uint16_t))  /* RUN Set Alias */
2626 #define BITM_TIMER_RUN_SET_TMR02             (_ADI_MSK(0x00000004,uint16_t))  /* RUN Set Alias */
2627 #define BITM_TIMER_RUN_SET_TMR03             (_ADI_MSK(0x00000008,uint16_t))  /* RUN Set Alias */
2628 #define BITM_TIMER_RUN_SET_TMR04             (_ADI_MSK(0x00000010,uint16_t))  /* RUN Set Alias */
2629 #define BITM_TIMER_RUN_SET_TMR05             (_ADI_MSK(0x00000020,uint16_t))  /* RUN Set Alias */
2630 #define BITM_TIMER_RUN_SET_TMR06             (_ADI_MSK(0x00000040,uint16_t))  /* RUN Set Alias */
2631 #define BITM_TIMER_RUN_SET_TMR07             (_ADI_MSK(0x00000080,uint16_t))  /* RUN Set Alias */
2632
2633 /* ------------------------------------------------------------------------------------------------------------------------
2634         TIMER_RUN_CLR                        Pos/Masks                        Description
2635    ------------------------------------------------------------------------------------------------------------------------ */
2636 #define BITP_TIMER_RUN_CLR_TMR00              0                               /* RUN Clear Alias */
2637 #define BITP_TIMER_RUN_CLR_TMR01              1                               /* RUN Clear Alias */
2638 #define BITP_TIMER_RUN_CLR_TMR02              2                               /* RUN Clear Alias */
2639 #define BITP_TIMER_RUN_CLR_TMR03              3                               /* RUN Clear Alias */
2640 #define BITP_TIMER_RUN_CLR_TMR04              4                               /* RUN Clear Alias */
2641 #define BITP_TIMER_RUN_CLR_TMR05              5                               /* RUN Clear Alias */
2642 #define BITP_TIMER_RUN_CLR_TMR06              6                               /* RUN Clear Alias */
2643 #define BITP_TIMER_RUN_CLR_TMR07              7                               /* RUN Clear Alias */
2644 #define BITM_TIMER_RUN_CLR_TMR00             (_ADI_MSK(0x00000001,uint16_t))  /* RUN Clear Alias */
2645 #define BITM_TIMER_RUN_CLR_TMR01             (_ADI_MSK(0x00000002,uint16_t))  /* RUN Clear Alias */
2646 #define BITM_TIMER_RUN_CLR_TMR02             (_ADI_MSK(0x00000004,uint16_t))  /* RUN Clear Alias */
2647 #define BITM_TIMER_RUN_CLR_TMR03             (_ADI_MSK(0x00000008,uint16_t))  /* RUN Clear Alias */
2648 #define BITM_TIMER_RUN_CLR_TMR04             (_ADI_MSK(0x00000010,uint16_t))  /* RUN Clear Alias */
2649 #define BITM_TIMER_RUN_CLR_TMR05             (_ADI_MSK(0x00000020,uint16_t))  /* RUN Clear Alias */
2650 #define BITM_TIMER_RUN_CLR_TMR06             (_ADI_MSK(0x00000040,uint16_t))  /* RUN Clear Alias */
2651 #define BITM_TIMER_RUN_CLR_TMR07             (_ADI_MSK(0x00000080,uint16_t))  /* RUN Clear Alias */
2652
2653 /* ------------------------------------------------------------------------------------------------------------------------
2654         TIMER_STOP_CFG                       Pos/Masks                        Description
2655    ------------------------------------------------------------------------------------------------------------------------ */
2656 #define BITP_TIMER_STOP_CFG_TMR00             0                               /* Stop Mode Select */
2657 #define BITP_TIMER_STOP_CFG_TMR01             1                               /* Stop Mode Select */
2658 #define BITP_TIMER_STOP_CFG_TMR02             2                               /* Stop Mode Select */
2659 #define BITP_TIMER_STOP_CFG_TMR03             3                               /* Stop Mode Select */
2660 #define BITP_TIMER_STOP_CFG_TMR04             4                               /* Stop Mode Select */
2661 #define BITP_TIMER_STOP_CFG_TMR05             5                               /* Stop Mode Select */
2662 #define BITP_TIMER_STOP_CFG_TMR06             6                               /* Stop Mode Select */
2663 #define BITP_TIMER_STOP_CFG_TMR07             7                               /* Stop Mode Select */
2664 #define BITM_TIMER_STOP_CFG_TMR00            (_ADI_MSK(0x00000001,uint16_t))  /* Stop Mode Select */
2665 #define BITM_TIMER_STOP_CFG_TMR01            (_ADI_MSK(0x00000002,uint16_t))  /* Stop Mode Select */
2666 #define BITM_TIMER_STOP_CFG_TMR02            (_ADI_MSK(0x00000004,uint16_t))  /* Stop Mode Select */
2667 #define BITM_TIMER_STOP_CFG_TMR03            (_ADI_MSK(0x00000008,uint16_t))  /* Stop Mode Select */
2668 #define BITM_TIMER_STOP_CFG_TMR04            (_ADI_MSK(0x00000010,uint16_t))  /* Stop Mode Select */
2669 #define BITM_TIMER_STOP_CFG_TMR05            (_ADI_MSK(0x00000020,uint16_t))  /* Stop Mode Select */
2670 #define BITM_TIMER_STOP_CFG_TMR06            (_ADI_MSK(0x00000040,uint16_t))  /* Stop Mode Select */
2671 #define BITM_TIMER_STOP_CFG_TMR07            (_ADI_MSK(0x00000080,uint16_t))  /* Stop Mode Select */
2672
2673 /* ------------------------------------------------------------------------------------------------------------------------
2674         TIMER_STOP_CFG_SET                   Pos/Masks                        Description
2675    ------------------------------------------------------------------------------------------------------------------------ */
2676 #define BITP_TIMER_STOP_CFG_SET_TMR00         0                               /* STOP_CFG Set Alias */
2677 #define BITP_TIMER_STOP_CFG_SET_TMR01         1                               /* STOP_CFG Set Alias */
2678 #define BITP_TIMER_STOP_CFG_SET_TMR02         2                               /* STOP_CFG Set Alias */
2679 #define BITP_TIMER_STOP_CFG_SET_TMR03         3                               /* STOP_CFG Set Alias */
2680 #define BITP_TIMER_STOP_CFG_SET_TMR04         4                               /* STOP_CFG Set Alias */
2681 #define BITP_TIMER_STOP_CFG_SET_TMR05         5                               /* STOP_CFG Set Alias */
2682 #define BITP_TIMER_STOP_CFG_SET_TMR06         6                               /* STOP_CFG Set Alias */
2683 #define BITP_TIMER_STOP_CFG_SET_TMR07         7                               /* STOP_CFG Set Alias */
2684 #define BITM_TIMER_STOP_CFG_SET_TMR00        (_ADI_MSK(0x00000001,uint16_t))  /* STOP_CFG Set Alias */
2685 #define BITM_TIMER_STOP_CFG_SET_TMR01        (_ADI_MSK(0x00000002,uint16_t))  /* STOP_CFG Set Alias */
2686 #define BITM_TIMER_STOP_CFG_SET_TMR02        (_ADI_MSK(0x00000004,uint16_t))  /* STOP_CFG Set Alias */
2687 #define BITM_TIMER_STOP_CFG_SET_TMR03        (_ADI_MSK(0x00000008,uint16_t))  /* STOP_CFG Set Alias */
2688 #define BITM_TIMER_STOP_CFG_SET_TMR04        (_ADI_MSK(0x00000010,uint16_t))  /* STOP_CFG Set Alias */
2689 #define BITM_TIMER_STOP_CFG_SET_TMR05        (_ADI_MSK(0x00000020,uint16_t))  /* STOP_CFG Set Alias */
2690 #define BITM_TIMER_STOP_CFG_SET_TMR06        (_ADI_MSK(0x00000040,uint16_t))  /* STOP_CFG Set Alias */
2691 #define BITM_TIMER_STOP_CFG_SET_TMR07        (_ADI_MSK(0x00000080,uint16_t))  /* STOP_CFG Set Alias */
2692
2693 /* ------------------------------------------------------------------------------------------------------------------------
2694         TIMER_STOP_CFG_CLR                   Pos/Masks                        Description
2695    ------------------------------------------------------------------------------------------------------------------------ */
2696 #define BITP_TIMER_STOP_CFG_CLR_TMR00         0                               /* STOP_CFG Clear Alias */
2697 #define BITP_TIMER_STOP_CFG_CLR_TMR01         1                               /* STOP_CFG Clear Alias */
2698 #define BITP_TIMER_STOP_CFG_CLR_TMR02         2                               /* STOP_CFG Clear Alias */
2699 #define BITP_TIMER_STOP_CFG_CLR_TMR03         3                               /* STOP_CFG Clear Alias */
2700 #define BITP_TIMER_STOP_CFG_CLR_TMR04         4                               /* STOP_CFG Clear Alias */
2701 #define BITP_TIMER_STOP_CFG_CLR_TMR05         5                               /* STOP_CFG Clear Alias */
2702 #define BITP_TIMER_STOP_CFG_CLR_TMR06         6                               /* STOP_CFG Clear Alias */
2703 #define BITP_TIMER_STOP_CFG_CLR_TMR07         7                               /* STOP_CFG Clear Alias */
2704 #define BITM_TIMER_STOP_CFG_CLR_TMR00        (_ADI_MSK(0x00000001,uint16_t))  /* STOP_CFG Clear Alias */
2705 #define BITM_TIMER_STOP_CFG_CLR_TMR01        (_ADI_MSK(0x00000002,uint16_t))  /* STOP_CFG Clear Alias */
2706 #define BITM_TIMER_STOP_CFG_CLR_TMR02        (_ADI_MSK(0x00000004,uint16_t))  /* STOP_CFG Clear Alias */
2707 #define BITM_TIMER_STOP_CFG_CLR_TMR03        (_ADI_MSK(0x00000008,uint16_t))  /* STOP_CFG Clear Alias */
2708 #define BITM_TIMER_STOP_CFG_CLR_TMR04        (_ADI_MSK(0x00000010,uint16_t))  /* STOP_CFG Clear Alias */
2709 #define BITM_TIMER_STOP_CFG_CLR_TMR05        (_ADI_MSK(0x00000020,uint16_t))  /* STOP_CFG Clear Alias */
2710 #define BITM_TIMER_STOP_CFG_CLR_TMR06        (_ADI_MSK(0x00000040,uint16_t))  /* STOP_CFG Clear Alias */
2711 #define BITM_TIMER_STOP_CFG_CLR_TMR07        (_ADI_MSK(0x00000080,uint16_t))  /* STOP_CFG Clear Alias */
2712
2713 /* ------------------------------------------------------------------------------------------------------------------------
2714         TIMER_DATA_IMSK                      Pos/Masks                        Description
2715    ------------------------------------------------------------------------------------------------------------------------ */
2716 #define BITP_TIMER_DATA_IMSK_TMR00            0                               /* Data Interrupt Mask */
2717 #define BITP_TIMER_DATA_IMSK_TMR01            1                               /* Data Interrupt Mask */
2718 #define BITP_TIMER_DATA_IMSK_TMR02            2                               /* Data Interrupt Mask */
2719 #define BITP_TIMER_DATA_IMSK_TMR03            3                               /* Data Interrupt Mask */
2720 #define BITP_TIMER_DATA_IMSK_TMR04            4                               /* Data Interrupt Mask */
2721 #define BITP_TIMER_DATA_IMSK_TMR05            5                               /* Data Interrupt Mask */
2722 #define BITP_TIMER_DATA_IMSK_TMR06            6                               /* Data Interrupt Mask */
2723 #define BITP_TIMER_DATA_IMSK_TMR07            7                               /* Data Interrupt Mask */
2724 #define BITM_TIMER_DATA_IMSK_TMR00           (_ADI_MSK(0x00000001,uint16_t))  /* Data Interrupt Mask */
2725 #define BITM_TIMER_DATA_IMSK_TMR01           (_ADI_MSK(0x00000002,uint16_t))  /* Data Interrupt Mask */
2726 #define BITM_TIMER_DATA_IMSK_TMR02           (_ADI_MSK(0x00000004,uint16_t))  /* Data Interrupt Mask */
2727 #define BITM_TIMER_DATA_IMSK_TMR03           (_ADI_MSK(0x00000008,uint16_t))  /* Data Interrupt Mask */
2728 #define BITM_TIMER_DATA_IMSK_TMR04           (_ADI_MSK(0x00000010,uint16_t))  /* Data Interrupt Mask */
2729 #define BITM_TIMER_DATA_IMSK_TMR05           (_ADI_MSK(0x00000020,uint16_t))  /* Data Interrupt Mask */
2730 #define BITM_TIMER_DATA_IMSK_TMR06           (_ADI_MSK(0x00000040,uint16_t))  /* Data Interrupt Mask */
2731 #define BITM_TIMER_DATA_IMSK_TMR07           (_ADI_MSK(0x00000080,uint16_t))  /* Data Interrupt Mask */
2732
2733 /* ------------------------------------------------------------------------------------------------------------------------
2734         TIMER_STAT_IMSK                      Pos/Masks                        Description
2735    ------------------------------------------------------------------------------------------------------------------------ */
2736 #define BITP_TIMER_STAT_IMSK_TMR00            0                               /* Status Interrupt Mask */
2737 #define BITP_TIMER_STAT_IMSK_TMR01            1                               /* Status Interrupt Mask */
2738 #define BITP_TIMER_STAT_IMSK_TMR02            2                               /* Status Interrupt Mask */
2739 #define BITP_TIMER_STAT_IMSK_TMR03            3                               /* Status Interrupt Mask */
2740 #define BITP_TIMER_STAT_IMSK_TMR04            4                               /* Status Interrupt Mask */
2741 #define BITP_TIMER_STAT_IMSK_TMR05            5                               /* Status Interrupt Mask */
2742 #define BITP_TIMER_STAT_IMSK_TMR06            6                               /* Status Interrupt Mask */
2743 #define BITP_TIMER_STAT_IMSK_TMR07            7                               /* Status Interrupt Mask */
2744 #define BITM_TIMER_STAT_IMSK_TMR00           (_ADI_MSK(0x00000001,uint16_t))  /* Status Interrupt Mask */
2745 #define BITM_TIMER_STAT_IMSK_TMR01           (_ADI_MSK(0x00000002,uint16_t))  /* Status Interrupt Mask */
2746 #define BITM_TIMER_STAT_IMSK_TMR02           (_ADI_MSK(0x00000004,uint16_t))  /* Status Interrupt Mask */
2747 #define BITM_TIMER_STAT_IMSK_TMR03           (_ADI_MSK(0x00000008,uint16_t))  /* Status Interrupt Mask */
2748 #define BITM_TIMER_STAT_IMSK_TMR04           (_ADI_MSK(0x00000010,uint16_t))  /* Status Interrupt Mask */
2749 #define BITM_TIMER_STAT_IMSK_TMR05           (_ADI_MSK(0x00000020,uint16_t))  /* Status Interrupt Mask */
2750 #define BITM_TIMER_STAT_IMSK_TMR06           (_ADI_MSK(0x00000040,uint16_t))  /* Status Interrupt Mask */
2751 #define BITM_TIMER_STAT_IMSK_TMR07           (_ADI_MSK(0x00000080,uint16_t))  /* Status Interrupt Mask */
2752
2753 /* ------------------------------------------------------------------------------------------------------------------------
2754         TIMER_TRG_MSK                        Pos/Masks                        Description
2755    ------------------------------------------------------------------------------------------------------------------------ */
2756 #define BITP_TIMER_TRG_MSK_TMR00              0                               /* Trigger Output Mask */
2757 #define BITP_TIMER_TRG_MSK_TMR01              1                               /* Trigger Output Mask */
2758 #define BITP_TIMER_TRG_MSK_TMR02              2                               /* Trigger Output Mask */
2759 #define BITP_TIMER_TRG_MSK_TMR03              3                               /* Trigger Output Mask */
2760 #define BITP_TIMER_TRG_MSK_TMR04              4                               /* Trigger Output Mask */
2761 #define BITP_TIMER_TRG_MSK_TMR05              5                               /* Trigger Output Mask */
2762 #define BITP_TIMER_TRG_MSK_TMR06              6                               /* Trigger Output Mask */
2763 #define BITP_TIMER_TRG_MSK_TMR07              7                               /* Trigger Output Mask */
2764 #define BITM_TIMER_TRG_MSK_TMR00             (_ADI_MSK(0x00000001,uint16_t))  /* Trigger Output Mask */
2765 #define BITM_TIMER_TRG_MSK_TMR01             (_ADI_MSK(0x00000002,uint16_t))  /* Trigger Output Mask */
2766 #define BITM_TIMER_TRG_MSK_TMR02             (_ADI_MSK(0x00000004,uint16_t))  /* Trigger Output Mask */
2767 #define BITM_TIMER_TRG_MSK_TMR03             (_ADI_MSK(0x00000008,uint16_t))  /* Trigger Output Mask */
2768 #define BITM_TIMER_TRG_MSK_TMR04             (_ADI_MSK(0x00000010,uint16_t))  /* Trigger Output Mask */
2769 #define BITM_TIMER_TRG_MSK_TMR05             (_ADI_MSK(0x00000020,uint16_t))  /* Trigger Output Mask */
2770 #define BITM_TIMER_TRG_MSK_TMR06             (_ADI_MSK(0x00000040,uint16_t))  /* Trigger Output Mask */
2771 #define BITM_TIMER_TRG_MSK_TMR07             (_ADI_MSK(0x00000080,uint16_t))  /* Trigger Output Mask */
2772
2773 /* ------------------------------------------------------------------------------------------------------------------------
2774         TIMER_TRG_IE                         Pos/Masks                        Description
2775    ------------------------------------------------------------------------------------------------------------------------ */
2776 #define BITP_TIMER_TRG_IE_TMR00               0                               /* Trigger Input Enable */
2777 #define BITP_TIMER_TRG_IE_TMR01               1                               /* Trigger Input Enable */
2778 #define BITP_TIMER_TRG_IE_TMR02               2                               /* Trigger Input Enable */
2779 #define BITP_TIMER_TRG_IE_TMR03               3                               /* Trigger Input Enable */
2780 #define BITP_TIMER_TRG_IE_TMR04               4                               /* Trigger Input Enable */
2781 #define BITP_TIMER_TRG_IE_TMR05               5                               /* Trigger Input Enable */
2782 #define BITP_TIMER_TRG_IE_TMR06               6                               /* Trigger Input Enable */
2783 #define BITP_TIMER_TRG_IE_TMR07               7                               /* Trigger Input Enable */
2784 #define BITM_TIMER_TRG_IE_TMR00              (_ADI_MSK(0x00000001,uint16_t))  /* Trigger Input Enable */
2785 #define BITM_TIMER_TRG_IE_TMR01              (_ADI_MSK(0x00000002,uint16_t))  /* Trigger Input Enable */
2786 #define BITM_TIMER_TRG_IE_TMR02              (_ADI_MSK(0x00000004,uint16_t))  /* Trigger Input Enable */
2787 #define BITM_TIMER_TRG_IE_TMR03              (_ADI_MSK(0x00000008,uint16_t))  /* Trigger Input Enable */
2788 #define BITM_TIMER_TRG_IE_TMR04              (_ADI_MSK(0x00000010,uint16_t))  /* Trigger Input Enable */
2789 #define BITM_TIMER_TRG_IE_TMR05              (_ADI_MSK(0x00000020,uint16_t))  /* Trigger Input Enable */
2790 #define BITM_TIMER_TRG_IE_TMR06              (_ADI_MSK(0x00000040,uint16_t))  /* Trigger Input Enable */
2791 #define BITM_TIMER_TRG_IE_TMR07              (_ADI_MSK(0x00000080,uint16_t))  /* Trigger Input Enable */
2792
2793 /* ------------------------------------------------------------------------------------------------------------------------
2794         TIMER_DATA_ILAT                      Pos/Masks                        Description
2795    ------------------------------------------------------------------------------------------------------------------------ */
2796 #define BITP_TIMER_DATA_ILAT_TMR00            0                               /* Data Interrupt Latch */
2797 #define BITP_TIMER_DATA_ILAT_TMR01            1                               /* Data Interrupt Latch */
2798 #define BITP_TIMER_DATA_ILAT_TMR02            2                               /* Data Interrupt Latch */
2799 #define BITP_TIMER_DATA_ILAT_TMR03            3                               /* Data Interrupt Latch */
2800 #define BITP_TIMER_DATA_ILAT_TMR04            4                               /* Data Interrupt Latch */
2801 #define BITP_TIMER_DATA_ILAT_TMR05            5                               /* Data Interrupt Latch */
2802 #define BITP_TIMER_DATA_ILAT_TMR06            6                               /* Data Interrupt Latch */
2803 #define BITP_TIMER_DATA_ILAT_TMR07            7                               /* Data Interrupt Latch */
2804 #define BITM_TIMER_DATA_ILAT_TMR00           (_ADI_MSK(0x00000001,uint16_t))  /* Data Interrupt Latch */
2805 #define BITM_TIMER_DATA_ILAT_TMR01           (_ADI_MSK(0x00000002,uint16_t))  /* Data Interrupt Latch */
2806 #define BITM_TIMER_DATA_ILAT_TMR02           (_ADI_MSK(0x00000004,uint16_t))  /* Data Interrupt Latch */
2807 #define BITM_TIMER_DATA_ILAT_TMR03           (_ADI_MSK(0x00000008,uint16_t))  /* Data Interrupt Latch */
2808 #define BITM_TIMER_DATA_ILAT_TMR04           (_ADI_MSK(0x00000010,uint16_t))  /* Data Interrupt Latch */
2809 #define BITM_TIMER_DATA_ILAT_TMR05           (_ADI_MSK(0x00000020,uint16_t))  /* Data Interrupt Latch */
2810 #define BITM_TIMER_DATA_ILAT_TMR06           (_ADI_MSK(0x00000040,uint16_t))  /* Data Interrupt Latch */
2811 #define BITM_TIMER_DATA_ILAT_TMR07           (_ADI_MSK(0x00000080,uint16_t))  /* Data Interrupt Latch */
2812
2813 /* ------------------------------------------------------------------------------------------------------------------------
2814         TIMER_STAT_ILAT                      Pos/Masks                        Description
2815    ------------------------------------------------------------------------------------------------------------------------ */
2816 #define BITP_TIMER_STAT_ILAT_TMR00            0                               /* Status Interrupt Latch */
2817 #define BITP_TIMER_STAT_ILAT_TMR01            1                               /* Status Interrupt Latch */
2818 #define BITP_TIMER_STAT_ILAT_TMR02            2                               /* Status Interrupt Latch */
2819 #define BITP_TIMER_STAT_ILAT_TMR03            3                               /* Status Interrupt Latch */
2820 #define BITP_TIMER_STAT_ILAT_TMR04            4                               /* Status Interrupt Latch */
2821 #define BITP_TIMER_STAT_ILAT_TMR05            5                               /* Status Interrupt Latch */
2822 #define BITP_TIMER_STAT_ILAT_TMR06            6                               /* Status Interrupt Latch */
2823 #define BITP_TIMER_STAT_ILAT_TMR07            7                               /* Status Interrupt Latch */
2824 #define BITM_TIMER_STAT_ILAT_TMR00           (_ADI_MSK(0x00000001,uint16_t))  /* Status Interrupt Latch */
2825 #define BITM_TIMER_STAT_ILAT_TMR01           (_ADI_MSK(0x00000002,uint16_t))  /* Status Interrupt Latch */
2826 #define BITM_TIMER_STAT_ILAT_TMR02           (_ADI_MSK(0x00000004,uint16_t))  /* Status Interrupt Latch */
2827 #define BITM_TIMER_STAT_ILAT_TMR03           (_ADI_MSK(0x00000008,uint16_t))  /* Status Interrupt Latch */
2828 #define BITM_TIMER_STAT_ILAT_TMR04           (_ADI_MSK(0x00000010,uint16_t))  /* Status Interrupt Latch */
2829 #define BITM_TIMER_STAT_ILAT_TMR05           (_ADI_MSK(0x00000020,uint16_t))  /* Status Interrupt Latch */
2830 #define BITM_TIMER_STAT_ILAT_TMR06           (_ADI_MSK(0x00000040,uint16_t))  /* Status Interrupt Latch */
2831 #define BITM_TIMER_STAT_ILAT_TMR07           (_ADI_MSK(0x00000080,uint16_t))  /* Status Interrupt Latch */
2832
2833 /* ------------------------------------------------------------------------------------------------------------------------
2834         TIMER_ERR_TYPE                       Pos/Masks                        Description
2835    ------------------------------------------------------------------------------------------------------------------------ */
2836 #define BITP_TIMER_ERR_TYPE_TERR7            14                               /* Error type for Timer 7 */
2837 #define BITP_TIMER_ERR_TYPE_TERR6            12                               /* Error type for Timer 6 */
2838 #define BITP_TIMER_ERR_TYPE_TERR5            10                               /* Error type for Timer 5 */
2839 #define BITP_TIMER_ERR_TYPE_TERR4             8                               /* Error type for Timer 4 */
2840 #define BITP_TIMER_ERR_TYPE_TERR3             6                               /* Error type for Timer 3 */
2841 #define BITP_TIMER_ERR_TYPE_TERR2             4                               /* Error type for Timer 2 */
2842 #define BITP_TIMER_ERR_TYPE_TERR1             2                               /* Error type for Timer 1 */
2843 #define BITP_TIMER_ERR_TYPE_TERR0             0                               /* Error type for Timer 0 */
2844
2845 #define BITM_TIMER_ERR_TYPE_TERR7            (_ADI_MSK(0x0000C000,uint32_t))  /* Error type for Timer 7 */
2846 #define ENUM_TIMER_ERR_TYPE_NO_ERR7          (_ADI_MSK(0x00000000,uint32_t))  /* TERR7: No Error */
2847 #define ENUM_TIMER_ERR_TYPE_CNTOVF7          (_ADI_MSK(0x00004000,uint32_t))  /* TERR7: Counter Overflow Error */
2848 #define ENUM_TIMER_ERR_TYPE_PERPRG7          (_ADI_MSK(0x00008000,uint32_t))  /* TERR7: PER Register Programming Error */
2849 #define ENUM_TIMER_ERR_TYPE_PULSEPRG7        (_ADI_MSK(0x0000C000,uint32_t))  /* TERR7: WID or DLY Register Programming Error */
2850
2851 #define BITM_TIMER_ERR_TYPE_TERR6            (_ADI_MSK(0x00003000,uint32_t))  /* Error type for Timer 6 */
2852 #define ENUM_TIMER_ERR_TYPE_NO_ERR6          (_ADI_MSK(0x00000000,uint32_t))  /* TERR6: No Error */
2853 #define ENUM_TIMER_ERR_TYPE_CNTOVF6          (_ADI_MSK(0x00001000,uint32_t))  /* TERR6: Counter Overflow Error */
2854 #define ENUM_TIMER_ERR_TYPE_PERPRG6          (_ADI_MSK(0x00002000,uint32_t))  /* TERR6: PER Register Programming Error */
2855 #define ENUM_TIMER_ERR_TYPE_PULSEPRG6        (_ADI_MSK(0x00003000,uint32_t))  /* TERR6: WID or DLY Register Programming Error */
2856
2857 #define BITM_TIMER_ERR_TYPE_TERR5            (_ADI_MSK(0x00000C00,uint32_t))  /* Error type for Timer 5 */
2858 #define ENUM_TIMER_ERR_TYPE_NO_ERR5          (_ADI_MSK(0x00000000,uint32_t))  /* TERR5: No Error */
2859 #define ENUM_TIMER_ERR_TYPE_CNTOVF5          (_ADI_MSK(0x00000400,uint32_t))  /* TERR5: Counter Overflow Error */
2860 #define ENUM_TIMER_ERR_TYPE_PERPRG5          (_ADI_MSK(0x00000800,uint32_t))  /* TERR5: PER Register Programming Error */
2861 #define ENUM_TIMER_ERR_TYPE_PULSEPRG5        (_ADI_MSK(0x00000C00,uint32_t))  /* TERR5: WID or DLY Register Programming Error */
2862
2863 #define BITM_TIMER_ERR_TYPE_TERR4            (_ADI_MSK(0x00000300,uint32_t))  /* Error type for Timer 4 */
2864 #define ENUM_TIMER_ERR_TYPE_NO_ERR4          (_ADI_MSK(0x00000000,uint32_t))  /* TERR4: No Error */
2865 #define ENUM_TIMER_ERR_TYPE_CNTOVF4          (_ADI_MSK(0x00000100,uint32_t))  /* TERR4: Counter Overflow Error */
2866 #define ENUM_TIMER_ERR_TYPE_PERPRG4          (_ADI_MSK(0x00000200,uint32_t))  /* TERR4: PER Register Programming Error */
2867 #define ENUM_TIMER_ERR_TYPE_PULSEPRG4        (_ADI_MSK(0x00000300,uint32_t))  /* TERR4: WID or DLY Register Programming Error */
2868
2869 #define BITM_TIMER_ERR_TYPE_TERR3            (_ADI_MSK(0x000000C0,uint32_t))  /* Error type for Timer 3 */
2870 #define ENUM_TIMER_ERR_TYPE_NO_ERR3          (_ADI_MSK(0x00000000,uint32_t))  /* TERR3: No Error */
2871 #define ENUM_TIMER_ERR_TYPE_CNTOVF3          (_ADI_MSK(0x00000040,uint32_t))  /* TERR3: Counter Overflow Error */
2872 #define ENUM_TIMER_ERR_TYPE_PERPRG3          (_ADI_MSK(0x00000080,uint32_t))  /* TERR3: PER Register Programming Error */
2873 #define ENUM_TIMER_ERR_TYPE_PULSEPRG3        (_ADI_MSK(0x000000C0,uint32_t))  /* TERR3: WID or DLY Register Programming Error */
2874
2875 #define BITM_TIMER_ERR_TYPE_TERR2            (_ADI_MSK(0x00000030,uint32_t))  /* Error type for Timer 2 */
2876 #define ENUM_TIMER_ERR_TYPE_NO_ERR2          (_ADI_MSK(0x00000000,uint32_t))  /* TERR2: No Error */
2877 #define ENUM_TIMER_ERR_TYPE_CNTOVF2          (_ADI_MSK(0x00000010,uint32_t))  /* TERR2: Counter Overflow Error */
2878 #define ENUM_TIMER_ERR_TYPE_PERPRG2          (_ADI_MSK(0x00000020,uint32_t))  /* TERR2: PER Register Programming Error */
2879 #define ENUM_TIMER_ERR_TYPE_PULSEPRG2        (_ADI_MSK(0x00000030,uint32_t))  /* TERR2: WID or DLY Register Programming Error */
2880
2881 #define BITM_TIMER_ERR_TYPE_TERR1            (_ADI_MSK(0x0000000C,uint32_t))  /* Error type for Timer 1 */
2882 #define ENUM_TIMER_ERR_TYPE_NO_ERR1          (_ADI_MSK(0x00000000,uint32_t))  /* TERR1: No Error */
2883 #define ENUM_TIMER_ERR_TYPE_CNTOVF1          (_ADI_MSK(0x00000004,uint32_t))  /* TERR1: Counter Overflow Error */
2884 #define ENUM_TIMER_ERR_TYPE_PERPRG1          (_ADI_MSK(0x00000008,uint32_t))  /* TERR1: PER Register Programming Error */
2885 #define ENUM_TIMER_ERR_TYPE_PULSEPRG1        (_ADI_MSK(0x0000000C,uint32_t))  /* TERR1: WID or DLY Register Programming Error */
2886
2887 #define BITM_TIMER_ERR_TYPE_TERR0            (_ADI_MSK(0x00000003,uint32_t))  /* Error type for Timer 0 */
2888 #define ENUM_TIMER_ERR_TYPE_NO_ERR0          (_ADI_MSK(0x00000000,uint32_t))  /* TERR0: No Error */
2889 #define ENUM_TIMER_ERR_TYPE_CNTOVF0          (_ADI_MSK(0x00000001,uint32_t))  /* TERR0: Counter Overflow Error */
2890 #define ENUM_TIMER_ERR_TYPE_PERPRG0          (_ADI_MSK(0x00000002,uint32_t))  /* TERR0: PER Register Programming Error */
2891 #define ENUM_TIMER_ERR_TYPE_PULSEPRG0        (_ADI_MSK(0x00000003,uint32_t))  /* TERR0: WID or DLY Register Programming Error */
2892
2893 /* ------------------------------------------------------------------------------------------------------------------------
2894         TIMER_TMR_CFG                        Pos/Masks                        Description
2895    ------------------------------------------------------------------------------------------------------------------------ */
2896 #define BITP_TIMER_TMR_CFG_EMURUN            15                               /* Run Timer (Counter) During Emulation */
2897 #define BITP_TIMER_TMR_CFG_BPEREN            14                               /* Broadcast Period Enable */
2898 #define BITP_TIMER_TMR_CFG_BWIDEN            13                               /* Broadcast Width Enable */
2899 #define BITP_TIMER_TMR_CFG_BDLYEN            12                               /* Broadcast Delay Enable */
2900 #define BITP_TIMER_TMR_CFG_OUTDIS            11                               /* Output Disable */
2901 #define BITP_TIMER_TMR_CFG_TINSEL            10                               /* Timer Input Select (for WIDCAP, WATCHDOG, PININT modes) */
2902 #define BITP_TIMER_TMR_CFG_CLKSEL             8                               /* Clock Select */
2903 #define BITP_TIMER_TMR_CFG_PULSEHI            7                               /* Polarity Response Select */
2904 #define BITP_TIMER_TMR_CFG_SLAVETRIG          6                               /* Slave Trigger Response */
2905 #define BITP_TIMER_TMR_CFG_IRQMODE            4                               /* Interrupt Modes */
2906 #define BITP_TIMER_TMR_CFG_TMODE              0                               /* Timer Mode Select */
2907
2908 #define BITM_TIMER_TMR_CFG_EMURUN            (_ADI_MSK(0x00008000,uint16_t))  /* Run Timer (Counter) During Emulation */
2909 #define ENUM_TIMER_TMR_CFG_EMU_NOCNT         (_ADI_MSK(0x00000000,uint16_t))  /* EMURUN: Stop Timer During Emulation */
2910 #define ENUM_TIMER_TMR_CFG_EMU_CNT           (_ADI_MSK(0x00008000,uint16_t))  /* EMURUN: Run Timer During Emulation */
2911
2912 #define BITM_TIMER_TMR_CFG_BPEREN            (_ADI_MSK(0x00004000,uint16_t))  /* Broadcast Period Enable */
2913 #define ENUM_TIMER_TMR_CFG_BCASTPER_DIS      (_ADI_MSK(0x00000000,uint16_t))  /* BPEREN: Disable Broadcast to PER Register */
2914 #define ENUM_TIMER_TMR_CFG_BCASTPER_EN       (_ADI_MSK(0x00004000,uint16_t))  /* BPEREN: Enable Broadcast to PER Register */
2915
2916 #define BITM_TIMER_TMR_CFG_BWIDEN            (_ADI_MSK(0x00002000,uint16_t))  /* Broadcast Width Enable */
2917 #define ENUM_TIMER_TMR_CFG_BCASTWID_DIS      (_ADI_MSK(0x00000000,uint16_t))  /* BWIDEN: Disable Broadcast to WID Register */
2918 #define ENUM_TIMER_TMR_CFG_BCASTWID_EN       (_ADI_MSK(0x00002000,uint16_t))  /* BWIDEN: Enable Broadcast to WID Register */
2919
2920 #define BITM_TIMER_TMR_CFG_BDLYEN            (_ADI_MSK(0x00001000,uint16_t))  /* Broadcast Delay Enable */
2921 #define ENUM_TIMER_TMR_CFG_BCASTDLY_DIS      (_ADI_MSK(0x00000000,uint16_t))  /* BDLYEN: Disable Broadcast to DLY Register */
2922 #define ENUM_TIMER_TMR_CFG_BCASTDLY_EN       (_ADI_MSK(0x00001000,uint16_t))  /* BDLYEN: Enable Broadcast to DLY Register */
2923
2924 #define BITM_TIMER_TMR_CFG_OUTDIS            (_ADI_MSK(0x00000800,uint16_t))  /* Output Disable */
2925 #define ENUM_TIMER_TMR_CFG_PADOUT_EN         (_ADI_MSK(0x00000000,uint16_t))  /* OUTDIS: Enable TMR pin output buffer */
2926 #define ENUM_TIMER_TMR_CFG_PADOUT_DIS        (_ADI_MSK(0x00000800,uint16_t))  /* OUTDIS: Disable TMR pin output buffer */
2927
2928 #define BITM_TIMER_TMR_CFG_TINSEL            (_ADI_MSK(0x00000400,uint16_t))  /* Timer Input Select (for WIDCAP, WATCHDOG, PININT modes) */
2929 #define ENUM_TIMER_TMR_CFG_TINSEL_TMR        (_ADI_MSK(0x00000000,uint16_t))  /* TINSEL: Use TMR pin input */
2930 #define ENUM_TIMER_TMR_CFG_TINSEL_AUX        (_ADI_MSK(0x00000400,uint16_t))  /* TINSEL: Use TMR Alternate Capture Input */
2931
2932 #define BITM_TIMER_TMR_CFG_CLKSEL            (_ADI_MSK(0x00000300,uint16_t))  /* Clock Select */
2933 #define ENUM_TIMER_TMR_CFG_CLKSEL_SCLK       (_ADI_MSK(0x00000000,uint16_t))  /* CLKSEL: Use SCLK */
2934 #define ENUM_TIMER_TMR_CFG_CLKSEL_ALT0       (_ADI_MSK(0x00000100,uint16_t))  /* CLKSEL: Use TMR_ALT_CLK0 as the TMR clock */
2935 #define ENUM_TIMER_TMR_CFG_CLKSEL_ALT1       (_ADI_MSK(0x00000300,uint16_t))  /* CLKSEL: Use TMR_ALT_CLK1 as the TMR clock */
2936
2937 #define BITM_TIMER_TMR_CFG_PULSEHI           (_ADI_MSK(0x00000080,uint16_t))  /* Polarity Response Select */
2938 #define ENUM_TIMER_TMR_CFG_NEG_EDGE          (_ADI_MSK(0x00000000,uint16_t))  /* PULSEHI: Negative Response/Pulse */
2939 #define ENUM_TIMER_TMR_CFG_POS_EDGE          (_ADI_MSK(0x00000080,uint16_t))  /* PULSEHI: Positive  Response/Pulse */
2940
2941 #define BITM_TIMER_TMR_CFG_SLAVETRIG         (_ADI_MSK(0x00000040,uint16_t))  /* Slave Trigger Response */
2942 #define ENUM_TIMER_TMR_CFG_TRIGSTOP          (_ADI_MSK(0x00000000,uint16_t))  /* SLAVETRIG: Pulse stops timer if it is running */
2943 #define ENUM_TIMER_TMR_CFG_TRIGSTART         (_ADI_MSK(0x00000040,uint16_t))  /* SLAVETRIG: Pulse starts timer if it is stopped */
2944
2945 #define BITM_TIMER_TMR_CFG_IRQMODE           (_ADI_MSK(0x00000030,uint16_t))  /* Interrupt Modes */
2946 #define ENUM_TIMER_TMR_CFG_IRQMODE0          (_ADI_MSK(0x00000000,uint16_t))  /* IRQMODE: Active Edge Mode */
2947 #define ENUM_TIMER_TMR_CFG_IRQMODE1          (_ADI_MSK(0x00000010,uint16_t))  /* IRQMODE: Delay Expired Mode */
2948 #define ENUM_TIMER_TMR_CFG_IRQMODE2          (_ADI_MSK(0x00000020,uint16_t))  /* IRQMODE: Width Plus Delay Expired Mode */
2949 #define ENUM_TIMER_TMR_CFG_IRQMODE3          (_ADI_MSK(0x00000030,uint16_t))  /* IRQMODE: Period Expired Mode */
2950
2951 #define BITM_TIMER_TMR_CFG_TMODE             (_ADI_MSK(0x0000000F,uint16_t))  /* Timer Mode Select */
2952 #define ENUM_TIMER_TMR_CFG_IDLE_MODE         (_ADI_MSK(0x00000000,uint16_t))  /* TMODE: Idle Mode */
2953 #define ENUM_TIMER_TMR_CFG_WIDCAP0_MODE      (_ADI_MSK(0x0000000A,uint16_t))  /* TMODE: Width Capture Asserted Mode */
2954 #define ENUM_TIMER_TMR_CFG_WIDCAP1_MODE      (_ADI_MSK(0x0000000B,uint16_t))  /* TMODE: Width Capture Deasserted Mode */
2955 #define ENUM_TIMER_TMR_CFG_PWMCONT_MODE      (_ADI_MSK(0x0000000C,uint16_t))  /* TMODE: Continuous PWMOUT mode */
2956 #define ENUM_TIMER_TMR_CFG_PWMSING_MODE      (_ADI_MSK(0x0000000D,uint16_t))  /* TMODE: Single pulse PWMOUT mode */
2957 #define ENUM_TIMER_TMR_CFG_EXTCLK_MODE       (_ADI_MSK(0x0000000E,uint16_t))  /* TMODE: EXTCLK mode */
2958 #define ENUM_TIMER_TMR_CFG_PININT_MODE       (_ADI_MSK(0x0000000F,uint16_t))  /* TMODE: PININT (pin interrupt) mode */
2959 #define ENUM_TIMER_TMR_CFG_WDPER_MODE        (_ADI_MSK(0x00000008,uint16_t))  /* TMODE: Period Watchdog Mode */
2960 #define ENUM_TIMER_TMR_CFG_WDWID_MODE        (_ADI_MSK(0x00000009,uint16_t))  /* TMODE: Width Watchdog Mode */
2961
2962 /* ==================================================
2963         Cyclic Redundancy Check Unit Registers
2964    ================================================== */
2965
2966 /* =========================
2967         CRC0
2968    ========================= */
2969 #define REG_CRC0_CTL                    0xFFC01C00         /* CRC0 Control Register */
2970 #define REG_CRC0_DCNT                   0xFFC01C04         /* CRC0 Data Word Count Register */
2971 #define REG_CRC0_DCNTRLD                0xFFC01C08         /* CRC0 Data Word Count Reload Register */
2972 #define REG_CRC0_COMP                   0xFFC01C14         /* CRC0 Data Compare Register */
2973 #define REG_CRC0_FILLVAL                0xFFC01C18         /* CRC0 Fill Value Register */
2974 #define REG_CRC0_DFIFO                  0xFFC01C1C         /* CRC0 Data FIFO Register */
2975 #define REG_CRC0_INEN                   0xFFC01C20         /* CRC0 Interrupt Enable Register */
2976 #define REG_CRC0_INEN_SET               0xFFC01C24         /* CRC0 Interrupt Enable Set Register */
2977 #define REG_CRC0_INEN_CLR               0xFFC01C28         /* CRC0 Interrupt Enable Clear Register */
2978 #define REG_CRC0_POLY                   0xFFC01C2C         /* CRC0 Polynomial Register */
2979 #define REG_CRC0_STAT                   0xFFC01C40         /* CRC0 Status Register */
2980 #define REG_CRC0_DCNTCAP                0xFFC01C44         /* CRC0 Data Count Capture Register */
2981 #define REG_CRC0_RESULT_FIN             0xFFC01C4C         /* CRC0 CRC Final Result Register */
2982 #define REG_CRC0_RESULT_CUR             0xFFC01C50         /* CRC0 CRC Current Result Register */
2983 #define REG_CRC0_REVID                  0xFFC01C60         /* CRC0 Revision ID Register */
2984
2985 /* =========================
2986         CRC1
2987    ========================= */
2988 #define REG_CRC1_CTL                    0xFFC01D00         /* CRC1 Control Register */
2989 #define REG_CRC1_DCNT                   0xFFC01D04         /* CRC1 Data Word Count Register */
2990 #define REG_CRC1_DCNTRLD                0xFFC01D08         /* CRC1 Data Word Count Reload Register */
2991 #define REG_CRC1_COMP                   0xFFC01D14         /* CRC1 Data Compare Register */
2992 #define REG_CRC1_FILLVAL                0xFFC01D18         /* CRC1 Fill Value Register */
2993 #define REG_CRC1_DFIFO                  0xFFC01D1C         /* CRC1 Data FIFO Register */
2994 #define REG_CRC1_INEN                   0xFFC01D20         /* CRC1 Interrupt Enable Register */
2995 #define REG_CRC1_INEN_SET               0xFFC01D24         /* CRC1 Interrupt Enable Set Register */
2996 #define REG_CRC1_INEN_CLR               0xFFC01D28         /* CRC1 Interrupt Enable Clear Register */
2997 #define REG_CRC1_POLY                   0xFFC01D2C         /* CRC1 Polynomial Register */
2998 #define REG_CRC1_STAT                   0xFFC01D40         /* CRC1 Status Register */
2999 #define REG_CRC1_DCNTCAP                0xFFC01D44         /* CRC1 Data Count Capture Register */
3000 #define REG_CRC1_RESULT_FIN             0xFFC01D4C         /* CRC1 CRC Final Result Register */
3001 #define REG_CRC1_RESULT_CUR             0xFFC01D50         /* CRC1 CRC Current Result Register */
3002 #define REG_CRC1_REVID                  0xFFC01D60         /* CRC1 Revision ID Register */
3003
3004 /* =========================
3005         CRC
3006    ========================= */
3007 /* ------------------------------------------------------------------------------------------------------------------------
3008         CRC_CTL                              Pos/Masks                        Description
3009    ------------------------------------------------------------------------------------------------------------------------ */
3010 #define BITP_CRC_CTL_CMPMIRR                 22                               /* COMPARE Register Mirroring */
3011 #define BITP_CRC_CTL_POLYMIRR                21                               /* Polynomial Register Mirroring */
3012 #define BITP_CRC_CTL_RSLTMIRR                20                               /* Result Register Mirroring */
3013 #define BITP_CRC_CTL_FDSEL                   19                               /* FIFO Data Select */
3014 #define BITP_CRC_CTL_W16SWP                  18                               /* Word16 Swapping */
3015 #define BITP_CRC_CTL_BYTMIRR                 17                               /* Byte Mirroring */
3016 #define BITP_CRC_CTL_BITMIRR                 16                               /* Bit Mirroring */
3017 #define BITP_CRC_CTL_IRRSTALL                13                               /* Intermediate Result Ready Stall */
3018 #define BITP_CRC_CTL_OBRSTALL                12                               /* Output Buffer Ready Stall */
3019 #define BITP_CRC_CTL_AUTOCLRF                 9                               /* Auto Clear to One */
3020 #define BITP_CRC_CTL_AUTOCLRZ                 8                               /* Auto Clear to Zero */
3021 #define BITP_CRC_CTL_OPMODE                   4                               /* Operation Mode */
3022 #define BITP_CRC_CTL_BLKEN                    0                               /* Block Enable */
3023 #define BITM_CRC_CTL_CMPMIRR                 (_ADI_MSK(0x00400000,uint32_t))  /* COMPARE Register Mirroring */
3024 #define BITM_CRC_CTL_POLYMIRR                (_ADI_MSK(0x00200000,uint32_t))  /* Polynomial Register Mirroring */
3025 #define BITM_CRC_CTL_RSLTMIRR                (_ADI_MSK(0x00100000,uint32_t))  /* Result Register Mirroring */
3026 #define BITM_CRC_CTL_FDSEL                   (_ADI_MSK(0x00080000,uint32_t))  /* FIFO Data Select */
3027 #define BITM_CRC_CTL_W16SWP                  (_ADI_MSK(0x00040000,uint32_t))  /* Word16 Swapping */
3028 #define BITM_CRC_CTL_BYTMIRR                 (_ADI_MSK(0x00020000,uint32_t))  /* Byte Mirroring */
3029 #define BITM_CRC_CTL_BITMIRR                 (_ADI_MSK(0x00010000,uint32_t))  /* Bit Mirroring */
3030 #define BITM_CRC_CTL_IRRSTALL                (_ADI_MSK(0x00002000,uint32_t))  /* Intermediate Result Ready Stall */
3031 #define BITM_CRC_CTL_OBRSTALL                (_ADI_MSK(0x00001000,uint32_t))  /* Output Buffer Ready Stall */
3032 #define BITM_CRC_CTL_AUTOCLRF                (_ADI_MSK(0x00000200,uint32_t))  /* Auto Clear to One */
3033 #define BITM_CRC_CTL_AUTOCLRZ                (_ADI_MSK(0x00000100,uint32_t))  /* Auto Clear to Zero */
3034 #define BITM_CRC_CTL_OPMODE                  (_ADI_MSK(0x000000F0,uint32_t))  /* Operation Mode */
3035 #define BITM_CRC_CTL_BLKEN                   (_ADI_MSK(0x00000001,uint32_t))  /* Block Enable */
3036
3037 /* ------------------------------------------------------------------------------------------------------------------------
3038         CRC_INEN                             Pos/Masks                        Description
3039    ------------------------------------------------------------------------------------------------------------------------ */
3040 #define BITP_CRC_INEN_DCNTEXP                 4                               /* Data Count Expired (Status) Interrupt Enable */
3041 #define BITP_CRC_INEN_CMPERR                  1                               /* Compare Error Interrupt Enable */
3042
3043 #define BITM_CRC_INEN_DCNTEXP                (_ADI_MSK(0x00000010,uint32_t))  /* Data Count Expired (Status) Interrupt Enable */
3044 #define ENUM_CRC_INEN_DCNTEXP_MSK            (_ADI_MSK(0x00000000,uint32_t))  /* DCNTEXP: Disable (mask) interrupt */
3045 #define ENUM_CRC_INEN_DCNTEXP_UMSK           (_ADI_MSK(0x00000010,uint32_t))  /* DCNTEXP: Enable (unmask) interrupt */
3046
3047 #define BITM_CRC_INEN_CMPERR                 (_ADI_MSK(0x00000002,uint32_t))  /* Compare Error Interrupt Enable */
3048 #define ENUM_CRC_INEN_CMPERR_MSK             (_ADI_MSK(0x00000000,uint32_t))  /* CMPERR: Disable (mask) interrupt */
3049 #define ENUM_CRC_INEN_CMPERR_UMSK            (_ADI_MSK(0x00000002,uint32_t))  /* CMPERR: Enable (unmask) interrupt */
3050
3051 /* ------------------------------------------------------------------------------------------------------------------------
3052         CRC_INEN_SET                         Pos/Masks                        Description
3053    ------------------------------------------------------------------------------------------------------------------------ */
3054 #define BITP_CRC_INEN_SET_DCNTEXP             4                               /* Data Count Expired (Status) Interrupt Enable Set */
3055 #define BITP_CRC_INEN_SET_CMPERR              1                               /* Compare Error Interrupt Enable Set */
3056 #define BITM_CRC_INEN_SET_DCNTEXP            (_ADI_MSK(0x00000010,uint32_t))  /* Data Count Expired (Status) Interrupt Enable Set */
3057 #define BITM_CRC_INEN_SET_CMPERR             (_ADI_MSK(0x00000002,uint32_t))  /* Compare Error Interrupt Enable Set */
3058
3059 /* ------------------------------------------------------------------------------------------------------------------------
3060         CRC_INEN_CLR                         Pos/Masks                        Description
3061    ------------------------------------------------------------------------------------------------------------------------ */
3062 #define BITP_CRC_INEN_CLR_DCNTEXP             4                               /* Data Count Expired (Status) Interrupt Enable Clear */
3063 #define BITP_CRC_INEN_CLR_CMPERR              1                               /* Compare Error Interrupt Enable Clear */
3064 #define BITM_CRC_INEN_CLR_DCNTEXP            (_ADI_MSK(0x00000010,uint32_t))  /* Data Count Expired (Status) Interrupt Enable Clear */
3065 #define BITM_CRC_INEN_CLR_CMPERR             (_ADI_MSK(0x00000002,uint32_t))  /* Compare Error Interrupt Enable Clear */
3066
3067 /* ------------------------------------------------------------------------------------------------------------------------
3068         CRC_STAT                             Pos/Masks                        Description
3069    ------------------------------------------------------------------------------------------------------------------------ */
3070 #define BITP_CRC_STAT_FSTAT                  20                               /* FIFO Status */
3071 #define BITP_CRC_STAT_LUTDONE                19                               /* Look Up Table Done */
3072 #define BITP_CRC_STAT_IRR                    18                               /* Intermediate Result Ready */
3073 #define BITP_CRC_STAT_OBR                    17                               /* Output Buffer Ready */
3074 #define BITP_CRC_STAT_IBR                    16                               /* Input Buffer Ready */
3075 #define BITP_CRC_STAT_DCNTEXP                 4                               /* Data Count Expired */
3076 #define BITP_CRC_STAT_CMPERR                  1                               /* Compare Error */
3077 #define BITM_CRC_STAT_FSTAT                  (_ADI_MSK(0x00700000,uint32_t))  /* FIFO Status */
3078 #define BITM_CRC_STAT_LUTDONE                (_ADI_MSK(0x00080000,uint32_t))  /* Look Up Table Done */
3079 #define BITM_CRC_STAT_IRR                    (_ADI_MSK(0x00040000,uint32_t))  /* Intermediate Result Ready */
3080 #define BITM_CRC_STAT_OBR                    (_ADI_MSK(0x00020000,uint32_t))  /* Output Buffer Ready */
3081 #define BITM_CRC_STAT_IBR                    (_ADI_MSK(0x00010000,uint32_t))  /* Input Buffer Ready */
3082 #define BITM_CRC_STAT_DCNTEXP                (_ADI_MSK(0x00000010,uint32_t))  /* Data Count Expired */
3083 #define BITM_CRC_STAT_CMPERR                 (_ADI_MSK(0x00000002,uint32_t))  /* Compare Error */
3084
3085 /* ------------------------------------------------------------------------------------------------------------------------
3086         CRC_REVID                            Pos/Masks                        Description
3087    ------------------------------------------------------------------------------------------------------------------------ */
3088 #define BITP_CRC_REVID_MAJOR                  4                               /* Major Revision ID */
3089 #define BITP_CRC_REVID_REV                    0                               /* Incremental Revision ID */
3090 #define BITM_CRC_REVID_MAJOR                 (_ADI_MSK(0x000000F0,uint32_t))  /* Major Revision ID */
3091 #define BITM_CRC_REVID_REV                   (_ADI_MSK(0x0000000F,uint32_t))  /* Incremental Revision ID */
3092
3093 /* ==================================================
3094         2-Wire Interface Registers
3095    ================================================== */
3096
3097 /* =========================
3098         TWI0
3099    ========================= */
3100 #define REG_TWI0_CLKDIV                 0xFFC01E00         /* TWI0 SCL Clock Divider Register */
3101 #define REG_TWI0_CTL                    0xFFC01E04         /* TWI0 Control Register */
3102 #define REG_TWI0_SLVCTL                 0xFFC01E08         /* TWI0 Slave Mode Control Register */
3103 #define REG_TWI0_SLVSTAT                0xFFC01E0C         /* TWI0 Slave Mode Status Register */
3104 #define REG_TWI0_SLVADDR                0xFFC01E10         /* TWI0 Slave Mode Address Register */
3105 #define REG_TWI0_MSTRCTL                0xFFC01E14         /* TWI0 Master Mode Control Registers */
3106 #define REG_TWI0_MSTRSTAT               0xFFC01E18         /* TWI0 Master Mode Status Register */
3107 #define REG_TWI0_MSTRADDR               0xFFC01E1C         /* TWI0 Master Mode Address Register */
3108 #define REG_TWI0_ISTAT                  0xFFC01E20         /* TWI0 Interrupt Status Register */
3109 #define REG_TWI0_IMSK                   0xFFC01E24         /* TWI0 Interrupt Mask Register */
3110 #define REG_TWI0_FIFOCTL                0xFFC01E28         /* TWI0 FIFO Control Register */
3111 #define REG_TWI0_FIFOSTAT               0xFFC01E2C         /* TWI0 FIFO Status Register */
3112 #define REG_TWI0_TXDATA8                0xFFC01E80         /* TWI0 Tx Data Single-Byte Register */
3113 #define REG_TWI0_TXDATA16               0xFFC01E84         /* TWI0 Tx Data Double-Byte Register */
3114 #define REG_TWI0_RXDATA8                0xFFC01E88         /* TWI0 Rx Data Single-Byte Register */
3115 #define REG_TWI0_RXDATA16               0xFFC01E8C         /* TWI0 Rx Data Double-Byte Register */
3116
3117 /* =========================
3118         TWI1
3119    ========================= */
3120 #define REG_TWI1_CLKDIV                 0xFFC01F00         /* TWI1 SCL Clock Divider Register */
3121 #define REG_TWI1_CTL                    0xFFC01F04         /* TWI1 Control Register */
3122 #define REG_TWI1_SLVCTL                 0xFFC01F08         /* TWI1 Slave Mode Control Register */
3123 #define REG_TWI1_SLVSTAT                0xFFC01F0C         /* TWI1 Slave Mode Status Register */
3124 #define REG_TWI1_SLVADDR                0xFFC01F10         /* TWI1 Slave Mode Address Register */
3125 #define REG_TWI1_MSTRCTL                0xFFC01F14         /* TWI1 Master Mode Control Registers */
3126 #define REG_TWI1_MSTRSTAT               0xFFC01F18         /* TWI1 Master Mode Status Register */
3127 #define REG_TWI1_MSTRADDR               0xFFC01F1C         /* TWI1 Master Mode Address Register */
3128 #define REG_TWI1_ISTAT                  0xFFC01F20         /* TWI1 Interrupt Status Register */
3129 #define REG_TWI1_IMSK                   0xFFC01F24         /* TWI1 Interrupt Mask Register */
3130 #define REG_TWI1_FIFOCTL                0xFFC01F28         /* TWI1 FIFO Control Register */
3131 #define REG_TWI1_FIFOSTAT               0xFFC01F2C         /* TWI1 FIFO Status Register */
3132 #define REG_TWI1_TXDATA8                0xFFC01F80         /* TWI1 Tx Data Single-Byte Register */
3133 #define REG_TWI1_TXDATA16               0xFFC01F84         /* TWI1 Tx Data Double-Byte Register */
3134 #define REG_TWI1_RXDATA8                0xFFC01F88         /* TWI1 Rx Data Single-Byte Register */
3135 #define REG_TWI1_RXDATA16               0xFFC01F8C         /* TWI1 Rx Data Double-Byte Register */
3136
3137 /* =========================
3138         TWI
3139    ========================= */
3140 /* ------------------------------------------------------------------------------------------------------------------------
3141         TWI_CLKDIV                           Pos/Masks                        Description
3142    ------------------------------------------------------------------------------------------------------------------------ */
3143 #define BITP_TWI_CLKDIV_CLKHI                 8                               /* SCL Clock High Periods */
3144 #define BITP_TWI_CLKDIV_CLKLO                 0                               /* SCL Clock Low Periods */
3145 #define BITM_TWI_CLKDIV_CLKHI                (_ADI_MSK(0x0000FF00,uint16_t))  /* SCL Clock High Periods */
3146 #define BITM_TWI_CLKDIV_CLKLO                (_ADI_MSK(0x000000FF,uint16_t))  /* SCL Clock Low Periods */
3147
3148 /* ------------------------------------------------------------------------------------------------------------------------
3149         TWI_CTL                              Pos/Masks                        Description
3150    ------------------------------------------------------------------------------------------------------------------------ */
3151 #define BITP_TWI_CTL_SCCB                     9                               /* SCCB Compatibility */
3152 #define BITP_TWI_CTL_EN                       7                               /* Enable Module */
3153 #define BITP_TWI_CTL_PRESCALE                 0                               /* SCLK Prescale Value */
3154
3155 #define BITM_TWI_CTL_SCCB                    (_ADI_MSK(0x00000200,uint16_t))  /* SCCB Compatibility */
3156 #define ENUM_TWI_CTL_SCCB_DIS                (_ADI_MSK(0x00000000,uint16_t))  /* SCCB: Disable SCCB compatibility */
3157 #define ENUM_TWI_CTL_SCCB_EN                 (_ADI_MSK(0x00000200,uint16_t))  /* SCCB: Enable SCCB compatibility */
3158
3159 #define BITM_TWI_CTL_EN                      (_ADI_MSK(0x00000080,uint16_t))  /* Enable Module */
3160 #define ENUM_TWI_CTL_DIS                     (_ADI_MSK(0x00000000,uint16_t))  /* EN: Disable */
3161 #define ENUM_TWI_CTL_EN                      (_ADI_MSK(0x00000080,uint16_t))  /* EN: Enable */
3162 #define BITM_TWI_CTL_PRESCALE                (_ADI_MSK(0x0000007F,uint16_t))  /* SCLK Prescale Value */
3163
3164 /* ------------------------------------------------------------------------------------------------------------------------
3165         TWI_SLVCTL                           Pos/Masks                        Description
3166    ------------------------------------------------------------------------------------------------------------------------ */
3167 #define BITP_TWI_SLVCTL_GEN                   4                               /* General Call Enable */
3168 #define BITP_TWI_SLVCTL_NAK                   3                               /* Not Acknowledge */
3169 #define BITP_TWI_SLVCTL_TDVAL                 2                               /* Transmit Data Valid for Slave */
3170 #define BITP_TWI_SLVCTL_EN                    0                               /* Enable Slave Mode */
3171
3172 #define BITM_TWI_SLVCTL_GEN                  (_ADI_MSK(0x00000010,uint16_t))  /* General Call Enable */
3173 #define ENUM_TWI_SLVCTL_GDIS                 (_ADI_MSK(0x00000000,uint16_t))  /* GEN: Disable General Call Matching */
3174 #define ENUM_TWI_SLVCTL_GEN                  (_ADI_MSK(0x00000010,uint16_t))  /* GEN: Enable General Call Matching */
3175
3176 #define BITM_TWI_SLVCTL_NAK                  (_ADI_MSK(0x00000008,uint16_t))  /* Not Acknowledge */
3177 #define ENUM_TWI_SLVCTL_ACKGEN               (_ADI_MSK(0x00000000,uint16_t))  /* NAK: Generate ACK */
3178 #define ENUM_TWI_SLVCTL_NAKGEN               (_ADI_MSK(0x00000008,uint16_t))  /* NAK: Generate NAK */
3179
3180 #define BITM_TWI_SLVCTL_TDVAL                (_ADI_MSK(0x00000004,uint16_t))  /* Transmit Data Valid for Slave */
3181 #define ENUM_TWI_SLVCTL_INVALID              (_ADI_MSK(0x00000000,uint16_t))  /* TDVAL: Data Invalid for Slave Tx */
3182 #define ENUM_TWI_SLVCTL_VALID                (_ADI_MSK(0x00000004,uint16_t))  /* TDVAL: Data Valid for Slave Tx */
3183
3184 #define BITM_TWI_SLVCTL_EN                   (_ADI_MSK(0x00000001,uint16_t))  /* Enable Slave Mode */
3185 #define ENUM_TWI_SLVCTL_DIS                  (_ADI_MSK(0x00000000,uint16_t))  /* EN: Disable */
3186 #define ENUM_TWI_SLVCTL_EN                   (_ADI_MSK(0x00000001,uint16_t))  /* EN: Enable */
3187
3188 /* ------------------------------------------------------------------------------------------------------------------------
3189         TWI_SLVSTAT                          Pos/Masks                        Description
3190    ------------------------------------------------------------------------------------------------------------------------ */
3191 #define BITP_TWI_SLVSTAT_GCALL                1                               /* General Call */
3192 #define BITP_TWI_SLVSTAT_DIR                  0                               /* Transfer Direction for Slave */
3193
3194 #define BITM_TWI_SLVSTAT_GCALL               (_ADI_MSK(0x00000002,uint16_t))  /* General Call */
3195 #define ENUM_TWI_SLVSTAT_NO                  (_ADI_MSK(0x00000000,uint16_t))  /* GCALL: Not a General Call Address */
3196 #define ENUM_TWI_SLVSTAT_YES                 (_ADI_MSK(0x00000002,uint16_t))  /* GCALL: General Call Address */
3197
3198 #define BITM_TWI_SLVSTAT_DIR                 (_ADI_MSK(0x00000001,uint16_t))  /* Transfer Direction for Slave */
3199 #define ENUM_TWI_SLVSTAT_RX                  (_ADI_MSK(0x00000000,uint16_t))  /* DIR: Slave Receive */
3200 #define ENUM_TWI_SLVSTAT_TX                  (_ADI_MSK(0x00000001,uint16_t))  /* DIR: Slave Transmit */
3201
3202 /* ------------------------------------------------------------------------------------------------------------------------
3203         TWI_SLVADDR                          Pos/Masks                        Description
3204    ------------------------------------------------------------------------------------------------------------------------ */
3205 #define BITP_TWI_SLVADDR_ADDR                 0                               /* Slave Mode Address */
3206 #define BITM_TWI_SLVADDR_ADDR                (_ADI_MSK(0x0000007F,uint16_t))  /* Slave Mode Address */
3207
3208 /* ------------------------------------------------------------------------------------------------------------------------
3209         TWI_MSTRCTL                          Pos/Masks                        Description
3210    ------------------------------------------------------------------------------------------------------------------------ */
3211 #define BITP_TWI_MSTRCTL_SCLOVR              15                               /* Serial Clock Override */
3212 #define BITP_TWI_MSTRCTL_SDAOVR              14                               /* Serial Data Override */
3213 #define BITP_TWI_MSTRCTL_DCNT                 6                               /* Data Transfer Count */
3214 #define BITP_TWI_MSTRCTL_RSTART               5                               /* Repeat Start */
3215 #define BITP_TWI_MSTRCTL_STOP                 4                               /* Issue Stop Condition */
3216 #define BITP_TWI_MSTRCTL_FAST                 3                               /* Fast Mode */
3217 #define BITP_TWI_MSTRCTL_DIR                  2                               /* Transfer Direction for Master */
3218 #define BITP_TWI_MSTRCTL_EN                   0                               /* Enable Master Mode */
3219
3220 #define BITM_TWI_MSTRCTL_SCLOVR              (_ADI_MSK(0x00008000,uint16_t))  /* Serial Clock Override */
3221 #define ENUM_TWI_MSTRCTL_SCLNORM             (_ADI_MSK(0x00000000,uint16_t))  /* SCLOVR: Permit Normal SCL Operation */
3222 #define ENUM_TWI_MSTRCTL_SCLOVER             (_ADI_MSK(0x00008000,uint16_t))  /* SCLOVR: Override Normal SCL Operation */
3223
3224 #define BITM_TWI_MSTRCTL_SDAOVR              (_ADI_MSK(0x00004000,uint16_t))  /* Serial Data Override */
3225 #define ENUM_TWI_MSTRCTL_SDANORM             (_ADI_MSK(0x00000000,uint16_t))  /* SDAOVR: Permit Normal SDA Operation */
3226 #define ENUM_TWI_MSTRCTL_SDAOVER             (_ADI_MSK(0x00004000,uint16_t))  /* SDAOVR: Override Normal SDA Operation */
3227 #define BITM_TWI_MSTRCTL_DCNT                (_ADI_MSK(0x00003FC0,uint16_t))  /* Data Transfer Count */
3228
3229 #define BITM_TWI_MSTRCTL_RSTART              (_ADI_MSK(0x00000020,uint16_t))  /* Repeat Start */
3230 #define ENUM_TWI_MSTRCTL_END                 (_ADI_MSK(0x00000000,uint16_t))  /* RSTART: Disable Repeat Start */
3231 #define ENUM_TWI_MSTRCTL_RPT                 (_ADI_MSK(0x00000020,uint16_t))  /* RSTART: Enable Repeat Start */
3232
3233 #define BITM_TWI_MSTRCTL_STOP                (_ADI_MSK(0x00000010,uint16_t))  /* Issue Stop Condition */
3234 #define ENUM_TWI_MSTRCTL_NORM                (_ADI_MSK(0x00000000,uint16_t))  /* STOP: Permit Normal Operation */
3235 #define ENUM_TWI_MSTRCTL_STOP                (_ADI_MSK(0x00000010,uint16_t))  /* STOP: Issue Stop */
3236
3237 #define BITM_TWI_MSTRCTL_FAST                (_ADI_MSK(0x00000008,uint16_t))  /* Fast Mode */
3238 #define ENUM_TWI_MSTRCTL_NORM                (_ADI_MSK(0x00000000,uint16_t))  /* FAST: Select Standard Mode */
3239 #define ENUM_TWI_MSTRCTL_FAST                (_ADI_MSK(0x00000008,uint16_t))  /* FAST: Select Fast Mode */
3240
3241 #define BITM_TWI_MSTRCTL_DIR                 (_ADI_MSK(0x00000004,uint16_t))  /* Transfer Direction for Master */
3242 #define ENUM_TWI_MSTRCTL_TX                  (_ADI_MSK(0x00000000,uint16_t))  /* DIR: Master Transmit */
3243 #define ENUM_TWI_MSTRCTL_RX                  (_ADI_MSK(0x00000004,uint16_t))  /* DIR: Master Receive */
3244
3245 #define BITM_TWI_MSTRCTL_EN                  (_ADI_MSK(0x00000001,uint16_t))  /* Enable Master Mode */
3246 #define ENUM_TWI_MSTRCTL_DIS                 (_ADI_MSK(0x00000000,uint16_t))  /* EN: Disable */
3247 #define ENUM_TWI_MSTRCTL_EN                  (_ADI_MSK(0x00000001,uint16_t))  /* EN: Enable */
3248
3249 /* ------------------------------------------------------------------------------------------------------------------------
3250         TWI_MSTRSTAT                         Pos/Masks                        Description
3251    ------------------------------------------------------------------------------------------------------------------------ */
3252 #define BITP_TWI_MSTRSTAT_BUSBUSY             8                               /* Bus Busy */
3253 #define BITP_TWI_MSTRSTAT_SCLSEN              7                               /* Serial Clock Sense */
3254 #define BITP_TWI_MSTRSTAT_SDASEN              6                               /* Serial Data Sense */
3255 #define BITP_TWI_MSTRSTAT_BUFWRERR            5                               /* Buffer Write Error */
3256 #define BITP_TWI_MSTRSTAT_BUFRDERR            4                               /* Buffer Read Error */
3257 #define BITP_TWI_MSTRSTAT_DNAK                3                               /* Data Not Acknowledged */
3258 #define BITP_TWI_MSTRSTAT_ANAK                2                               /* Address Not Acknowledged */
3259 #define BITP_TWI_MSTRSTAT_LOSTARB             1                               /* Lost Arbitration */
3260 #define BITP_TWI_MSTRSTAT_MPROG               0                               /* Master Transfer in Progress */
3261
3262 #define BITM_TWI_MSTRSTAT_BUSBUSY            (_ADI_MSK(0x00000100,uint16_t))  /* Bus Busy */
3263 #define ENUM_TWI_MSTRSTAT_FREE               (_ADI_MSK(0x00000000,uint16_t))  /* BUSBUSY: Bus Free */
3264 #define ENUM_TWI_MSTRSTAT_BUSY               (_ADI_MSK(0x00000100,uint16_t))  /* BUSBUSY: Bus Busy */
3265
3266 #define BITM_TWI_MSTRSTAT_SCLSEN             (_ADI_MSK(0x00000080,uint16_t))  /* Serial Clock Sense */
3267 #define ENUM_TWI_MSTRSTAT_SCLSEN_NO          (_ADI_MSK(0x00000000,uint16_t))  /* SCLSEN: SCL Inactive "One" */
3268 #define ENUM_TWI_MSTRSTAT_SCLSEN_YES         (_ADI_MSK(0x00000080,uint16_t))  /* SCLSEN: SCL Active "Zero" */
3269
3270 #define BITM_TWI_MSTRSTAT_SDASEN             (_ADI_MSK(0x00000040,uint16_t))  /* Serial Data Sense */
3271 #define ENUM_TWI_MSTRSTAT_SDASEN_NO          (_ADI_MSK(0x00000000,uint16_t))  /* SDASEN: SDA Inactive "One" */
3272 #define ENUM_TWI_MSTRSTAT_SDASEN_YES         (_ADI_MSK(0x00000040,uint16_t))  /* SDASEN: SDA Active "Zero" */
3273
3274 #define BITM_TWI_MSTRSTAT_BUFWRERR           (_ADI_MSK(0x00000020,uint16_t))  /* Buffer Write Error */
3275 #define ENUM_TWI_MSTRSTAT_BUFWRERR_NO        (_ADI_MSK(0x00000000,uint16_t))  /* BUFWRERR: No Status */
3276 #define ENUM_TWI_MSTRSTAT_BUFWRERR_YES       (_ADI_MSK(0x00000020,uint16_t))  /* BUFWRERR: Buffer Write Error */
3277
3278 #define BITM_TWI_MSTRSTAT_BUFRDERR           (_ADI_MSK(0x00000010,uint16_t))  /* Buffer Read Error */
3279 #define ENUM_TWI_MSTRSTAT_BUFRDERR_NO        (_ADI_MSK(0x00000000,uint16_t))  /* BUFRDERR: No Status */
3280 #define ENUM_TWI_MSTRSTAT_BUFRDERR_YES       (_ADI_MSK(0x00000010,uint16_t))  /* BUFRDERR: Buffer Read Error */
3281
3282 #define BITM_TWI_MSTRSTAT_DNAK               (_ADI_MSK(0x00000008,uint16_t))  /* Data Not Acknowledged */
3283 #define ENUM_TWI_MSTRSTAT_DNAK_NO            (_ADI_MSK(0x00000000,uint16_t))  /* DNAK: No Status */
3284 #define ENUM_TWI_MSTRSTAT_DNAK_YES           (_ADI_MSK(0x00000008,uint16_t))  /* DNAK: Data NAK */
3285
3286 #define BITM_TWI_MSTRSTAT_ANAK               (_ADI_MSK(0x00000004,uint16_t))  /* Address Not Acknowledged */
3287 #define ENUM_TWI_MSTRSTAT_ANAK_NO            (_ADI_MSK(0x00000000,uint16_t))  /* ANAK: No Status */
3288 #define ENUM_TWI_MSTRSTAT_ANAK_YES           (_ADI_MSK(0x00000004,uint16_t))  /* ANAK: Address NAK */
3289
3290 #define BITM_TWI_MSTRSTAT_LOSTARB            (_ADI_MSK(0x00000002,uint16_t))  /* Lost Arbitration */
3291 #define ENUM_TWI_MSTRSTAT_LOSTARB_NO         (_ADI_MSK(0x00000000,uint16_t))  /* LOSTARB: No Status */
3292 #define ENUM_TWI_MSTRSTAT_LOSTARB_YES        (_ADI_MSK(0x00000002,uint16_t))  /* LOSTARB: Lost Arbitration */
3293
3294 #define BITM_TWI_MSTRSTAT_MPROG              (_ADI_MSK(0x00000001,uint16_t))  /* Master Transfer in Progress */
3295 #define ENUM_TWI_MSTRSTAT_MPROG_NO           (_ADI_MSK(0x00000000,uint16_t))  /* MPROG: No Status */
3296 #define ENUM_TWI_MSTRSTAT_MPROG_YES          (_ADI_MSK(0x00000001,uint16_t))  /* MPROG: Master Transfer in Progress */
3297
3298 /* ------------------------------------------------------------------------------------------------------------------------
3299         TWI_MSTRADDR                         Pos/Masks                        Description
3300    ------------------------------------------------------------------------------------------------------------------------ */
3301 #define BITP_TWI_MSTRADDR_ADDR                0                               /* Master Mode Address */
3302 #define BITM_TWI_MSTRADDR_ADDR               (_ADI_MSK(0x0000007F,uint16_t))  /* Master Mode Address */
3303
3304 /* ------------------------------------------------------------------------------------------------------------------------
3305         TWI_ISTAT                            Pos/Masks                        Description
3306    ------------------------------------------------------------------------------------------------------------------------ */
3307 #define BITP_TWI_ISTAT_SCLI                  15                               /* Serial Clock Interrupt */
3308 #define BITP_TWI_ISTAT_SDAI                  14                               /* Serial Data Interrupt */
3309 #define BITP_TWI_ISTAT_RXSERV                 7                               /* Rx FIFO Service */
3310 #define BITP_TWI_ISTAT_TXSERV                 6                               /* Tx FIFO Service */
3311 #define BITP_TWI_ISTAT_MERR                   5                               /* Master Transfer Error */
3312 #define BITP_TWI_ISTAT_MCOMP                  4                               /* Master Transfer Complete */
3313 #define BITP_TWI_ISTAT_SOVF                   3                               /* Slave Overflow */
3314 #define BITP_TWI_ISTAT_SERR                   2                               /* Slave Transfer Error */
3315 #define BITP_TWI_ISTAT_SCOMP                  1                               /* Slave Transfer Complete */
3316 #define BITP_TWI_ISTAT_SINIT                  0                               /* Slave Transfer Initiated */
3317
3318 #define BITM_TWI_ISTAT_SCLI                  (_ADI_MSK(0x00008000,uint16_t))  /* Serial Clock Interrupt */
3319 #define ENUM_TWI_ISTAT_SCLI_NO               (_ADI_MSK(0x00000000,uint16_t))  /* SCLI: No Interrupt */
3320 #define ENUM_TWI_ISTAT_SCLI_YES              (_ADI_MSK(0x00008000,uint16_t))  /* SCLI: Interrupt Detected */
3321
3322 #define BITM_TWI_ISTAT_SDAI                  (_ADI_MSK(0x00004000,uint16_t))  /* Serial Data Interrupt */
3323 #define ENUM_TWI_ISTAT_SDAI_NO               (_ADI_MSK(0x00000000,uint16_t))  /* SDAI: No Interrupt */
3324 #define ENUM_TWI_ISTAT_SDAI_YES              (_ADI_MSK(0x00004000,uint16_t))  /* SDAI: Interrupt Detected */
3325
3326 #define BITM_TWI_ISTAT_RXSERV                (_ADI_MSK(0x00000080,uint16_t))  /* Rx FIFO Service */
3327 #define ENUM_TWI_ISTAT_RXSERV_NO             (_ADI_MSK(0x00000000,uint16_t))  /* RXSERV: No Interrupt */
3328 #define ENUM_TWI_ISTAT_RXSERV_YES            (_ADI_MSK(0x00000080,uint16_t))  /* RXSERV: Interrupt Detected */
3329
3330 #define BITM_TWI_ISTAT_TXSERV                (_ADI_MSK(0x00000040,uint16_t))  /* Tx FIFO Service */
3331 #define ENUM_TWI_ISTAT_TXSERV_NO             (_ADI_MSK(0x00000000,uint16_t))  /* TXSERV: No Interrupt */
3332 #define ENUM_TWI_ISTAT_TXSERV_YES            (_ADI_MSK(0x00000040,uint16_t))  /* TXSERV: Interrupt Detected */
3333
3334 #define BITM_TWI_ISTAT_MERR                  (_ADI_MSK(0x00000020,uint16_t))  /* Master Transfer Error */
3335 #define ENUM_TWI_ISTAT_MERR_NO               (_ADI_MSK(0x00000000,uint16_t))  /* MERR: No Interrupt */
3336 #define ENUM_TWI_ISTAT_MERR_YES              (_ADI_MSK(0x00000020,uint16_t))  /* MERR: Interrupt Detected */
3337
3338 #define BITM_TWI_ISTAT_MCOMP                 (_ADI_MSK(0x00000010,uint16_t))  /* Master Transfer Complete */
3339 #define ENUM_TWI_ISTAT_MCOMP_NO              (_ADI_MSK(0x00000000,uint16_t))  /* MCOMP: No Interrupt */
3340 #define ENUM_TWI_ISTAT_MCOMP_YES             (_ADI_MSK(0x00000010,uint16_t))  /* MCOMP: Interrupt Detected */
3341
3342 #define BITM_TWI_ISTAT_SOVF                  (_ADI_MSK(0x00000008,uint16_t))  /* Slave Overflow */
3343 #define ENUM_TWI_ISTAT_SOVF_NO               (_ADI_MSK(0x00000000,uint16_t))  /* SOVF: No Interrupt */
3344 #define ENUM_TWI_ISTAT_SOVF_YES              (_ADI_MSK(0x00000008,uint16_t))  /* SOVF: Interrupt Detected */
3345
3346 #define BITM_TWI_ISTAT_SERR                  (_ADI_MSK(0x00000004,uint16_t))  /* Slave Transfer Error */
3347 #define ENUM_TWI_ISTAT_SERR_NO               (_ADI_MSK(0x00000000,uint16_t))  /* SERR: No Interrupt */
3348 #define ENUM_TWI_ISTAT_SERR_YES              (_ADI_MSK(0x00000004,uint16_t))  /* SERR: Interrupt Detected */
3349
3350 #define BITM_TWI_ISTAT_SCOMP                 (_ADI_MSK(0x00000002,uint16_t))  /* Slave Transfer Complete */
3351 #define ENUM_TWI_ISTAT_SCOMP_NO              (_ADI_MSK(0x00000000,uint16_t))  /* SCOMP: No Interrupt */
3352 #define ENUM_TWI_ISTAT_SCOMP_YES             (_ADI_MSK(0x00000002,uint16_t))  /* SCOMP: Interrupt Detected */
3353
3354 #define BITM_TWI_ISTAT_SINIT                 (_ADI_MSK(0x00000001,uint16_t))  /* Slave Transfer Initiated */
3355 #define ENUM_TWI_ISTAT_SINIT_NO              (_ADI_MSK(0x00000000,uint16_t))  /* SINIT: No Interrupt */
3356 #define ENUM_TWI_ISTAT_SINIT_YES             (_ADI_MSK(0x00000001,uint16_t))  /* SINIT: Interrupt Detected */
3357
3358 /* ------------------------------------------------------------------------------------------------------------------------
3359         TWI_IMSK                             Pos/Masks                        Description
3360    ------------------------------------------------------------------------------------------------------------------------ */
3361 #define BITP_TWI_IMSK_SCLI                   15                               /* Serial Clock Interrupt Mask */
3362 #define BITP_TWI_IMSK_SDAI                   14                               /* Serial Data Interrupt Mask */
3363 #define BITP_TWI_IMSK_RXSERV                  7                               /* Rx FIFO Service Interrupt Mask */
3364 #define BITP_TWI_IMSK_TXSERV                  6                               /* Tx FIFO Service Interrupt Mask */
3365 #define BITP_TWI_IMSK_MERR                    5                               /* Master Transfer Error Interrupt Mask */
3366 #define BITP_TWI_IMSK_MCOMP                   4                               /* Master Transfer Complete Interrupt Mask */
3367 #define BITP_TWI_IMSK_SOVF                    3                               /* Slave Overflow Interrupt Mask */
3368 #define BITP_TWI_IMSK_SERR                    2                               /* Slave Transfer Error Interrupt Mask */
3369 #define BITP_TWI_IMSK_SCOMP                   1                               /* Slave Transfer Complete Interrupt Mask */
3370 #define BITP_TWI_IMSK_SINIT                   0                               /* Slave Transfer Initiated Interrupt Mask */
3371
3372 #define BITM_TWI_IMSK_SCLI                   (_ADI_MSK(0x00008000,uint16_t))  /* Serial Clock Interrupt Mask */
3373 #define ENUM_TWI_IMSK_SCLI_MSK               (_ADI_MSK(0x00000000,uint16_t))  /* SCLI: Mask (Disable) Interrupt */
3374 #define ENUM_TWI_IMSK_SCLI_UMSK              (_ADI_MSK(0x00008000,uint16_t))  /* SCLI: Unmask (Enable) Interrupt */
3375
3376 #define BITM_TWI_IMSK_SDAI                   (_ADI_MSK(0x00004000,uint16_t))  /* Serial Data Interrupt Mask */
3377 #define ENUM_TWI_IMSK_SDAI_MSK               (_ADI_MSK(0x00000000,uint16_t))  /* SDAI: Mask (Disable) Interrupt */
3378 #define ENUM_TWI_IMSK_SDAI_UMSK              (_ADI_MSK(0x00004000,uint16_t))  /* SDAI: Unmask (Enable) Interrupt */
3379
3380 #define BITM_TWI_IMSK_RXSERV                 (_ADI_MSK(0x00000080,uint16_t))  /* Rx FIFO Service Interrupt Mask */
3381 #define ENUM_TWI_IMSK_RXSERV_MSK             (_ADI_MSK(0x00000000,uint16_t))  /* RXSERV: Mask (Disable) Interrupt */
3382 #define ENUM_TWI_IMSK_RXSERV_UMSK            (_ADI_MSK(0x00000080,uint16_t))  /* RXSERV: Unmask (Enable) Interrupt */
3383
3384 #define BITM_TWI_IMSK_TXSERV                 (_ADI_MSK(0x00000040,uint16_t))  /* Tx FIFO Service Interrupt Mask */
3385 #define ENUM_TWI_IMSK_TXSERV_MSK             (_ADI_MSK(0x00000000,uint16_t))  /* TXSERV: Mask (Disable) Interrupt */
3386 #define ENUM_TWI_IMSK_TXSERV_UMSK            (_ADI_MSK(0x00000040,uint16_t))  /* TXSERV: Unmask (Enable) Interrupt */
3387
3388 #define BITM_TWI_IMSK_MERR                   (_ADI_MSK(0x00000020,uint16_t))  /* Master Transfer Error Interrupt Mask */
3389 #define ENUM_TWI_IMSK_MERR_MSK               (_ADI_MSK(0x00000000,uint16_t))  /* MERR: Mask (Disable) Interrupt */
3390 #define ENUM_TWI_IMSK_MERR_UMSK              (_ADI_MSK(0x00000020,uint16_t))  /* MERR: Unmask (Enable) Interrupt */
3391
3392 #define BITM_TWI_IMSK_MCOMP                  (_ADI_MSK(0x00000010,uint16_t))  /* Master Transfer Complete Interrupt Mask */
3393 #define ENUM_TWI_IMSK_MCOMP_MSK              (_ADI_MSK(0x00000000,uint16_t))  /* MCOMP: Mask (Disable) Interrupt */
3394 #define ENUM_TWI_IMSK_MCOMP_UMSK             (_ADI_MSK(0x00000010,uint16_t))  /* MCOMP: Unmask (Enable) Interrupt */
3395
3396 #define BITM_TWI_IMSK_SOVF                   (_ADI_MSK(0x00000008,uint16_t))  /* Slave Overflow Interrupt Mask */
3397 #define ENUM_TWI_IMSK_SOVF_MSK               (_ADI_MSK(0x00000000,uint16_t))  /* SOVF: Mask (Disable) Interrupt */
3398 #define ENUM_TWI_IMSK_SOVF_UMSK              (_ADI_MSK(0x00000008,uint16_t))  /* SOVF: Unmask (Enable) Interrupt */
3399
3400 #define BITM_TWI_IMSK_SERR                   (_ADI_MSK(0x00000004,uint16_t))  /* Slave Transfer Error Interrupt Mask */
3401 #define ENUM_TWI_IMSK_SERR_MSK               (_ADI_MSK(0x00000000,uint16_t))  /* SERR: Mask (Disable) Interrupt */
3402 #define ENUM_TWI_IMSK_SERR_UMSK              (_ADI_MSK(0x00000004,uint16_t))  /* SERR: Unmask (Enable) Interrupt */
3403
3404 #define BITM_TWI_IMSK_SCOMP                  (_ADI_MSK(0x00000002,uint16_t))  /* Slave Transfer Complete Interrupt Mask */
3405 #define ENUM_TWI_IMSK_SCOMP_MSK              (_ADI_MSK(0x00000000,uint16_t))  /* SCOMP: Mask (Disable) Interrupt */
3406 #define ENUM_TWI_IMSK_SCOMP_UMSK             (_ADI_MSK(0x00000002,uint16_t))  /* SCOMP: Unmask (Enable) Interrupt */
3407
3408 #define BITM_TWI_IMSK_SINIT                  (_ADI_MSK(0x00000001,uint16_t))  /* Slave Transfer Initiated Interrupt Mask */
3409 #define ENUM_TWI_IMSK_SINIT_MSK              (_ADI_MSK(0x00000000,uint16_t))  /* SINIT: Mask (Disable) Interrupt */
3410 #define ENUM_TWI_IMSK_SINIT_UMSK             (_ADI_MSK(0x00000001,uint16_t))  /* SINIT: Unmask (Enable) Interrupt */
3411
3412 /* ------------------------------------------------------------------------------------------------------------------------
3413         TWI_FIFOCTL                          Pos/Masks                        Description
3414    ------------------------------------------------------------------------------------------------------------------------ */
3415 #define BITP_TWI_FIFOCTL_RXILEN               3                               /* Rx Buffer Interrupt Length */
3416 #define BITP_TWI_FIFOCTL_TXILEN               2                               /* Tx Buffer Interrupt Length */
3417 #define BITP_TWI_FIFOCTL_RXFLUSH              1                               /* Rx Buffer Flush */
3418 #define BITP_TWI_FIFOCTL_TXFLUSH              0                               /* Tx Buffer Flush */
3419
3420 #define BITM_TWI_FIFOCTL_RXILEN              (_ADI_MSK(0x00000008,uint16_t))  /* Rx Buffer Interrupt Length */
3421 #define ENUM_TWI_FIFOCTL_RXONEBYTE           (_ADI_MSK(0x00000000,uint16_t))  /* RXILEN: RXSERVI on 1 or 2 Bytes in FIFO */
3422 #define ENUM_TWI_FIFOCTL_RXTWOBYTE           (_ADI_MSK(0x00000008,uint16_t))  /* RXILEN: RXSERVI on 2 Bytes in FIFO */
3423
3424 #define BITM_TWI_FIFOCTL_TXILEN              (_ADI_MSK(0x00000004,uint16_t))  /* Tx Buffer Interrupt Length */
3425 #define ENUM_TWI_FIFOCTL_TXONEBYTE           (_ADI_MSK(0x00000000,uint16_t))  /* TXILEN: TXSERVI on 1 Byte of FIFO Empty */
3426 #define ENUM_TWI_FIFOCTL_TXTWOBYTE           (_ADI_MSK(0x00000004,uint16_t))  /* TXILEN: TXSERVI on 2 Bytes of FIFO Empty */
3427
3428 #define BITM_TWI_FIFOCTL_RXFLUSH             (_ADI_MSK(0x00000002,uint16_t))  /* Rx Buffer Flush */
3429 #define ENUM_TWI_FIFOCTL_RXNORM              (_ADI_MSK(0x00000000,uint16_t))  /* RXFLUSH: Normal Operation of Rx Buffer */
3430 #define ENUM_TWI_FIFOCTL_RXFLUSH             (_ADI_MSK(0x00000002,uint16_t))  /* RXFLUSH: Flush Rx Buffer */
3431
3432 #define BITM_TWI_FIFOCTL_TXFLUSH             (_ADI_MSK(0x00000001,uint16_t))  /* Tx Buffer Flush */
3433 #define ENUM_TWI_FIFOCTL_TXNORM              (_ADI_MSK(0x00000000,uint16_t))  /* TXFLUSH: Normal Operation of Tx Buffer */
3434 #define ENUM_TWI_FIFOCTL_TXFLUSH             (_ADI_MSK(0x00000001,uint16_t))  /* TXFLUSH: Flush Tx Buffer */
3435
3436 /* ------------------------------------------------------------------------------------------------------------------------
3437         TWI_FIFOSTAT                         Pos/Masks                        Description
3438    ------------------------------------------------------------------------------------------------------------------------ */
3439 #define BITP_TWI_FIFOSTAT_RXSTAT              2                               /* Rx FIFO Status */
3440 #define BITP_TWI_FIFOSTAT_TXSTAT              0                               /* Tx FIFO Status */
3441 #define BITM_TWI_FIFOSTAT_RXSTAT             (_ADI_MSK(0x0000000C,uint16_t))  /* Rx FIFO Status */
3442 #define BITM_TWI_FIFOSTAT_TXSTAT             (_ADI_MSK(0x00000003,uint16_t))  /* Tx FIFO Status */
3443
3444 /* ------------------------------------------------------------------------------------------------------------------------
3445         TWI_TXDATA8                          Pos/Masks                        Description
3446    ------------------------------------------------------------------------------------------------------------------------ */
3447 #define BITP_TWI_TXDATA8_VALUE                0                               /* Tx Data 8-Bit Value */
3448 #define BITM_TWI_TXDATA8_VALUE               (_ADI_MSK(0x000000FF,uint16_t))  /* Tx Data 8-Bit Value */
3449
3450 /* ------------------------------------------------------------------------------------------------------------------------
3451         TWI_RXDATA8                          Pos/Masks                        Description
3452    ------------------------------------------------------------------------------------------------------------------------ */
3453 #define BITP_TWI_RXDATA8_VALUE                0                               /* Rx Data 8-Bit Value */
3454 #define BITM_TWI_RXDATA8_VALUE               (_ADI_MSK(0x000000FF,uint16_t))  /* Rx Data 8-Bit Value */
3455
3456 /* ==================================================
3457         UART Registers
3458    ================================================== */
3459
3460 /* =========================
3461         UART0
3462    ========================= */
3463 #define REG_UART0_REVID                 0xFFC02000         /* UART0 Revision ID Register */
3464 #define REG_UART0_CTL                   0xFFC02004         /* UART0 Control Register */
3465 #define REG_UART0_STAT                  0xFFC02008         /* UART0 Status Register */
3466 #define REG_UART0_SCR                   0xFFC0200C         /* UART0 Scratch Register */
3467 #define REG_UART0_CLK                   0xFFC02010         /* UART0 Clock Rate Register */
3468 #define REG_UART0_IMSK                  0xFFC02014         /* UART0 Interrupt Mask Register */
3469 #define REG_UART0_IMSK_SET              0xFFC02018         /* UART0 Interrupt Mask Set Register */
3470 #define REG_UART0_IMSK_CLR              0xFFC0201C         /* UART0 Interrupt Mask Clear Register */
3471 #define REG_UART0_RBR                   0xFFC02020         /* UART0 Receive Buffer Register */
3472 #define REG_UART0_THR                   0xFFC02024         /* UART0 Transmit Hold Register */
3473 #define REG_UART0_TAIP                  0xFFC02028         /* UART0 Transmit Address/Insert Pulse Register */
3474 #define REG_UART0_TSR                   0xFFC0202C         /* UART0 Transmit Shift Register */
3475 #define REG_UART0_RSR                   0xFFC02030         /* UART0 Receive Shift Register */
3476 #define REG_UART0_TXCNT                 0xFFC02034         /* UART0 Transmit Counter Register */
3477 #define REG_UART0_RXCNT                 0xFFC02038         /* UART0 Receive Counter Register */
3478
3479 /* =========================
3480         UART1
3481    ========================= */
3482 #define REG_UART1_REVID                 0xFFC02400         /* UART1 Revision ID Register */
3483 #define REG_UART1_CTL                   0xFFC02404         /* UART1 Control Register */
3484 #define REG_UART1_STAT                  0xFFC02408         /* UART1 Status Register */
3485 #define REG_UART1_SCR                   0xFFC0240C         /* UART1 Scratch Register */
3486 #define REG_UART1_CLK                   0xFFC02410         /* UART1 Clock Rate Register */
3487 #define REG_UART1_IMSK                  0xFFC02414         /* UART1 Interrupt Mask Register */
3488 #define REG_UART1_IMSK_SET              0xFFC02418         /* UART1 Interrupt Mask Set Register */
3489 #define REG_UART1_IMSK_CLR              0xFFC0241C         /* UART1 Interrupt Mask Clear Register */
3490 #define REG_UART1_RBR                   0xFFC02420         /* UART1 Receive Buffer Register */
3491 #define REG_UART1_THR                   0xFFC02424         /* UART1 Transmit Hold Register */
3492 #define REG_UART1_TAIP                  0xFFC02428         /* UART1 Transmit Address/Insert Pulse Register */
3493 #define REG_UART1_TSR                   0xFFC0242C         /* UART1 Transmit Shift Register */
3494 #define REG_UART1_RSR                   0xFFC02430         /* UART1 Receive Shift Register */
3495 #define REG_UART1_TXCNT                 0xFFC02434         /* UART1 Transmit Counter Register */
3496 #define REG_UART1_RXCNT                 0xFFC02438         /* UART1 Receive Counter Register */
3497
3498 /* =========================
3499         UART
3500    ========================= */
3501 /* ------------------------------------------------------------------------------------------------------------------------
3502         UART_REVID                           Pos/Masks                        Description
3503    ------------------------------------------------------------------------------------------------------------------------ */
3504 #define BITP_UART_REVID_MAJOR                 4                               /* Major Version */
3505 #define BITP_UART_REVID_REV                   0                               /* Incremental Version */
3506 #define BITM_UART_REVID_MAJOR                (_ADI_MSK(0x000000F0,uint32_t))  /* Major Version */
3507 #define BITM_UART_REVID_REV                  (_ADI_MSK(0x0000000F,uint32_t))  /* Incremental Version */
3508
3509 /* ------------------------------------------------------------------------------------------------------------------------
3510         UART_CTL                             Pos/Masks                        Description
3511    ------------------------------------------------------------------------------------------------------------------------ */
3512 #define BITP_UART_CTL_RFRT                   30                               /* Receive FIFO RTS Threshold */
3513 #define BITP_UART_CTL_RFIT                   29                               /* Receive FIFO IRQ Threshold */
3514 #define BITP_UART_CTL_ACTS                   28                               /* Automatic CTS */
3515 #define BITP_UART_CTL_ARTS                   27                               /* Automatic RTS */
3516 #define BITP_UART_CTL_XOFF                   26                               /* Transmitter off */
3517 #define BITP_UART_CTL_MRTS                   25                               /* Manual Request to Send */
3518 #define BITP_UART_CTL_TPOLC                  24                               /* IrDA TX Polarity Change */
3519 #define BITP_UART_CTL_RPOLC                  23                               /* IrDA RX Polarity Change */
3520 #define BITP_UART_CTL_FCPOL                  22                               /* Flow Control Pin Polarity */
3521 #define BITP_UART_CTL_SB                     19                               /* Set Break */
3522 #define BITP_UART_CTL_FFE                    18                               /* Force Framing Error on Transmit */
3523 #define BITP_UART_CTL_FPE                    17                               /* Force Parity Error on Transmit */
3524 #define BITP_UART_CTL_STP                    16                               /* Sticky Parity */
3525 #define BITP_UART_CTL_EPS                    15                               /* Even Parity Select */
3526 #define BITP_UART_CTL_PEN                    14                               /* Parity Enable */
3527 #define BITP_UART_CTL_STBH                   13                               /* Stop Bits (Half Bit Time) */
3528 #define BITP_UART_CTL_STB                    12                               /* Stop Bits */
3529 #define BITP_UART_CTL_WLS                     8                               /* Word Length Select */
3530 #define BITP_UART_CTL_MOD                     4                               /* Mode of Operation */
3531 #define BITP_UART_CTL_LOOP_EN                 1                               /* Loopback Enable */
3532 #define BITP_UART_CTL_EN                      0                               /* Enable UART */
3533
3534 #define BITM_UART_CTL_RFRT                   (_ADI_MSK(0x40000000,uint32_t))  /* Receive FIFO RTS Threshold */
3535 #define ENUM_UART_CTL_RX_RTS_TH4             (_ADI_MSK(0x00000000,uint32_t))  /* RFRT: De-assert RTS if RX FIFO word count > 4; assert if <= 4 */
3536 #define ENUM_UART_CTL_RX_RTS_TH7             (_ADI_MSK(0x40000000,uint32_t))  /* RFRT: De-assert RTS if RX FIFO word count > 7; assert if <= 7 */
3537
3538 #define BITM_UART_CTL_RFIT                   (_ADI_MSK(0x20000000,uint32_t))  /* Receive FIFO IRQ Threshold */
3539 #define ENUM_UART_CTL_RX_IRQ_TH4             (_ADI_MSK(0x00000000,uint32_t))  /* RFIT: Set RFCS=1 if RX FIFO count >= 4 */
3540 #define ENUM_UART_CTL_RX_IRQ_TH7             (_ADI_MSK(0x20000000,uint32_t))  /* RFIT: Set RFCS=1 if RX FIFO count >= 7 */
3541
3542 #define BITM_UART_CTL_ACTS                   (_ADI_MSK(0x10000000,uint32_t))  /* Automatic CTS */
3543 #define ENUM_UART_CTL_CTS_MAN                (_ADI_MSK(0x00000000,uint32_t))  /* ACTS: Disable TX handshaking protocol */
3544 #define ENUM_UART_CTL_CTS_AUTO               (_ADI_MSK(0x10000000,uint32_t))  /* ACTS: Enable TX handshaking protocol */
3545
3546 #define BITM_UART_CTL_ARTS                   (_ADI_MSK(0x08000000,uint32_t))  /* Automatic RTS */
3547 #define ENUM_UART_CTL_RTS_MAN                (_ADI_MSK(0x00000000,uint32_t))  /* ARTS: Disable RX handshaking protocol. */
3548 #define ENUM_UART_CTL_RTS_AUTO               (_ADI_MSK(0x08000000,uint32_t))  /* ARTS: Enable RX handshaking protocol. */
3549
3550 #define BITM_UART_CTL_XOFF                   (_ADI_MSK(0x04000000,uint32_t))  /* Transmitter off */
3551 #define ENUM_UART_CTL_TX_ON                  (_ADI_MSK(0x00000000,uint32_t))  /* XOFF: Transmission ON, if ACTS=0 */
3552 #define ENUM_UART_CTL_TX_OFF                 (_ADI_MSK(0x04000000,uint32_t))  /* XOFF: Transmission OFF, if ACTS=0 */
3553
3554 #define BITM_UART_CTL_MRTS                   (_ADI_MSK(0x02000000,uint32_t))  /* Manual Request to Send */
3555 #define ENUM_UART_CTL_RTS_DEASSERT           (_ADI_MSK(0x00000000,uint32_t))  /* MRTS: De-assert RTS pin when ARTS=0 */
3556 #define ENUM_UART_CTL_RTS_ASSERT             (_ADI_MSK(0x02000000,uint32_t))  /* MRTS: Assert RTS pin  when ARTS=0 */
3557
3558 #define BITM_UART_CTL_TPOLC                  (_ADI_MSK(0x01000000,uint32_t))  /* IrDA TX Polarity Change */
3559 #define ENUM_UART_CTL_TPOLC_LO               (_ADI_MSK(0x00000000,uint32_t))  /* TPOLC: Active-low TX polarity setting */
3560 #define ENUM_UART_CTL_TPOLC_HI               (_ADI_MSK(0x01000000,uint32_t))  /* TPOLC: Active-high TX polarity setting */
3561
3562 #define BITM_UART_CTL_RPOLC                  (_ADI_MSK(0x00800000,uint32_t))  /* IrDA RX Polarity Change */
3563 #define ENUM_UART_CTL_RPOLC_LO               (_ADI_MSK(0x00000000,uint32_t))  /* RPOLC: Active-low RX polarity setting */
3564 #define ENUM_UART_CTL_RPOLC_HI               (_ADI_MSK(0x00800000,uint32_t))  /* RPOLC: Active-high RX polarity setting */
3565
3566 #define BITM_UART_CTL_FCPOL                  (_ADI_MSK(0x00400000,uint32_t))  /* Flow Control Pin Polarity */
3567 #define ENUM_UART_CTL_FCPOL_LO               (_ADI_MSK(0x00000000,uint32_t))  /* FCPOL: Active low CTS/RTS */
3568 #define ENUM_UART_CTL_FCPOL_HI               (_ADI_MSK(0x00400000,uint32_t))  /* FCPOL: Active high CTS/RTS */
3569
3570 #define BITM_UART_CTL_SB                     (_ADI_MSK(0x00080000,uint32_t))  /* Set Break */
3571 #define ENUM_UART_CTL_NORM_BREAK             (_ADI_MSK(0x00000000,uint32_t))  /* SB: No force */
3572 #define ENUM_UART_CTL_FORCE_BREAK            (_ADI_MSK(0x00080000,uint32_t))  /* SB: Force TX pin to 0 */
3573
3574 #define BITM_UART_CTL_FFE                    (_ADI_MSK(0x00040000,uint32_t))  /* Force Framing Error on Transmit */
3575 #define ENUM_UART_CTL_NORM_FRM_ERR           (_ADI_MSK(0x00000000,uint32_t))  /* FFE: Normal operation */
3576 #define ENUM_UART_CTL_FORCE_FRM_ERR          (_ADI_MSK(0x00040000,uint32_t))  /* FFE: Force error */
3577
3578 #define BITM_UART_CTL_FPE                    (_ADI_MSK(0x00020000,uint32_t))  /* Force Parity Error on Transmit */
3579 #define ENUM_UART_CTL_NORM_PARITY_ERR        (_ADI_MSK(0x00000000,uint32_t))  /* FPE: Normal operation */
3580 #define ENUM_UART_CTL_FORCE_PARITY_ERR       (_ADI_MSK(0x00020000,uint32_t))  /* FPE: Force parity error */
3581
3582 #define BITM_UART_CTL_STP                    (_ADI_MSK(0x00010000,uint32_t))  /* Sticky Parity */
3583 #define ENUM_UART_CTL_NORM_PARITY            (_ADI_MSK(0x00000000,uint32_t))  /* STP: No Forced Parity */
3584 #define ENUM_UART_CTL_STICKY_PARITY          (_ADI_MSK(0x00010000,uint32_t))  /* STP: Force (Stick) Parity to Defined Value (if PEN=1) */
3585
3586 #define BITM_UART_CTL_EPS                    (_ADI_MSK(0x00008000,uint32_t))  /* Even Parity Select */
3587 #define ENUM_UART_CTL_ODD_PARITY             (_ADI_MSK(0x00000000,uint32_t))  /* EPS: Odd parity */
3588 #define ENUM_UART_CTL_EVEN_PARITY            (_ADI_MSK(0x00008000,uint32_t))  /* EPS: Even parity */
3589
3590 #define BITM_UART_CTL_PEN                    (_ADI_MSK(0x00004000,uint32_t))  /* Parity Enable */
3591 #define ENUM_UART_CTL_PARITY_DIS             (_ADI_MSK(0x00000000,uint32_t))  /* PEN: Disable */
3592 #define ENUM_UART_CTL_PARITY_EN              (_ADI_MSK(0x00004000,uint32_t))  /* PEN: Enable parity transmit and check */
3593
3594 #define BITM_UART_CTL_STBH                   (_ADI_MSK(0x00002000,uint32_t))  /* Stop Bits (Half Bit Time) */
3595 #define ENUM_UART_CTL_NO_EXTRA_STBH          (_ADI_MSK(0x00000000,uint32_t))  /* STBH: 0 half-bit-time stop bit */
3596 #define ENUM_UART_CTL_1_EXTRA_STBH           (_ADI_MSK(0x00002000,uint32_t))  /* STBH: 1 half-bit-time stop bit */
3597
3598 #define BITM_UART_CTL_STB                    (_ADI_MSK(0x00001000,uint32_t))  /* Stop Bits */
3599 #define ENUM_UART_CTL_NO_EXTRA_STB           (_ADI_MSK(0x00000000,uint32_t))  /* STB: 1 stop bit */
3600 #define ENUM_UART_CTL_1_EXTRA_STB            (_ADI_MSK(0x00001000,uint32_t))  /* STB: 2 stop bits */
3601
3602 #define BITM_UART_CTL_WLS                    (_ADI_MSK(0x00000300,uint32_t))  /* Word Length Select */
3603 #define ENUM_UART_CTL_WL5BITS                (_ADI_MSK(0x00000000,uint32_t))  /* WLS: 5-bit Word */
3604 #define ENUM_UART_CTL_WL6BITS                (_ADI_MSK(0x00000100,uint32_t))  /* WLS: 6-bit Word */
3605 #define ENUM_UART_CTL_WL7BITS                (_ADI_MSK(0x00000200,uint32_t))  /* WLS: 7-bit Word */
3606 #define ENUM_UART_CTL_WL8BITS                (_ADI_MSK(0x00000300,uint32_t))  /* WLS: 8-bit Word */
3607
3608 #define BITM_UART_CTL_MOD                    (_ADI_MSK(0x00000030,uint32_t))  /* Mode of Operation */
3609 #define ENUM_UART_CTL_UART_MODE              (_ADI_MSK(0x00000000,uint32_t))  /* MOD: UART Mode */
3610 #define ENUM_UART_CTL_MDB_MODE               (_ADI_MSK(0x00000010,uint32_t))  /* MOD: MDB Mode */
3611 #define ENUM_UART_CTL_IRDA_MODE              (_ADI_MSK(0x00000020,uint32_t))  /* MOD: IrDA SIR Mode */
3612
3613 #define BITM_UART_CTL_LOOP_EN                (_ADI_MSK(0x00000002,uint32_t))  /* Loopback Enable */
3614 #define ENUM_UART_CTL_LOOP_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* LOOP_EN: Disable */
3615 #define ENUM_UART_CTL_LOOP_EN                (_ADI_MSK(0x00000002,uint32_t))  /* LOOP_EN: Enable */
3616
3617 #define BITM_UART_CTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* Enable UART */
3618 #define ENUM_UART_CTL_CLK_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* EN: Disable */
3619 #define ENUM_UART_CTL_CLK_EN                 (_ADI_MSK(0x00000001,uint32_t))  /* EN: Enable */
3620
3621 /* ------------------------------------------------------------------------------------------------------------------------
3622         UART_STAT                            Pos/Masks                        Description
3623    ------------------------------------------------------------------------------------------------------------------------ */
3624 #define BITP_UART_STAT_RFCS                  17                               /* Receive FIFO Count Status */
3625 #define BITP_UART_STAT_CTS                   16                               /* Clear to Send */
3626 #define BITP_UART_STAT_SCTS                  12                               /* Sticky CTS */
3627 #define BITP_UART_STAT_RO                    11                               /* Reception On-going */
3628 #define BITP_UART_STAT_ADDR                  10                               /* Address Bit Status */
3629 #define BITP_UART_STAT_ASTKY                  9                               /* Address Sticky */
3630 #define BITP_UART_STAT_TFI                    8                               /* Transmission Finished Indicator */
3631 #define BITP_UART_STAT_TEMT                   7                               /* TSR and THR Empty */
3632 #define BITP_UART_STAT_THRE                   5                               /* Transmit Hold Register Empty */
3633 #define BITP_UART_STAT_BI                     4                               /* Break Indicator */
3634 #define BITP_UART_STAT_FE                     3                               /* Framing Error */
3635 #define BITP_UART_STAT_PE                     2                               /* Parity Error */
3636 #define BITP_UART_STAT_OE                     1                               /* Overrun Error */
3637 #define BITP_UART_STAT_DR                     0                               /* Data Ready */
3638
3639 #define BITM_UART_STAT_RFCS                  (_ADI_MSK(0x00020000,uint32_t))  /* Receive FIFO Count Status */
3640 #define ENUM_UART_STAT_RFCS_LO               (_ADI_MSK(0x00000000,uint32_t))  /* RFCS: RX FIFO has less than 4 (7) entries when RFIT=0 (1) */
3641 #define ENUM_UART_STAT_RFCS_HI               (_ADI_MSK(0x00020000,uint32_t))  /* RFCS: RX FIFO has at least 4 (7) entries when RFIT=0 (1) */
3642
3643 #define BITM_UART_STAT_CTS                   (_ADI_MSK(0x00010000,uint32_t))  /* Clear to Send */
3644 #define ENUM_UART_STAT_CTS_LO                (_ADI_MSK(0x00000000,uint32_t))  /* CTS: Not clear to send (External device not ready to receive) */
3645 #define ENUM_UART_STAT_CTS_HI                (_ADI_MSK(0x00010000,uint32_t))  /* CTS: Clear to send (External device ready to receive) */
3646
3647 #define BITM_UART_STAT_SCTS                  (_ADI_MSK(0x00001000,uint32_t))  /* Sticky CTS */
3648 #define ENUM_UART_STAT_CTS_LO_STKY           (_ADI_MSK(0x00000000,uint32_t))  /* SCTS: CTS has not transitioned from low to high */
3649 #define ENUM_UART_STAT_CTS_HI_STKY           (_ADI_MSK(0x00001000,uint32_t))  /* SCTS: CTS has transitioned from low to high */
3650
3651 #define BITM_UART_STAT_RO                    (_ADI_MSK(0x00000800,uint32_t))  /* Reception On-going */
3652 #define ENUM_UART_STAT_NO_RX_PROGRESS        (_ADI_MSK(0x00000000,uint32_t))  /* RO: No data reception in progress */
3653 #define ENUM_UART_STAT_RX_PROGRESS           (_ADI_MSK(0x00000800,uint32_t))  /* RO: Data reception in progress */
3654
3655 #define BITM_UART_STAT_ADDR                  (_ADI_MSK(0x00000400,uint32_t))  /* Address Bit Status */
3656 #define ENUM_UART_STAT_ADDR_LO               (_ADI_MSK(0x00000000,uint32_t))  /* ADDR: Address bit is low */
3657 #define ENUM_UART_STAT_ADDR_HI               (_ADI_MSK(0x00000400,uint32_t))  /* ADDR: Address bit is high */
3658
3659 #define BITM_UART_STAT_ASTKY                 (_ADI_MSK(0x00000200,uint32_t))  /* Address Sticky */
3660 #define ENUM_UART_STAT_ADDR_LO_STKY          (_ADI_MSK(0x00000000,uint32_t))  /* ASTKY: ADDR bit has not been set */
3661 #define ENUM_UART_STAT_ADDR_HI_STKY          (_ADI_MSK(0x00000200,uint32_t))  /* ASTKY: ADDR bit has been set */
3662
3663 #define BITM_UART_STAT_TFI                   (_ADI_MSK(0x00000100,uint32_t))  /* Transmission Finished Indicator */
3664 #define ENUM_UART_STAT_TX_NOT_DONE           (_ADI_MSK(0x00000000,uint32_t))  /* TFI: TEMT did not transition from 0 to 1 */
3665 #define ENUM_UART_STAT_TX_DONE               (_ADI_MSK(0x00000100,uint32_t))  /* TFI: TEMT transition from 0 to 1 */
3666
3667 #define BITM_UART_STAT_TEMT                  (_ADI_MSK(0x00000080,uint32_t))  /* TSR and THR Empty */
3668 #define ENUM_UART_STAT_TX_NOT_EMPTY          (_ADI_MSK(0x00000000,uint32_t))  /* TEMT: Not empty TSR/THR */
3669 #define ENUM_UART_STAT_TX_EMPTY              (_ADI_MSK(0x00000080,uint32_t))  /* TEMT: TSR/THR Empty */
3670
3671 #define BITM_UART_STAT_THRE                  (_ADI_MSK(0x00000020,uint32_t))  /* Transmit Hold Register Empty */
3672 #define ENUM_UART_STAT_THR_NOT_EMPTY         (_ADI_MSK(0x00000000,uint32_t))  /* THRE: Not empty THR/TAIP */
3673 #define ENUM_UART_STAT_THR_EMPTY             (_ADI_MSK(0x00000020,uint32_t))  /* THRE: Empty THR/TAIP */
3674
3675 #define BITM_UART_STAT_BI                    (_ADI_MSK(0x00000010,uint32_t))  /* Break Indicator */
3676 #define ENUM_UART_STAT_NO_BREAK_INT          (_ADI_MSK(0x00000000,uint32_t))  /* BI: No break interrupt */
3677 #define ENUM_UART_STAT_BREAK_INT             (_ADI_MSK(0x00000010,uint32_t))  /* BI: Break interrupt */
3678
3679 #define BITM_UART_STAT_FE                    (_ADI_MSK(0x00000008,uint32_t))  /* Framing Error */
3680 #define ENUM_UART_STAT_NO_FRAMING_ERR        (_ADI_MSK(0x00000000,uint32_t))  /* FE: No error */
3681 #define ENUM_UART_STAT_FRAMING_ERR           (_ADI_MSK(0x00000008,uint32_t))  /* FE: Invalid stop bit error */
3682
3683 #define BITM_UART_STAT_PE                    (_ADI_MSK(0x00000004,uint32_t))  /* Parity Error */
3684 #define ENUM_UART_STAT_NO_PARITY_ERR         (_ADI_MSK(0x00000000,uint32_t))  /* PE: No parity error */
3685 #define ENUM_UART_STAT_PARITY_ERR            (_ADI_MSK(0x00000004,uint32_t))  /* PE: Parity error */
3686
3687 #define BITM_UART_STAT_OE                    (_ADI_MSK(0x00000002,uint32_t))  /* Overrun Error */
3688 #define ENUM_UART_STAT_NO_OVR_ERR            (_ADI_MSK(0x00000000,uint32_t))  /* OE: No overrun */
3689 #define ENUM_UART_STAT_OVR_ERR               (_ADI_MSK(0x00000002,uint32_t))  /* OE: Overrun error */
3690
3691 #define BITM_UART_STAT_DR                    (_ADI_MSK(0x00000001,uint32_t))  /* Data Ready */
3692 #define ENUM_UART_STAT_NO_DATA               (_ADI_MSK(0x00000000,uint32_t))  /* DR: No new data */
3693 #define ENUM_UART_STAT_NEW_DATA              (_ADI_MSK(0x00000001,uint32_t))  /* DR: New data in RBR */
3694
3695 /* ------------------------------------------------------------------------------------------------------------------------
3696         UART_SCR                             Pos/Masks                        Description
3697    ------------------------------------------------------------------------------------------------------------------------ */
3698 #define BITP_UART_SCR_VALUE                   0                               /* Stored 8-bit Data */
3699 #define BITM_UART_SCR_VALUE                  (_ADI_MSK(0x000000FF,uint32_t))  /* Stored 8-bit Data */
3700
3701 /* ------------------------------------------------------------------------------------------------------------------------
3702         UART_CLK                             Pos/Masks                        Description
3703    ------------------------------------------------------------------------------------------------------------------------ */
3704 #define BITP_UART_CLK_EDBO                   31                               /* Enable Divide By One */
3705 #define BITP_UART_CLK_DIV                     0                               /* Divisor */
3706
3707 #define BITM_UART_CLK_EDBO                   (_ADI_MSK(0x80000000,uint32_t))  /* Enable Divide By One */
3708 #define ENUM_UART_CLK_DIS_DIV_BY_ONE         (_ADI_MSK(0x00000000,uint32_t))  /* EDBO: Bit clock prescaler = 16 */
3709 #define ENUM_UART_CLK_EN_DIV_BY_ONE          (_ADI_MSK(0x80000000,uint32_t))  /* EDBO: Bit clock prescaler = 1 */
3710 #define BITM_UART_CLK_DIV                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Divisor */
3711
3712 /* ------------------------------------------------------------------------------------------------------------------------
3713         UART_IMSK                            Pos/Masks                        Description
3714    ------------------------------------------------------------------------------------------------------------------------ */
3715 #define BITP_UART_IMSK_ETXS                   9                               /* Enable TX to Status Interrupt Mask Status */
3716 #define BITP_UART_IMSK_ERXS                   8                               /* Enable RX to Status Interrupt Mask Status */
3717 #define BITP_UART_IMSK_EAWI                   7                               /* Enable Address Word Interrupt Mask Status */
3718 #define BITP_UART_IMSK_ERFCI                  6                               /* Enable Receive FIFO Count Interrupt Mask Status */
3719 #define BITP_UART_IMSK_ETFI                   5                               /* Enable Transmission Finished Interrupt Mask Status */
3720 #define BITP_UART_IMSK_EDTPTI                 4                               /* Enable DMA TX Peripheral Trigerred Interrupt Mask Status */
3721 #define BITP_UART_IMSK_EDSSI                  3                               /* Enable Modem Status Interrupt Mask Status */
3722 #define BITP_UART_IMSK_ELSI                   2                               /* Enable Line Status Interrupt Mask Status */
3723 #define BITP_UART_IMSK_ETBEI                  1                               /* Enable Transmit Buffer Empty Interrupt Mask Status */
3724 #define BITP_UART_IMSK_ERBFI                  0                               /* Enable Receive Buffer Full Interrupt Mask Status */
3725
3726 #define BITM_UART_IMSK_ETXS                  (_ADI_MSK(0x00000200,uint32_t))  /* Enable TX to Status Interrupt Mask Status */
3727 #define ENUM_UART_ETXS_LO                    (_ADI_MSK(0x00000000,uint32_t))  /* ETXS: Interrupt is masked */
3728 #define ENUM_UART_ETXS_HI                    (_ADI_MSK(0x00000200,uint32_t))  /* ETXS: Interrupt is unmasked */
3729
3730 #define BITM_UART_IMSK_ERXS                  (_ADI_MSK(0x00000100,uint32_t))  /* Enable RX to Status Interrupt Mask Status */
3731 #define ENUM_UART_ERXS_LO                    (_ADI_MSK(0x00000000,uint32_t))  /* ERXS: Interrupt is masked */
3732 #define ENUM_UART_ERXS_HI                    (_ADI_MSK(0x00000100,uint32_t))  /* ERXS: Interrupt is unmasked */
3733
3734 #define BITM_UART_IMSK_EAWI                  (_ADI_MSK(0x00000080,uint32_t))  /* Enable Address Word Interrupt Mask Status */
3735 #define ENUM_UART_EAWI_LO                    (_ADI_MSK(0x00000000,uint32_t))  /* EAWI: Interrupt is masked */
3736 #define ENUM_UART_EAWI_HI                    (_ADI_MSK(0x00000080,uint32_t))  /* EAWI: Interrupt is unmasked */
3737
3738 #define BITM_UART_IMSK_ERFCI                 (_ADI_MSK(0x00000040,uint32_t))  /* Enable Receive FIFO Count Interrupt Mask Status */
3739 #define ENUM_UART_ERFCI_LO                   (_ADI_MSK(0x00000000,uint32_t))  /* ERFCI: Interrupt is masked */
3740 #define ENUM_UART_ERFCI_HI                   (_ADI_MSK(0x00000040,uint32_t))  /* ERFCI: Interrupt is unmasked */
3741
3742 #define BITM_UART_IMSK_ETFI                  (_ADI_MSK(0x00000020,uint32_t))  /* Enable Transmission Finished Interrupt Mask Status */
3743 #define ENUM_UART_ETFI_LO                    (_ADI_MSK(0x00000000,uint32_t))  /* ETFI: Interrupt is masked */
3744 #define ENUM_UART_ETFI_HI                    (_ADI_MSK(0x00000020,uint32_t))  /* ETFI: Interrupt is unmasked */
3745
3746 #define BITM_UART_IMSK_EDTPTI                (_ADI_MSK(0x00000010,uint32_t))  /* Enable DMA TX Peripheral Trigerred Interrupt Mask Status */
3747 #define ENUM_UART_EDTPTI_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* EDTPTI: Interrupt is masked */
3748 #define ENUM_UART_EDTPTI_HI                  (_ADI_MSK(0x00000010,uint32_t))  /* EDTPTI: Interrupt is unmasked */
3749
3750 #define BITM_UART_IMSK_EDSSI                 (_ADI_MSK(0x00000008,uint32_t))  /* Enable Modem Status Interrupt Mask Status */
3751 #define ENUM_UART_EDSSI_LO                   (_ADI_MSK(0x00000000,uint32_t))  /* EDSSI: Interrupt is masked */
3752 #define ENUM_UART_EDSSI_HI                   (_ADI_MSK(0x00000008,uint32_t))  /* EDSSI: Interrupt is unmasked */
3753
3754 #define BITM_UART_IMSK_ELSI                  (_ADI_MSK(0x00000004,uint32_t))  /* Enable Line Status Interrupt Mask Status */
3755 #define ENUM_UART_ELSI_LO                    (_ADI_MSK(0x00000000,uint32_t))  /* ELSI: Interrupt is masked */
3756 #define ENUM_UART_ELSI_HI                    (_ADI_MSK(0x00000004,uint32_t))  /* ELSI: Interrupt is unmasked */
3757
3758 #define BITM_UART_IMSK_ETBEI                 (_ADI_MSK(0x00000002,uint32_t))  /* Enable Transmit Buffer Empty Interrupt Mask Status */
3759 #define ENUM_UART_ETBEI_LO                   (_ADI_MSK(0x00000000,uint32_t))  /* ETBEI: Interrupt is masked */
3760 #define ENUM_UART_ETBEI_HI                   (_ADI_MSK(0x00000002,uint32_t))  /* ETBEI: Interrupt is unmasked */
3761
3762 #define BITM_UART_IMSK_ERBFI                 (_ADI_MSK(0x00000001,uint32_t))  /* Enable Receive Buffer Full Interrupt Mask Status */
3763 #define ENUM_UART_ERBFI_LO                   (_ADI_MSK(0x00000000,uint32_t))  /* ERBFI: Interrupt is masked */
3764 #define ENUM_UART_ERBFI_HI                   (_ADI_MSK(0x00000001,uint32_t))  /* ERBFI: Interrupt is unmasked */
3765
3766 /* ------------------------------------------------------------------------------------------------------------------------
3767         UART_IMSK_SET                        Pos/Masks                        Description
3768    ------------------------------------------------------------------------------------------------------------------------ */
3769 #define BITP_UART_IMSK_SET_ETXS               9                               /* Enable TX to Status Interrupt Mask Set */
3770 #define BITP_UART_IMSK_SET_ERXS               8                               /* Enable RX to Status Interrupt Mask Set */
3771 #define BITP_UART_IMSK_SET_EAWI               7                               /* Enable Address Word Interrupt Mask Set */
3772 #define BITP_UART_IMSK_SET_ERFCI              6                               /* Enable Receive FIFO Count Interrupt Mask Set */
3773 #define BITP_UART_IMSK_SET_ETFI               5                               /* Enable Transmission Finished Interrupt Mask Set */
3774 #define BITP_UART_IMSK_SET_EDTPTI             4                               /* Enable DMA TX Peripheral Triggered Interrupt Mask Set */
3775 #define BITP_UART_IMSK_SET_EDSSI              3                               /* Enable Modem Status Interrupt Mask Set */
3776 #define BITP_UART_IMSK_SET_ELSI               2                               /* Enable Line Status Interrupt Mask Set */
3777 #define BITP_UART_IMSK_SET_ETBEI              1                               /* Enable Transmit Buffer Empty Interrupt Mask Set */
3778 #define BITP_UART_IMSK_SET_ERBFI              0                               /* Enable Receive Buffer Full Interrupt Mask Set */
3779
3780 /* The fields and enumerations for UART_IMSK_SET are also in UART - see the common set of ENUM_UART_* #defines located with register UART_IMSK */
3781
3782 #define BITM_UART_IMSK_SET_ETXS              (_ADI_MSK(0x00000200,uint32_t))  /* Enable TX to Status Interrupt Mask Set */
3783 #define BITM_UART_IMSK_SET_ERXS              (_ADI_MSK(0x00000100,uint32_t))  /* Enable RX to Status Interrupt Mask Set */
3784 #define BITM_UART_IMSK_SET_EAWI              (_ADI_MSK(0x00000080,uint32_t))  /* Enable Address Word Interrupt Mask Set */
3785 #define BITM_UART_IMSK_SET_ERFCI             (_ADI_MSK(0x00000040,uint32_t))  /* Enable Receive FIFO Count Interrupt Mask Set */
3786 #define BITM_UART_IMSK_SET_ETFI              (_ADI_MSK(0x00000020,uint32_t))  /* Enable Transmission Finished Interrupt Mask Set */
3787 #define BITM_UART_IMSK_SET_EDTPTI            (_ADI_MSK(0x00000010,uint32_t))  /* Enable DMA TX Peripheral Triggered Interrupt Mask Set */
3788 #define BITM_UART_IMSK_SET_EDSSI             (_ADI_MSK(0x00000008,uint32_t))  /* Enable Modem Status Interrupt Mask Set */
3789 #define BITM_UART_IMSK_SET_ELSI              (_ADI_MSK(0x00000004,uint32_t))  /* Enable Line Status Interrupt Mask Set */
3790 #define BITM_UART_IMSK_SET_ETBEI             (_ADI_MSK(0x00000002,uint32_t))  /* Enable Transmit Buffer Empty Interrupt Mask Set */
3791 #define BITM_UART_IMSK_SET_ERBFI             (_ADI_MSK(0x00000001,uint32_t))  /* Enable Receive Buffer Full Interrupt Mask Set */
3792
3793 /* ------------------------------------------------------------------------------------------------------------------------
3794         UART_IMSK_CLR                        Pos/Masks                        Description
3795    ------------------------------------------------------------------------------------------------------------------------ */
3796 #define BITP_UART_IMSK_CLR_ETXS               9                               /* Enable TX to Status Interrupt Mask Clear */
3797 #define BITP_UART_IMSK_CLR_ERXS               8                               /* Enable RX to Status Interrupt Mask Clear */
3798 #define BITP_UART_IMSK_CLR_EAWI               7                               /* Enable Address Word Interrupt Mask Clear */
3799 #define BITP_UART_IMSK_CLR_ERFCI              6                               /* Enable Receive FIFO Count Interrupt Mask Clear */
3800 #define BITP_UART_IMSK_CLR_ETFI               5                               /* Enable Transmission Finished Interrupt Mask Clear */
3801 #define BITP_UART_IMSK_CLR_EDTPTI             4                               /* Enable DMA TX Peripheral Triggered Interrupt Mask Clear */
3802 #define BITP_UART_IMSK_CLR_EDSSI              3                               /* Enable Modem Status Interrupt Mask Clear */
3803 #define BITP_UART_IMSK_CLR_ELSI               2                               /* Enable Line Status Interrupt Mask Clear */
3804 #define BITP_UART_IMSK_CLR_ETBEI              1                               /* Enable Transmit Buffer Empty Interrupt Mask Clear */
3805 #define BITP_UART_IMSK_CLR_ERBFI              0                               /* Enable Receive Buffer Full Interrupt Mask Clear */
3806
3807 /* The fields and enumerations for UART_IMSK_CLR are also in UART - see the common set of ENUM_UART_* #defines located with register UART_IMSK */
3808
3809 #define BITM_UART_IMSK_CLR_ETXS              (_ADI_MSK(0x00000200,uint32_t))  /* Enable TX to Status Interrupt Mask Clear */
3810 #define BITM_UART_IMSK_CLR_ERXS              (_ADI_MSK(0x00000100,uint32_t))  /* Enable RX to Status Interrupt Mask Clear */
3811 #define BITM_UART_IMSK_CLR_EAWI              (_ADI_MSK(0x00000080,uint32_t))  /* Enable Address Word Interrupt Mask Clear */
3812 #define BITM_UART_IMSK_CLR_ERFCI             (_ADI_MSK(0x00000040,uint32_t))  /* Enable Receive FIFO Count Interrupt Mask Clear */
3813 #define BITM_UART_IMSK_CLR_ETFI              (_ADI_MSK(0x00000020,uint32_t))  /* Enable Transmission Finished Interrupt Mask Clear */
3814 #define BITM_UART_IMSK_CLR_EDTPTI            (_ADI_MSK(0x00000010,uint32_t))  /* Enable DMA TX Peripheral Triggered Interrupt Mask Clear */
3815 #define BITM_UART_IMSK_CLR_EDSSI             (_ADI_MSK(0x00000008,uint32_t))  /* Enable Modem Status Interrupt Mask Clear */
3816 #define BITM_UART_IMSK_CLR_ELSI              (_ADI_MSK(0x00000004,uint32_t))  /* Enable Line Status Interrupt Mask Clear */
3817 #define BITM_UART_IMSK_CLR_ETBEI             (_ADI_MSK(0x00000002,uint32_t))  /* Enable Transmit Buffer Empty Interrupt Mask Clear */
3818 #define BITM_UART_IMSK_CLR_ERBFI             (_ADI_MSK(0x00000001,uint32_t))  /* Enable Receive Buffer Full Interrupt Mask Clear */
3819
3820 /* ------------------------------------------------------------------------------------------------------------------------
3821         UART_RBR                             Pos/Masks                        Description
3822    ------------------------------------------------------------------------------------------------------------------------ */
3823 #define BITP_UART_RBR_VALUE                   0                               /* 8-bit data */
3824 #define BITM_UART_RBR_VALUE                  (_ADI_MSK(0x000000FF,uint32_t))  /* 8-bit data */
3825
3826 /* ------------------------------------------------------------------------------------------------------------------------
3827         UART_THR                             Pos/Masks                        Description
3828    ------------------------------------------------------------------------------------------------------------------------ */
3829 #define BITP_UART_THR_VALUE                   0                               /* 8 bit data */
3830 #define BITM_UART_THR_VALUE                  (_ADI_MSK(0x000000FF,uint32_t))  /* 8 bit data */
3831
3832 /* ------------------------------------------------------------------------------------------------------------------------
3833         UART_TAIP                            Pos/Masks                        Description
3834    ------------------------------------------------------------------------------------------------------------------------ */
3835 #define BITP_UART_TAIP_VALUE                  0                               /* 8-bit data */
3836 #define BITM_UART_TAIP_VALUE                 (_ADI_MSK(0x000000FF,uint32_t))  /* 8-bit data */
3837
3838 /* ------------------------------------------------------------------------------------------------------------------------
3839         UART_TSR                             Pos/Masks                        Description
3840    ------------------------------------------------------------------------------------------------------------------------ */
3841 #define BITP_UART_TSR_VALUE                   0                               /* Contents of TSR */
3842 #define BITM_UART_TSR_VALUE                  (_ADI_MSK(0x000007FF,uint32_t))  /* Contents of TSR */
3843
3844 /* ------------------------------------------------------------------------------------------------------------------------
3845         UART_RSR                             Pos/Masks                        Description
3846    ------------------------------------------------------------------------------------------------------------------------ */
3847 #define BITP_UART_RSR_VALUE                   0                               /* Contents of RSR */
3848 #define BITM_UART_RSR_VALUE                  (_ADI_MSK(0x000003FF,uint32_t))  /* Contents of RSR */
3849
3850 /* ------------------------------------------------------------------------------------------------------------------------
3851         UART_TXCNT                           Pos/Masks                        Description
3852    ------------------------------------------------------------------------------------------------------------------------ */
3853 #define BITP_UART_TXCNT_VALUE                 0                               /* 16-bit Counter Value */
3854 #define BITM_UART_TXCNT_VALUE                (_ADI_MSK(0x0000FFFF,uint32_t))  /* 16-bit Counter Value */
3855
3856 /* ------------------------------------------------------------------------------------------------------------------------
3857         UART_RXCNT                           Pos/Masks                        Description
3858    ------------------------------------------------------------------------------------------------------------------------ */
3859 #define BITP_UART_RXCNT_VALUE                 0                               /* 16-bit Counter Value */
3860 #define BITM_UART_RXCNT_VALUE                (_ADI_MSK(0x0000FFFF,uint32_t))  /* 16-bit Counter Value */
3861
3862 /* ==================================================
3863         General Purpose Input/Output Registers
3864    ================================================== */
3865
3866 /* =========================
3867         PORTA
3868    ========================= */
3869 #define REG_PORTA_FER                   0xFFC03000         /* PORTA Port x Function Enable Register */
3870 #define REG_PORTA_FER_SET               0xFFC03004         /* PORTA Port x Function Enable Set Register */
3871 #define REG_PORTA_FER_CLR               0xFFC03008         /* PORTA Port x Function Enable Clear Register */
3872 #define REG_PORTA_DATA                  0xFFC0300C         /* PORTA Port x GPIO Data Register */
3873 #define REG_PORTA_DATA_SET              0xFFC03010         /* PORTA Port x GPIO Data Set Register */
3874 #define REG_PORTA_DATA_CLR              0xFFC03014         /* PORTA Port x GPIO Data Clear Register */
3875 #define REG_PORTA_DIR                   0xFFC03018         /* PORTA Port x GPIO Direction Register */
3876 #define REG_PORTA_DIR_SET               0xFFC0301C         /* PORTA Port x GPIO Direction Set Register */
3877 #define REG_PORTA_DIR_CLR               0xFFC03020         /* PORTA Port x GPIO Direction Clear Register */
3878 #define REG_PORTA_INEN                  0xFFC03024         /* PORTA Port x GPIO Input Enable Register */
3879 #define REG_PORTA_INEN_SET              0xFFC03028         /* PORTA Port x GPIO Input Enable Set Register */
3880 #define REG_PORTA_INEN_CLR              0xFFC0302C         /* PORTA Port x GPIO Input Enable Clear Register */
3881 #define REG_PORTA_MUX                   0xFFC03030         /* PORTA Port x Multiplexer Control Register */
3882 #define REG_PORTA_DATA_TGL              0xFFC03034         /* PORTA Port x GPIO Input Enable Toggle Register */
3883 #define REG_PORTA_POL                   0xFFC03038         /* PORTA Port x GPIO Polarity Invert Register */
3884 #define REG_PORTA_POL_SET               0xFFC0303C         /* PORTA Port x GPIO Polarity Invert Set Register */
3885 #define REG_PORTA_POL_CLR               0xFFC03040         /* PORTA Port x GPIO Polarity Invert Clear Register */
3886 #define REG_PORTA_LOCK                  0xFFC03044         /* PORTA Port x GPIO Lock Register */
3887 #define REG_PORTA_REVID                 0xFFC0307C         /* PORTA Port x GPIO Revision ID */
3888
3889 /* =========================
3890         PORTB
3891    ========================= */
3892 #define REG_PORTB_FER                   0xFFC03080         /* PORTB Port x Function Enable Register */
3893 #define REG_PORTB_FER_SET               0xFFC03084         /* PORTB Port x Function Enable Set Register */
3894 #define REG_PORTB_FER_CLR               0xFFC03088         /* PORTB Port x Function Enable Clear Register */
3895 #define REG_PORTB_DATA                  0xFFC0308C         /* PORTB Port x GPIO Data Register */
3896 #define REG_PORTB_DATA_SET              0xFFC03090         /* PORTB Port x GPIO Data Set Register */
3897 #define REG_PORTB_DATA_CLR              0xFFC03094         /* PORTB Port x GPIO Data Clear Register */
3898 #define REG_PORTB_DIR                   0xFFC03098         /* PORTB Port x GPIO Direction Register */
3899 #define REG_PORTB_DIR_SET               0xFFC0309C         /* PORTB Port x GPIO Direction Set Register */
3900 #define REG_PORTB_DIR_CLR               0xFFC030A0         /* PORTB Port x GPIO Direction Clear Register */
3901 #define REG_PORTB_INEN                  0xFFC030A4         /* PORTB Port x GPIO Input Enable Register */
3902 #define REG_PORTB_INEN_SET              0xFFC030A8         /* PORTB Port x GPIO Input Enable Set Register */
3903 #define REG_PORTB_INEN_CLR              0xFFC030AC         /* PORTB Port x GPIO Input Enable Clear Register */
3904 #define REG_PORTB_MUX                   0xFFC030B0         /* PORTB Port x Multiplexer Control Register */
3905 #define REG_PORTB_DATA_TGL              0xFFC030B4         /* PORTB Port x GPIO Input Enable Toggle Register */
3906 #define REG_PORTB_POL                   0xFFC030B8         /* PORTB Port x GPIO Polarity Invert Register */
3907 #define REG_PORTB_POL_SET               0xFFC030BC         /* PORTB Port x GPIO Polarity Invert Set Register */
3908 #define REG_PORTB_POL_CLR               0xFFC030C0         /* PORTB Port x GPIO Polarity Invert Clear Register */
3909 #define REG_PORTB_LOCK                  0xFFC030C4         /* PORTB Port x GPIO Lock Register */
3910 #define REG_PORTB_REVID                 0xFFC030FC         /* PORTB Port x GPIO Revision ID */
3911
3912 /* =========================
3913         PORTC
3914    ========================= */
3915 #define REG_PORTC_FER                   0xFFC03100         /* PORTC Port x Function Enable Register */
3916 #define REG_PORTC_FER_SET               0xFFC03104         /* PORTC Port x Function Enable Set Register */
3917 #define REG_PORTC_FER_CLR               0xFFC03108         /* PORTC Port x Function Enable Clear Register */
3918 #define REG_PORTC_DATA                  0xFFC0310C         /* PORTC Port x GPIO Data Register */
3919 #define REG_PORTC_DATA_SET              0xFFC03110         /* PORTC Port x GPIO Data Set Register */
3920 #define REG_PORTC_DATA_CLR              0xFFC03114         /* PORTC Port x GPIO Data Clear Register */
3921 #define REG_PORTC_DIR                   0xFFC03118         /* PORTC Port x GPIO Direction Register */
3922 #define REG_PORTC_DIR_SET               0xFFC0311C         /* PORTC Port x GPIO Direction Set Register */
3923 #define REG_PORTC_DIR_CLR               0xFFC03120         /* PORTC Port x GPIO Direction Clear Register */
3924 #define REG_PORTC_INEN                  0xFFC03124         /* PORTC Port x GPIO Input Enable Register */
3925 #define REG_PORTC_INEN_SET              0xFFC03128         /* PORTC Port x GPIO Input Enable Set Register */
3926 #define REG_PORTC_INEN_CLR              0xFFC0312C         /* PORTC Port x GPIO Input Enable Clear Register */
3927 #define REG_PORTC_MUX                   0xFFC03130         /* PORTC Port x Multiplexer Control Register */
3928 #define REG_PORTC_DATA_TGL              0xFFC03134         /* PORTC Port x GPIO Input Enable Toggle Register */
3929 #define REG_PORTC_POL                   0xFFC03138         /* PORTC Port x GPIO Polarity Invert Register */
3930 #define REG_PORTC_POL_SET               0xFFC0313C         /* PORTC Port x GPIO Polarity Invert Set Register */
3931 #define REG_PORTC_POL_CLR               0xFFC03140         /* PORTC Port x GPIO Polarity Invert Clear Register */
3932 #define REG_PORTC_LOCK                  0xFFC03144         /* PORTC Port x GPIO Lock Register */
3933 #define REG_PORTC_REVID                 0xFFC0317C         /* PORTC Port x GPIO Revision ID */
3934
3935 /* =========================
3936         PORTD
3937    ========================= */
3938 #define REG_PORTD_FER                   0xFFC03180         /* PORTD Port x Function Enable Register */
3939 #define REG_PORTD_FER_SET               0xFFC03184         /* PORTD Port x Function Enable Set Register */
3940 #define REG_PORTD_FER_CLR               0xFFC03188         /* PORTD Port x Function Enable Clear Register */
3941 #define REG_PORTD_DATA                  0xFFC0318C         /* PORTD Port x GPIO Data Register */
3942 #define REG_PORTD_DATA_SET              0xFFC03190         /* PORTD Port x GPIO Data Set Register */
3943 #define REG_PORTD_DATA_CLR              0xFFC03194         /* PORTD Port x GPIO Data Clear Register */
3944 #define REG_PORTD_DIR                   0xFFC03198         /* PORTD Port x GPIO Direction Register */
3945 #define REG_PORTD_DIR_SET               0xFFC0319C         /* PORTD Port x GPIO Direction Set Register */
3946 #define REG_PORTD_DIR_CLR               0xFFC031A0         /* PORTD Port x GPIO Direction Clear Register */
3947 #define REG_PORTD_INEN                  0xFFC031A4         /* PORTD Port x GPIO Input Enable Register */
3948 #define REG_PORTD_INEN_SET              0xFFC031A8         /* PORTD Port x GPIO Input Enable Set Register */
3949 #define REG_PORTD_INEN_CLR              0xFFC031AC         /* PORTD Port x GPIO Input Enable Clear Register */
3950 #define REG_PORTD_MUX                   0xFFC031B0         /* PORTD Port x Multiplexer Control Register */
3951 #define REG_PORTD_DATA_TGL              0xFFC031B4         /* PORTD Port x GPIO Input Enable Toggle Register */
3952 #define REG_PORTD_POL                   0xFFC031B8         /* PORTD Port x GPIO Polarity Invert Register */
3953 #define REG_PORTD_POL_SET               0xFFC031BC         /* PORTD Port x GPIO Polarity Invert Set Register */
3954 #define REG_PORTD_POL_CLR               0xFFC031C0         /* PORTD Port x GPIO Polarity Invert Clear Register */
3955 #define REG_PORTD_LOCK                  0xFFC031C4         /* PORTD Port x GPIO Lock Register */
3956 #define REG_PORTD_REVID                 0xFFC031FC         /* PORTD Port x GPIO Revision ID */
3957
3958 /* =========================
3959         PORTE
3960    ========================= */
3961 #define REG_PORTE_FER                   0xFFC03200         /* PORTE Port x Function Enable Register */
3962 #define REG_PORTE_FER_SET               0xFFC03204         /* PORTE Port x Function Enable Set Register */
3963 #define REG_PORTE_FER_CLR               0xFFC03208         /* PORTE Port x Function Enable Clear Register */
3964 #define REG_PORTE_DATA                  0xFFC0320C         /* PORTE Port x GPIO Data Register */
3965 #define REG_PORTE_DATA_SET              0xFFC03210         /* PORTE Port x GPIO Data Set Register */
3966 #define REG_PORTE_DATA_CLR              0xFFC03214         /* PORTE Port x GPIO Data Clear Register */
3967 #define REG_PORTE_DIR                   0xFFC03218         /* PORTE Port x GPIO Direction Register */
3968 #define REG_PORTE_DIR_SET               0xFFC0321C         /* PORTE Port x GPIO Direction Set Register */
3969 #define REG_PORTE_DIR_CLR               0xFFC03220         /* PORTE Port x GPIO Direction Clear Register */
3970 #define REG_PORTE_INEN                  0xFFC03224         /* PORTE Port x GPIO Input Enable Register */
3971 #define REG_PORTE_INEN_SET              0xFFC03228         /* PORTE Port x GPIO Input Enable Set Register */
3972 #define REG_PORTE_INEN_CLR              0xFFC0322C         /* PORTE Port x GPIO Input Enable Clear Register */
3973 #define REG_PORTE_MUX                   0xFFC03230         /* PORTE Port x Multiplexer Control Register */
3974 #define REG_PORTE_DATA_TGL              0xFFC03234         /* PORTE Port x GPIO Input Enable Toggle Register */
3975 #define REG_PORTE_POL                   0xFFC03238         /* PORTE Port x GPIO Polarity Invert Register */
3976 #define REG_PORTE_POL_SET               0xFFC0323C         /* PORTE Port x GPIO Polarity Invert Set Register */
3977 #define REG_PORTE_POL_CLR               0xFFC03240         /* PORTE Port x GPIO Polarity Invert Clear Register */
3978 #define REG_PORTE_LOCK                  0xFFC03244         /* PORTE Port x GPIO Lock Register */
3979 #define REG_PORTE_REVID                 0xFFC0327C         /* PORTE Port x GPIO Revision ID */
3980
3981 /* =========================
3982         PORTF
3983    ========================= */
3984 #define REG_PORTF_FER                   0xFFC03280         /* PORTF Port x Function Enable Register */
3985 #define REG_PORTF_FER_SET               0xFFC03284         /* PORTF Port x Function Enable Set Register */
3986 #define REG_PORTF_FER_CLR               0xFFC03288         /* PORTF Port x Function Enable Clear Register */
3987 #define REG_PORTF_DATA                  0xFFC0328C         /* PORTF Port x GPIO Data Register */
3988 #define REG_PORTF_DATA_SET              0xFFC03290         /* PORTF Port x GPIO Data Set Register */
3989 #define REG_PORTF_DATA_CLR              0xFFC03294         /* PORTF Port x GPIO Data Clear Register */
3990 #define REG_PORTF_DIR                   0xFFC03298         /* PORTF Port x GPIO Direction Register */
3991 #define REG_PORTF_DIR_SET               0xFFC0329C         /* PORTF Port x GPIO Direction Set Register */
3992 #define REG_PORTF_DIR_CLR               0xFFC032A0         /* PORTF Port x GPIO Direction Clear Register */
3993 #define REG_PORTF_INEN                  0xFFC032A4         /* PORTF Port x GPIO Input Enable Register */
3994 #define REG_PORTF_INEN_SET              0xFFC032A8         /* PORTF Port x GPIO Input Enable Set Register */
3995 #define REG_PORTF_INEN_CLR              0xFFC032AC         /* PORTF Port x GPIO Input Enable Clear Register */
3996 #define REG_PORTF_MUX                   0xFFC032B0         /* PORTF Port x Multiplexer Control Register */
3997 #define REG_PORTF_DATA_TGL              0xFFC032B4         /* PORTF Port x GPIO Input Enable Toggle Register */
3998 #define REG_PORTF_POL                   0xFFC032B8         /* PORTF Port x GPIO Polarity Invert Register */
3999 #define REG_PORTF_POL_SET               0xFFC032BC         /* PORTF Port x GPIO Polarity Invert Set Register */
4000 #define REG_PORTF_POL_CLR               0xFFC032C0         /* PORTF Port x GPIO Polarity Invert Clear Register */
4001 #define REG_PORTF_LOCK                  0xFFC032C4         /* PORTF Port x GPIO Lock Register */
4002 #define REG_PORTF_REVID                 0xFFC032FC         /* PORTF Port x GPIO Revision ID */
4003
4004 /* =========================
4005         PORTG
4006    ========================= */
4007 #define REG_PORTG_FER                   0xFFC03300         /* PORTG Port x Function Enable Register */
4008 #define REG_PORTG_FER_SET               0xFFC03304         /* PORTG Port x Function Enable Set Register */
4009 #define REG_PORTG_FER_CLR               0xFFC03308         /* PORTG Port x Function Enable Clear Register */
4010 #define REG_PORTG_DATA                  0xFFC0330C         /* PORTG Port x GPIO Data Register */
4011 #define REG_PORTG_DATA_SET              0xFFC03310         /* PORTG Port x GPIO Data Set Register */
4012 #define REG_PORTG_DATA_CLR              0xFFC03314         /* PORTG Port x GPIO Data Clear Register */
4013 #define REG_PORTG_DIR                   0xFFC03318         /* PORTG Port x GPIO Direction Register */
4014 #define REG_PORTG_DIR_SET               0xFFC0331C         /* PORTG Port x GPIO Direction Set Register */
4015 #define REG_PORTG_DIR_CLR               0xFFC03320         /* PORTG Port x GPIO Direction Clear Register */
4016 #define REG_PORTG_INEN                  0xFFC03324         /* PORTG Port x GPIO Input Enable Register */
4017 #define REG_PORTG_INEN_SET              0xFFC03328         /* PORTG Port x GPIO Input Enable Set Register */
4018 #define REG_PORTG_INEN_CLR              0xFFC0332C         /* PORTG Port x GPIO Input Enable Clear Register */
4019 #define REG_PORTG_MUX                   0xFFC03330         /* PORTG Port x Multiplexer Control Register */
4020 #define REG_PORTG_DATA_TGL              0xFFC03334         /* PORTG Port x GPIO Input Enable Toggle Register */
4021 #define REG_PORTG_POL                   0xFFC03338         /* PORTG Port x GPIO Polarity Invert Register */
4022 #define REG_PORTG_POL_SET               0xFFC0333C         /* PORTG Port x GPIO Polarity Invert Set Register */
4023 #define REG_PORTG_POL_CLR               0xFFC03340         /* PORTG Port x GPIO Polarity Invert Clear Register */
4024 #define REG_PORTG_LOCK                  0xFFC03344         /* PORTG Port x GPIO Lock Register */
4025 #define REG_PORTG_REVID                 0xFFC0337C         /* PORTG Port x GPIO Revision ID */
4026
4027 /* =========================
4028         PORT
4029    ========================= */
4030 /* ------------------------------------------------------------------------------------------------------------------------
4031         PORT_FER                             Pos/Masks                        Description
4032    ------------------------------------------------------------------------------------------------------------------------ */
4033 #define BITP_PORT_FER_PX15                   15                               /* Port x Bit 15 Mode */
4034 #define BITP_PORT_FER_PX14                   14                               /* Port x Bit 14 Mode */
4035 #define BITP_PORT_FER_PX13                   13                               /* Port x Bit 13 Mode */
4036 #define BITP_PORT_FER_PX12                   12                               /* Port x Bit 12 Mode */
4037 #define BITP_PORT_FER_PX11                   11                               /* Port x Bit 11 Mode */
4038 #define BITP_PORT_FER_PX10                   10                               /* Port x Bit 10 Mode */
4039 #define BITP_PORT_FER_PX9                     9                               /* Port x Bit 9 Mode */
4040 #define BITP_PORT_FER_PX8                     8                               /* Port x Bit 8 Mode */
4041 #define BITP_PORT_FER_PX7                     7                               /* Port x Bit 7 Mode */
4042 #define BITP_PORT_FER_PX6                     6                               /* Port x Bit 6 Mode */
4043 #define BITP_PORT_FER_PX5                     5                               /* Port x Bit 5 Mode */
4044 #define BITP_PORT_FER_PX4                     4                               /* Port x Bit 4 Mode */
4045 #define BITP_PORT_FER_PX3                     3                               /* Port x Bit 3 Mode */
4046 #define BITP_PORT_FER_PX2                     2                               /* Port x Bit 2 Mode */
4047 #define BITP_PORT_FER_PX1                     1                               /* Port x Bit 1 Mode */
4048 #define BITP_PORT_FER_PX0                     0                               /* Port x Bit 0 Mode */
4049 #define BITM_PORT_FER_PX15                   (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Mode */
4050 #define BITM_PORT_FER_PX14                   (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Mode */
4051 #define BITM_PORT_FER_PX13                   (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Mode */
4052 #define BITM_PORT_FER_PX12                   (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Mode */
4053 #define BITM_PORT_FER_PX11                   (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Mode */
4054 #define BITM_PORT_FER_PX10                   (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Mode */
4055 #define BITM_PORT_FER_PX9                    (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Mode */
4056 #define BITM_PORT_FER_PX8                    (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Mode */
4057 #define BITM_PORT_FER_PX7                    (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Mode */
4058 #define BITM_PORT_FER_PX6                    (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Mode */
4059 #define BITM_PORT_FER_PX5                    (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Mode */
4060 #define BITM_PORT_FER_PX4                    (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Mode */
4061 #define BITM_PORT_FER_PX3                    (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Mode */
4062 #define BITM_PORT_FER_PX2                    (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Mode */
4063 #define BITM_PORT_FER_PX1                    (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Mode */
4064 #define BITM_PORT_FER_PX0                    (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Mode */
4065
4066 /* ------------------------------------------------------------------------------------------------------------------------
4067         PORT_FER_SET                         Pos/Masks                        Description
4068    ------------------------------------------------------------------------------------------------------------------------ */
4069 #define BITP_PORT_FER_SET_PX15               15                               /* Port x Bit 15 Mode Set */
4070 #define BITP_PORT_FER_SET_PX14               14                               /* Port x Bit 14 Mode Set */
4071 #define BITP_PORT_FER_SET_PX13               13                               /* Port x Bit 13 Mode Set */
4072 #define BITP_PORT_FER_SET_PX12               12                               /* Port x Bit 12 Mode Set */
4073 #define BITP_PORT_FER_SET_PX11               11                               /* Port x Bit 11 Mode Set */
4074 #define BITP_PORT_FER_SET_PX10               10                               /* Port x Bit 10 Mode Set */
4075 #define BITP_PORT_FER_SET_PX9                 9                               /* Port x Bit 9 Mode Set */
4076 #define BITP_PORT_FER_SET_PX8                 8                               /* Port x Bit 8 Mode Set */
4077 #define BITP_PORT_FER_SET_PX7                 7                               /* Port x Bit 7 Mode Set */
4078 #define BITP_PORT_FER_SET_PX6                 6                               /* Port x Bit 6 Mode Set */
4079 #define BITP_PORT_FER_SET_PX5                 5                               /* Port x Bit 5 Mode Set */
4080 #define BITP_PORT_FER_SET_PX4                 4                               /* Port x Bit 4 Mode Set */
4081 #define BITP_PORT_FER_SET_PX3                 3                               /* Port x Bit 3 Mode Set */
4082 #define BITP_PORT_FER_SET_PX2                 2                               /* Port x Bit 2 Mode Set */
4083 #define BITP_PORT_FER_SET_PX1                 1                               /* Port x Bit 1 Mode Set */
4084 #define BITP_PORT_FER_SET_PX0                 0                               /* Port x Bit 0 Mode Set */
4085 #define BITM_PORT_FER_SET_PX15               (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Mode Set */
4086 #define BITM_PORT_FER_SET_PX14               (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Mode Set */
4087 #define BITM_PORT_FER_SET_PX13               (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Mode Set */
4088 #define BITM_PORT_FER_SET_PX12               (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Mode Set */
4089 #define BITM_PORT_FER_SET_PX11               (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Mode Set */
4090 #define BITM_PORT_FER_SET_PX10               (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Mode Set */
4091 #define BITM_PORT_FER_SET_PX9                (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Mode Set */
4092 #define BITM_PORT_FER_SET_PX8                (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Mode Set */
4093 #define BITM_PORT_FER_SET_PX7                (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Mode Set */
4094 #define BITM_PORT_FER_SET_PX6                (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Mode Set */
4095 #define BITM_PORT_FER_SET_PX5                (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Mode Set */
4096 #define BITM_PORT_FER_SET_PX4                (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Mode Set */
4097 #define BITM_PORT_FER_SET_PX3                (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Mode Set */
4098 #define BITM_PORT_FER_SET_PX2                (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Mode Set */
4099 #define BITM_PORT_FER_SET_PX1                (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Mode Set */
4100 #define BITM_PORT_FER_SET_PX0                (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Mode Set */
4101
4102 /* ------------------------------------------------------------------------------------------------------------------------
4103         PORT_FER_CLR                         Pos/Masks                        Description
4104    ------------------------------------------------------------------------------------------------------------------------ */
4105 #define BITP_PORT_FER_CLR_PX15               15                               /* Port x Bit 15 Mode Clear */
4106 #define BITP_PORT_FER_CLR_PX14               14                               /* Port x Bit 14 Mode Clear */
4107 #define BITP_PORT_FER_CLR_PX13               13                               /* Port x Bit 13 Mode Clear */
4108 #define BITP_PORT_FER_CLR_PX12               12                               /* Port x Bit 12 Mode Clear */
4109 #define BITP_PORT_FER_CLR_PX11               11                               /* Port x Bit 11 Mode Clear */
4110 #define BITP_PORT_FER_CLR_PX10               10                               /* Port x Bit 10 Mode Clear */
4111 #define BITP_PORT_FER_CLR_PX9                 9                               /* Port x Bit 9 Mode Clear */
4112 #define BITP_PORT_FER_CLR_PX8                 8                               /* Port x Bit 8 Mode Clear */
4113 #define BITP_PORT_FER_CLR_PX7                 7                               /* Port x Bit 7 Mode Clear */
4114 #define BITP_PORT_FER_CLR_PX6                 6                               /* Port x Bit 6 Mode Clear */
4115 #define BITP_PORT_FER_CLR_PX5                 5                               /* Port x Bit 5 Mode Clear */
4116 #define BITP_PORT_FER_CLR_PX4                 4                               /* Port x Bit 4 Mode Clear */
4117 #define BITP_PORT_FER_CLR_PX3                 3                               /* Port x Bit 3 Mode Clear */
4118 #define BITP_PORT_FER_CLR_PX2                 2                               /* Port x Bit 2 Mode Clear */
4119 #define BITP_PORT_FER_CLR_PX1                 1                               /* Port x Bit 1 Mode Clear */
4120 #define BITP_PORT_FER_CLR_PX0                 0                               /* Port x Bit 0 Mode Clear */
4121 #define BITM_PORT_FER_CLR_PX15               (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Mode Clear */
4122 #define BITM_PORT_FER_CLR_PX14               (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Mode Clear */
4123 #define BITM_PORT_FER_CLR_PX13               (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Mode Clear */
4124 #define BITM_PORT_FER_CLR_PX12               (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Mode Clear */
4125 #define BITM_PORT_FER_CLR_PX11               (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Mode Clear */
4126 #define BITM_PORT_FER_CLR_PX10               (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Mode Clear */
4127 #define BITM_PORT_FER_CLR_PX9                (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Mode Clear */
4128 #define BITM_PORT_FER_CLR_PX8                (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Mode Clear */
4129 #define BITM_PORT_FER_CLR_PX7                (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Mode Clear */
4130 #define BITM_PORT_FER_CLR_PX6                (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Mode Clear */
4131 #define BITM_PORT_FER_CLR_PX5                (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Mode Clear */
4132 #define BITM_PORT_FER_CLR_PX4                (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Mode Clear */
4133 #define BITM_PORT_FER_CLR_PX3                (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Mode Clear */
4134 #define BITM_PORT_FER_CLR_PX2                (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Mode Clear */
4135 #define BITM_PORT_FER_CLR_PX1                (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Mode Clear */
4136 #define BITM_PORT_FER_CLR_PX0                (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Mode Clear */
4137
4138 /* ------------------------------------------------------------------------------------------------------------------------
4139         PORT_DATA                            Pos/Masks                        Description
4140    ------------------------------------------------------------------------------------------------------------------------ */
4141 #define BITP_PORT_DATA_PX15                  15                               /* Port x Bit 15 Data */
4142 #define BITP_PORT_DATA_PX14                  14                               /* Port x Bit 14 Data */
4143 #define BITP_PORT_DATA_PX13                  13                               /* Port x Bit 13 Data */
4144 #define BITP_PORT_DATA_PX12                  12                               /* Port x Bit 12 Data */
4145 #define BITP_PORT_DATA_PX11                  11                               /* Port x Bit 11 Data */
4146 #define BITP_PORT_DATA_PX10                  10                               /* Port x Bit 10 Data */
4147 #define BITP_PORT_DATA_PX9                    9                               /* Port x Bit 9 Data */
4148 #define BITP_PORT_DATA_PX8                    8                               /* Port x Bit 8 Data */
4149 #define BITP_PORT_DATA_PX7                    7                               /* Port x Bit 7 Data */
4150 #define BITP_PORT_DATA_PX6                    6                               /* Port x Bit 6 Data */
4151 #define BITP_PORT_DATA_PX5                    5                               /* Port x Bit 5 Data */
4152 #define BITP_PORT_DATA_PX4                    4                               /* Port x Bit 4 Data */
4153 #define BITP_PORT_DATA_PX3                    3                               /* Port x Bit 3 Data */
4154 #define BITP_PORT_DATA_PX2                    2                               /* Port x Bit 2 Data */
4155 #define BITP_PORT_DATA_PX1                    1                               /* Port x Bit 1 Data */
4156 #define BITP_PORT_DATA_PX0                    0                               /* Port x Bit 0 Data */
4157 #define BITM_PORT_DATA_PX15                  (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Data */
4158 #define BITM_PORT_DATA_PX14                  (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Data */
4159 #define BITM_PORT_DATA_PX13                  (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Data */
4160 #define BITM_PORT_DATA_PX12                  (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Data */
4161 #define BITM_PORT_DATA_PX11                  (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Data */
4162 #define BITM_PORT_DATA_PX10                  (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Data */
4163 #define BITM_PORT_DATA_PX9                   (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Data */
4164 #define BITM_PORT_DATA_PX8                   (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Data */
4165 #define BITM_PORT_DATA_PX7                   (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Data */
4166 #define BITM_PORT_DATA_PX6                   (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Data */
4167 #define BITM_PORT_DATA_PX5                   (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Data */
4168 #define BITM_PORT_DATA_PX4                   (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Data */
4169 #define BITM_PORT_DATA_PX3                   (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Data */
4170 #define BITM_PORT_DATA_PX2                   (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Data */
4171 #define BITM_PORT_DATA_PX1                   (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Data */
4172 #define BITM_PORT_DATA_PX0                   (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Data */
4173
4174 /* ------------------------------------------------------------------------------------------------------------------------
4175         PORT_DATA_SET                        Pos/Masks                        Description
4176    ------------------------------------------------------------------------------------------------------------------------ */
4177 #define BITP_PORT_DATA_SET_PX15              15                               /* Port x Bit 15 Data Set */
4178 #define BITP_PORT_DATA_SET_PX14              14                               /* Port x Bit 14 Data Set */
4179 #define BITP_PORT_DATA_SET_PX13              13                               /* Port x Bit 13 Data Set */
4180 #define BITP_PORT_DATA_SET_PX12              12                               /* Port x Bit 12 Data Set */
4181 #define BITP_PORT_DATA_SET_PX11              11                               /* Port x Bit 11 Data Set */
4182 #define BITP_PORT_DATA_SET_PX10              10                               /* Port x Bit 10 Data Set */
4183 #define BITP_PORT_DATA_SET_PX9                9                               /* Port x Bit 9 Data Set */
4184 #define BITP_PORT_DATA_SET_PX8                8                               /* Port x Bit 8 Data Set */
4185 #define BITP_PORT_DATA_SET_PX7                7                               /* Port x Bit 7 Data Set */
4186 #define BITP_PORT_DATA_SET_PX6                6                               /* Port x Bit 6 Data Set */
4187 #define BITP_PORT_DATA_SET_PX5                5                               /* Port x Bit 5 Data Set */
4188 #define BITP_PORT_DATA_SET_PX4                4                               /* Port x Bit 4 Data Set */
4189 #define BITP_PORT_DATA_SET_PX3                3                               /* Port x Bit 3 Data Set */
4190 #define BITP_PORT_DATA_SET_PX2                2                               /* Port x Bit 2 Data Set */
4191 #define BITP_PORT_DATA_SET_PX1                1                               /* Port x Bit 1 Data Set */
4192 #define BITP_PORT_DATA_SET_PX0                0                               /* Port x Bit 0 Data Set */
4193 #define BITM_PORT_DATA_SET_PX15              (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Data Set */
4194 #define BITM_PORT_DATA_SET_PX14              (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Data Set */
4195 #define BITM_PORT_DATA_SET_PX13              (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Data Set */
4196 #define BITM_PORT_DATA_SET_PX12              (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Data Set */
4197 #define BITM_PORT_DATA_SET_PX11              (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Data Set */
4198 #define BITM_PORT_DATA_SET_PX10              (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Data Set */
4199 #define BITM_PORT_DATA_SET_PX9               (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Data Set */
4200 #define BITM_PORT_DATA_SET_PX8               (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Data Set */
4201 #define BITM_PORT_DATA_SET_PX7               (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Data Set */
4202 #define BITM_PORT_DATA_SET_PX6               (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Data Set */
4203 #define BITM_PORT_DATA_SET_PX5               (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Data Set */
4204 #define BITM_PORT_DATA_SET_PX4               (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Data Set */
4205 #define BITM_PORT_DATA_SET_PX3               (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Data Set */
4206 #define BITM_PORT_DATA_SET_PX2               (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Data Set */
4207 #define BITM_PORT_DATA_SET_PX1               (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Data Set */
4208 #define BITM_PORT_DATA_SET_PX0               (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Data Set */
4209
4210 /* ------------------------------------------------------------------------------------------------------------------------
4211         PORT_DATA_CLR                        Pos/Masks                        Description
4212    ------------------------------------------------------------------------------------------------------------------------ */
4213 #define BITP_PORT_DATA_CLR_PX15              15                               /* Port x Bit 15 Data Clear */
4214 #define BITP_PORT_DATA_CLR_PX14              14                               /* Port x Bit 14 Data Clear */
4215 #define BITP_PORT_DATA_CLR_PX13              13                               /* Port x Bit 13 Data Clear */
4216 #define BITP_PORT_DATA_CLR_PX12              12                               /* Port x Bit 12 Data Clear */
4217 #define BITP_PORT_DATA_CLR_PX11              11                               /* Port x Bit 11 Data Clear */
4218 #define BITP_PORT_DATA_CLR_PX10              10                               /* Port x Bit 10 Data Clear */
4219 #define BITP_PORT_DATA_CLR_PX9                9                               /* Port x Bit 9 Data Clear */
4220 #define BITP_PORT_DATA_CLR_PX8                8                               /* Port x Bit 8 Data Clear */
4221 #define BITP_PORT_DATA_CLR_PX7                7                               /* Port x Bit 7 Data Clear */
4222 #define BITP_PORT_DATA_CLR_PX6                6                               /* Port x Bit 6 Data Clear */
4223 #define BITP_PORT_DATA_CLR_PX5                5                               /* Port x Bit 5 Data Clear */
4224 #define BITP_PORT_DATA_CLR_PX4                4                               /* Port x Bit 4 Data Clear */
4225 #define BITP_PORT_DATA_CLR_PX3                3                               /* Port x Bit 3 Data Clear */
4226 #define BITP_PORT_DATA_CLR_PX2                2                               /* Port x Bit 2 Data Clear */
4227 #define BITP_PORT_DATA_CLR_PX1                1                               /* Port x Bit 1 Data Clear */
4228 #define BITP_PORT_DATA_CLR_PX0                0                               /* Port x Bit 0 Data Clear */
4229 #define BITM_PORT_DATA_CLR_PX15              (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Data Clear */
4230 #define BITM_PORT_DATA_CLR_PX14              (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Data Clear */
4231 #define BITM_PORT_DATA_CLR_PX13              (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Data Clear */
4232 #define BITM_PORT_DATA_CLR_PX12              (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Data Clear */
4233 #define BITM_PORT_DATA_CLR_PX11              (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Data Clear */
4234 #define BITM_PORT_DATA_CLR_PX10              (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Data Clear */
4235 #define BITM_PORT_DATA_CLR_PX9               (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Data Clear */
4236 #define BITM_PORT_DATA_CLR_PX8               (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Data Clear */
4237 #define BITM_PORT_DATA_CLR_PX7               (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Data Clear */
4238 #define BITM_PORT_DATA_CLR_PX6               (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Data Clear */
4239 #define BITM_PORT_DATA_CLR_PX5               (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Data Clear */
4240 #define BITM_PORT_DATA_CLR_PX4               (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Data Clear */
4241 #define BITM_PORT_DATA_CLR_PX3               (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Data Clear */
4242 #define BITM_PORT_DATA_CLR_PX2               (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Data Clear */
4243 #define BITM_PORT_DATA_CLR_PX1               (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Data Clear */
4244 #define BITM_PORT_DATA_CLR_PX0               (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Data Clear */
4245
4246 /* ------------------------------------------------------------------------------------------------------------------------
4247         PORT_DIR                             Pos/Masks                        Description
4248    ------------------------------------------------------------------------------------------------------------------------ */
4249 #define BITP_PORT_DIR_PX15                   15                               /* Port x Bit 15 Direction */
4250 #define BITP_PORT_DIR_PX14                   14                               /* Port x Bit 14 Direction */
4251 #define BITP_PORT_DIR_PX13                   13                               /* Port x Bit 13 Direction */
4252 #define BITP_PORT_DIR_PX12                   12                               /* Port x Bit 12 Direction */
4253 #define BITP_PORT_DIR_PX11                   11                               /* Port x Bit 11 Direction */
4254 #define BITP_PORT_DIR_PX10                   10                               /* Port x Bit 10 Direction */
4255 #define BITP_PORT_DIR_PX9                     9                               /* Port x Bit 9 Direction */
4256 #define BITP_PORT_DIR_PX8                     8                               /* Port x Bit 8 Direction */
4257 #define BITP_PORT_DIR_PX7                     7                               /* Port x Bit 7 Direction */
4258 #define BITP_PORT_DIR_PX6                     6                               /* Port x Bit 6 Direction */
4259 #define BITP_PORT_DIR_PX5                     5                               /* Port x Bit 5 Direction */
4260 #define BITP_PORT_DIR_PX4                     4                               /* Port x Bit 4 Direction */
4261 #define BITP_PORT_DIR_PX3                     3                               /* Port x Bit 3 Direction */
4262 #define BITP_PORT_DIR_PX2                     2                               /* Port x Bit 2 Direction */
4263 #define BITP_PORT_DIR_PX1                     1                               /* Port x Bit 1 Direction */
4264 #define BITP_PORT_DIR_PX0                     0                               /* Port x Bit 0 Direction */
4265 #define BITM_PORT_DIR_PX15                   (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Direction */
4266 #define BITM_PORT_DIR_PX14                   (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Direction */
4267 #define BITM_PORT_DIR_PX13                   (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Direction */
4268 #define BITM_PORT_DIR_PX12                   (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Direction */
4269 #define BITM_PORT_DIR_PX11                   (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Direction */
4270 #define BITM_PORT_DIR_PX10                   (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Direction */
4271 #define BITM_PORT_DIR_PX9                    (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Direction */
4272 #define BITM_PORT_DIR_PX8                    (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Direction */
4273 #define BITM_PORT_DIR_PX7                    (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Direction */
4274 #define BITM_PORT_DIR_PX6                    (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Direction */
4275 #define BITM_PORT_DIR_PX5                    (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Direction */
4276 #define BITM_PORT_DIR_PX4                    (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Direction */
4277 #define BITM_PORT_DIR_PX3                    (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Direction */
4278 #define BITM_PORT_DIR_PX2                    (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Direction */
4279 #define BITM_PORT_DIR_PX1                    (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Direction */
4280 #define BITM_PORT_DIR_PX0                    (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Direction */
4281
4282 /* ------------------------------------------------------------------------------------------------------------------------
4283         PORT_DIR_SET                         Pos/Masks                        Description
4284    ------------------------------------------------------------------------------------------------------------------------ */
4285 #define BITP_PORT_DIR_SET_PX15               15                               /* Port x Bit 15 Direction Set */
4286 #define BITP_PORT_DIR_SET_PX14               14                               /* Port x Bit 14 Direction Set */
4287 #define BITP_PORT_DIR_SET_PX13               13                               /* Port x Bit 13 Direction Set */
4288 #define BITP_PORT_DIR_SET_PX12               12                               /* Port x Bit 12 Direction Set */
4289 #define BITP_PORT_DIR_SET_PX11               11                               /* Port x Bit 11 Direction Set */
4290 #define BITP_PORT_DIR_SET_PX10               10                               /* Port x Bit 10 Direction Set */
4291 #define BITP_PORT_DIR_SET_PX9                 9                               /* Port x Bit 9 Direction Set */
4292 #define BITP_PORT_DIR_SET_PX8                 8                               /* Port x Bit 8 Direction Set */
4293 #define BITP_PORT_DIR_SET_PX7                 7                               /* Port x Bit 7 Direction Set */
4294 #define BITP_PORT_DIR_SET_PX6                 6                               /* Port x Bit 6 Direction Set */
4295 #define BITP_PORT_DIR_SET_PX5                 5                               /* Port x Bit 5 Direction Set */
4296 #define BITP_PORT_DIR_SET_PX4                 4                               /* Port x Bit 4 Direction Set */
4297 #define BITP_PORT_DIR_SET_PX3                 3                               /* Port x Bit 3 Direction Set */
4298 #define BITP_PORT_DIR_SET_PX2                 2                               /* Port x Bit 2 Direction Set */
4299 #define BITP_PORT_DIR_SET_PX1                 1                               /* Port x Bit 1 Direction Set */
4300 #define BITP_PORT_DIR_SET_PX0                 0                               /* Port x Bit 0 Direction Set */
4301 #define BITM_PORT_DIR_SET_PX15               (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Direction Set */
4302 #define BITM_PORT_DIR_SET_PX14               (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Direction Set */
4303 #define BITM_PORT_DIR_SET_PX13               (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Direction Set */
4304 #define BITM_PORT_DIR_SET_PX12               (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Direction Set */
4305 #define BITM_PORT_DIR_SET_PX11               (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Direction Set */
4306 #define BITM_PORT_DIR_SET_PX10               (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Direction Set */
4307 #define BITM_PORT_DIR_SET_PX9                (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Direction Set */
4308 #define BITM_PORT_DIR_SET_PX8                (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Direction Set */
4309 #define BITM_PORT_DIR_SET_PX7                (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Direction Set */
4310 #define BITM_PORT_DIR_SET_PX6                (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Direction Set */
4311 #define BITM_PORT_DIR_SET_PX5                (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Direction Set */
4312 #define BITM_PORT_DIR_SET_PX4                (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Direction Set */
4313 #define BITM_PORT_DIR_SET_PX3                (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Direction Set */
4314 #define BITM_PORT_DIR_SET_PX2                (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Direction Set */
4315 #define BITM_PORT_DIR_SET_PX1                (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Direction Set */
4316 #define BITM_PORT_DIR_SET_PX0                (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Direction Set */
4317
4318 /* ------------------------------------------------------------------------------------------------------------------------
4319         PORT_DIR_CLR                         Pos/Masks                        Description
4320    ------------------------------------------------------------------------------------------------------------------------ */
4321 #define BITP_PORT_DIR_CLR_PX15               15                               /* Port x Bit 15 Direction Clear */
4322 #define BITP_PORT_DIR_CLR_PX14               14                               /* Port x Bit 14 Direction Clear */
4323 #define BITP_PORT_DIR_CLR_PX13               13                               /* Port x Bit 13 Direction Clear */
4324 #define BITP_PORT_DIR_CLR_PX12               12                               /* Port x Bit 12 Direction Clear */
4325 #define BITP_PORT_DIR_CLR_PX11               11                               /* Port x Bit 11 Direction Clear */
4326 #define BITP_PORT_DIR_CLR_PX10               10                               /* Port x Bit 10 Direction Clear */
4327 #define BITP_PORT_DIR_CLR_PX9                 9                               /* Port x Bit 9 Direction Clear */
4328 #define BITP_PORT_DIR_CLR_PX8                 8                               /* Port x Bit 8 Direction Clear */
4329 #define BITP_PORT_DIR_CLR_PX7                 7                               /* Port x Bit 7 Direction Clear */
4330 #define BITP_PORT_DIR_CLR_PX6                 6                               /* Port x Bit 6 Direction Clear */
4331 #define BITP_PORT_DIR_CLR_PX5                 5                               /* Port x Bit 5 Direction Clear */
4332 #define BITP_PORT_DIR_CLR_PX4                 4                               /* Port x Bit 4 Direction Clear */
4333 #define BITP_PORT_DIR_CLR_PX3                 3                               /* Port x Bit 3 Direction Clear */
4334 #define BITP_PORT_DIR_CLR_PX2                 2                               /* Port x Bit 2 Direction Clear */
4335 #define BITP_PORT_DIR_CLR_PX1                 1                               /* Port x Bit 1 Direction Clear */
4336 #define BITP_PORT_DIR_CLR_PX0                 0                               /* Port x Bit 0 Direction Clear */
4337 #define BITM_PORT_DIR_CLR_PX15               (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Direction Clear */
4338 #define BITM_PORT_DIR_CLR_PX14               (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Direction Clear */
4339 #define BITM_PORT_DIR_CLR_PX13               (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Direction Clear */
4340 #define BITM_PORT_DIR_CLR_PX12               (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Direction Clear */
4341 #define BITM_PORT_DIR_CLR_PX11               (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Direction Clear */
4342 #define BITM_PORT_DIR_CLR_PX10               (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Direction Clear */
4343 #define BITM_PORT_DIR_CLR_PX9                (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Direction Clear */
4344 #define BITM_PORT_DIR_CLR_PX8                (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Direction Clear */
4345 #define BITM_PORT_DIR_CLR_PX7                (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Direction Clear */
4346 #define BITM_PORT_DIR_CLR_PX6                (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Direction Clear */
4347 #define BITM_PORT_DIR_CLR_PX5                (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Direction Clear */
4348 #define BITM_PORT_DIR_CLR_PX4                (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Direction Clear */
4349 #define BITM_PORT_DIR_CLR_PX3                (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Direction Clear */
4350 #define BITM_PORT_DIR_CLR_PX2                (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Direction Clear */
4351 #define BITM_PORT_DIR_CLR_PX1                (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Direction Clear */
4352 #define BITM_PORT_DIR_CLR_PX0                (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Direction Clear */
4353
4354 /* ------------------------------------------------------------------------------------------------------------------------
4355         PORT_INEN                            Pos/Masks                        Description
4356    ------------------------------------------------------------------------------------------------------------------------ */
4357 #define BITP_PORT_INEN_PX15                  15                               /* Port x Bit 15 Input Enable */
4358 #define BITP_PORT_INEN_PX14                  14                               /* Port x Bit 14 Input Enable */
4359 #define BITP_PORT_INEN_PX13                  13                               /* Port x Bit 13 Input Enable */
4360 #define BITP_PORT_INEN_PX12                  12                               /* Port x Bit 12 Input Enable */
4361 #define BITP_PORT_INEN_PX11                  11                               /* Port x Bit 11 Input Enable */
4362 #define BITP_PORT_INEN_PX10                  10                               /* Port x Bit 10 Input Enable */
4363 #define BITP_PORT_INEN_PX9                    9                               /* Port x Bit 9 Input Enable */
4364 #define BITP_PORT_INEN_PX8                    8                               /* Port x Bit 8 Input Enable */
4365 #define BITP_PORT_INEN_PX7                    7                               /* Port x Bit 7 Input Enable */
4366 #define BITP_PORT_INEN_PX6                    6                               /* Port x Bit 6 Input Enable */
4367 #define BITP_PORT_INEN_PX5                    5                               /* Port x Bit 5 Input Enable */
4368 #define BITP_PORT_INEN_PX4                    4                               /* Port x Bit 4 Input Enable */
4369 #define BITP_PORT_INEN_PX3                    3                               /* Port x Bit 3 Input Enable */
4370 #define BITP_PORT_INEN_PX2                    2                               /* Port x Bit 2 Input Enable */
4371 #define BITP_PORT_INEN_PX1                    1                               /* Port x Bit 1 Input Enable */
4372 #define BITP_PORT_INEN_PX0                    0                               /* Port x Bit 0 Input Enable */
4373 #define BITM_PORT_INEN_PX15                  (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Input Enable */
4374 #define BITM_PORT_INEN_PX14                  (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Input Enable */
4375 #define BITM_PORT_INEN_PX13                  (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Input Enable */
4376 #define BITM_PORT_INEN_PX12                  (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Input Enable */
4377 #define BITM_PORT_INEN_PX11                  (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Input Enable */
4378 #define BITM_PORT_INEN_PX10                  (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Input Enable */
4379 #define BITM_PORT_INEN_PX9                   (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Input Enable */
4380 #define BITM_PORT_INEN_PX8                   (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Input Enable */
4381 #define BITM_PORT_INEN_PX7                   (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Input Enable */
4382 #define BITM_PORT_INEN_PX6                   (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Input Enable */
4383 #define BITM_PORT_INEN_PX5                   (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Input Enable */
4384 #define BITM_PORT_INEN_PX4                   (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Input Enable */
4385 #define BITM_PORT_INEN_PX3                   (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Input Enable */
4386 #define BITM_PORT_INEN_PX2                   (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Input Enable */
4387 #define BITM_PORT_INEN_PX1                   (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Input Enable */
4388 #define BITM_PORT_INEN_PX0                   (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Input Enable */
4389
4390 /* ------------------------------------------------------------------------------------------------------------------------
4391         PORT_INEN_SET                        Pos/Masks                        Description
4392    ------------------------------------------------------------------------------------------------------------------------ */
4393 #define BITP_PORT_INEN_SET_PX15              15                               /* Port x Bit 15 Input Enable Set */
4394 #define BITP_PORT_INEN_SET_PX14              14                               /* Port x Bit 14 Input Enable Set */
4395 #define BITP_PORT_INEN_SET_PX13              13                               /* Port x Bit 13 Input Enable Set */
4396 #define BITP_PORT_INEN_SET_PX12              12                               /* Port x Bit 12 Input Enable Set */
4397 #define BITP_PORT_INEN_SET_PX11              11                               /* Port x Bit 11 Input Enable Set */
4398 #define BITP_PORT_INEN_SET_PX10              10                               /* Port x Bit 10 Input Enable Set */
4399 #define BITP_PORT_INEN_SET_PX9                9                               /* Port x Bit 9 Input Enable Set */
4400 #define BITP_PORT_INEN_SET_PX8                8                               /* Port x Bit 8 Input Enable Set */
4401 #define BITP_PORT_INEN_SET_PX7                7                               /* Port x Bit 7 Input Enable Set */
4402 #define BITP_PORT_INEN_SET_PX6                6                               /* Port x Bit 6 Input Enable Set */
4403 #define BITP_PORT_INEN_SET_PX5                5                               /* Port x Bit 5 Input Enable Set */
4404 #define BITP_PORT_INEN_SET_PX4                4                               /* Port x Bit 4 Input Enable Set */
4405 #define BITP_PORT_INEN_SET_PX3                3                               /* Port x Bit 3 Input Enable Set */
4406 #define BITP_PORT_INEN_SET_PX2                2                               /* Port x Bit 2 Input Enable Set */
4407 #define BITP_PORT_INEN_SET_PX1                1                               /* Port x Bit 1 Input Enable Set */
4408 #define BITP_PORT_INEN_SET_PX0                0                               /* Port x Bit 0 Input Enable Set */
4409 #define BITM_PORT_INEN_SET_PX15              (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Input Enable Set */
4410 #define BITM_PORT_INEN_SET_PX14              (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Input Enable Set */
4411 #define BITM_PORT_INEN_SET_PX13              (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Input Enable Set */
4412 #define BITM_PORT_INEN_SET_PX12              (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Input Enable Set */
4413 #define BITM_PORT_INEN_SET_PX11              (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Input Enable Set */
4414 #define BITM_PORT_INEN_SET_PX10              (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Input Enable Set */
4415 #define BITM_PORT_INEN_SET_PX9               (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Input Enable Set */
4416 #define BITM_PORT_INEN_SET_PX8               (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Input Enable Set */
4417 #define BITM_PORT_INEN_SET_PX7               (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Input Enable Set */
4418 #define BITM_PORT_INEN_SET_PX6               (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Input Enable Set */
4419 #define BITM_PORT_INEN_SET_PX5               (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Input Enable Set */
4420 #define BITM_PORT_INEN_SET_PX4               (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Input Enable Set */
4421 #define BITM_PORT_INEN_SET_PX3               (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Input Enable Set */
4422 #define BITM_PORT_INEN_SET_PX2               (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Input Enable Set */
4423 #define BITM_PORT_INEN_SET_PX1               (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Input Enable Set */
4424 #define BITM_PORT_INEN_SET_PX0               (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Input Enable Set */
4425
4426 /* ------------------------------------------------------------------------------------------------------------------------
4427         PORT_INEN_CLR                        Pos/Masks                        Description
4428    ------------------------------------------------------------------------------------------------------------------------ */
4429 #define BITP_PORT_INEN_CLR_PX15              15                               /* Port x Bit 15 Input Enable Clear */
4430 #define BITP_PORT_INEN_CLR_PX14              14                               /* Port x Bit 14 Input Enable Clear */
4431 #define BITP_PORT_INEN_CLR_PX13              13                               /* Port x Bit 13 Input Enable Clear */
4432 #define BITP_PORT_INEN_CLR_PX12              12                               /* Port x Bit 12 Input Enable Clear */
4433 #define BITP_PORT_INEN_CLR_PX11              11                               /* Port x Bit 11 Input Enable Clear */
4434 #define BITP_PORT_INEN_CLR_PX10              10                               /* Port x Bit 10 Input Enable Clear */
4435 #define BITP_PORT_INEN_CLR_PX9                9                               /* Port x Bit 9 Input Enable Clear */
4436 #define BITP_PORT_INEN_CLR_PX8                8                               /* Port x Bit 8 Input Enable Clear */
4437 #define BITP_PORT_INEN_CLR_PX7                7                               /* Port x Bit 7 Input Enable Clear */
4438 #define BITP_PORT_INEN_CLR_PX6                6                               /* Port x Bit 6 Input Enable Clear */
4439 #define BITP_PORT_INEN_CLR_PX5                5                               /* Port x Bit 5 Input Enable Clear */
4440 #define BITP_PORT_INEN_CLR_PX4                4                               /* Port x Bit 4 Input Enable Clear */
4441 #define BITP_PORT_INEN_CLR_PX3                3                               /* Port x Bit 3 Input Enable Clear */
4442 #define BITP_PORT_INEN_CLR_PX2                2                               /* Port x Bit 2 Input Enable Clear */
4443 #define BITP_PORT_INEN_CLR_PX1                1                               /* Port x Bit 1 Input Enable Clear */
4444 #define BITP_PORT_INEN_CLR_PX0                0                               /* Port x Bit 0 Input Enable Clear */
4445 #define BITM_PORT_INEN_CLR_PX15              (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Input Enable Clear */
4446 #define BITM_PORT_INEN_CLR_PX14              (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Input Enable Clear */
4447 #define BITM_PORT_INEN_CLR_PX13              (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Input Enable Clear */
4448 #define BITM_PORT_INEN_CLR_PX12              (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Input Enable Clear */
4449 #define BITM_PORT_INEN_CLR_PX11              (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Input Enable Clear */
4450 #define BITM_PORT_INEN_CLR_PX10              (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Input Enable Clear */
4451 #define BITM_PORT_INEN_CLR_PX9               (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Input Enable Clear */
4452 #define BITM_PORT_INEN_CLR_PX8               (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Input Enable Clear */
4453 #define BITM_PORT_INEN_CLR_PX7               (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Input Enable Clear */
4454 #define BITM_PORT_INEN_CLR_PX6               (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Input Enable Clear */
4455 #define BITM_PORT_INEN_CLR_PX5               (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Input Enable Clear */
4456 #define BITM_PORT_INEN_CLR_PX4               (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Input Enable Clear */
4457 #define BITM_PORT_INEN_CLR_PX3               (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Input Enable Clear */
4458 #define BITM_PORT_INEN_CLR_PX2               (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Input Enable Clear */
4459 #define BITM_PORT_INEN_CLR_PX1               (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Input Enable Clear */
4460 #define BITM_PORT_INEN_CLR_PX0               (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Input Enable Clear */
4461
4462 /* ------------------------------------------------------------------------------------------------------------------------
4463         PORT_MUX                             Pos/Masks                        Description
4464    ------------------------------------------------------------------------------------------------------------------------ */
4465 #define BITP_PORT_MUX_MUX15                  30                               /* Mux for Port x Bit 15 */
4466 #define BITP_PORT_MUX_MUX14                  28                               /* Mux for Port x Bit 14 */
4467 #define BITP_PORT_MUX_MUX13                  26                               /* Mux for Port x Bit 13 */
4468 #define BITP_PORT_MUX_MUX12                  24                               /* Mux for Port x Bit 12 */
4469 #define BITP_PORT_MUX_MUX11                  22                               /* Mux for Port x Bit 11 */
4470 #define BITP_PORT_MUX_MUX10                  20                               /* Mux for Port x Bit 10 */
4471 #define BITP_PORT_MUX_MUX9                   18                               /* Mux for Port x Bit 9 */
4472 #define BITP_PORT_MUX_MUX8                   16                               /* Mux for Port x Bit 8 */
4473 #define BITP_PORT_MUX_MUX7                   14                               /* Mux for Port x Bit 7 */
4474 #define BITP_PORT_MUX_MUX6                   12                               /* Mux for Port x Bit 6 */
4475 #define BITP_PORT_MUX_MUX5                   10                               /* Mux for Port x Bit 5 */
4476 #define BITP_PORT_MUX_MUX4                    8                               /* Mux for Port x Bit 4 */
4477 #define BITP_PORT_MUX_MUX3                    6                               /* Mux for Port x Bit 3 */
4478 #define BITP_PORT_MUX_MUX2                    4                               /* Mux for Port x Bit 2 */
4479 #define BITP_PORT_MUX_MUX1                    2                               /* Mux for Port x Bit 1 */
4480 #define BITP_PORT_MUX_MUX0                    0                               /* Mux for Port x Bit 0 */
4481 #define BITM_PORT_MUX_MUX15                  (_ADI_MSK(0xC0000000,uint32_t))  /* Mux for Port x Bit 15 */
4482 #define BITM_PORT_MUX_MUX14                  (_ADI_MSK(0x30000000,uint32_t))  /* Mux for Port x Bit 14 */
4483 #define BITM_PORT_MUX_MUX13                  (_ADI_MSK(0x0C000000,uint32_t))  /* Mux for Port x Bit 13 */
4484 #define BITM_PORT_MUX_MUX12                  (_ADI_MSK(0x03000000,uint32_t))  /* Mux for Port x Bit 12 */
4485 #define BITM_PORT_MUX_MUX11                  (_ADI_MSK(0x00C00000,uint32_t))  /* Mux for Port x Bit 11 */
4486 #define BITM_PORT_MUX_MUX10                  (_ADI_MSK(0x00300000,uint32_t))  /* Mux for Port x Bit 10 */
4487 #define BITM_PORT_MUX_MUX9                   (_ADI_MSK(0x000C0000,uint32_t))  /* Mux for Port x Bit 9 */
4488 #define BITM_PORT_MUX_MUX8                   (_ADI_MSK(0x00030000,uint32_t))  /* Mux for Port x Bit 8 */
4489 #define BITM_PORT_MUX_MUX7                   (_ADI_MSK(0x0000C000,uint32_t))  /* Mux for Port x Bit 7 */
4490 #define BITM_PORT_MUX_MUX6                   (_ADI_MSK(0x00003000,uint32_t))  /* Mux for Port x Bit 6 */
4491 #define BITM_PORT_MUX_MUX5                   (_ADI_MSK(0x00000C00,uint32_t))  /* Mux for Port x Bit 5 */
4492 #define BITM_PORT_MUX_MUX4                   (_ADI_MSK(0x00000300,uint32_t))  /* Mux for Port x Bit 4 */
4493 #define BITM_PORT_MUX_MUX3                   (_ADI_MSK(0x000000C0,uint32_t))  /* Mux for Port x Bit 3 */
4494 #define BITM_PORT_MUX_MUX2                   (_ADI_MSK(0x00000030,uint32_t))  /* Mux for Port x Bit 2 */
4495 #define BITM_PORT_MUX_MUX1                   (_ADI_MSK(0x0000000C,uint32_t))  /* Mux for Port x Bit 1 */
4496 #define BITM_PORT_MUX_MUX0                   (_ADI_MSK(0x00000003,uint32_t))  /* Mux for Port x Bit 0 */
4497
4498 /* ------------------------------------------------------------------------------------------------------------------------
4499         PORT_DATA_TGL                        Pos/Masks                        Description
4500    ------------------------------------------------------------------------------------------------------------------------ */
4501 #define BITP_PORT_DATA_TGL_PX15              15                               /* Port x Bit 15 Toggle */
4502 #define BITP_PORT_DATA_TGL_PX14              14                               /* Port x Bit 14 Toggle */
4503 #define BITP_PORT_DATA_TGL_PX13              13                               /* Port x Bit 13 Toggle */
4504 #define BITP_PORT_DATA_TGL_PX12              12                               /* Port x Bit 12 Toggle */
4505 #define BITP_PORT_DATA_TGL_PX11              11                               /* Port x Bit 11 Toggle */
4506 #define BITP_PORT_DATA_TGL_PX10              10                               /* Port x Bit 10 Toggle */
4507 #define BITP_PORT_DATA_TGL_PX9                9                               /* Port x Bit 9 Toggle */
4508 #define BITP_PORT_DATA_TGL_PX8                8                               /* Port x Bit 8 Toggle */
4509 #define BITP_PORT_DATA_TGL_PX7                7                               /* Port x Bit 7 Toggle */
4510 #define BITP_PORT_DATA_TGL_PX6                6                               /* Port x Bit 6 Toggle */
4511 #define BITP_PORT_DATA_TGL_PX5                5                               /* Port x Bit 5 Toggle */
4512 #define BITP_PORT_DATA_TGL_PX4                4                               /* Port x Bit 4 Toggle */
4513 #define BITP_PORT_DATA_TGL_PX3                3                               /* Port x Bit 3 Toggle */
4514 #define BITP_PORT_DATA_TGL_PX2                2                               /* Port x Bit 2 Toggle */
4515 #define BITP_PORT_DATA_TGL_PX1                1                               /* Port x Bit 1 Toggle */
4516 #define BITP_PORT_DATA_TGL_PX0                0                               /* Port x Bit 0 Toggle */
4517 #define BITM_PORT_DATA_TGL_PX15              (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Toggle */
4518 #define BITM_PORT_DATA_TGL_PX14              (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Toggle */
4519 #define BITM_PORT_DATA_TGL_PX13              (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Toggle */
4520 #define BITM_PORT_DATA_TGL_PX12              (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Toggle */
4521 #define BITM_PORT_DATA_TGL_PX11              (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Toggle */
4522 #define BITM_PORT_DATA_TGL_PX10              (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Toggle */
4523 #define BITM_PORT_DATA_TGL_PX9               (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Toggle */
4524 #define BITM_PORT_DATA_TGL_PX8               (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Toggle */
4525 #define BITM_PORT_DATA_TGL_PX7               (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Toggle */
4526 #define BITM_PORT_DATA_TGL_PX6               (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Toggle */
4527 #define BITM_PORT_DATA_TGL_PX5               (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Toggle */
4528 #define BITM_PORT_DATA_TGL_PX4               (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Toggle */
4529 #define BITM_PORT_DATA_TGL_PX3               (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Toggle */
4530 #define BITM_PORT_DATA_TGL_PX2               (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Toggle */
4531 #define BITM_PORT_DATA_TGL_PX1               (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Toggle */
4532 #define BITM_PORT_DATA_TGL_PX0               (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Toggle */
4533
4534 /* ------------------------------------------------------------------------------------------------------------------------
4535         PORT_POL                             Pos/Masks                        Description
4536    ------------------------------------------------------------------------------------------------------------------------ */
4537 #define BITP_PORT_POL_PX15                   15                               /* Port x Bit 15 Polarity Invert */
4538 #define BITP_PORT_POL_PX14                   14                               /* Port x Bit 14 Polarity Invert */
4539 #define BITP_PORT_POL_PX13                   13                               /* Port x Bit 13 Polarity Invert */
4540 #define BITP_PORT_POL_PX12                   12                               /* Port x Bit 12 Polarity Invert */
4541 #define BITP_PORT_POL_PX11                   11                               /* Port x Bit 11 Polarity Invert */
4542 #define BITP_PORT_POL_PX10                   10                               /* Port x Bit 10 Polarity Invert */
4543 #define BITP_PORT_POL_PX9                     9                               /* Port x Bit 9 Polarity Invert */
4544 #define BITP_PORT_POL_PX8                     8                               /* Port x Bit 8 Polarity Invert */
4545 #define BITP_PORT_POL_PX7                     7                               /* Port x Bit 7 Polarity Invert */
4546 #define BITP_PORT_POL_PX6                     6                               /* Port x Bit 6 Polarity Invert */
4547 #define BITP_PORT_POL_PX5                     5                               /* Port x Bit 5 Polarity Invert */
4548 #define BITP_PORT_POL_PX4                     4                               /* Port x Bit 4 Polarity Invert */
4549 #define BITP_PORT_POL_PX3                     3                               /* Port x Bit 3 Polarity Invert */
4550 #define BITP_PORT_POL_PX2                     2                               /* Port x Bit 2 Polarity Invert */
4551 #define BITP_PORT_POL_PX1                     1                               /* Port x Bit 1 Polarity Invert */
4552 #define BITP_PORT_POL_PX0                     0                               /* Port x Bit 0 Polarity Invert */
4553 #define BITM_PORT_POL_PX15                   (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Polarity Invert */
4554 #define BITM_PORT_POL_PX14                   (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Polarity Invert */
4555 #define BITM_PORT_POL_PX13                   (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Polarity Invert */
4556 #define BITM_PORT_POL_PX12                   (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Polarity Invert */
4557 #define BITM_PORT_POL_PX11                   (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Polarity Invert */
4558 #define BITM_PORT_POL_PX10                   (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Polarity Invert */
4559 #define BITM_PORT_POL_PX9                    (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Polarity Invert */
4560 #define BITM_PORT_POL_PX8                    (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Polarity Invert */
4561 #define BITM_PORT_POL_PX7                    (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Polarity Invert */
4562 #define BITM_PORT_POL_PX6                    (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Polarity Invert */
4563 #define BITM_PORT_POL_PX5                    (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Polarity Invert */
4564 #define BITM_PORT_POL_PX4                    (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Polarity Invert */
4565 #define BITM_PORT_POL_PX3                    (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Polarity Invert */
4566 #define BITM_PORT_POL_PX2                    (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Polarity Invert */
4567 #define BITM_PORT_POL_PX1                    (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Polarity Invert */
4568 #define BITM_PORT_POL_PX0                    (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Polarity Invert */
4569
4570 /* ------------------------------------------------------------------------------------------------------------------------
4571         PORT_POL_SET                         Pos/Masks                        Description
4572    ------------------------------------------------------------------------------------------------------------------------ */
4573 #define BITP_PORT_POL_SET_PX15               15                               /* Port x Bit 15 Polarity Invert Set */
4574 #define BITP_PORT_POL_SET_PX14               14                               /* Port x Bit 14 Polarity Invert Set */
4575 #define BITP_PORT_POL_SET_PX13               13                               /* Port x Bit 13 Polarity Invert Set */
4576 #define BITP_PORT_POL_SET_PX12               12                               /* Port x Bit 12 Polarity Invert Set */
4577 #define BITP_PORT_POL_SET_PX11               11                               /* Port x Bit 11 Polarity Invert Set */
4578 #define BITP_PORT_POL_SET_PX10               10                               /* Port x Bit 10 Polarity Invert Set */
4579 #define BITP_PORT_POL_SET_PX9                 9                               /* Port x Bit 9 Polarity Invert Set */
4580 #define BITP_PORT_POL_SET_PX8                 8                               /* Port x Bit 8 Polarity Invert Set */
4581 #define BITP_PORT_POL_SET_PX7                 7                               /* Port x Bit 7 Polarity Invert Set */
4582 #define BITP_PORT_POL_SET_PX6                 6                               /* Port x Bit 6 Polarity Invert Set */
4583 #define BITP_PORT_POL_SET_PX5                 5                               /* Port x Bit 5 Polarity Invert Set */
4584 #define BITP_PORT_POL_SET_PX4                 4                               /* Port x Bit 4 Polarity Invert Set */
4585 #define BITP_PORT_POL_SET_PX3                 3                               /* Port x Bit 3 Polarity Invert Set */
4586 #define BITP_PORT_POL_SET_PX2                 2                               /* Port x Bit 2 Polarity Invert Set */
4587 #define BITP_PORT_POL_SET_PX1                 1                               /* Port x Bit 1 Polarity Invert Set */
4588 #define BITP_PORT_POL_SET_PX0                 0                               /* Port x Bit 0 Polarity Invert Set */
4589 #define BITM_PORT_POL_SET_PX15               (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Polarity Invert Set */
4590 #define BITM_PORT_POL_SET_PX14               (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Polarity Invert Set */
4591 #define BITM_PORT_POL_SET_PX13               (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Polarity Invert Set */
4592 #define BITM_PORT_POL_SET_PX12               (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Polarity Invert Set */
4593 #define BITM_PORT_POL_SET_PX11               (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Polarity Invert Set */
4594 #define BITM_PORT_POL_SET_PX10               (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Polarity Invert Set */
4595 #define BITM_PORT_POL_SET_PX9                (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Polarity Invert Set */
4596 #define BITM_PORT_POL_SET_PX8                (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Polarity Invert Set */
4597 #define BITM_PORT_POL_SET_PX7                (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Polarity Invert Set */
4598 #define BITM_PORT_POL_SET_PX6                (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Polarity Invert Set */
4599 #define BITM_PORT_POL_SET_PX5                (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Polarity Invert Set */
4600 #define BITM_PORT_POL_SET_PX4                (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Polarity Invert Set */
4601 #define BITM_PORT_POL_SET_PX3                (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Polarity Invert Set */
4602 #define BITM_PORT_POL_SET_PX2                (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Polarity Invert Set */
4603 #define BITM_PORT_POL_SET_PX1                (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Polarity Invert Set */
4604 #define BITM_PORT_POL_SET_PX0                (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Polarity Invert Set */
4605
4606 /* ------------------------------------------------------------------------------------------------------------------------
4607         PORT_POL_CLR                         Pos/Masks                        Description
4608    ------------------------------------------------------------------------------------------------------------------------ */
4609 #define BITP_PORT_POL_CLR_PX15               15                               /* Port x Bit 15 Polarity Invert Clear */
4610 #define BITP_PORT_POL_CLR_PX14               14                               /* Port x Bit 14 Polarity Invert Clear */
4611 #define BITP_PORT_POL_CLR_PX13               13                               /* Port x Bit 13 Polarity Invert Clear */
4612 #define BITP_PORT_POL_CLR_PX12               12                               /* Port x Bit 12 Polarity Invert Clear */
4613 #define BITP_PORT_POL_CLR_PX11               11                               /* Port x Bit 11 Polarity Invert Clear */
4614 #define BITP_PORT_POL_CLR_PX10               10                               /* Port x Bit 10 Polarity Invert Clear */
4615 #define BITP_PORT_POL_CLR_PX9                 9                               /* Port x Bit 9 Polarity Invert Clear */
4616 #define BITP_PORT_POL_CLR_PX8                 8                               /* Port x Bit 8 Polarity Invert Clear */
4617 #define BITP_PORT_POL_CLR_PX7                 7                               /* Port x Bit 7 Polarity Invert Clear */
4618 #define BITP_PORT_POL_CLR_PX6                 6                               /* Port x Bit 6 Polarity Invert Clear */
4619 #define BITP_PORT_POL_CLR_PX5                 5                               /* Port x Bit 5 Polarity Invert Clear */
4620 #define BITP_PORT_POL_CLR_PX4                 4                               /* Port x Bit 4 Polarity Invert Clear */
4621 #define BITP_PORT_POL_CLR_PX3                 3                               /* Port x Bit 3 Polarity Invert Clear */
4622 #define BITP_PORT_POL_CLR_PX2                 2                               /* Port x Bit 2 Polarity Invert Clear */
4623 #define BITP_PORT_POL_CLR_PX1                 1                               /* Port x Bit 1 Polarity Invert Clear */
4624 #define BITP_PORT_POL_CLR_PX0                 0                               /* Port x Bit 0 Polarity Invert Clear */
4625 #define BITM_PORT_POL_CLR_PX15               (_ADI_MSK(0x00008000,uint32_t))  /* Port x Bit 15 Polarity Invert Clear */
4626 #define BITM_PORT_POL_CLR_PX14               (_ADI_MSK(0x00004000,uint32_t))  /* Port x Bit 14 Polarity Invert Clear */
4627 #define BITM_PORT_POL_CLR_PX13               (_ADI_MSK(0x00002000,uint32_t))  /* Port x Bit 13 Polarity Invert Clear */
4628 #define BITM_PORT_POL_CLR_PX12               (_ADI_MSK(0x00001000,uint32_t))  /* Port x Bit 12 Polarity Invert Clear */
4629 #define BITM_PORT_POL_CLR_PX11               (_ADI_MSK(0x00000800,uint32_t))  /* Port x Bit 11 Polarity Invert Clear */
4630 #define BITM_PORT_POL_CLR_PX10               (_ADI_MSK(0x00000400,uint32_t))  /* Port x Bit 10 Polarity Invert Clear */
4631 #define BITM_PORT_POL_CLR_PX9                (_ADI_MSK(0x00000200,uint32_t))  /* Port x Bit 9 Polarity Invert Clear */
4632 #define BITM_PORT_POL_CLR_PX8                (_ADI_MSK(0x00000100,uint32_t))  /* Port x Bit 8 Polarity Invert Clear */
4633 #define BITM_PORT_POL_CLR_PX7                (_ADI_MSK(0x00000080,uint32_t))  /* Port x Bit 7 Polarity Invert Clear */
4634 #define BITM_PORT_POL_CLR_PX6                (_ADI_MSK(0x00000040,uint32_t))  /* Port x Bit 6 Polarity Invert Clear */
4635 #define BITM_PORT_POL_CLR_PX5                (_ADI_MSK(0x00000020,uint32_t))  /* Port x Bit 5 Polarity Invert Clear */
4636 #define BITM_PORT_POL_CLR_PX4                (_ADI_MSK(0x00000010,uint32_t))  /* Port x Bit 4 Polarity Invert Clear */
4637 #define BITM_PORT_POL_CLR_PX3                (_ADI_MSK(0x00000008,uint32_t))  /* Port x Bit 3 Polarity Invert Clear */
4638 #define BITM_PORT_POL_CLR_PX2                (_ADI_MSK(0x00000004,uint32_t))  /* Port x Bit 2 Polarity Invert Clear */
4639 #define BITM_PORT_POL_CLR_PX1                (_ADI_MSK(0x00000002,uint32_t))  /* Port x Bit 1 Polarity Invert Clear */
4640 #define BITM_PORT_POL_CLR_PX0                (_ADI_MSK(0x00000001,uint32_t))  /* Port x Bit 0 Polarity Invert Clear */
4641
4642 /* ------------------------------------------------------------------------------------------------------------------------
4643         PORT_LOCK                            Pos/Masks                        Description
4644    ------------------------------------------------------------------------------------------------------------------------ */
4645 #define BITP_PORT_LOCK_LOCK                  31                               /* Lock */
4646 #define BITP_PORT_LOCK_POLAR                  5                               /* Polarity Lock */
4647 #define BITP_PORT_LOCK_INEN                   4                               /* Input Enable Lock */
4648 #define BITP_PORT_LOCK_DIR                    3                               /* Direction Lock */
4649 #define BITP_PORT_LOCK_DATA                   2                               /* Data Lock */
4650 #define BITP_PORT_LOCK_MUX                    1                               /* Function Multiplexer Lock */
4651 #define BITP_PORT_LOCK_FER                    0                               /* Function Enable Lock */
4652 #define BITM_PORT_LOCK_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
4653 #define BITM_PORT_LOCK_POLAR                 (_ADI_MSK(0x00000020,uint32_t))  /* Polarity Lock */
4654 #define BITM_PORT_LOCK_INEN                  (_ADI_MSK(0x00000010,uint32_t))  /* Input Enable Lock */
4655 #define BITM_PORT_LOCK_DIR                   (_ADI_MSK(0x00000008,uint32_t))  /* Direction Lock */
4656 #define BITM_PORT_LOCK_DATA                  (_ADI_MSK(0x00000004,uint32_t))  /* Data Lock */
4657 #define BITM_PORT_LOCK_MUX                   (_ADI_MSK(0x00000002,uint32_t))  /* Function Multiplexer Lock */
4658 #define BITM_PORT_LOCK_FER                   (_ADI_MSK(0x00000001,uint32_t))  /* Function Enable Lock */
4659
4660 /* ------------------------------------------------------------------------------------------------------------------------
4661         PORT_REVID                           Pos/Masks                        Description
4662    ------------------------------------------------------------------------------------------------------------------------ */
4663 #define BITP_PORT_REVID_MAJOR                 4                               /* Major ID */
4664 #define BITP_PORT_REVID_REV                   0                               /* Revision ID */
4665 #define BITM_PORT_REVID_MAJOR                (_ADI_MSK(0x000000F0,uint32_t))  /* Major ID */
4666 #define BITM_PORT_REVID_REV                  (_ADI_MSK(0x0000000F,uint32_t))  /* Revision ID */
4667
4668 /* ==================================================
4669         Pads Controller Registers
4670    ================================================== */
4671
4672 /* =========================
4673         PADS0
4674    ========================= */
4675 #define REG_PADS0_EMAC_PTP_CLKSEL       0xFFC03404         /* PADS0 Clock Selection for EMAC and PTP */
4676 #define REG_PADS0_TWI_VSEL              0xFFC03408         /* PADS0 TWI Voltage Selection */
4677 #define REG_PADS0_PORTS_HYST            0xFFC03440         /* PADS0 Hysteresis Enable Register */
4678
4679 /* =========================
4680         PADS
4681    ========================= */
4682 /* ------------------------------------------------------------------------------------------------------------------------
4683         PADS_EMAC_PTP_CLKSEL                 Pos/Masks                        Description
4684    ------------------------------------------------------------------------------------------------------------------------ */
4685 #define BITP_PADS_EMAC_PTP_CLKSEL_EMAC1       2                               /* Select Clock Source for PTP Block in EMAC1 */
4686 #define BITP_PADS_EMAC_PTP_CLKSEL_EMAC0       0                               /* PTP Clock Source 0 */
4687 #define BITM_PADS_EMAC_PTP_CLKSEL_EMAC1      (_ADI_MSK(0x0000000C,uint32_t))  /* Select Clock Source for PTP Block in EMAC1 */
4688 #define BITM_PADS_EMAC_PTP_CLKSEL_EMAC0      (_ADI_MSK(0x00000003,uint32_t))  /* PTP Clock Source 0 */
4689
4690 /* ------------------------------------------------------------------------------------------------------------------------
4691         PADS_TWI_VSEL                        Pos/Masks                        Description
4692    ------------------------------------------------------------------------------------------------------------------------ */
4693 #define BITP_PADS_TWI_VSEL_TWI1               4                               /* TWI Voltage Select 1 */
4694 #define BITP_PADS_TWI_VSEL_TWI0               0                               /* TWI Voltage Select 0 */
4695 #define BITM_PADS_TWI_VSEL_TWI1              (_ADI_MSK(0x00000070,uint32_t))  /* TWI Voltage Select 1 */
4696 #define BITM_PADS_TWI_VSEL_TWI0              (_ADI_MSK(0x00000007,uint32_t))  /* TWI Voltage Select 0 */
4697
4698 /* ------------------------------------------------------------------------------------------------------------------------
4699         PADS_PORTS_HYST                      Pos/Masks                        Description
4700    ------------------------------------------------------------------------------------------------------------------------ */
4701 #define BITP_PADS_PORTS_HYST_G                6                               /* Port G Hysteresis */
4702 #define BITP_PADS_PORTS_HYST_F                5                               /* Port F Hysteresis */
4703 #define BITP_PADS_PORTS_HYST_E                4                               /* Port E Hysteresis */
4704 #define BITP_PADS_PORTS_HYST_D                3                               /* Port D Hysteresis */
4705 #define BITP_PADS_PORTS_HYST_C                2                               /* Port C Hysteresis */
4706 #define BITP_PADS_PORTS_HYST_B                1                               /* Port B Hysteresis */
4707 #define BITP_PADS_PORTS_HYST_A                0                               /* Port A Hysteresis */
4708 #define BITM_PADS_PORTS_HYST_G               (_ADI_MSK(0x00000040,uint32_t))  /* Port G Hysteresis */
4709 #define BITM_PADS_PORTS_HYST_F               (_ADI_MSK(0x00000020,uint32_t))  /* Port F Hysteresis */
4710 #define BITM_PADS_PORTS_HYST_E               (_ADI_MSK(0x00000010,uint32_t))  /* Port E Hysteresis */
4711 #define BITM_PADS_PORTS_HYST_D               (_ADI_MSK(0x00000008,uint32_t))  /* Port D Hysteresis */
4712 #define BITM_PADS_PORTS_HYST_C               (_ADI_MSK(0x00000004,uint32_t))  /* Port C Hysteresis */
4713 #define BITM_PADS_PORTS_HYST_B               (_ADI_MSK(0x00000002,uint32_t))  /* Port B Hysteresis */
4714 #define BITM_PADS_PORTS_HYST_A               (_ADI_MSK(0x00000001,uint32_t))  /* Port A Hysteresis */
4715
4716 /* ==================================================
4717         PINT Registers
4718    ================================================== */
4719
4720 /* =========================
4721         PINT0
4722    ========================= */
4723 #define REG_PINT0_MSK_SET               0xFFC04000         /* PINT0 Pint Mask Set Register */
4724 #define REG_PINT0_MSK_CLR               0xFFC04004         /* PINT0 Pint Mask Clear Register */
4725 #define REG_PINT0_REQ                   0xFFC04008         /* PINT0 Pint Request Register */
4726 #define REG_PINT0_ASSIGN                0xFFC0400C         /* PINT0 Pint Assign Register */
4727 #define REG_PINT0_EDGE_SET              0xFFC04010         /* PINT0 Pint Edge Set Register */
4728 #define REG_PINT0_EDGE_CLR              0xFFC04014         /* PINT0 Pint Edge Clear Register */
4729 #define REG_PINT0_INV_SET               0xFFC04018         /* PINT0 Pint Invert Set Register */
4730 #define REG_PINT0_INV_CLR               0xFFC0401C         /* PINT0 Pint Invert Clear Register */
4731 #define REG_PINT0_PINSTATE              0xFFC04020         /* PINT0 Pint Pinstate Register */
4732 #define REG_PINT0_LATCH                 0xFFC04024         /* PINT0 Pint Latch Register */
4733
4734 /* =========================
4735         PINT1
4736    ========================= */
4737 #define REG_PINT1_MSK_SET               0xFFC04100         /* PINT1 Pint Mask Set Register */
4738 #define REG_PINT1_MSK_CLR               0xFFC04104         /* PINT1 Pint Mask Clear Register */
4739 #define REG_PINT1_REQ                   0xFFC04108         /* PINT1 Pint Request Register */
4740 #define REG_PINT1_ASSIGN                0xFFC0410C         /* PINT1 Pint Assign Register */
4741 #define REG_PINT1_EDGE_SET              0xFFC04110         /* PINT1 Pint Edge Set Register */
4742 #define REG_PINT1_EDGE_CLR              0xFFC04114         /* PINT1 Pint Edge Clear Register */
4743 #define REG_PINT1_INV_SET               0xFFC04118         /* PINT1 Pint Invert Set Register */
4744 #define REG_PINT1_INV_CLR               0xFFC0411C         /* PINT1 Pint Invert Clear Register */
4745 #define REG_PINT1_PINSTATE              0xFFC04120         /* PINT1 Pint Pinstate Register */
4746 #define REG_PINT1_LATCH                 0xFFC04124         /* PINT1 Pint Latch Register */
4747
4748 /* =========================
4749         PINT2
4750    ========================= */
4751 #define REG_PINT2_MSK_SET               0xFFC04200         /* PINT2 Pint Mask Set Register */
4752 #define REG_PINT2_MSK_CLR               0xFFC04204         /* PINT2 Pint Mask Clear Register */
4753 #define REG_PINT2_REQ                   0xFFC04208         /* PINT2 Pint Request Register */
4754 #define REG_PINT2_ASSIGN                0xFFC0420C         /* PINT2 Pint Assign Register */
4755 #define REG_PINT2_EDGE_SET              0xFFC04210         /* PINT2 Pint Edge Set Register */
4756 #define REG_PINT2_EDGE_CLR              0xFFC04214         /* PINT2 Pint Edge Clear Register */
4757 #define REG_PINT2_INV_SET               0xFFC04218         /* PINT2 Pint Invert Set Register */
4758 #define REG_PINT2_INV_CLR               0xFFC0421C         /* PINT2 Pint Invert Clear Register */
4759 #define REG_PINT2_PINSTATE              0xFFC04220         /* PINT2 Pint Pinstate Register */
4760 #define REG_PINT2_LATCH                 0xFFC04224         /* PINT2 Pint Latch Register */
4761
4762 /* =========================
4763         PINT3
4764    ========================= */
4765 #define REG_PINT3_MSK_SET               0xFFC04300         /* PINT3 Pint Mask Set Register */
4766 #define REG_PINT3_MSK_CLR               0xFFC04304         /* PINT3 Pint Mask Clear Register */
4767 #define REG_PINT3_REQ                   0xFFC04308         /* PINT3 Pint Request Register */
4768 #define REG_PINT3_ASSIGN                0xFFC0430C         /* PINT3 Pint Assign Register */
4769 #define REG_PINT3_EDGE_SET              0xFFC04310         /* PINT3 Pint Edge Set Register */
4770 #define REG_PINT3_EDGE_CLR              0xFFC04314         /* PINT3 Pint Edge Clear Register */
4771 #define REG_PINT3_INV_SET               0xFFC04318         /* PINT3 Pint Invert Set Register */
4772 #define REG_PINT3_INV_CLR               0xFFC0431C         /* PINT3 Pint Invert Clear Register */
4773 #define REG_PINT3_PINSTATE              0xFFC04320         /* PINT3 Pint Pinstate Register */
4774 #define REG_PINT3_LATCH                 0xFFC04324         /* PINT3 Pint Latch Register */
4775
4776 /* =========================
4777         PINT4
4778    ========================= */
4779 #define REG_PINT4_MSK_SET               0xFFC04400         /* PINT4 Pint Mask Set Register */
4780 #define REG_PINT4_MSK_CLR               0xFFC04404         /* PINT4 Pint Mask Clear Register */
4781 #define REG_PINT4_REQ                   0xFFC04408         /* PINT4 Pint Request Register */
4782 #define REG_PINT4_ASSIGN                0xFFC0440C         /* PINT4 Pint Assign Register */
4783 #define REG_PINT4_EDGE_SET              0xFFC04410         /* PINT4 Pint Edge Set Register */
4784 #define REG_PINT4_EDGE_CLR              0xFFC04414         /* PINT4 Pint Edge Clear Register */
4785 #define REG_PINT4_INV_SET               0xFFC04418         /* PINT4 Pint Invert Set Register */
4786 #define REG_PINT4_INV_CLR               0xFFC0441C         /* PINT4 Pint Invert Clear Register */
4787 #define REG_PINT4_PINSTATE              0xFFC04420         /* PINT4 Pint Pinstate Register */
4788 #define REG_PINT4_LATCH                 0xFFC04424         /* PINT4 Pint Latch Register */
4789
4790 /* =========================
4791         PINT5
4792    ========================= */
4793 #define REG_PINT5_MSK_SET               0xFFC04500         /* PINT5 Pint Mask Set Register */
4794 #define REG_PINT5_MSK_CLR               0xFFC04504         /* PINT5 Pint Mask Clear Register */
4795 #define REG_PINT5_REQ                   0xFFC04508         /* PINT5 Pint Request Register */
4796 #define REG_PINT5_ASSIGN                0xFFC0450C         /* PINT5 Pint Assign Register */
4797 #define REG_PINT5_EDGE_SET              0xFFC04510         /* PINT5 Pint Edge Set Register */
4798 #define REG_PINT5_EDGE_CLR              0xFFC04514         /* PINT5 Pint Edge Clear Register */
4799 #define REG_PINT5_INV_SET               0xFFC04518         /* PINT5 Pint Invert Set Register */
4800 #define REG_PINT5_INV_CLR               0xFFC0451C         /* PINT5 Pint Invert Clear Register */
4801 #define REG_PINT5_PINSTATE              0xFFC04520         /* PINT5 Pint Pinstate Register */
4802 #define REG_PINT5_LATCH                 0xFFC04524         /* PINT5 Pint Latch Register */
4803
4804 /* =========================
4805         PINT
4806    ========================= */
4807 /* ------------------------------------------------------------------------------------------------------------------------
4808         PINT_MSK_SET                         Pos/Masks                        Description
4809    ------------------------------------------------------------------------------------------------------------------------ */
4810 #define BITP_PINT_MSK_SET_PIQ31              31                               /* Pin Interrupt 31 Unmask */
4811 #define BITP_PINT_MSK_SET_PIQ30              30                               /* Pin Interrupt 30 Unmask */
4812 #define BITP_PINT_MSK_SET_PIQ29              29                               /* Pin Interrupt 29 Unmask */
4813 #define BITP_PINT_MSK_SET_PIQ28              28                               /* Pin Interrupt 28 Unmask */
4814 #define BITP_PINT_MSK_SET_PIQ27              27                               /* Pin Interrupt 27 Unmask */
4815 #define BITP_PINT_MSK_SET_PIQ26              26                               /* Pin Interrupt 26 Unmask */
4816 #define BITP_PINT_MSK_SET_PIQ25              25                               /* Pin Interrupt 25 Unmask */
4817 #define BITP_PINT_MSK_SET_PIQ24              24                               /* Pin Interrupt 24 Unmask */
4818 #define BITP_PINT_MSK_SET_PIQ23              23                               /* Pin Interrupt 23 Unmask */
4819 #define BITP_PINT_MSK_SET_PIQ22              22                               /* Pin Interrupt 22 Unmask */
4820 #define BITP_PINT_MSK_SET_PIQ21              21                               /* Pin Interrupt 21 Unmask */
4821 #define BITP_PINT_MSK_SET_PIQ20              20                               /* Pin Interrupt 20 Unmask */
4822 #define BITP_PINT_MSK_SET_PIQ19              19                               /* Pin Interrupt 19 Unmask */
4823 #define BITP_PINT_MSK_SET_PIQ18              18                               /* Pin Interrupt 18 Unmask */
4824 #define BITP_PINT_MSK_SET_PIQ17              17                               /* Pin Interrupt 17 Unmask */
4825 #define BITP_PINT_MSK_SET_PIQ16              16                               /* Pin Interrupt 16 Unmask */
4826 #define BITP_PINT_MSK_SET_PIQ15              15                               /* Pin Interrupt 15 Unmask */
4827 #define BITP_PINT_MSK_SET_PIQ14              14                               /* Pin Interrupt 14 Unmask */
4828 #define BITP_PINT_MSK_SET_PIQ13              13                               /* Pin Interrupt 13 Unmask */
4829 #define BITP_PINT_MSK_SET_PIQ12              12                               /* Pin Interrupt 12 Unmask */
4830 #define BITP_PINT_MSK_SET_PIQ11              11                               /* Pin Interrupt 11 Unmask */
4831 #define BITP_PINT_MSK_SET_PIQ10              10                               /* Pin Interrupt 10 Unmask */
4832 #define BITP_PINT_MSK_SET_PIQ9                9                               /* Pin Interrupt 9 Unmask */
4833 #define BITP_PINT_MSK_SET_PIQ8                8                               /* Pin Interrupt 8 Unmask */
4834 #define BITP_PINT_MSK_SET_PIQ7                7                               /* Pin Interrupt 7 Unmask */
4835 #define BITP_PINT_MSK_SET_PIQ6                6                               /* Pin Interrupt 6 Unmask */
4836 #define BITP_PINT_MSK_SET_PIQ5                5                               /* Pin Interrupt 5 Unmask */
4837 #define BITP_PINT_MSK_SET_PIQ4                4                               /* Pin Interrupt 4 Unmask */
4838 #define BITP_PINT_MSK_SET_PIQ3                3                               /* Pin Interrupt 3 Unmask */
4839 #define BITP_PINT_MSK_SET_PIQ2                2                               /* Pin Interrupt 2 Unmask */
4840 #define BITP_PINT_MSK_SET_PIQ1                1                               /* Pin Interrupt 1 Unmask */
4841 #define BITP_PINT_MSK_SET_PIQ0                0                               /* Pin Interrupt 0 Unmask */
4842 #define BITM_PINT_MSK_SET_PIQ31              (_ADI_MSK(0x80000000,uint32_t))  /* Pin Interrupt 31 Unmask */
4843 #define BITM_PINT_MSK_SET_PIQ30              (_ADI_MSK(0x40000000,uint32_t))  /* Pin Interrupt 30 Unmask */
4844 #define BITM_PINT_MSK_SET_PIQ29              (_ADI_MSK(0x20000000,uint32_t))  /* Pin Interrupt 29 Unmask */
4845 #define BITM_PINT_MSK_SET_PIQ28              (_ADI_MSK(0x10000000,uint32_t))  /* Pin Interrupt 28 Unmask */
4846 #define BITM_PINT_MSK_SET_PIQ27              (_ADI_MSK(0x08000000,uint32_t))  /* Pin Interrupt 27 Unmask */
4847 #define BITM_PINT_MSK_SET_PIQ26              (_ADI_MSK(0x04000000,uint32_t))  /* Pin Interrupt 26 Unmask */
4848 #define BITM_PINT_MSK_SET_PIQ25              (_ADI_MSK(0x02000000,uint32_t))  /* Pin Interrupt 25 Unmask */
4849 #define BITM_PINT_MSK_SET_PIQ24              (_ADI_MSK(0x01000000,uint32_t))  /* Pin Interrupt 24 Unmask */
4850 #define BITM_PINT_MSK_SET_PIQ23              (_ADI_MSK(0x00800000,uint32_t))  /* Pin Interrupt 23 Unmask */
4851 #define BITM_PINT_MSK_SET_PIQ22              (_ADI_MSK(0x00400000,uint32_t))  /* Pin Interrupt 22 Unmask */
4852 #define BITM_PINT_MSK_SET_PIQ21              (_ADI_MSK(0x00200000,uint32_t))  /* Pin Interrupt 21 Unmask */
4853 #define BITM_PINT_MSK_SET_PIQ20              (_ADI_MSK(0x00100000,uint32_t))  /* Pin Interrupt 20 Unmask */
4854 #define BITM_PINT_MSK_SET_PIQ19              (_ADI_MSK(0x00080000,uint32_t))  /* Pin Interrupt 19 Unmask */
4855 #define BITM_PINT_MSK_SET_PIQ18              (_ADI_MSK(0x00040000,uint32_t))  /* Pin Interrupt 18 Unmask */
4856 #define BITM_PINT_MSK_SET_PIQ17              (_ADI_MSK(0x00020000,uint32_t))  /* Pin Interrupt 17 Unmask */
4857 #define BITM_PINT_MSK_SET_PIQ16              (_ADI_MSK(0x00010000,uint32_t))  /* Pin Interrupt 16 Unmask */
4858 #define BITM_PINT_MSK_SET_PIQ15              (_ADI_MSK(0x00008000,uint32_t))  /* Pin Interrupt 15 Unmask */
4859 #define BITM_PINT_MSK_SET_PIQ14              (_ADI_MSK(0x00004000,uint32_t))  /* Pin Interrupt 14 Unmask */
4860 #define BITM_PINT_MSK_SET_PIQ13              (_ADI_MSK(0x00002000,uint32_t))  /* Pin Interrupt 13 Unmask */
4861 #define BITM_PINT_MSK_SET_PIQ12              (_ADI_MSK(0x00001000,uint32_t))  /* Pin Interrupt 12 Unmask */
4862 #define BITM_PINT_MSK_SET_PIQ11              (_ADI_MSK(0x00000800,uint32_t))  /* Pin Interrupt 11 Unmask */
4863 #define BITM_PINT_MSK_SET_PIQ10              (_ADI_MSK(0x00000400,uint32_t))  /* Pin Interrupt 10 Unmask */
4864 #define BITM_PINT_MSK_SET_PIQ9               (_ADI_MSK(0x00000200,uint32_t))  /* Pin Interrupt 9 Unmask */
4865 #define BITM_PINT_MSK_SET_PIQ8               (_ADI_MSK(0x00000100,uint32_t))  /* Pin Interrupt 8 Unmask */
4866 #define BITM_PINT_MSK_SET_PIQ7               (_ADI_MSK(0x00000080,uint32_t))  /* Pin Interrupt 7 Unmask */
4867 #define BITM_PINT_MSK_SET_PIQ6               (_ADI_MSK(0x00000040,uint32_t))  /* Pin Interrupt 6 Unmask */
4868 #define BITM_PINT_MSK_SET_PIQ5               (_ADI_MSK(0x00000020,uint32_t))  /* Pin Interrupt 5 Unmask */
4869 #define BITM_PINT_MSK_SET_PIQ4               (_ADI_MSK(0x00000010,uint32_t))  /* Pin Interrupt 4 Unmask */
4870 #define BITM_PINT_MSK_SET_PIQ3               (_ADI_MSK(0x00000008,uint32_t))  /* Pin Interrupt 3 Unmask */
4871 #define BITM_PINT_MSK_SET_PIQ2               (_ADI_MSK(0x00000004,uint32_t))  /* Pin Interrupt 2 Unmask */
4872 #define BITM_PINT_MSK_SET_PIQ1               (_ADI_MSK(0x00000002,uint32_t))  /* Pin Interrupt 1 Unmask */
4873 #define BITM_PINT_MSK_SET_PIQ0               (_ADI_MSK(0x00000001,uint32_t))  /* Pin Interrupt 0 Unmask */
4874
4875 /* ------------------------------------------------------------------------------------------------------------------------
4876         PINT_MSK_CLR                         Pos/Masks                        Description
4877    ------------------------------------------------------------------------------------------------------------------------ */
4878 #define BITP_PINT_MSK_CLR_PIQ31              31                               /* Pin Interrupt 31 Mask */
4879 #define BITP_PINT_MSK_CLR_PIQ30              30                               /* Pin Interrupt 30 Mask */
4880 #define BITP_PINT_MSK_CLR_PIQ29              29                               /* Pin Interrupt 29 Mask */
4881 #define BITP_PINT_MSK_CLR_PIQ28              28                               /* Pin Interrupt 28 Mask */
4882 #define BITP_PINT_MSK_CLR_PIQ27              27                               /* Pin Interrupt 27 Mask */
4883 #define BITP_PINT_MSK_CLR_PIQ26              26                               /* Pin Interrupt 26 Mask */
4884 #define BITP_PINT_MSK_CLR_PIQ25              25                               /* Pin Interrupt 25 Mask */
4885 #define BITP_PINT_MSK_CLR_PIQ24              24                               /* Pin Interrupt 24 Mask */
4886 #define BITP_PINT_MSK_CLR_PIQ23              23                               /* Pin Interrupt 23 Mask */
4887 #define BITP_PINT_MSK_CLR_PIQ22              22                               /* Pin Interrupt 22 Mask */
4888 #define BITP_PINT_MSK_CLR_PIQ21              21                               /* Pin Interrupt 21 Mask */
4889 #define BITP_PINT_MSK_CLR_PIQ20              20                               /* Pin Interrupt 20 Mask */
4890 #define BITP_PINT_MSK_CLR_PIQ19              19                               /* Pin Interrupt 19 Mask */
4891 #define BITP_PINT_MSK_CLR_PIQ18              18                               /* Pin Interrupt 18 Mask */
4892 #define BITP_PINT_MSK_CLR_PIQ17              17                               /* Pin Interrupt 17 Mask */
4893 #define BITP_PINT_MSK_CLR_PIQ16              16                               /* Pin Interrupt 16 Mask */
4894 #define BITP_PINT_MSK_CLR_PIQ15              15                               /* Pin Interrupt 15 Mask */
4895 #define BITP_PINT_MSK_CLR_PIQ14              14                               /* Pin Interrupt 14 Mask */
4896 #define BITP_PINT_MSK_CLR_PIQ13              13                               /* Pin Interrupt 13 Mask */
4897 #define BITP_PINT_MSK_CLR_PIQ12              12                               /* Pin Interrupt 12 Mask */
4898 #define BITP_PINT_MSK_CLR_PIQ11              11                               /* Pin Interrupt 11 Mask */
4899 #define BITP_PINT_MSK_CLR_PIQ10              10                               /* Pin Interrupt 10 Mask */
4900 #define BITP_PINT_MSK_CLR_PIQ9                9                               /* Pin Interrupt 9 Mask */
4901 #define BITP_PINT_MSK_CLR_PIQ8                8                               /* Pin Interrupt 8 Mask */
4902 #define BITP_PINT_MSK_CLR_PIQ7                7                               /* Pin Interrupt 7 Mask */
4903 #define BITP_PINT_MSK_CLR_PIQ6                6                               /* Pin Interrupt 6 Mask */
4904 #define BITP_PINT_MSK_CLR_PIQ5                5                               /* Pin Interrupt 5 Mask */
4905 #define BITP_PINT_MSK_CLR_PIQ4                4                               /* Pin Interrupt 4 Mask */
4906 #define BITP_PINT_MSK_CLR_PIQ3                3                               /* Pin Interrupt 3 Mask */
4907 #define BITP_PINT_MSK_CLR_PIQ2                2                               /* Pin Interrupt 2 Mask */
4908 #define BITP_PINT_MSK_CLR_PIQ1                1                               /* Pin Interrupt 1 Mask */
4909 #define BITP_PINT_MSK_CLR_PIQ0                0                               /* Pin Interrupt 0 Mask */
4910 #define BITM_PINT_MSK_CLR_PIQ31              (_ADI_MSK(0x80000000,uint32_t))  /* Pin Interrupt 31 Mask */
4911 #define BITM_PINT_MSK_CLR_PIQ30              (_ADI_MSK(0x40000000,uint32_t))  /* Pin Interrupt 30 Mask */
4912 #define BITM_PINT_MSK_CLR_PIQ29              (_ADI_MSK(0x20000000,uint32_t))  /* Pin Interrupt 29 Mask */
4913 #define BITM_PINT_MSK_CLR_PIQ28              (_ADI_MSK(0x10000000,uint32_t))  /* Pin Interrupt 28 Mask */
4914 #define BITM_PINT_MSK_CLR_PIQ27              (_ADI_MSK(0x08000000,uint32_t))  /* Pin Interrupt 27 Mask */
4915 #define BITM_PINT_MSK_CLR_PIQ26              (_ADI_MSK(0x04000000,uint32_t))  /* Pin Interrupt 26 Mask */
4916 #define BITM_PINT_MSK_CLR_PIQ25              (_ADI_MSK(0x02000000,uint32_t))  /* Pin Interrupt 25 Mask */
4917 #define BITM_PINT_MSK_CLR_PIQ24              (_ADI_MSK(0x01000000,uint32_t))  /* Pin Interrupt 24 Mask */
4918 #define BITM_PINT_MSK_CLR_PIQ23              (_ADI_MSK(0x00800000,uint32_t))  /* Pin Interrupt 23 Mask */
4919 #define BITM_PINT_MSK_CLR_PIQ22              (_ADI_MSK(0x00400000,uint32_t))  /* Pin Interrupt 22 Mask */
4920 #define BITM_PINT_MSK_CLR_PIQ21              (_ADI_MSK(0x00200000,uint32_t))  /* Pin Interrupt 21 Mask */
4921 #define BITM_PINT_MSK_CLR_PIQ20              (_ADI_MSK(0x00100000,uint32_t))  /* Pin Interrupt 20 Mask */
4922 #define BITM_PINT_MSK_CLR_PIQ19              (_ADI_MSK(0x00080000,uint32_t))  /* Pin Interrupt 19 Mask */
4923 #define BITM_PINT_MSK_CLR_PIQ18              (_ADI_MSK(0x00040000,uint32_t))  /* Pin Interrupt 18 Mask */
4924 #define BITM_PINT_MSK_CLR_PIQ17              (_ADI_MSK(0x00020000,uint32_t))  /* Pin Interrupt 17 Mask */
4925 #define BITM_PINT_MSK_CLR_PIQ16              (_ADI_MSK(0x00010000,uint32_t))  /* Pin Interrupt 16 Mask */
4926 #define BITM_PINT_MSK_CLR_PIQ15              (_ADI_MSK(0x00008000,uint32_t))  /* Pin Interrupt 15 Mask */
4927 #define BITM_PINT_MSK_CLR_PIQ14              (_ADI_MSK(0x00004000,uint32_t))  /* Pin Interrupt 14 Mask */
4928 #define BITM_PINT_MSK_CLR_PIQ13              (_ADI_MSK(0x00002000,uint32_t))  /* Pin Interrupt 13 Mask */
4929 #define BITM_PINT_MSK_CLR_PIQ12              (_ADI_MSK(0x00001000,uint32_t))  /* Pin Interrupt 12 Mask */
4930 #define BITM_PINT_MSK_CLR_PIQ11              (_ADI_MSK(0x00000800,uint32_t))  /* Pin Interrupt 11 Mask */
4931 #define BITM_PINT_MSK_CLR_PIQ10              (_ADI_MSK(0x00000400,uint32_t))  /* Pin Interrupt 10 Mask */
4932 #define BITM_PINT_MSK_CLR_PIQ9               (_ADI_MSK(0x00000200,uint32_t))  /* Pin Interrupt 9 Mask */
4933 #define BITM_PINT_MSK_CLR_PIQ8               (_ADI_MSK(0x00000100,uint32_t))  /* Pin Interrupt 8 Mask */
4934 #define BITM_PINT_MSK_CLR_PIQ7               (_ADI_MSK(0x00000080,uint32_t))  /* Pin Interrupt 7 Mask */
4935 #define BITM_PINT_MSK_CLR_PIQ6               (_ADI_MSK(0x00000040,uint32_t))  /* Pin Interrupt 6 Mask */
4936 #define BITM_PINT_MSK_CLR_PIQ5               (_ADI_MSK(0x00000020,uint32_t))  /* Pin Interrupt 5 Mask */
4937 #define BITM_PINT_MSK_CLR_PIQ4               (_ADI_MSK(0x00000010,uint32_t))  /* Pin Interrupt 4 Mask */
4938 #define BITM_PINT_MSK_CLR_PIQ3               (_ADI_MSK(0x00000008,uint32_t))  /* Pin Interrupt 3 Mask */
4939 #define BITM_PINT_MSK_CLR_PIQ2               (_ADI_MSK(0x00000004,uint32_t))  /* Pin Interrupt 2 Mask */
4940 #define BITM_PINT_MSK_CLR_PIQ1               (_ADI_MSK(0x00000002,uint32_t))  /* Pin Interrupt 1 Mask */
4941 #define BITM_PINT_MSK_CLR_PIQ0               (_ADI_MSK(0x00000001,uint32_t))  /* Pin Interrupt 0 Mask */
4942
4943 /* ------------------------------------------------------------------------------------------------------------------------
4944         PINT_REQ                             Pos/Masks                        Description
4945    ------------------------------------------------------------------------------------------------------------------------ */
4946 #define BITP_PINT_REQ_PIQ31                  31                               /* Pin Interrupt 31 Request */
4947 #define BITP_PINT_REQ_PIQ30                  30                               /* Pin Interrupt 30 Request */
4948 #define BITP_PINT_REQ_PIQ29                  29                               /* Pin Interrupt 29 Request */
4949 #define BITP_PINT_REQ_PIQ28                  28                               /* Pin Interrupt 28 Request */
4950 #define BITP_PINT_REQ_PIQ27                  27                               /* Pin Interrupt 27 Request */
4951 #define BITP_PINT_REQ_PIQ26                  26                               /* Pin Interrupt 26 Request */
4952 #define BITP_PINT_REQ_PIQ25                  25                               /* Pin Interrupt 25 Request */
4953 #define BITP_PINT_REQ_PIQ24                  24                               /* Pin Interrupt 24 Request */
4954 #define BITP_PINT_REQ_PIQ23                  23                               /* Pin Interrupt 23 Request */
4955 #define BITP_PINT_REQ_PIQ22                  22                               /* Pin Interrupt 22 Request */
4956 #define BITP_PINT_REQ_PIQ21                  21                               /* Pin Interrupt 21 Request */
4957 #define BITP_PINT_REQ_PIQ20                  20                               /* Pin Interrupt 20 Request */
4958 #define BITP_PINT_REQ_PIQ19                  19                               /* Pin Interrupt 19 Request */
4959 #define BITP_PINT_REQ_PIQ18                  18                               /* Pin Interrupt 18 Request */
4960 #define BITP_PINT_REQ_PIQ17                  17                               /* Pin Interrupt 17 Request */
4961 #define BITP_PINT_REQ_PIQ16                  16                               /* Pin Interrupt 16 Request */
4962 #define BITP_PINT_REQ_PIQ15                  15                               /* Pin Interrupt 15 Request */
4963 #define BITP_PINT_REQ_PIQ14                  14                               /* Pin Interrupt 14 Request */
4964 #define BITP_PINT_REQ_PIQ13                  13                               /* Pin Interrupt 13 Request */
4965 #define BITP_PINT_REQ_PIQ12                  12                               /* Pin Interrupt 12 Request */
4966 #define BITP_PINT_REQ_PIQ11                  11                               /* Pin Interrupt 11 Request */
4967 #define BITP_PINT_REQ_PIQ10                  10                               /* Pin Interrupt 10 Request */
4968 #define BITP_PINT_REQ_PIQ9                    9                               /* Pin Interrupt 9 Request */
4969 #define BITP_PINT_REQ_PIQ8                    8                               /* Pin Interrupt 8 Request */
4970 #define BITP_PINT_REQ_PIQ7                    7                               /* Pin Interrupt 7 Request */
4971 #define BITP_PINT_REQ_PIQ6                    6                               /* Pin Interrupt 6 Request */
4972 #define BITP_PINT_REQ_PIQ5                    5                               /* Pin Interrupt 5 Request */
4973 #define BITP_PINT_REQ_PIQ4                    4                               /* Pin Interrupt 4 Request */
4974 #define BITP_PINT_REQ_PIQ3                    3                               /* Pin Interrupt 3 Request */
4975 #define BITP_PINT_REQ_PIQ2                    2                               /* Pin Interrupt 2 Request */
4976 #define BITP_PINT_REQ_PIQ1                    1                               /* Pin Interrupt 1 Request */
4977 #define BITP_PINT_REQ_PIQ0                    0                               /* Pin Interrupt 0 Request */
4978 #define BITM_PINT_REQ_PIQ31                  (_ADI_MSK(0x80000000,uint32_t))  /* Pin Interrupt 31 Request */
4979 #define BITM_PINT_REQ_PIQ30                  (_ADI_MSK(0x40000000,uint32_t))  /* Pin Interrupt 30 Request */
4980 #define BITM_PINT_REQ_PIQ29                  (_ADI_MSK(0x20000000,uint32_t))  /* Pin Interrupt 29 Request */
4981 #define BITM_PINT_REQ_PIQ28                  (_ADI_MSK(0x10000000,uint32_t))  /* Pin Interrupt 28 Request */
4982 #define BITM_PINT_REQ_PIQ27                  (_ADI_MSK(0x08000000,uint32_t))  /* Pin Interrupt 27 Request */
4983 #define BITM_PINT_REQ_PIQ26                  (_ADI_MSK(0x04000000,uint32_t))  /* Pin Interrupt 26 Request */
4984 #define BITM_PINT_REQ_PIQ25                  (_ADI_MSK(0x02000000,uint32_t))  /* Pin Interrupt 25 Request */
4985 #define BITM_PINT_REQ_PIQ24                  (_ADI_MSK(0x01000000,uint32_t))  /* Pin Interrupt 24 Request */
4986 #define BITM_PINT_REQ_PIQ23                  (_ADI_MSK(0x00800000,uint32_t))  /* Pin Interrupt 23 Request */
4987 #define BITM_PINT_REQ_PIQ22                  (_ADI_MSK(0x00400000,uint32_t))  /* Pin Interrupt 22 Request */
4988 #define BITM_PINT_REQ_PIQ21                  (_ADI_MSK(0x00200000,uint32_t))  /* Pin Interrupt 21 Request */
4989 #define BITM_PINT_REQ_PIQ20                  (_ADI_MSK(0x00100000,uint32_t))  /* Pin Interrupt 20 Request */
4990 #define BITM_PINT_REQ_PIQ19                  (_ADI_MSK(0x00080000,uint32_t))  /* Pin Interrupt 19 Request */
4991 #define BITM_PINT_REQ_PIQ18                  (_ADI_MSK(0x00040000,uint32_t))  /* Pin Interrupt 18 Request */
4992 #define BITM_PINT_REQ_PIQ17                  (_ADI_MSK(0x00020000,uint32_t))  /* Pin Interrupt 17 Request */
4993 #define BITM_PINT_REQ_PIQ16                  (_ADI_MSK(0x00010000,uint32_t))  /* Pin Interrupt 16 Request */
4994 #define BITM_PINT_REQ_PIQ15                  (_ADI_MSK(0x00008000,uint32_t))  /* Pin Interrupt 15 Request */
4995 #define BITM_PINT_REQ_PIQ14                  (_ADI_MSK(0x00004000,uint32_t))  /* Pin Interrupt 14 Request */
4996 #define BITM_PINT_REQ_PIQ13                  (_ADI_MSK(0x00002000,uint32_t))  /* Pin Interrupt 13 Request */
4997 #define BITM_PINT_REQ_PIQ12                  (_ADI_MSK(0x00001000,uint32_t))  /* Pin Interrupt 12 Request */
4998 #define BITM_PINT_REQ_PIQ11                  (_ADI_MSK(0x00000800,uint32_t))  /* Pin Interrupt 11 Request */
4999 #define BITM_PINT_REQ_PIQ10                  (_ADI_MSK(0x00000400,uint32_t))  /* Pin Interrupt 10 Request */
5000 #define BITM_PINT_REQ_PIQ9                   (_ADI_MSK(0x00000200,uint32_t))  /* Pin Interrupt 9 Request */
5001 #define BITM_PINT_REQ_PIQ8                   (_ADI_MSK(0x00000100,uint32_t))  /* Pin Interrupt 8 Request */
5002 #define BITM_PINT_REQ_PIQ7                   (_ADI_MSK(0x00000080,uint32_t))  /* Pin Interrupt 7 Request */
5003 #define BITM_PINT_REQ_PIQ6                   (_ADI_MSK(0x00000040,uint32_t))  /* Pin Interrupt 6 Request */
5004 #define BITM_PINT_REQ_PIQ5                   (_ADI_MSK(0x00000020,uint32_t))  /* Pin Interrupt 5 Request */
5005 #define BITM_PINT_REQ_PIQ4                   (_ADI_MSK(0x00000010,uint32_t))  /* Pin Interrupt 4 Request */
5006 #define BITM_PINT_REQ_PIQ3                   (_ADI_MSK(0x00000008,uint32_t))  /* Pin Interrupt 3 Request */
5007 #define BITM_PINT_REQ_PIQ2                   (_ADI_MSK(0x00000004,uint32_t))  /* Pin Interrupt 2 Request */
5008 #define BITM_PINT_REQ_PIQ1                   (_ADI_MSK(0x00000002,uint32_t))  /* Pin Interrupt 1 Request */
5009 #define BITM_PINT_REQ_PIQ0                   (_ADI_MSK(0x00000001,uint32_t))  /* Pin Interrupt 0 Request */
5010
5011 /* ------------------------------------------------------------------------------------------------------------------------
5012         PINT_ASSIGN                          Pos/Masks                        Description
5013    ------------------------------------------------------------------------------------------------------------------------ */
5014 #define BITP_PINT_ASSIGN_B3MAP               24                               /* Byte 3 Mapping */
5015 #define BITP_PINT_ASSIGN_B2MAP               16                               /* Byte 2 Mapping */
5016 #define BITP_PINT_ASSIGN_B1MAP                8                               /* Byte 1 Mapping */
5017 #define BITP_PINT_ASSIGN_B0MAP                0                               /* Byte 0 Mapping */
5018 #define BITM_PINT_ASSIGN_B3MAP               (_ADI_MSK(0xFF000000,uint32_t))  /* Byte 3 Mapping */
5019 #define BITM_PINT_ASSIGN_B2MAP               (_ADI_MSK(0x00FF0000,uint32_t))  /* Byte 2 Mapping */
5020 #define BITM_PINT_ASSIGN_B1MAP               (_ADI_MSK(0x0000FF00,uint32_t))  /* Byte 1 Mapping */
5021 #define BITM_PINT_ASSIGN_B0MAP               (_ADI_MSK(0x000000FF,uint32_t))  /* Byte 0 Mapping */
5022
5023 /* ------------------------------------------------------------------------------------------------------------------------
5024         PINT_EDGE_SET                        Pos/Masks                        Description
5025    ------------------------------------------------------------------------------------------------------------------------ */
5026 #define BITP_PINT_EDGE_SET_PIQ31             31                               /* Pin Interrupt 31 Edge */
5027 #define BITP_PINT_EDGE_SET_PIQ30             30                               /* Pin Interrupt 30 Edge */
5028 #define BITP_PINT_EDGE_SET_PIQ29             29                               /* Pin Interrupt 29 Edge */
5029 #define BITP_PINT_EDGE_SET_PIQ28             28                               /* Pin Interrupt 28 Edge */
5030 #define BITP_PINT_EDGE_SET_PIQ27             27                               /* Pin Interrupt 27 Edge */
5031 #define BITP_PINT_EDGE_SET_PIQ26             26                               /* Pin Interrupt 26 Edge */
5032 #define BITP_PINT_EDGE_SET_PIQ25             25                               /* Pin Interrupt 25 Edge */
5033 #define BITP_PINT_EDGE_SET_PIQ24             24                               /* Pin Interrupt 24 Edge */
5034 #define BITP_PINT_EDGE_SET_PIQ23             23                               /* Pin Interrupt 23 Edge */
5035 #define BITP_PINT_EDGE_SET_PIQ22             22                               /* Pin Interrupt 22 Edge */
5036 #define BITP_PINT_EDGE_SET_PIQ21             21                               /* Pin Interrupt 21 Edge */
5037 #define BITP_PINT_EDGE_SET_PIQ20             20                               /* Pin Interrupt 20 Edge */
5038 #define BITP_PINT_EDGE_SET_PIQ19             19                               /* Pin Interrupt 19 Edge */
5039 #define BITP_PINT_EDGE_SET_PIQ18             18                               /* Pin Interrupt 18 Edge */
5040 #define BITP_PINT_EDGE_SET_PIQ17             17                               /* Pin Interrupt 17 Edge */
5041 #define BITP_PINT_EDGE_SET_PIQ16             16                               /* Pin Interrupt 16 Edge */
5042 #define BITP_PINT_EDGE_SET_PIQ15             15                               /* Pin Interrupt 15 Edge */
5043 #define BITP_PINT_EDGE_SET_PIQ14             14                               /* Pin Interrupt 14 Edge */
5044 #define BITP_PINT_EDGE_SET_PIQ13             13                               /* Pin Interrupt 13 Edge */
5045 #define BITP_PINT_EDGE_SET_PIQ12             12                               /* Pin Interrupt 12 Edge */
5046 #define BITP_PINT_EDGE_SET_PIQ11             11                               /* Pin Interrupt 11 Edge */
5047 #define BITP_PINT_EDGE_SET_PIQ10             10                               /* Pin Interrupt 10 Edge */
5048 #define BITP_PINT_EDGE_SET_PIQ9               9                               /* Pin Interrupt 9 Edge */
5049 #define BITP_PINT_EDGE_SET_PIQ8               8                               /* Pin Interrupt 8 Edge */
5050 #define BITP_PINT_EDGE_SET_PIQ7               7                               /* Pin Interrupt 7 Edge */
5051 #define BITP_PINT_EDGE_SET_PIQ6               6                               /* Pin Interrupt 6 Edge */
5052 #define BITP_PINT_EDGE_SET_PIQ5               5                               /* Pin Interrupt 5 Edge */
5053 #define BITP_PINT_EDGE_SET_PIQ4               4                               /* Pin Interrupt 4 Edge */
5054 #define BITP_PINT_EDGE_SET_PIQ3               3                               /* Pin Interrupt 3 Edge */
5055 #define BITP_PINT_EDGE_SET_PIQ2               2                               /* Pin Interrupt 2 Edge */
5056 #define BITP_PINT_EDGE_SET_PIQ1               1                               /* Pin Interrupt 1 Edge */
5057 #define BITP_PINT_EDGE_SET_PIQ0               0                               /* Pin Interrupt 0 Edge */
5058 #define BITM_PINT_EDGE_SET_PIQ31             (_ADI_MSK(0x80000000,uint32_t))  /* Pin Interrupt 31 Edge */
5059 #define BITM_PINT_EDGE_SET_PIQ30             (_ADI_MSK(0x40000000,uint32_t))  /* Pin Interrupt 30 Edge */
5060 #define BITM_PINT_EDGE_SET_PIQ29             (_ADI_MSK(0x20000000,uint32_t))  /* Pin Interrupt 29 Edge */
5061 #define BITM_PINT_EDGE_SET_PIQ28             (_ADI_MSK(0x10000000,uint32_t))  /* Pin Interrupt 28 Edge */
5062 #define BITM_PINT_EDGE_SET_PIQ27             (_ADI_MSK(0x08000000,uint32_t))  /* Pin Interrupt 27 Edge */
5063 #define BITM_PINT_EDGE_SET_PIQ26             (_ADI_MSK(0x04000000,uint32_t))  /* Pin Interrupt 26 Edge */
5064 #define BITM_PINT_EDGE_SET_PIQ25             (_ADI_MSK(0x02000000,uint32_t))  /* Pin Interrupt 25 Edge */
5065 #define BITM_PINT_EDGE_SET_PIQ24             (_ADI_MSK(0x01000000,uint32_t))  /* Pin Interrupt 24 Edge */
5066 #define BITM_PINT_EDGE_SET_PIQ23             (_ADI_MSK(0x00800000,uint32_t))  /* Pin Interrupt 23 Edge */
5067 #define BITM_PINT_EDGE_SET_PIQ22             (_ADI_MSK(0x00400000,uint32_t))  /* Pin Interrupt 22 Edge */
5068 #define BITM_PINT_EDGE_SET_PIQ21             (_ADI_MSK(0x00200000,uint32_t))  /* Pin Interrupt 21 Edge */
5069 #define BITM_PINT_EDGE_SET_PIQ20             (_ADI_MSK(0x00100000,uint32_t))  /* Pin Interrupt 20 Edge */
5070 #define BITM_PINT_EDGE_SET_PIQ19             (_ADI_MSK(0x00080000,uint32_t))  /* Pin Interrupt 19 Edge */
5071 #define BITM_PINT_EDGE_SET_PIQ18             (_ADI_MSK(0x00040000,uint32_t))  /* Pin Interrupt 18 Edge */
5072 #define BITM_PINT_EDGE_SET_PIQ17             (_ADI_MSK(0x00020000,uint32_t))  /* Pin Interrupt 17 Edge */
5073 #define BITM_PINT_EDGE_SET_PIQ16             (_ADI_MSK(0x00010000,uint32_t))  /* Pin Interrupt 16 Edge */
5074 #define BITM_PINT_EDGE_SET_PIQ15             (_ADI_MSK(0x00008000,uint32_t))  /* Pin Interrupt 15 Edge */
5075 #define BITM_PINT_EDGE_SET_PIQ14             (_ADI_MSK(0x00004000,uint32_t))  /* Pin Interrupt 14 Edge */
5076 #define BITM_PINT_EDGE_SET_PIQ13             (_ADI_MSK(0x00002000,uint32_t))  /* Pin Interrupt 13 Edge */
5077 #define BITM_PINT_EDGE_SET_PIQ12             (_ADI_MSK(0x00001000,uint32_t))  /* Pin Interrupt 12 Edge */
5078 #define BITM_PINT_EDGE_SET_PIQ11             (_ADI_MSK(0x00000800,uint32_t))  /* Pin Interrupt 11 Edge */
5079 #define BITM_PINT_EDGE_SET_PIQ10             (_ADI_MSK(0x00000400,uint32_t))  /* Pin Interrupt 10 Edge */
5080 #define BITM_PINT_EDGE_SET_PIQ9              (_ADI_MSK(0x00000200,uint32_t))  /* Pin Interrupt 9 Edge */
5081 #define BITM_PINT_EDGE_SET_PIQ8              (_ADI_MSK(0x00000100,uint32_t))  /* Pin Interrupt 8 Edge */
5082 #define BITM_PINT_EDGE_SET_PIQ7              (_ADI_MSK(0x00000080,uint32_t))  /* Pin Interrupt 7 Edge */
5083 #define BITM_PINT_EDGE_SET_PIQ6              (_ADI_MSK(0x00000040,uint32_t))  /* Pin Interrupt 6 Edge */
5084 #define BITM_PINT_EDGE_SET_PIQ5              (_ADI_MSK(0x00000020,uint32_t))  /* Pin Interrupt 5 Edge */
5085 #define BITM_PINT_EDGE_SET_PIQ4              (_ADI_MSK(0x00000010,uint32_t))  /* Pin Interrupt 4 Edge */
5086 #define BITM_PINT_EDGE_SET_PIQ3              (_ADI_MSK(0x00000008,uint32_t))  /* Pin Interrupt 3 Edge */
5087 #define BITM_PINT_EDGE_SET_PIQ2              (_ADI_MSK(0x00000004,uint32_t))  /* Pin Interrupt 2 Edge */
5088 #define BITM_PINT_EDGE_SET_PIQ1              (_ADI_MSK(0x00000002,uint32_t))  /* Pin Interrupt 1 Edge */
5089 #define BITM_PINT_EDGE_SET_PIQ0              (_ADI_MSK(0x00000001,uint32_t))  /* Pin Interrupt 0 Edge */
5090
5091 /* ------------------------------------------------------------------------------------------------------------------------
5092         PINT_EDGE_CLR                        Pos/Masks                        Description
5093    ------------------------------------------------------------------------------------------------------------------------ */
5094 #define BITP_PINT_EDGE_CLR_PIQ31             31                               /* Pin Interrupt 31 Level */
5095 #define BITP_PINT_EDGE_CLR_PIQ30             30                               /* Pin Interrupt 30 Level */
5096 #define BITP_PINT_EDGE_CLR_PIQ29             29                               /* Pin Interrupt 29 Level */
5097 #define BITP_PINT_EDGE_CLR_PIQ28             28                               /* Pin Interrupt 28 Level */
5098 #define BITP_PINT_EDGE_CLR_PIQ27             27                               /* Pin Interrupt 27 Level */
5099 #define BITP_PINT_EDGE_CLR_PIQ26             26                               /* Pin Interrupt 26 Level */
5100 #define BITP_PINT_EDGE_CLR_PIQ25             25                               /* Pin Interrupt 25 Level */
5101 #define BITP_PINT_EDGE_CLR_PIQ24             24                               /* Pin Interrupt 24 Level */
5102 #define BITP_PINT_EDGE_CLR_PIQ23             23                               /* Pin Interrupt 23 Level */
5103 #define BITP_PINT_EDGE_CLR_PIQ22             22                               /* Pin Interrupt 22 Level */
5104 #define BITP_PINT_EDGE_CLR_PIQ21             21                               /* Pin Interrupt 21 Level */
5105 #define BITP_PINT_EDGE_CLR_PIQ20             20                               /* Pin Interrupt 20 Level */
5106 #define BITP_PINT_EDGE_CLR_PIQ19             19                               /* Pin Interrupt 19 Level */
5107 #define BITP_PINT_EDGE_CLR_PIQ18             18                               /* Pin Interrupt 18 Level */
5108 #define BITP_PINT_EDGE_CLR_PIQ17             17                               /* Pin Interrupt 17 Level */
5109 #define BITP_PINT_EDGE_CLR_PIQ16             16                               /* Pin Interrupt 16 Level */
5110 #define BITP_PINT_EDGE_CLR_PIQ15             15                               /* Pin Interrupt 15 Level */
5111 #define BITP_PINT_EDGE_CLR_PIQ14             14                               /* Pin Interrupt 14 Level */
5112 #define BITP_PINT_EDGE_CLR_PIQ13             13                               /* Pin Interrupt 13 Level */
5113 #define BITP_PINT_EDGE_CLR_PIQ12             12                               /* Pin Interrupt 12 Level */
5114 #define BITP_PINT_EDGE_CLR_PIQ11             11                               /* Pin Interrupt 11 Level */
5115 #define BITP_PINT_EDGE_CLR_PIQ10             10                               /* Pin Interrupt 10 Level */
5116 #define BITP_PINT_EDGE_CLR_PIQ9               9                               /* Pin Interrupt 9 Level */
5117 #define BITP_PINT_EDGE_CLR_PIQ8               8                               /* Pin Interrupt 8 Level */
5118 #define BITP_PINT_EDGE_CLR_PIQ7               7                               /* Pin Interrupt 7 Level */
5119 #define BITP_PINT_EDGE_CLR_PIQ6               6                               /* Pin Interrupt 6 Level */
5120 #define BITP_PINT_EDGE_CLR_PIQ5               5                               /* Pin Interrupt 5 Level */
5121 #define BITP_PINT_EDGE_CLR_PIQ4               4                               /* Pin Interrupt 4 Level */
5122 #define BITP_PINT_EDGE_CLR_PIQ3               3                               /* Pin Interrupt 3 Level */
5123 #define BITP_PINT_EDGE_CLR_PIQ2               2                               /* Pin Interrupt 2 Level */
5124 #define BITP_PINT_EDGE_CLR_PIQ1               1                               /* Pin Interrupt 1 Level */
5125 #define BITP_PINT_EDGE_CLR_PIQ0               0                               /* Pin Interrupt 0 Level */
5126 #define BITM_PINT_EDGE_CLR_PIQ31             (_ADI_MSK(0x80000000,uint32_t))  /* Pin Interrupt 31 Level */
5127 #define BITM_PINT_EDGE_CLR_PIQ30             (_ADI_MSK(0x40000000,uint32_t))  /* Pin Interrupt 30 Level */
5128 #define BITM_PINT_EDGE_CLR_PIQ29             (_ADI_MSK(0x20000000,uint32_t))  /* Pin Interrupt 29 Level */
5129 #define BITM_PINT_EDGE_CLR_PIQ28             (_ADI_MSK(0x10000000,uint32_t))  /* Pin Interrupt 28 Level */
5130 #define BITM_PINT_EDGE_CLR_PIQ27             (_ADI_MSK(0x08000000,uint32_t))  /* Pin Interrupt 27 Level */
5131 #define BITM_PINT_EDGE_CLR_PIQ26             (_ADI_MSK(0x04000000,uint32_t))  /* Pin Interrupt 26 Level */
5132 #define BITM_PINT_EDGE_CLR_PIQ25             (_ADI_MSK(0x02000000,uint32_t))  /* Pin Interrupt 25 Level */
5133 #define BITM_PINT_EDGE_CLR_PIQ24             (_ADI_MSK(0x01000000,uint32_t))  /* Pin Interrupt 24 Level */
5134 #define BITM_PINT_EDGE_CLR_PIQ23             (_ADI_MSK(0x00800000,uint32_t))  /* Pin Interrupt 23 Level */
5135 #define BITM_PINT_EDGE_CLR_PIQ22             (_ADI_MSK(0x00400000,uint32_t))  /* Pin Interrupt 22 Level */
5136 #define BITM_PINT_EDGE_CLR_PIQ21             (_ADI_MSK(0x00200000,uint32_t))  /* Pin Interrupt 21 Level */
5137 #define BITM_PINT_EDGE_CLR_PIQ20             (_ADI_MSK(0x00100000,uint32_t))  /* Pin Interrupt 20 Level */
5138 #define BITM_PINT_EDGE_CLR_PIQ19             (_ADI_MSK(0x00080000,uint32_t))  /* Pin Interrupt 19 Level */
5139 #define BITM_PINT_EDGE_CLR_PIQ18             (_ADI_MSK(0x00040000,uint32_t))  /* Pin Interrupt 18 Level */
5140 #define BITM_PINT_EDGE_CLR_PIQ17             (_ADI_MSK(0x00020000,uint32_t))  /* Pin Interrupt 17 Level */
5141 #define BITM_PINT_EDGE_CLR_PIQ16             (_ADI_MSK(0x00010000,uint32_t))  /* Pin Interrupt 16 Level */
5142 #define BITM_PINT_EDGE_CLR_PIQ15             (_ADI_MSK(0x00008000,uint32_t))  /* Pin Interrupt 15 Level */
5143 #define BITM_PINT_EDGE_CLR_PIQ14             (_ADI_MSK(0x00004000,uint32_t))  /* Pin Interrupt 14 Level */
5144 #define BITM_PINT_EDGE_CLR_PIQ13             (_ADI_MSK(0x00002000,uint32_t))  /* Pin Interrupt 13 Level */
5145 #define BITM_PINT_EDGE_CLR_PIQ12             (_ADI_MSK(0x00001000,uint32_t))  /* Pin Interrupt 12 Level */
5146 #define BITM_PINT_EDGE_CLR_PIQ11             (_ADI_MSK(0x00000800,uint32_t))  /* Pin Interrupt 11 Level */
5147 #define BITM_PINT_EDGE_CLR_PIQ10             (_ADI_MSK(0x00000400,uint32_t))  /* Pin Interrupt 10 Level */
5148 #define BITM_PINT_EDGE_CLR_PIQ9              (_ADI_MSK(0x00000200,uint32_t))  /* Pin Interrupt 9 Level */
5149 #define BITM_PINT_EDGE_CLR_PIQ8              (_ADI_MSK(0x00000100,uint32_t))  /* Pin Interrupt 8 Level */
5150 #define BITM_PINT_EDGE_CLR_PIQ7              (_ADI_MSK(0x00000080,uint32_t))  /* Pin Interrupt 7 Level */
5151 #define BITM_PINT_EDGE_CLR_PIQ6              (_ADI_MSK(0x00000040,uint32_t))  /* Pin Interrupt 6 Level */
5152 #define BITM_PINT_EDGE_CLR_PIQ5              (_ADI_MSK(0x00000020,uint32_t))  /* Pin Interrupt 5 Level */
5153 #define BITM_PINT_EDGE_CLR_PIQ4              (_ADI_MSK(0x00000010,uint32_t))  /* Pin Interrupt 4 Level */
5154 #define BITM_PINT_EDGE_CLR_PIQ3              (_ADI_MSK(0x00000008,uint32_t))  /* Pin Interrupt 3 Level */
5155 #define BITM_PINT_EDGE_CLR_PIQ2              (_ADI_MSK(0x00000004,uint32_t))  /* Pin Interrupt 2 Level */
5156 #define BITM_PINT_EDGE_CLR_PIQ1              (_ADI_MSK(0x00000002,uint32_t))  /* Pin Interrupt 1 Level */
5157 #define BITM_PINT_EDGE_CLR_PIQ0              (_ADI_MSK(0x00000001,uint32_t))  /* Pin Interrupt 0 Level */
5158
5159 /* ------------------------------------------------------------------------------------------------------------------------
5160         PINT_INV_SET                         Pos/Masks                        Description
5161    ------------------------------------------------------------------------------------------------------------------------ */
5162 #define BITP_PINT_INV_SET_PIQ31              31                               /* Pin Interrupt 31 Invert */
5163 #define BITP_PINT_INV_SET_PIQ30              30                               /* Pin Interrupt 30 Invert */
5164 #define BITP_PINT_INV_SET_PIQ29              29                               /* Pin Interrupt 29 Invert */
5165 #define BITP_PINT_INV_SET_PIQ28              28                               /* Pin Interrupt 28 Invert */
5166 #define BITP_PINT_INV_SET_PIQ27              27                               /* Pin Interrupt 27 Invert */
5167 #define BITP_PINT_INV_SET_PIQ26              26                               /* Pin Interrupt 26 Invert */
5168 #define BITP_PINT_INV_SET_PIQ25              25                               /* Pin Interrupt 25 Invert */
5169 #define BITP_PINT_INV_SET_PIQ24              24                               /* Pin Interrupt 24 Invert */
5170 #define BITP_PINT_INV_SET_PIQ23              23                               /* Pin Interrupt 23 Invert */
5171 #define BITP_PINT_INV_SET_PIQ22              22                               /* Pin Interrupt 22 Invert */
5172 #define BITP_PINT_INV_SET_PIQ21              21                               /* Pin Interrupt 21 Invert */
5173 #define BITP_PINT_INV_SET_PIQ20              20                               /* Pin Interrupt 20 Invert */
5174 #define BITP_PINT_INV_SET_PIQ19              19                               /* Pin Interrupt 19 Invert */
5175 #define BITP_PINT_INV_SET_PIQ18              18                               /* Pin Interrupt 18 Invert */
5176 #define BITP_PINT_INV_SET_PIQ17              17                               /* Pin Interrupt 17 Invert */
5177 #define BITP_PINT_INV_SET_PIQ16              16                               /* Pin Interrupt 16 Invert */
5178 #define BITP_PINT_INV_SET_PIQ15              15                               /* Pin Interrupt 15 Invert */
5179 #define BITP_PINT_INV_SET_PIQ14              14                               /* Pin Interrupt 14 Invert */
5180 #define BITP_PINT_INV_SET_PIQ13              13                               /* Pin Interrupt 13 Invert */
5181 #define BITP_PINT_INV_SET_PIQ12              12                               /* Pin Interrupt 12 Invert */
5182 #define BITP_PINT_INV_SET_PIQ11              11                               /* Pin Interrupt 11 Invert */
5183 #define BITP_PINT_INV_SET_PIQ10              10                               /* Pin Interrupt 10 Invert */
5184 #define BITP_PINT_INV_SET_PIQ9                9                               /* Pin Interrupt 9 Invert */
5185 #define BITP_PINT_INV_SET_PIQ8                8                               /* Pin Interrupt 8 Invert */
5186 #define BITP_PINT_INV_SET_PIQ7                7                               /* Pin Interrupt 7 Invert */
5187 #define BITP_PINT_INV_SET_PIQ6                6                               /* Pin Interrupt 6 Invert */
5188 #define BITP_PINT_INV_SET_PIQ5                5                               /* Pin Interrupt 5 Invert */
5189 #define BITP_PINT_INV_SET_PIQ4                4                               /* Pin Interrupt 4 Invert */
5190 #define BITP_PINT_INV_SET_PIQ3                3                               /* Pin Interrupt 3 Invert */
5191 #define BITP_PINT_INV_SET_PIQ2                2                               /* Pin Interrupt 2 Invert */
5192 #define BITP_PINT_INV_SET_PIQ1                1                               /* Pin Interrupt 1 Invert */
5193 #define BITP_PINT_INV_SET_PIQ0                0                               /* Pin Interrupt 0 Invert */
5194 #define BITM_PINT_INV_SET_PIQ31              (_ADI_MSK(0x80000000,uint32_t))  /* Pin Interrupt 31 Invert */
5195 #define BITM_PINT_INV_SET_PIQ30              (_ADI_MSK(0x40000000,uint32_t))  /* Pin Interrupt 30 Invert */
5196 #define BITM_PINT_INV_SET_PIQ29              (_ADI_MSK(0x20000000,uint32_t))  /* Pin Interrupt 29 Invert */
5197 #define BITM_PINT_INV_SET_PIQ28              (_ADI_MSK(0x10000000,uint32_t))  /* Pin Interrupt 28 Invert */
5198 #define BITM_PINT_INV_SET_PIQ27              (_ADI_MSK(0x08000000,uint32_t))  /* Pin Interrupt 27 Invert */
5199 #define BITM_PINT_INV_SET_PIQ26              (_ADI_MSK(0x04000000,uint32_t))  /* Pin Interrupt 26 Invert */
5200 #define BITM_PINT_INV_SET_PIQ25              (_ADI_MSK(0x02000000,uint32_t))  /* Pin Interrupt 25 Invert */
5201 #define BITM_PINT_INV_SET_PIQ24              (_ADI_MSK(0x01000000,uint32_t))  /* Pin Interrupt 24 Invert */
5202 #define BITM_PINT_INV_SET_PIQ23              (_ADI_MSK(0x00800000,uint32_t))  /* Pin Interrupt 23 Invert */
5203 #define BITM_PINT_INV_SET_PIQ22              (_ADI_MSK(0x00400000,uint32_t))  /* Pin Interrupt 22 Invert */
5204 #define BITM_PINT_INV_SET_PIQ21              (_ADI_MSK(0x00200000,uint32_t))  /* Pin Interrupt 21 Invert */
5205 #define BITM_PINT_INV_SET_PIQ20              (_ADI_MSK(0x00100000,uint32_t))  /* Pin Interrupt 20 Invert */
5206 #define BITM_PINT_INV_SET_PIQ19              (_ADI_MSK(0x00080000,uint32_t))  /* Pin Interrupt 19 Invert */
5207 #define BITM_PINT_INV_SET_PIQ18              (_ADI_MSK(0x00040000,uint32_t))  /* Pin Interrupt 18 Invert */
5208 #define BITM_PINT_INV_SET_PIQ17              (_ADI_MSK(0x00020000,uint32_t))  /* Pin Interrupt 17 Invert */
5209 #define BITM_PINT_INV_SET_PIQ16              (_ADI_MSK(0x00010000,uint32_t))  /* Pin Interrupt 16 Invert */
5210 #define BITM_PINT_INV_SET_PIQ15              (_ADI_MSK(0x00008000,uint32_t))  /* Pin Interrupt 15 Invert */
5211 #define BITM_PINT_INV_SET_PIQ14              (_ADI_MSK(0x00004000,uint32_t))  /* Pin Interrupt 14 Invert */
5212 #define BITM_PINT_INV_SET_PIQ13              (_ADI_MSK(0x00002000,uint32_t))  /* Pin Interrupt 13 Invert */
5213 #define BITM_PINT_INV_SET_PIQ12              (_ADI_MSK(0x00001000,uint32_t))  /* Pin Interrupt 12 Invert */
5214 #define BITM_PINT_INV_SET_PIQ11              (_ADI_MSK(0x00000800,uint32_t))  /* Pin Interrupt 11 Invert */
5215 #define BITM_PINT_INV_SET_PIQ10              (_ADI_MSK(0x00000400,uint32_t))  /* Pin Interrupt 10 Invert */
5216 #define BITM_PINT_INV_SET_PIQ9               (_ADI_MSK(0x00000200,uint32_t))  /* Pin Interrupt 9 Invert */
5217 #define BITM_PINT_INV_SET_PIQ8               (_ADI_MSK(0x00000100,uint32_t))  /* Pin Interrupt 8 Invert */
5218 #define BITM_PINT_INV_SET_PIQ7               (_ADI_MSK(0x00000080,uint32_t))  /* Pin Interrupt 7 Invert */
5219 #define BITM_PINT_INV_SET_PIQ6               (_ADI_MSK(0x00000040,uint32_t))  /* Pin Interrupt 6 Invert */
5220 #define BITM_PINT_INV_SET_PIQ5               (_ADI_MSK(0x00000020,uint32_t))  /* Pin Interrupt 5 Invert */
5221 #define BITM_PINT_INV_SET_PIQ4               (_ADI_MSK(0x00000010,uint32_t))  /* Pin Interrupt 4 Invert */
5222 #define BITM_PINT_INV_SET_PIQ3               (_ADI_MSK(0x00000008,uint32_t))  /* Pin Interrupt 3 Invert */
5223 #define BITM_PINT_INV_SET_PIQ2               (_ADI_MSK(0x00000004,uint32_t))  /* Pin Interrupt 2 Invert */
5224 #define BITM_PINT_INV_SET_PIQ1               (_ADI_MSK(0x00000002,uint32_t))  /* Pin Interrupt 1 Invert */
5225 #define BITM_PINT_INV_SET_PIQ0               (_ADI_MSK(0x00000001,uint32_t))  /* Pin Interrupt 0 Invert */
5226
5227 /* ------------------------------------------------------------------------------------------------------------------------
5228         PINT_INV_CLR                         Pos/Masks                        Description
5229    ------------------------------------------------------------------------------------------------------------------------ */
5230 #define BITP_PINT_INV_CLR_PIQ31              31                               /* Pin Interrupt 31 No Invert */
5231 #define BITP_PINT_INV_CLR_PIQ30              30                               /* Pin Interrupt 30 No Invert */
5232 #define BITP_PINT_INV_CLR_PIQ29              29                               /* Pin Interrupt 29 No Invert */
5233 #define BITP_PINT_INV_CLR_PIQ28              28                               /* Pin Interrupt 28 No Invert */
5234 #define BITP_PINT_INV_CLR_PIQ27              27                               /* Pin Interrupt 27 No Invert */
5235 #define BITP_PINT_INV_CLR_PIQ26              26                               /* Pin Interrupt 26 No Invert */
5236 #define BITP_PINT_INV_CLR_PIQ25              25                               /* Pin Interrupt 25 No Invert */
5237 #define BITP_PINT_INV_CLR_PIQ24              24                               /* Pin Interrupt 24 No Invert */
5238 #define BITP_PINT_INV_CLR_PIQ23              23                               /* Pin Interrupt 23 No Invert */
5239 #define BITP_PINT_INV_CLR_PIQ22              22                               /* Pin Interrupt 22 No Invert */
5240 #define BITP_PINT_INV_CLR_PIQ21              21                               /* Pin Interrupt 21 No Invert */
5241 #define BITP_PINT_INV_CLR_PIQ20              20                               /* Pin Interrupt 20 No Invert */
5242 #define BITP_PINT_INV_CLR_PIQ19              19                               /* Pin Interrupt 19 No Invert */
5243 #define BITP_PINT_INV_CLR_PIQ18              18                               /* Pin Interrupt 18 No Invert */
5244 #define BITP_PINT_INV_CLR_PIQ17              17                               /* Pin Interrupt 17 No Invert */
5245 #define BITP_PINT_INV_CLR_PIQ16              16                               /* Pin Interrupt 16 No Invert */
5246 #define BITP_PINT_INV_CLR_PIQ15              15                               /* Pin Interrupt 15 No Invert */
5247 #define BITP_PINT_INV_CLR_PIQ14              14                               /* Pin Interrupt 14 No Invert */
5248 #define BITP_PINT_INV_CLR_PIQ13              13                               /* Pin Interrupt 13 No Invert */
5249 #define BITP_PINT_INV_CLR_PIQ12              12                               /* Pin Interrupt 12 No Invert */
5250 #define BITP_PINT_INV_CLR_PIQ11              11                               /* Pin Interrupt 11 No Invert */
5251 #define BITP_PINT_INV_CLR_PIQ10              10                               /* Pin Interrupt 10 No Invert */
5252 #define BITP_PINT_INV_CLR_PIQ9                9                               /* Pin Interrupt 9 No Invert */
5253 #define BITP_PINT_INV_CLR_PIQ8                8                               /* Pin Interrupt 8 No Invert */
5254 #define BITP_PINT_INV_CLR_PIQ7                7                               /* Pin Interrupt 7 No Invert */
5255 #define BITP_PINT_INV_CLR_PIQ6                6                               /* Pin Interrupt 6 No Invert */
5256 #define BITP_PINT_INV_CLR_PIQ5                5                               /* Pin Interrupt 5 No Invert */
5257 #define BITP_PINT_INV_CLR_PIQ4                4                               /* Pin Interrupt 4 No Invert */
5258 #define BITP_PINT_INV_CLR_PIQ3                3                               /* Pin Interrupt 3 No Invert */
5259 #define BITP_PINT_INV_CLR_PIQ2                2                               /* Pin Interrupt 2 No Invert */
5260 #define BITP_PINT_INV_CLR_PIQ1                1                               /* Pin Interrupt 1 No Invert */
5261 #define BITP_PINT_INV_CLR_PIQ0                0                               /* Pin Interrupt 0 No Invert */
5262 #define BITM_PINT_INV_CLR_PIQ31              (_ADI_MSK(0x80000000,uint32_t))  /* Pin Interrupt 31 No Invert */
5263 #define BITM_PINT_INV_CLR_PIQ30              (_ADI_MSK(0x40000000,uint32_t))  /* Pin Interrupt 30 No Invert */
5264 #define BITM_PINT_INV_CLR_PIQ29              (_ADI_MSK(0x20000000,uint32_t))  /* Pin Interrupt 29 No Invert */
5265 #define BITM_PINT_INV_CLR_PIQ28              (_ADI_MSK(0x10000000,uint32_t))  /* Pin Interrupt 28 No Invert */
5266 #define BITM_PINT_INV_CLR_PIQ27              (_ADI_MSK(0x08000000,uint32_t))  /* Pin Interrupt 27 No Invert */
5267 #define BITM_PINT_INV_CLR_PIQ26              (_ADI_MSK(0x04000000,uint32_t))  /* Pin Interrupt 26 No Invert */
5268 #define BITM_PINT_INV_CLR_PIQ25              (_ADI_MSK(0x02000000,uint32_t))  /* Pin Interrupt 25 No Invert */
5269 #define BITM_PINT_INV_CLR_PIQ24              (_ADI_MSK(0x01000000,uint32_t))  /* Pin Interrupt 24 No Invert */
5270 #define BITM_PINT_INV_CLR_PIQ23              (_ADI_MSK(0x00800000,uint32_t))  /* Pin Interrupt 23 No Invert */
5271 #define BITM_PINT_INV_CLR_PIQ22              (_ADI_MSK(0x00400000,uint32_t))  /* Pin Interrupt 22 No Invert */
5272 #define BITM_PINT_INV_CLR_PIQ21              (_ADI_MSK(0x00200000,uint32_t))  /* Pin Interrupt 21 No Invert */
5273 #define BITM_PINT_INV_CLR_PIQ20              (_ADI_MSK(0x00100000,uint32_t))  /* Pin Interrupt 20 No Invert */
5274 #define BITM_PINT_INV_CLR_PIQ19              (_ADI_MSK(0x00080000,uint32_t))  /* Pin Interrupt 19 No Invert */
5275 #define BITM_PINT_INV_CLR_PIQ18              (_ADI_MSK(0x00040000,uint32_t))  /* Pin Interrupt 18 No Invert */
5276 #define BITM_PINT_INV_CLR_PIQ17              (_ADI_MSK(0x00020000,uint32_t))  /* Pin Interrupt 17 No Invert */
5277 #define BITM_PINT_INV_CLR_PIQ16              (_ADI_MSK(0x00010000,uint32_t))  /* Pin Interrupt 16 No Invert */
5278 #define BITM_PINT_INV_CLR_PIQ15              (_ADI_MSK(0x00008000,uint32_t))  /* Pin Interrupt 15 No Invert */
5279 #define BITM_PINT_INV_CLR_PIQ14              (_ADI_MSK(0x00004000,uint32_t))  /* Pin Interrupt 14 No Invert */
5280 #define BITM_PINT_INV_CLR_PIQ13              (_ADI_MSK(0x00002000,uint32_t))  /* Pin Interrupt 13 No Invert */
5281 #define BITM_PINT_INV_CLR_PIQ12              (_ADI_MSK(0x00001000,uint32_t))  /* Pin Interrupt 12 No Invert */
5282 #define BITM_PINT_INV_CLR_PIQ11              (_ADI_MSK(0x00000800,uint32_t))  /* Pin Interrupt 11 No Invert */
5283 #define BITM_PINT_INV_CLR_PIQ10              (_ADI_MSK(0x00000400,uint32_t))  /* Pin Interrupt 10 No Invert */
5284 #define BITM_PINT_INV_CLR_PIQ9               (_ADI_MSK(0x00000200,uint32_t))  /* Pin Interrupt 9 No Invert */
5285 #define BITM_PINT_INV_CLR_PIQ8               (_ADI_MSK(0x00000100,uint32_t))  /* Pin Interrupt 8 No Invert */
5286 #define BITM_PINT_INV_CLR_PIQ7               (_ADI_MSK(0x00000080,uint32_t))  /* Pin Interrupt 7 No Invert */
5287 #define BITM_PINT_INV_CLR_PIQ6               (_ADI_MSK(0x00000040,uint32_t))  /* Pin Interrupt 6 No Invert */
5288 #define BITM_PINT_INV_CLR_PIQ5               (_ADI_MSK(0x00000020,uint32_t))  /* Pin Interrupt 5 No Invert */
5289 #define BITM_PINT_INV_CLR_PIQ4               (_ADI_MSK(0x00000010,uint32_t))  /* Pin Interrupt 4 No Invert */
5290 #define BITM_PINT_INV_CLR_PIQ3               (_ADI_MSK(0x00000008,uint32_t))  /* Pin Interrupt 3 No Invert */
5291 #define BITM_PINT_INV_CLR_PIQ2               (_ADI_MSK(0x00000004,uint32_t))  /* Pin Interrupt 2 No Invert */
5292 #define BITM_PINT_INV_CLR_PIQ1               (_ADI_MSK(0x00000002,uint32_t))  /* Pin Interrupt 1 No Invert */
5293 #define BITM_PINT_INV_CLR_PIQ0               (_ADI_MSK(0x00000001,uint32_t))  /* Pin Interrupt 0 No Invert */
5294
5295 /* ------------------------------------------------------------------------------------------------------------------------
5296         PINT_PINSTATE                        Pos/Masks                        Description
5297    ------------------------------------------------------------------------------------------------------------------------ */
5298 #define BITP_PINT_PINSTATE_PIQ31             31                               /* Pin Interrupt 31 State */
5299 #define BITP_PINT_PINSTATE_PIQ30             30                               /* Pin Interrupt 30 State */
5300 #define BITP_PINT_PINSTATE_PIQ29             29                               /* Pin Interrupt 29 State */
5301 #define BITP_PINT_PINSTATE_PIQ28             28                               /* Pin Interrupt 28 State */
5302 #define BITP_PINT_PINSTATE_PIQ27             27                               /* Pin Interrupt 27 State */
5303 #define BITP_PINT_PINSTATE_PIQ26             26                               /* Pin Interrupt 26 State */
5304 #define BITP_PINT_PINSTATE_PIQ25             25                               /* Pin Interrupt 25 State */
5305 #define BITP_PINT_PINSTATE_PIQ24             24                               /* Pin Interrupt 24 State */
5306 #define BITP_PINT_PINSTATE_PIQ23             23                               /* Pin Interrupt 23 State */
5307 #define BITP_PINT_PINSTATE_PIQ22             22                               /* Pin Interrupt 22 State */
5308 #define BITP_PINT_PINSTATE_PIQ21             21                               /* Pin Interrupt 21 State */
5309 #define BITP_PINT_PINSTATE_PIQ20             20                               /* Pin Interrupt 20 State */
5310 #define BITP_PINT_PINSTATE_PIQ19             19                               /* Pin Interrupt 19 State */
5311 #define BITP_PINT_PINSTATE_PIQ18             18                               /* Pin Interrupt 18 State */
5312 #define BITP_PINT_PINSTATE_PIQ17             17                               /* Pin Interrupt 17 State */
5313 #define BITP_PINT_PINSTATE_PIQ16             16                               /* Pin Interrupt 16 State */
5314 #define BITP_PINT_PINSTATE_PIQ15             15                               /* Pin Interrupt 15 State */
5315 #define BITP_PINT_PINSTATE_PIQ14             14                               /* Pin Interrupt 14 State */
5316 #define BITP_PINT_PINSTATE_PIQ13             13                               /* Pin Interrupt 13 State */
5317 #define BITP_PINT_PINSTATE_PIQ12             12                               /* Pin Interrupt 12 State */
5318 #define BITP_PINT_PINSTATE_PIQ11             11                               /* Pin Interrupt 11 State */
5319 #define BITP_PINT_PINSTATE_PIQ10             10                               /* Pin Interrupt 10 State */
5320 #define BITP_PINT_PINSTATE_PIQ9               9                               /* Pin Interrupt 9 State */
5321 #define BITP_PINT_PINSTATE_PIQ8               8                               /* Pin Interrupt 8 State */
5322 #define BITP_PINT_PINSTATE_PIQ7               7                               /* Pin Interrupt 7 State */
5323 #define BITP_PINT_PINSTATE_PIQ6               6                               /* Pin Interrupt 6 State */
5324 #define BITP_PINT_PINSTATE_PIQ5               5                               /* Pin Interrupt 5 State */
5325 #define BITP_PINT_PINSTATE_PIQ4               4                               /* Pin Interrupt 4 State */
5326 #define BITP_PINT_PINSTATE_PIQ3               3                               /* Pin Interrupt 3 State */
5327 #define BITP_PINT_PINSTATE_PIQ2               2                               /* Pin Interrupt 2 State */
5328 #define BITP_PINT_PINSTATE_PIQ1               1                               /* Pin Interrupt 1 State */
5329 #define BITP_PINT_PINSTATE_PIQ0               0                               /* Pin Interrupt 0 State */
5330 #define BITM_PINT_PINSTATE_PIQ31             (_ADI_MSK(0x80000000,uint32_t))  /* Pin Interrupt 31 State */
5331 #define BITM_PINT_PINSTATE_PIQ30             (_ADI_MSK(0x40000000,uint32_t))  /* Pin Interrupt 30 State */
5332 #define BITM_PINT_PINSTATE_PIQ29             (_ADI_MSK(0x20000000,uint32_t))  /* Pin Interrupt 29 State */
5333 #define BITM_PINT_PINSTATE_PIQ28             (_ADI_MSK(0x10000000,uint32_t))  /* Pin Interrupt 28 State */
5334 #define BITM_PINT_PINSTATE_PIQ27             (_ADI_MSK(0x08000000,uint32_t))  /* Pin Interrupt 27 State */
5335 #define BITM_PINT_PINSTATE_PIQ26             (_ADI_MSK(0x04000000,uint32_t))  /* Pin Interrupt 26 State */
5336 #define BITM_PINT_PINSTATE_PIQ25             (_ADI_MSK(0x02000000,uint32_t))  /* Pin Interrupt 25 State */
5337 #define BITM_PINT_PINSTATE_PIQ24             (_ADI_MSK(0x01000000,uint32_t))  /* Pin Interrupt 24 State */
5338 #define BITM_PINT_PINSTATE_PIQ23             (_ADI_MSK(0x00800000,uint32_t))  /* Pin Interrupt 23 State */
5339 #define BITM_PINT_PINSTATE_PIQ22             (_ADI_MSK(0x00400000,uint32_t))  /* Pin Interrupt 22 State */
5340 #define BITM_PINT_PINSTATE_PIQ21             (_ADI_MSK(0x00200000,uint32_t))  /* Pin Interrupt 21 State */
5341 #define BITM_PINT_PINSTATE_PIQ20             (_ADI_MSK(0x00100000,uint32_t))  /* Pin Interrupt 20 State */
5342 #define BITM_PINT_PINSTATE_PIQ19             (_ADI_MSK(0x00080000,uint32_t))  /* Pin Interrupt 19 State */
5343 #define BITM_PINT_PINSTATE_PIQ18             (_ADI_MSK(0x00040000,uint32_t))  /* Pin Interrupt 18 State */
5344 #define BITM_PINT_PINSTATE_PIQ17             (_ADI_MSK(0x00020000,uint32_t))  /* Pin Interrupt 17 State */
5345 #define BITM_PINT_PINSTATE_PIQ16             (_ADI_MSK(0x00010000,uint32_t))  /* Pin Interrupt 16 State */
5346 #define BITM_PINT_PINSTATE_PIQ15             (_ADI_MSK(0x00008000,uint32_t))  /* Pin Interrupt 15 State */
5347 #define BITM_PINT_PINSTATE_PIQ14             (_ADI_MSK(0x00004000,uint32_t))  /* Pin Interrupt 14 State */
5348 #define BITM_PINT_PINSTATE_PIQ13             (_ADI_MSK(0x00002000,uint32_t))  /* Pin Interrupt 13 State */
5349 #define BITM_PINT_PINSTATE_PIQ12             (_ADI_MSK(0x00001000,uint32_t))  /* Pin Interrupt 12 State */
5350 #define BITM_PINT_PINSTATE_PIQ11             (_ADI_MSK(0x00000800,uint32_t))  /* Pin Interrupt 11 State */
5351 #define BITM_PINT_PINSTATE_PIQ10             (_ADI_MSK(0x00000400,uint32_t))  /* Pin Interrupt 10 State */
5352 #define BITM_PINT_PINSTATE_PIQ9              (_ADI_MSK(0x00000200,uint32_t))  /* Pin Interrupt 9 State */
5353 #define BITM_PINT_PINSTATE_PIQ8              (_ADI_MSK(0x00000100,uint32_t))  /* Pin Interrupt 8 State */
5354 #define BITM_PINT_PINSTATE_PIQ7              (_ADI_MSK(0x00000080,uint32_t))  /* Pin Interrupt 7 State */
5355 #define BITM_PINT_PINSTATE_PIQ6              (_ADI_MSK(0x00000040,uint32_t))  /* Pin Interrupt 6 State */
5356 #define BITM_PINT_PINSTATE_PIQ5              (_ADI_MSK(0x00000020,uint32_t))  /* Pin Interrupt 5 State */
5357 #define BITM_PINT_PINSTATE_PIQ4              (_ADI_MSK(0x00000010,uint32_t))  /* Pin Interrupt 4 State */
5358 #define BITM_PINT_PINSTATE_PIQ3              (_ADI_MSK(0x00000008,uint32_t))  /* Pin Interrupt 3 State */
5359 #define BITM_PINT_PINSTATE_PIQ2              (_ADI_MSK(0x00000004,uint32_t))  /* Pin Interrupt 2 State */
5360 #define BITM_PINT_PINSTATE_PIQ1              (_ADI_MSK(0x00000002,uint32_t))  /* Pin Interrupt 1 State */
5361 #define BITM_PINT_PINSTATE_PIQ0              (_ADI_MSK(0x00000001,uint32_t))  /* Pin Interrupt 0 State */
5362
5363 /* ------------------------------------------------------------------------------------------------------------------------
5364         PINT_LATCH                           Pos/Masks                        Description
5365    ------------------------------------------------------------------------------------------------------------------------ */
5366 #define BITP_PINT_LATCH_PIQ31                31                               /* Pin Interrupt 31 Latch */
5367 #define BITP_PINT_LATCH_PIQ30                30                               /* Pin Interrupt 30 Latch */
5368 #define BITP_PINT_LATCH_PIQ29                29                               /* Pin Interrupt 29 Latch */
5369 #define BITP_PINT_LATCH_PIQ28                28                               /* Pin Interrupt 28 Latch */
5370 #define BITP_PINT_LATCH_PIQ27                27                               /* Pin Interrupt 27 Latch */
5371 #define BITP_PINT_LATCH_PIQ26                26                               /* Pin Interrupt 26 Latch */
5372 #define BITP_PINT_LATCH_PIQ25                25                               /* Pin Interrupt 25 Latch */
5373 #define BITP_PINT_LATCH_PIQ24                24                               /* Pin Interrupt 24 Latch */
5374 #define BITP_PINT_LATCH_PIQ23                23                               /* Pin Interrupt 23 Latch */
5375 #define BITP_PINT_LATCH_PIQ22                22                               /* Pin Interrupt 22 Latch */
5376 #define BITP_PINT_LATCH_PIQ21                21                               /* Pin Interrupt 21 Latch */
5377 #define BITP_PINT_LATCH_PIQ20                20                               /* Pin Interrupt 20 Latch */
5378 #define BITP_PINT_LATCH_PIQ19                19                               /* Pin Interrupt 19 Latch */
5379 #define BITP_PINT_LATCH_PIQ18                18                               /* Pin Interrupt 18 Latch */
5380 #define BITP_PINT_LATCH_PIQ17                17                               /* Pin Interrupt 17 Latch */
5381 #define BITP_PINT_LATCH_PIQ16                16                               /* Pin Interrupt 16 Latch */
5382 #define BITP_PINT_LATCH_PIQ15                15                               /* Pin Interrupt 15 Latch */
5383 #define BITP_PINT_LATCH_PIQ14                14                               /* Pin Interrupt 14 Latch */
5384 #define BITP_PINT_LATCH_PIQ13                13                               /* Pin Interrupt 13 Latch */
5385 #define BITP_PINT_LATCH_PIQ12                12                               /* Pin Interrupt 12 Latch */
5386 #define BITP_PINT_LATCH_PIQ11                11                               /* Pin Interrupt 11 Latch */
5387 #define BITP_PINT_LATCH_PIQ10                10                               /* Pin Interrupt 10 Latch */
5388 #define BITP_PINT_LATCH_PIQ9                  9                               /* Pin Interrupt 9 Latch */
5389 #define BITP_PINT_LATCH_PIQ8                  8                               /* Pin Interrupt 8 Latch */
5390 #define BITP_PINT_LATCH_PIQ7                  7                               /* Pin Interrupt 7 Latch */
5391 #define BITP_PINT_LATCH_PIQ6                  6                               /* Pin Interrupt 6 Latch */
5392 #define BITP_PINT_LATCH_PIQ5                  5                               /* Pin Interrupt 5 Latch */
5393 #define BITP_PINT_LATCH_PIQ4                  4                               /* Pin Interrupt 4 Latch */
5394 #define BITP_PINT_LATCH_PIQ3                  3                               /* Pin Interrupt 3 Latch */
5395 #define BITP_PINT_LATCH_PIQ2                  2                               /* Pin Interrupt 2 Latch */
5396 #define BITP_PINT_LATCH_PIQ1                  1                               /* Pin Interrupt 1 Latch */
5397 #define BITP_PINT_LATCH_PIQ0                  0                               /* Pin Interrupt 0 Latch */
5398 #define BITM_PINT_LATCH_PIQ31                (_ADI_MSK(0x80000000,uint32_t))  /* Pin Interrupt 31 Latch */
5399 #define BITM_PINT_LATCH_PIQ30                (_ADI_MSK(0x40000000,uint32_t))  /* Pin Interrupt 30 Latch */
5400 #define BITM_PINT_LATCH_PIQ29                (_ADI_MSK(0x20000000,uint32_t))  /* Pin Interrupt 29 Latch */
5401 #define BITM_PINT_LATCH_PIQ28                (_ADI_MSK(0x10000000,uint32_t))  /* Pin Interrupt 28 Latch */
5402 #define BITM_PINT_LATCH_PIQ27                (_ADI_MSK(0x08000000,uint32_t))  /* Pin Interrupt 27 Latch */
5403 #define BITM_PINT_LATCH_PIQ26                (_ADI_MSK(0x04000000,uint32_t))  /* Pin Interrupt 26 Latch */
5404 #define BITM_PINT_LATCH_PIQ25                (_ADI_MSK(0x02000000,uint32_t))  /* Pin Interrupt 25 Latch */
5405 #define BITM_PINT_LATCH_PIQ24                (_ADI_MSK(0x01000000,uint32_t))  /* Pin Interrupt 24 Latch */
5406 #define BITM_PINT_LATCH_PIQ23                (_ADI_MSK(0x00800000,uint32_t))  /* Pin Interrupt 23 Latch */
5407 #define BITM_PINT_LATCH_PIQ22                (_ADI_MSK(0x00400000,uint32_t))  /* Pin Interrupt 22 Latch */
5408 #define BITM_PINT_LATCH_PIQ21                (_ADI_MSK(0x00200000,uint32_t))  /* Pin Interrupt 21 Latch */
5409 #define BITM_PINT_LATCH_PIQ20                (_ADI_MSK(0x00100000,uint32_t))  /* Pin Interrupt 20 Latch */
5410 #define BITM_PINT_LATCH_PIQ19                (_ADI_MSK(0x00080000,uint32_t))  /* Pin Interrupt 19 Latch */
5411 #define BITM_PINT_LATCH_PIQ18                (_ADI_MSK(0x00040000,uint32_t))  /* Pin Interrupt 18 Latch */
5412 #define BITM_PINT_LATCH_PIQ17                (_ADI_MSK(0x00020000,uint32_t))  /* Pin Interrupt 17 Latch */
5413 #define BITM_PINT_LATCH_PIQ16                (_ADI_MSK(0x00010000,uint32_t))  /* Pin Interrupt 16 Latch */
5414 #define BITM_PINT_LATCH_PIQ15                (_ADI_MSK(0x00008000,uint32_t))  /* Pin Interrupt 15 Latch */
5415 #define BITM_PINT_LATCH_PIQ14                (_ADI_MSK(0x00004000,uint32_t))  /* Pin Interrupt 14 Latch */
5416 #define BITM_PINT_LATCH_PIQ13                (_ADI_MSK(0x00002000,uint32_t))  /* Pin Interrupt 13 Latch */
5417 #define BITM_PINT_LATCH_PIQ12                (_ADI_MSK(0x00001000,uint32_t))  /* Pin Interrupt 12 Latch */
5418 #define BITM_PINT_LATCH_PIQ11                (_ADI_MSK(0x00000800,uint32_t))  /* Pin Interrupt 11 Latch */
5419 #define BITM_PINT_LATCH_PIQ10                (_ADI_MSK(0x00000400,uint32_t))  /* Pin Interrupt 10 Latch */
5420 #define BITM_PINT_LATCH_PIQ9                 (_ADI_MSK(0x00000200,uint32_t))  /* Pin Interrupt 9 Latch */
5421 #define BITM_PINT_LATCH_PIQ8                 (_ADI_MSK(0x00000100,uint32_t))  /* Pin Interrupt 8 Latch */
5422 #define BITM_PINT_LATCH_PIQ7                 (_ADI_MSK(0x00000080,uint32_t))  /* Pin Interrupt 7 Latch */
5423 #define BITM_PINT_LATCH_PIQ6                 (_ADI_MSK(0x00000040,uint32_t))  /* Pin Interrupt 6 Latch */
5424 #define BITM_PINT_LATCH_PIQ5                 (_ADI_MSK(0x00000020,uint32_t))  /* Pin Interrupt 5 Latch */
5425 #define BITM_PINT_LATCH_PIQ4                 (_ADI_MSK(0x00000010,uint32_t))  /* Pin Interrupt 4 Latch */
5426 #define BITM_PINT_LATCH_PIQ3                 (_ADI_MSK(0x00000008,uint32_t))  /* Pin Interrupt 3 Latch */
5427 #define BITM_PINT_LATCH_PIQ2                 (_ADI_MSK(0x00000004,uint32_t))  /* Pin Interrupt 2 Latch */
5428 #define BITM_PINT_LATCH_PIQ1                 (_ADI_MSK(0x00000002,uint32_t))  /* Pin Interrupt 1 Latch */
5429 #define BITM_PINT_LATCH_PIQ0                 (_ADI_MSK(0x00000001,uint32_t))  /* Pin Interrupt 0 Latch */
5430
5431 /* ==================================================
5432         Static Memory Controller Registers
5433    ================================================== */
5434
5435 /* =========================
5436         SMC0
5437    ========================= */
5438 #define REG_SMC0_GCTL                   0xFFC16004         /* SMC0 Grant Control Register */
5439 #define REG_SMC0_GSTAT                  0xFFC16008         /* SMC0 Grant Status Register */
5440 #define REG_SMC0_B0CTL                  0xFFC1600C         /* SMC0 Bank 0 Control Register */
5441 #define REG_SMC0_B0TIM                  0xFFC16010         /* SMC0 Bank 0 Timing Register */
5442 #define REG_SMC0_B0ETIM                 0xFFC16014         /* SMC0 Bank 0 Extended Timing Register */
5443 #define REG_SMC0_B1CTL                  0xFFC1601C         /* SMC0 Bank 1 Control Register */
5444 #define REG_SMC0_B1TIM                  0xFFC16020         /* SMC0 Bank 1 Timing Register */
5445 #define REG_SMC0_B1ETIM                 0xFFC16024         /* SMC0 Bank 1 Extended Timing Register */
5446 #define REG_SMC0_B2CTL                  0xFFC1602C         /* SMC0 Bank 2 Control Register */
5447 #define REG_SMC0_B2TIM                  0xFFC16030         /* SMC0 Bank 2 Timing Register */
5448 #define REG_SMC0_B2ETIM                 0xFFC16034         /* SMC0 Bank 2 Extended Timing Register */
5449 #define REG_SMC0_B3CTL                  0xFFC1603C         /* SMC0 Bank 3 Control Register */
5450 #define REG_SMC0_B3TIM                  0xFFC16040         /* SMC0 Bank 3 Timing Register */
5451 #define REG_SMC0_B3ETIM                 0xFFC16044         /* SMC0 Bank 3 Extended Timing Register */
5452
5453 /* =========================
5454         SMC
5455    ========================= */
5456 /* ------------------------------------------------------------------------------------------------------------------------
5457         SMC_GCTL                             Pos/Masks                        Description
5458    ------------------------------------------------------------------------------------------------------------------------ */
5459 #define BITP_SMC_GCTL_BGDIS                   4                               /* Bus Grant Disable */
5460 #define BITM_SMC_GCTL_BGDIS                  (_ADI_MSK(0x00000010,uint32_t))  /* Bus Grant Disable */
5461
5462 /* ------------------------------------------------------------------------------------------------------------------------
5463         SMC_GSTAT                            Pos/Masks                        Description
5464    ------------------------------------------------------------------------------------------------------------------------ */
5465 #define BITP_SMC_GSTAT_BGHSTAT                2                               /* Bus Grant Hold Status */
5466 #define BITP_SMC_GSTAT_BRQSTAT                1                               /* Bus Request Status */
5467 #define BITP_SMC_GSTAT_BGSTAT                 0                               /* Bus Grant Status */
5468 #define BITM_SMC_GSTAT_BGHSTAT               (_ADI_MSK(0x00000004,uint32_t))  /* Bus Grant Hold Status */
5469 #define BITM_SMC_GSTAT_BRQSTAT               (_ADI_MSK(0x00000002,uint32_t))  /* Bus Request Status */
5470 #define BITM_SMC_GSTAT_BGSTAT                (_ADI_MSK(0x00000001,uint32_t))  /* Bus Grant Status */
5471
5472 /* ------------------------------------------------------------------------------------------------------------------------
5473         SMC_B0CTL                            Pos/Masks                        Description
5474    ------------------------------------------------------------------------------------------------------------------------ */
5475 #define BITP_SMC_B0CTL_BTYPE                 26                               /* Burst Type for Flash */
5476 #define BITP_SMC_B0CTL_BCLK                  24                               /* Burst Clock Frequency Divisor */
5477 #define BITP_SMC_B0CTL_PGSZ                  20                               /* Flash Page Size */
5478 #define BITP_SMC_B0CTL_RDYABTEN              14                               /* ARDY Abort Enable */
5479 #define BITP_SMC_B0CTL_RDYPOL                13                               /* ARDY Polarity */
5480 #define BITP_SMC_B0CTL_RDYEN                 12                               /* ARDY Enable */
5481 #define BITP_SMC_B0CTL_SELCTRL                8                               /* Select Control */
5482 #define BITP_SMC_B0CTL_MODE                   4                               /* Memory Access Mode */
5483 #define BITP_SMC_B0CTL_EN                     0                               /* Bank 0 Enable */
5484 #define BITM_SMC_B0CTL_BTYPE                 (_ADI_MSK(0x04000000,uint32_t))  /* Burst Type for Flash */
5485 #define BITM_SMC_B0CTL_BCLK                  (_ADI_MSK(0x03000000,uint32_t))  /* Burst Clock Frequency Divisor */
5486 #define BITM_SMC_B0CTL_PGSZ                  (_ADI_MSK(0x00300000,uint32_t))  /* Flash Page Size */
5487 #define BITM_SMC_B0CTL_RDYABTEN              (_ADI_MSK(0x00004000,uint32_t))  /* ARDY Abort Enable */
5488 #define BITM_SMC_B0CTL_RDYPOL                (_ADI_MSK(0x00002000,uint32_t))  /* ARDY Polarity */
5489 #define BITM_SMC_B0CTL_RDYEN                 (_ADI_MSK(0x00001000,uint32_t))  /* ARDY Enable */
5490 #define BITM_SMC_B0CTL_SELCTRL               (_ADI_MSK(0x00000300,uint32_t))  /* Select Control */
5491 #define BITM_SMC_B0CTL_MODE                  (_ADI_MSK(0x00000030,uint32_t))  /* Memory Access Mode */
5492 #define BITM_SMC_B0CTL_EN                    (_ADI_MSK(0x00000001,uint32_t))  /* Bank 0 Enable */
5493
5494 /* ------------------------------------------------------------------------------------------------------------------------
5495         SMC_B0TIM                            Pos/Masks                        Description
5496    ------------------------------------------------------------------------------------------------------------------------ */
5497 #define BITP_SMC_B0TIM_RAT                   24                               /* Read Access Time */
5498 #define BITP_SMC_B0TIM_RHT                   20                               /* Read Hold Time */
5499 #define BITP_SMC_B0TIM_RST                   16                               /* Read Setup Time */
5500 #define BITP_SMC_B0TIM_WAT                    8                               /* Write Access Time */
5501 #define BITP_SMC_B0TIM_WHT                    4                               /* Write Hold Time */
5502 #define BITP_SMC_B0TIM_WST                    0                               /* Write Setup Time */
5503 #define BITM_SMC_B0TIM_RAT                   (_ADI_MSK(0x3F000000,uint32_t))  /* Read Access Time */
5504 #define BITM_SMC_B0TIM_RHT                   (_ADI_MSK(0x00700000,uint32_t))  /* Read Hold Time */
5505 #define BITM_SMC_B0TIM_RST                   (_ADI_MSK(0x00070000,uint32_t))  /* Read Setup Time */
5506 #define BITM_SMC_B0TIM_WAT                   (_ADI_MSK(0x00003F00,uint32_t))  /* Write Access Time */
5507 #define BITM_SMC_B0TIM_WHT                   (_ADI_MSK(0x00000070,uint32_t))  /* Write Hold Time */
5508 #define BITM_SMC_B0TIM_WST                   (_ADI_MSK(0x00000007,uint32_t))  /* Write Setup Time */
5509
5510 /* ------------------------------------------------------------------------------------------------------------------------
5511         SMC_B0ETIM                           Pos/Masks                        Description
5512    ------------------------------------------------------------------------------------------------------------------------ */
5513 #define BITP_SMC_B0ETIM_PGWS                 16                               /* Page Wait States */
5514 #define BITP_SMC_B0ETIM_IT                   12                               /* Idle Time */
5515 #define BITP_SMC_B0ETIM_TT                    8                               /* Transition Time */
5516 #define BITP_SMC_B0ETIM_PREAT                 4                               /* Pre Access Time */
5517 #define BITP_SMC_B0ETIM_PREST                 0                               /* Pre Setup Time */
5518 #define BITM_SMC_B0ETIM_PGWS                 (_ADI_MSK(0x000F0000,uint32_t))  /* Page Wait States */
5519 #define BITM_SMC_B0ETIM_IT                   (_ADI_MSK(0x00007000,uint32_t))  /* Idle Time */
5520 #define BITM_SMC_B0ETIM_TT                   (_ADI_MSK(0x00000700,uint32_t))  /* Transition Time */
5521 #define BITM_SMC_B0ETIM_PREAT                (_ADI_MSK(0x00000030,uint32_t))  /* Pre Access Time */
5522 #define BITM_SMC_B0ETIM_PREST                (_ADI_MSK(0x00000003,uint32_t))  /* Pre Setup Time */
5523
5524 /* ------------------------------------------------------------------------------------------------------------------------
5525         SMC_B1CTL                            Pos/Masks                        Description
5526    ------------------------------------------------------------------------------------------------------------------------ */
5527 #define BITP_SMC_B1CTL_BTYPE                 26                               /* Burst Type for Flash */
5528 #define BITP_SMC_B1CTL_BCLK                  24                               /* Burst Clock Frequency Divisor */
5529 #define BITP_SMC_B1CTL_PGSZ                  20                               /* Flash Page Size */
5530 #define BITP_SMC_B1CTL_RDYABTEN              14                               /* ARDY Abort Enable */
5531 #define BITP_SMC_B1CTL_RDYPOL                13                               /* ARDY Polarity */
5532 #define BITP_SMC_B1CTL_RDYEN                 12                               /* ARDY Enable */
5533 #define BITP_SMC_B1CTL_SELCTRL                8                               /* Select Control */
5534 #define BITP_SMC_B1CTL_MODE                   4                               /* Memory Access Mode */
5535 #define BITP_SMC_B1CTL_EN                     0                               /* Bank 1 Enable */
5536 #define BITM_SMC_B1CTL_BTYPE                 (_ADI_MSK(0x04000000,uint32_t))  /* Burst Type for Flash */
5537 #define BITM_SMC_B1CTL_BCLK                  (_ADI_MSK(0x03000000,uint32_t))  /* Burst Clock Frequency Divisor */
5538 #define BITM_SMC_B1CTL_PGSZ                  (_ADI_MSK(0x00300000,uint32_t))  /* Flash Page Size */
5539 #define BITM_SMC_B1CTL_RDYABTEN              (_ADI_MSK(0x00004000,uint32_t))  /* ARDY Abort Enable */
5540 #define BITM_SMC_B1CTL_RDYPOL                (_ADI_MSK(0x00002000,uint32_t))  /* ARDY Polarity */
5541 #define BITM_SMC_B1CTL_RDYEN                 (_ADI_MSK(0x00001000,uint32_t))  /* ARDY Enable */
5542 #define BITM_SMC_B1CTL_SELCTRL               (_ADI_MSK(0x00000300,uint32_t))  /* Select Control */
5543 #define BITM_SMC_B1CTL_MODE                  (_ADI_MSK(0x00000030,uint32_t))  /* Memory Access Mode */
5544 #define BITM_SMC_B1CTL_EN                    (_ADI_MSK(0x00000001,uint32_t))  /* Bank 1 Enable */
5545
5546 /* ------------------------------------------------------------------------------------------------------------------------
5547         SMC_B1TIM                            Pos/Masks                        Description
5548    ------------------------------------------------------------------------------------------------------------------------ */
5549 #define BITP_SMC_B1TIM_RAT                   24                               /* Read Access Time */
5550 #define BITP_SMC_B1TIM_RHT                   20                               /* Read Hold Time */
5551 #define BITP_SMC_B1TIM_RST                   16                               /* Read Setup Time */
5552 #define BITP_SMC_B1TIM_WAT                    8                               /* Write Access Time */
5553 #define BITP_SMC_B1TIM_WHT                    4                               /* Write Hold Time */
5554 #define BITP_SMC_B1TIM_WST                    0                               /* Write Setup Time */
5555 #define BITM_SMC_B1TIM_RAT                   (_ADI_MSK(0x3F000000,uint32_t))  /* Read Access Time */
5556 #define BITM_SMC_B1TIM_RHT                   (_ADI_MSK(0x00700000,uint32_t))  /* Read Hold Time */
5557 #define BITM_SMC_B1TIM_RST                   (_ADI_MSK(0x00070000,uint32_t))  /* Read Setup Time */
5558 #define BITM_SMC_B1TIM_WAT                   (_ADI_MSK(0x00003F00,uint32_t))  /* Write Access Time */
5559 #define BITM_SMC_B1TIM_WHT                   (_ADI_MSK(0x00000070,uint32_t))  /* Write Hold Time */
5560 #define BITM_SMC_B1TIM_WST                   (_ADI_MSK(0x00000007,uint32_t))  /* Write Setup Time */
5561
5562 /* ------------------------------------------------------------------------------------------------------------------------
5563         SMC_B1ETIM                           Pos/Masks                        Description
5564    ------------------------------------------------------------------------------------------------------------------------ */
5565 #define BITP_SMC_B1ETIM_PGWS                 16                               /* Page Wait States */
5566 #define BITP_SMC_B1ETIM_IT                   12                               /* Idle Time */
5567 #define BITP_SMC_B1ETIM_TT                    8                               /* Transition Time */
5568 #define BITP_SMC_B1ETIM_PREAT                 4                               /* Pre Access Time */
5569 #define BITP_SMC_B1ETIM_PREST                 0                               /* Pre Setup Time */
5570 #define BITM_SMC_B1ETIM_PGWS                 (_ADI_MSK(0x000F0000,uint32_t))  /* Page Wait States */
5571 #define BITM_SMC_B1ETIM_IT                   (_ADI_MSK(0x00007000,uint32_t))  /* Idle Time */
5572 #define BITM_SMC_B1ETIM_TT                   (_ADI_MSK(0x00000700,uint32_t))  /* Transition Time */
5573 #define BITM_SMC_B1ETIM_PREAT                (_ADI_MSK(0x00000030,uint32_t))  /* Pre Access Time */
5574 #define BITM_SMC_B1ETIM_PREST                (_ADI_MSK(0x00000003,uint32_t))  /* Pre Setup Time */
5575
5576 /* ------------------------------------------------------------------------------------------------------------------------
5577         SMC_B2CTL                            Pos/Masks                        Description
5578    ------------------------------------------------------------------------------------------------------------------------ */
5579 #define BITP_SMC_B2CTL_BTYPE                 26                               /* Burst Type for Flash */
5580 #define BITP_SMC_B2CTL_BCLK                  24                               /* Burst Clock Frequency Divisor */
5581 #define BITP_SMC_B2CTL_PGSZ                  20                               /* Flash Page Size */
5582 #define BITP_SMC_B2CTL_RDYABTEN              14                               /* ARDY Abort Enable */
5583 #define BITP_SMC_B2CTL_RDYPOL                13                               /* ARDY Polarity */
5584 #define BITP_SMC_B2CTL_RDYEN                 12                               /* ARDY Enable */
5585 #define BITP_SMC_B2CTL_SELCTRL                8                               /* Select Control */
5586 #define BITP_SMC_B2CTL_MODE                   4                               /* Memory Access Mode */
5587 #define BITP_SMC_B2CTL_EN                     0                               /* Bank 2 Enable */
5588 #define BITM_SMC_B2CTL_BTYPE                 (_ADI_MSK(0x04000000,uint32_t))  /* Burst Type for Flash */
5589 #define BITM_SMC_B2CTL_BCLK                  (_ADI_MSK(0x03000000,uint32_t))  /* Burst Clock Frequency Divisor */
5590 #define BITM_SMC_B2CTL_PGSZ                  (_ADI_MSK(0x00300000,uint32_t))  /* Flash Page Size */
5591 #define BITM_SMC_B2CTL_RDYABTEN              (_ADI_MSK(0x00004000,uint32_t))  /* ARDY Abort Enable */
5592 #define BITM_SMC_B2CTL_RDYPOL                (_ADI_MSK(0x00002000,uint32_t))  /* ARDY Polarity */
5593 #define BITM_SMC_B2CTL_RDYEN                 (_ADI_MSK(0x00001000,uint32_t))  /* ARDY Enable */
5594 #define BITM_SMC_B2CTL_SELCTRL               (_ADI_MSK(0x00000300,uint32_t))  /* Select Control */
5595 #define BITM_SMC_B2CTL_MODE                  (_ADI_MSK(0x00000030,uint32_t))  /* Memory Access Mode */
5596 #define BITM_SMC_B2CTL_EN                    (_ADI_MSK(0x00000001,uint32_t))  /* Bank 2 Enable */
5597
5598 /* ------------------------------------------------------------------------------------------------------------------------
5599         SMC_B2TIM                            Pos/Masks                        Description
5600    ------------------------------------------------------------------------------------------------------------------------ */
5601 #define BITP_SMC_B2TIM_RAT                   24                               /* Read Access Time */
5602 #define BITP_SMC_B2TIM_RHT                   20                               /* Read Hold Time */
5603 #define BITP_SMC_B2TIM_RST                   16                               /* Read Setup Time */
5604 #define BITP_SMC_B2TIM_WAT                    8                               /* Write Access Time */
5605 #define BITP_SMC_B2TIM_WHT                    4                               /* Write Hold Time */
5606 #define BITP_SMC_B2TIM_WST                    0                               /* Write Setup Time */
5607 #define BITM_SMC_B2TIM_RAT                   (_ADI_MSK(0x3F000000,uint32_t))  /* Read Access Time */
5608 #define BITM_SMC_B2TIM_RHT                   (_ADI_MSK(0x00700000,uint32_t))  /* Read Hold Time */
5609 #define BITM_SMC_B2TIM_RST                   (_ADI_MSK(0x00070000,uint32_t))  /* Read Setup Time */
5610 #define BITM_SMC_B2TIM_WAT                   (_ADI_MSK(0x00003F00,uint32_t))  /* Write Access Time */
5611 #define BITM_SMC_B2TIM_WHT                   (_ADI_MSK(0x00000070,uint32_t))  /* Write Hold Time */
5612 #define BITM_SMC_B2TIM_WST                   (_ADI_MSK(0x00000007,uint32_t))  /* Write Setup Time */
5613
5614 /* ------------------------------------------------------------------------------------------------------------------------
5615         SMC_B2ETIM                           Pos/Masks                        Description
5616    ------------------------------------------------------------------------------------------------------------------------ */
5617 #define BITP_SMC_B2ETIM_PGWS                 16                               /* Page Wait States */
5618 #define BITP_SMC_B2ETIM_IT                   12                               /* Idle Time */
5619 #define BITP_SMC_B2ETIM_TT                    8                               /* Transition Time */
5620 #define BITP_SMC_B2ETIM_PREAT                 4                               /* Pre Access Time */
5621 #define BITP_SMC_B2ETIM_PREST                 0                               /* Pre Setup Time */
5622 #define BITM_SMC_B2ETIM_PGWS                 (_ADI_MSK(0x000F0000,uint32_t))  /* Page Wait States */
5623 #define BITM_SMC_B2ETIM_IT                   (_ADI_MSK(0x00007000,uint32_t))  /* Idle Time */
5624 #define BITM_SMC_B2ETIM_TT                   (_ADI_MSK(0x00000700,uint32_t))  /* Transition Time */
5625 #define BITM_SMC_B2ETIM_PREAT                (_ADI_MSK(0x00000030,uint32_t))  /* Pre Access Time */
5626 #define BITM_SMC_B2ETIM_PREST                (_ADI_MSK(0x00000003,uint32_t))  /* Pre Setup Time */
5627
5628 /* ------------------------------------------------------------------------------------------------------------------------
5629         SMC_B3CTL                            Pos/Masks                        Description
5630    ------------------------------------------------------------------------------------------------------------------------ */
5631 #define BITP_SMC_B3CTL_BTYPE                 26                               /* Burst Type for Flash */
5632 #define BITP_SMC_B3CTL_BCLK                  24                               /* Burst Clock Frequency Divisor */
5633 #define BITP_SMC_B3CTL_PGSZ                  20                               /* Flash Page Size */
5634 #define BITP_SMC_B3CTL_RDYABTEN              14                               /* ARDY Abort Enable */
5635 #define BITP_SMC_B3CTL_RDYPOL                13                               /* ARDY Polarity */
5636 #define BITP_SMC_B3CTL_RDYEN                 12                               /* ARDY Enable */
5637 #define BITP_SMC_B3CTL_SELCTRL                8                               /* Select Control */
5638 #define BITP_SMC_B3CTL_MODE                   4                               /* Memory Access Mode */
5639 #define BITP_SMC_B3CTL_EN                     0                               /* Bank 3 Enable */
5640 #define BITM_SMC_B3CTL_BTYPE                 (_ADI_MSK(0x04000000,uint32_t))  /* Burst Type for Flash */
5641 #define BITM_SMC_B3CTL_BCLK                  (_ADI_MSK(0x03000000,uint32_t))  /* Burst Clock Frequency Divisor */
5642 #define BITM_SMC_B3CTL_PGSZ                  (_ADI_MSK(0x00300000,uint32_t))  /* Flash Page Size */
5643 #define BITM_SMC_B3CTL_RDYABTEN              (_ADI_MSK(0x00004000,uint32_t))  /* ARDY Abort Enable */
5644 #define BITM_SMC_B3CTL_RDYPOL                (_ADI_MSK(0x00002000,uint32_t))  /* ARDY Polarity */
5645 #define BITM_SMC_B3CTL_RDYEN                 (_ADI_MSK(0x00001000,uint32_t))  /* ARDY Enable */
5646 #define BITM_SMC_B3CTL_SELCTRL               (_ADI_MSK(0x00000300,uint32_t))  /* Select Control */
5647 #define BITM_SMC_B3CTL_MODE                  (_ADI_MSK(0x00000030,uint32_t))  /* Memory Access Mode */
5648 #define BITM_SMC_B3CTL_EN                    (_ADI_MSK(0x00000001,uint32_t))  /* Bank 3 Enable */
5649
5650 /* ------------------------------------------------------------------------------------------------------------------------
5651         SMC_B3TIM                            Pos/Masks                        Description
5652    ------------------------------------------------------------------------------------------------------------------------ */
5653 #define BITP_SMC_B3TIM_RAT                   24                               /* Read Access Time */
5654 #define BITP_SMC_B3TIM_RHT                   20                               /* Read Hold Time */
5655 #define BITP_SMC_B3TIM_RST                   16                               /* Read Setup Time */
5656 #define BITP_SMC_B3TIM_WAT                    8                               /* Write Access Time */
5657 #define BITP_SMC_B3TIM_WHT                    4                               /* Write Hold Time */
5658 #define BITP_SMC_B3TIM_WST                    0                               /* Write Setup Time */
5659 #define BITM_SMC_B3TIM_RAT                   (_ADI_MSK(0x3F000000,uint32_t))  /* Read Access Time */
5660 #define BITM_SMC_B3TIM_RHT                   (_ADI_MSK(0x00700000,uint32_t))  /* Read Hold Time */
5661 #define BITM_SMC_B3TIM_RST                   (_ADI_MSK(0x00070000,uint32_t))  /* Read Setup Time */
5662 #define BITM_SMC_B3TIM_WAT                   (_ADI_MSK(0x00003F00,uint32_t))  /* Write Access Time */
5663 #define BITM_SMC_B3TIM_WHT                   (_ADI_MSK(0x00000070,uint32_t))  /* Write Hold Time */
5664 #define BITM_SMC_B3TIM_WST                   (_ADI_MSK(0x00000007,uint32_t))  /* Write Setup Time */
5665
5666 /* ------------------------------------------------------------------------------------------------------------------------
5667         SMC_B3ETIM                           Pos/Masks                        Description
5668    ------------------------------------------------------------------------------------------------------------------------ */
5669 #define BITP_SMC_B3ETIM_PGWS                 16                               /* Page Wait States */
5670 #define BITP_SMC_B3ETIM_IT                   12                               /* Idle Time */
5671 #define BITP_SMC_B3ETIM_TT                    8                               /* Transition Time */
5672 #define BITP_SMC_B3ETIM_PREAT                 4                               /* Pre Access Time */
5673 #define BITP_SMC_B3ETIM_PREST                 0                               /* Pre Setup Time */
5674 #define BITM_SMC_B3ETIM_PGWS                 (_ADI_MSK(0x000F0000,uint32_t))  /* Page Wait States */
5675 #define BITM_SMC_B3ETIM_IT                   (_ADI_MSK(0x00007000,uint32_t))  /* Idle Time */
5676 #define BITM_SMC_B3ETIM_TT                   (_ADI_MSK(0x00000700,uint32_t))  /* Transition Time */
5677 #define BITM_SMC_B3ETIM_PREAT                (_ADI_MSK(0x00000030,uint32_t))  /* Pre Access Time */
5678 #define BITM_SMC_B3ETIM_PREST                (_ADI_MSK(0x00000003,uint32_t))  /* Pre Setup Time */
5679
5680 /* ==================================================
5681         Watch Dog Timer Unit Registers
5682    ================================================== */
5683
5684 /* =========================
5685         WDOG0
5686    ========================= */
5687 #define REG_WDOG0_CTL                   0xFFC17000         /* WDOG0 Control Register */
5688 #define REG_WDOG0_CNT                   0xFFC17004         /* WDOG0 Count Register */
5689 #define REG_WDOG0_STAT                  0xFFC17008         /* WDOG0 Watchdog Timer Status Register */
5690
5691 /* =========================
5692         WDOG1
5693    ========================= */
5694 #define REG_WDOG1_CTL                   0xFFC17800         /* WDOG1 Control Register */
5695 #define REG_WDOG1_CNT                   0xFFC17804         /* WDOG1 Count Register */
5696 #define REG_WDOG1_STAT                  0xFFC17808         /* WDOG1 Watchdog Timer Status Register */
5697
5698 /* =========================
5699         WDOG
5700    ========================= */
5701 /* ------------------------------------------------------------------------------------------------------------------------
5702         WDOG_CTL                             Pos/Masks                        Description
5703    ------------------------------------------------------------------------------------------------------------------------ */
5704 #define BITP_WDOG_CTL_WDRO                   15                               /* Watch Dog Rollover */
5705 #define BITP_WDOG_CTL_WDEN                    4                               /* Watch Dog Enable */
5706
5707 #define BITM_WDOG_CTL_WDRO                   (_ADI_MSK(0x00008000,uint32_t))  /* Watch Dog Rollover */
5708 #define ENUM_WDOG_CTL_WDTEXP                 (_ADI_MSK(0x00008000,uint32_t))  /* WDRO: WDT has expired */
5709 #define BITM_WDOG_CTL_WDEN                   (_ADI_MSK(0x00000FF0,uint32_t))  /* Watch Dog Enable */
5710
5711 /* ==================================================
5712         EPPI Registers
5713    ================================================== */
5714
5715 /* =========================
5716         EPPI0
5717    ========================= */
5718 #define REG_EPPI0_STAT                  0xFFC18000         /* EPPI0 Status Register */
5719 #define REG_EPPI0_HCNT                  0xFFC18004         /* EPPI0 Horizontal Transfer Count Register */
5720 #define REG_EPPI0_HDLY                  0xFFC18008         /* EPPI0 Horizontal Delay Count Register */
5721 #define REG_EPPI0_VCNT                  0xFFC1800C         /* EPPI0 Vertical Transfer Count Register */
5722 #define REG_EPPI0_VDLY                  0xFFC18010         /* EPPI0 Vertical Delay Count Register */
5723 #define REG_EPPI0_FRAME                 0xFFC18014         /* EPPI0 Lines Per Frame Register */
5724 #define REG_EPPI0_LINE                  0xFFC18018         /* EPPI0 Samples Per Line Register */
5725 #define REG_EPPI0_CLKDIV                0xFFC1801C         /* EPPI0 Clock Divide Register */
5726 #define REG_EPPI0_CTL                   0xFFC18020         /* EPPI0 Control Register */
5727 #define REG_EPPI0_FS1_WLHB              0xFFC18024         /* EPPI0 FS1 Width Register / EPPI Horizontal Blanking Samples Per Line Register */
5728 #define REG_EPPI0_FS1_PASPL             0xFFC18028         /* EPPI0 FS1 Period Register / EPPI Active Samples Per Line Register */
5729 #define REG_EPPI0_FS2_WLVB              0xFFC1802C         /* EPPI0 FS2 Width Register / EPPI Lines Of Vertical Blanking Register */
5730 #define REG_EPPI0_FS2_PALPF             0xFFC18030         /* EPPI0 FS2 Period Register / EPPI Active Lines Per Field Register */
5731 #define REG_EPPI0_IMSK                  0xFFC18034         /* EPPI0 Interrupt Mask Register */
5732 #define REG_EPPI0_ODDCLIP               0xFFC1803C         /* EPPI0 Clipping Register for ODD (Chroma) Data */
5733 #define REG_EPPI0_EVENCLIP              0xFFC18040         /* EPPI0 Clipping Register for EVEN (Luma) Data */
5734 #define REG_EPPI0_FS1_DLY               0xFFC18044         /* EPPI0 Frame Sync 1 Delay Value */
5735 #define REG_EPPI0_FS2_DLY               0xFFC18048         /* EPPI0 Frame Sync 2 Delay Value */
5736 #define REG_EPPI0_CTL2                  0xFFC1804C         /* EPPI0 Control Register 2 */
5737
5738 /* =========================
5739         EPPI1
5740    ========================= */
5741 #define REG_EPPI1_STAT                  0xFFC18400         /* EPPI1 Status Register */
5742 #define REG_EPPI1_HCNT                  0xFFC18404         /* EPPI1 Horizontal Transfer Count Register */
5743 #define REG_EPPI1_HDLY                  0xFFC18408         /* EPPI1 Horizontal Delay Count Register */
5744 #define REG_EPPI1_VCNT                  0xFFC1840C         /* EPPI1 Vertical Transfer Count Register */
5745 #define REG_EPPI1_VDLY                  0xFFC18410         /* EPPI1 Vertical Delay Count Register */
5746 #define REG_EPPI1_FRAME                 0xFFC18414         /* EPPI1 Lines Per Frame Register */
5747 #define REG_EPPI1_LINE                  0xFFC18418         /* EPPI1 Samples Per Line Register */
5748 #define REG_EPPI1_CLKDIV                0xFFC1841C         /* EPPI1 Clock Divide Register */
5749 #define REG_EPPI1_CTL                   0xFFC18420         /* EPPI1 Control Register */
5750 #define REG_EPPI1_FS1_WLHB              0xFFC18424         /* EPPI1 FS1 Width Register / EPPI Horizontal Blanking Samples Per Line Register */
5751 #define REG_EPPI1_FS1_PASPL             0xFFC18428         /* EPPI1 FS1 Period Register / EPPI Active Samples Per Line Register */
5752 #define REG_EPPI1_FS2_WLVB              0xFFC1842C         /* EPPI1 FS2 Width Register / EPPI Lines Of Vertical Blanking Register */
5753 #define REG_EPPI1_FS2_PALPF             0xFFC18430         /* EPPI1 FS2 Period Register / EPPI Active Lines Per Field Register */
5754 #define REG_EPPI1_IMSK                  0xFFC18434         /* EPPI1 Interrupt Mask Register */
5755 #define REG_EPPI1_ODDCLIP               0xFFC1843C         /* EPPI1 Clipping Register for ODD (Chroma) Data */
5756 #define REG_EPPI1_EVENCLIP              0xFFC18440         /* EPPI1 Clipping Register for EVEN (Luma) Data */
5757 #define REG_EPPI1_FS1_DLY               0xFFC18444         /* EPPI1 Frame Sync 1 Delay Value */
5758 #define REG_EPPI1_FS2_DLY               0xFFC18448         /* EPPI1 Frame Sync 2 Delay Value */
5759 #define REG_EPPI1_CTL2                  0xFFC1844C         /* EPPI1 Control Register 2 */
5760
5761 /* =========================
5762         EPPI2
5763    ========================= */
5764 #define REG_EPPI2_STAT                  0xFFC18800         /* EPPI2 Status Register */
5765 #define REG_EPPI2_HCNT                  0xFFC18804         /* EPPI2 Horizontal Transfer Count Register */
5766 #define REG_EPPI2_HDLY                  0xFFC18808         /* EPPI2 Horizontal Delay Count Register */
5767 #define REG_EPPI2_VCNT                  0xFFC1880C         /* EPPI2 Vertical Transfer Count Register */
5768 #define REG_EPPI2_VDLY                  0xFFC18810         /* EPPI2 Vertical Delay Count Register */
5769 #define REG_EPPI2_FRAME                 0xFFC18814         /* EPPI2 Lines Per Frame Register */
5770 #define REG_EPPI2_LINE                  0xFFC18818         /* EPPI2 Samples Per Line Register */
5771 #define REG_EPPI2_CLKDIV                0xFFC1881C         /* EPPI2 Clock Divide Register */
5772 #define REG_EPPI2_CTL                   0xFFC18820         /* EPPI2 Control Register */
5773 #define REG_EPPI2_FS1_WLHB              0xFFC18824         /* EPPI2 FS1 Width Register / EPPI Horizontal Blanking Samples Per Line Register */
5774 #define REG_EPPI2_FS1_PASPL             0xFFC18828         /* EPPI2 FS1 Period Register / EPPI Active Samples Per Line Register */
5775 #define REG_EPPI2_FS2_WLVB              0xFFC1882C         /* EPPI2 FS2 Width Register / EPPI Lines Of Vertical Blanking Register */
5776 #define REG_EPPI2_FS2_PALPF             0xFFC18830         /* EPPI2 FS2 Period Register / EPPI Active Lines Per Field Register */
5777 #define REG_EPPI2_IMSK                  0xFFC18834         /* EPPI2 Interrupt Mask Register */
5778 #define REG_EPPI2_ODDCLIP               0xFFC1883C         /* EPPI2 Clipping Register for ODD (Chroma) Data */
5779 #define REG_EPPI2_EVENCLIP              0xFFC18840         /* EPPI2 Clipping Register for EVEN (Luma) Data */
5780 #define REG_EPPI2_FS1_DLY               0xFFC18844         /* EPPI2 Frame Sync 1 Delay Value */
5781 #define REG_EPPI2_FS2_DLY               0xFFC18848         /* EPPI2 Frame Sync 2 Delay Value */
5782 #define REG_EPPI2_CTL2                  0xFFC1884C         /* EPPI2 Control Register 2 */
5783
5784 /* =========================
5785         EPPI
5786    ========================= */
5787 /* ------------------------------------------------------------------------------------------------------------------------
5788         EPPI_STAT                            Pos/Masks                        Description
5789    ------------------------------------------------------------------------------------------------------------------------ */
5790 #define BITP_EPPI_STAT_FLD                   15                               /* Current Field Received by EPPI */
5791 #define BITP_EPPI_STAT_ERRDET                14                               /* Preamble Error Detected */
5792 #define BITP_EPPI_STAT_PXPERR                 7                               /* PxP Ready Error */
5793 #define BITP_EPPI_STAT_ERRNCOR                6                               /* Preamble Error Not Corrected */
5794 #define BITP_EPPI_STAT_FTERRUNDR              5                               /* Frame Track Underflow */
5795 #define BITP_EPPI_STAT_FTERROVR               4                               /* Frame Track Overflow */
5796 #define BITP_EPPI_STAT_LTERRUNDR              3                               /* Line Track Underflow */
5797 #define BITP_EPPI_STAT_LTERROVR               2                               /* Line Track Overflow */
5798 #define BITP_EPPI_STAT_YFIFOERR               1                               /* Luma FIFO Error */
5799 #define BITP_EPPI_STAT_CFIFOERR               0                               /* Chroma FIFO Error */
5800
5801 #define BITM_EPPI_STAT_FLD                   (_ADI_MSK(0x00008000,uint32_t))  /* Current Field Received by EPPI */
5802 #define ENUM_EPPI_STAT_FIELD1                (_ADI_MSK(0x00000000,uint32_t))  /* FLD: Field 1 */
5803 #define ENUM_EPPI_STAT_FIELD2                (_ADI_MSK(0x00008000,uint32_t))  /* FLD: Field 2 */
5804
5805 #define BITM_EPPI_STAT_ERRDET                (_ADI_MSK(0x00004000,uint32_t))  /* Preamble Error Detected */
5806 #define ENUM_EPPI_STAT_NO_PRERR              (_ADI_MSK(0x00000000,uint32_t))  /* ERRDET: No preamble error detected */
5807 #define ENUM_EPPI_STAT_PRERR                 (_ADI_MSK(0x00004000,uint32_t))  /* ERRDET: Preamble error detected */
5808 #define BITM_EPPI_STAT_PXPERR                (_ADI_MSK(0x00000080,uint32_t))  /* PxP Ready Error */
5809
5810 #define BITM_EPPI_STAT_ERRNCOR               (_ADI_MSK(0x00000040,uint32_t))  /* Preamble Error Not Corrected */
5811 #define ENUM_EPPI_STAT_NO_ERRNCOR            (_ADI_MSK(0x00000000,uint32_t))  /* ERRNCOR: No uncorrected preamble error has occurred */
5812 #define ENUM_EPPI_STAT_ERRNCOR               (_ADI_MSK(0x00000040,uint32_t))  /* ERRNCOR: Preamble error detected but not corrected */
5813
5814 #define BITM_EPPI_STAT_FTERRUNDR             (_ADI_MSK(0x00000020,uint32_t))  /* Frame Track Underflow */
5815 #define ENUM_EPPI_STAT_NO_FTERRUNDR          (_ADI_MSK(0x00000000,uint32_t))  /* FTERRUNDR: No Error Detected */
5816 #define ENUM_EPPI_STAT_FTERRUNDR             (_ADI_MSK(0x00000020,uint32_t))  /* FTERRUNDR: Error Occurred */
5817
5818 #define BITM_EPPI_STAT_FTERROVR              (_ADI_MSK(0x00000010,uint32_t))  /* Frame Track Overflow */
5819 #define ENUM_EPPI_STAT_NO_FTERROVR           (_ADI_MSK(0x00000000,uint32_t))  /* FTERROVR: No Error Detected */
5820 #define ENUM_EPPI_STAT_FTERROVR              (_ADI_MSK(0x00000010,uint32_t))  /* FTERROVR: Error Occurred */
5821
5822 #define BITM_EPPI_STAT_LTERRUNDR             (_ADI_MSK(0x00000008,uint32_t))  /* Line Track Underflow */
5823 #define ENUM_EPPI_STAT_NO_LTERRUNDR          (_ADI_MSK(0x00000000,uint32_t))  /* LTERRUNDR: No Error Detected */
5824 #define ENUM_EPPI_STAT_LTERRUNDR             (_ADI_MSK(0x00000008,uint32_t))  /* LTERRUNDR: Error Occurred */
5825
5826 #define BITM_EPPI_STAT_LTERROVR              (_ADI_MSK(0x00000004,uint32_t))  /* Line Track Overflow */
5827 #define ENUM_EPPI_STAT_NO_LTERROVR           (_ADI_MSK(0x00000000,uint32_t))  /* LTERROVR: No Error Detected */
5828 #define ENUM_EPPI_STAT_LTERROVR              (_ADI_MSK(0x00000004,uint32_t))  /* LTERROVR: Error Occurred */
5829
5830 #define BITM_EPPI_STAT_YFIFOERR              (_ADI_MSK(0x00000002,uint32_t))  /* Luma FIFO Error */
5831 #define ENUM_EPPI_STAT_NO_YFIFOERR           (_ADI_MSK(0x00000000,uint32_t))  /* YFIFOERR: No Error Detected */
5832 #define ENUM_EPPI_STAT_YFIFOERR              (_ADI_MSK(0x00000002,uint32_t))  /* YFIFOERR: Error Occurred */
5833
5834 #define BITM_EPPI_STAT_CFIFOERR              (_ADI_MSK(0x00000001,uint32_t))  /* Chroma FIFO Error */
5835 #define ENUM_EPPI_STAT_NO_CFIFOERR           (_ADI_MSK(0x00000000,uint32_t))  /* CFIFOERR: No Error Detected */
5836 #define ENUM_EPPI_STAT_CFIFOERR              (_ADI_MSK(0x00000001,uint32_t))  /* CFIFOERR: Error Occurred */
5837
5838 /* ------------------------------------------------------------------------------------------------------------------------
5839         EPPI_HCNT                            Pos/Masks                        Description
5840    ------------------------------------------------------------------------------------------------------------------------ */
5841 #define BITP_EPPI_HCNT_VALUE                  0                               /* Horizontal Transfer Count */
5842 #define BITM_EPPI_HCNT_VALUE                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* Horizontal Transfer Count */
5843
5844 /* ------------------------------------------------------------------------------------------------------------------------
5845         EPPI_HDLY                            Pos/Masks                        Description
5846    ------------------------------------------------------------------------------------------------------------------------ */
5847 #define BITP_EPPI_HDLY_VALUE                  0                               /* Horizontal Delay Count */
5848 #define BITM_EPPI_HDLY_VALUE                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* Horizontal Delay Count */
5849
5850 /* ------------------------------------------------------------------------------------------------------------------------
5851         EPPI_VCNT                            Pos/Masks                        Description
5852    ------------------------------------------------------------------------------------------------------------------------ */
5853 #define BITP_EPPI_VCNT_VALUE                  0                               /* Vertical Transfer Count */
5854 #define BITM_EPPI_VCNT_VALUE                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* Vertical Transfer Count */
5855
5856 /* ------------------------------------------------------------------------------------------------------------------------
5857         EPPI_VDLY                            Pos/Masks                        Description
5858    ------------------------------------------------------------------------------------------------------------------------ */
5859 #define BITP_EPPI_VDLY_VALUE                  0                               /* Vertical Delay Count */
5860 #define BITM_EPPI_VDLY_VALUE                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* Vertical Delay Count */
5861
5862 /* ------------------------------------------------------------------------------------------------------------------------
5863         EPPI_FRAME                           Pos/Masks                        Description
5864    ------------------------------------------------------------------------------------------------------------------------ */
5865 #define BITP_EPPI_FRAME_VALUE                 0                               /* Lines Per Frame */
5866 #define BITM_EPPI_FRAME_VALUE                (_ADI_MSK(0x0000FFFF,uint32_t))  /* Lines Per Frame */
5867
5868 /* ------------------------------------------------------------------------------------------------------------------------
5869         EPPI_LINE                            Pos/Masks                        Description
5870    ------------------------------------------------------------------------------------------------------------------------ */
5871 #define BITP_EPPI_LINE_VALUE                  0                               /* Samples Per Line */
5872 #define BITM_EPPI_LINE_VALUE                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* Samples Per Line */
5873
5874 /* ------------------------------------------------------------------------------------------------------------------------
5875         EPPI_CLKDIV                          Pos/Masks                        Description
5876    ------------------------------------------------------------------------------------------------------------------------ */
5877 #define BITP_EPPI_CLKDIV_VALUE                0                               /* Internal Clock Divider */
5878 #define BITM_EPPI_CLKDIV_VALUE               (_ADI_MSK(0x0000FFFF,uint32_t))  /* Internal Clock Divider */
5879
5880 /* ------------------------------------------------------------------------------------------------------------------------
5881         EPPI_CTL                             Pos/Masks                        Description
5882    ------------------------------------------------------------------------------------------------------------------------ */
5883 #define BITP_EPPI_CTL_CLKGATEN               31                               /* Clock Gating Enable */
5884 #define BITP_EPPI_CTL_MUXSEL                 30                               /* MUX Select */
5885 #define BITP_EPPI_CTL_DMAFINEN               29                               /* DMA Finish Enable */
5886 #define BITP_EPPI_CTL_DMACFG                 28                               /* One or Two DMA Channels Mode */
5887 #define BITP_EPPI_CTL_RGBFMTEN               27                               /* RGB Formatting Enable */
5888 #define BITP_EPPI_CTL_SPLTWRD                26                               /* Split Word */
5889 #define BITP_EPPI_CTL_SUBSPLTODD             25                               /* Sub-Split Odd Samples */
5890 #define BITP_EPPI_CTL_SPLTEO                 24                               /* Split Even and Odd Data Samples */
5891 #define BITP_EPPI_CTL_SWAPEN                 23                               /* Swap Enable */
5892 #define BITP_EPPI_CTL_PACKEN                 22                               /* Pack/Unpack Enable */
5893 #define BITP_EPPI_CTL_SKIPEO                 21                               /* Skip Even or Odd */
5894 #define BITP_EPPI_CTL_SKIPEN                 20                               /* Skip Enable */
5895 #define BITP_EPPI_CTL_DMIRR                  19                               /* Data Mirroring */
5896 #define BITP_EPPI_CTL_DLEN                   16                               /* Data Length */
5897 #define BITP_EPPI_CTL_POLS                   14                               /* Frame Sync Polarity */
5898 #define BITP_EPPI_CTL_POLC                   12                               /* Clock Polarity */
5899 #define BITP_EPPI_CTL_SIGNEXT                11                               /* Sign Extension */
5900 #define BITP_EPPI_CTL_IFSGEN                 10                               /* Internal Frame Sync Generation */
5901 #define BITP_EPPI_CTL_ICLKGEN                 9                               /* Internal Clock Generation */
5902 #define BITP_EPPI_CTL_BLANKGEN                8                               /* king Generation (ITU Output Mode) */
5903 #define BITP_EPPI_CTL_ITUTYPE                 7                               /* ITU Interlace or Progressive */
5904 #define BITP_EPPI_CTL_FLDSEL                  6                               /* Field Select/Trigger */
5905 #define BITP_EPPI_CTL_FSCFG                   4                               /* Frame Sync Configuration */
5906 #define BITP_EPPI_CTL_XFRTYPE                 2                               /* Transfer Type ( Operating Mode) */
5907 #define BITP_EPPI_CTL_DIR                     1                               /* PPI Direction */
5908 #define BITP_EPPI_CTL_EN                      0                               /* PPI Enable */
5909
5910 #define BITM_EPPI_CTL_CLKGATEN               (_ADI_MSK(0x80000000,uint32_t))  /* Clock Gating Enable */
5911 #define ENUM_EPPI_CTL_CLKGATE_DIS            (_ADI_MSK(0x00000000,uint32_t))  /* CLKGATEN: Disable */
5912 #define ENUM_EPPI_CTL_CLKGATE_EN             (_ADI_MSK(0x80000000,uint32_t))  /* CLKGATEN: Enable */
5913
5914 #define BITM_EPPI_CTL_MUXSEL                 (_ADI_MSK(0x40000000,uint32_t))  /* MUX Select */
5915 #define ENUM_EPPI_CTL_MUXSEL0                (_ADI_MSK(0x00000000,uint32_t))  /* MUXSEL: Normal Operation */
5916 #define ENUM_EPPI_CTL_MUXSEL1                (_ADI_MSK(0x40000000,uint32_t))  /* MUXSEL: Multiplexed Operation */
5917
5918 #define BITM_EPPI_CTL_DMAFINEN               (_ADI_MSK(0x20000000,uint32_t))  /* DMA Finish Enable */
5919 #define ENUM_EPPI_CTL_FINISH_DIS             (_ADI_MSK(0x00000000,uint32_t))  /* DMAFINEN: No Finish Command */
5920 #define ENUM_EPPI_CTL_FINISH_EN              (_ADI_MSK(0x20000000,uint32_t))  /* DMAFINEN: Enable Send Finish Command */
5921
5922 #define BITM_EPPI_CTL_DMACFG                 (_ADI_MSK(0x10000000,uint32_t))  /* One or Two DMA Channels Mode */
5923 #define ENUM_EPPI_CTL_DMA1CHAN               (_ADI_MSK(0x00000000,uint32_t))  /* DMACFG: PPI uses one DMA Channel */
5924 #define ENUM_EPPI_CTL_DMA2CHAN               (_ADI_MSK(0x10000000,uint32_t))  /* DMACFG: PPI uses two DMA Channels */
5925
5926 #define BITM_EPPI_CTL_RGBFMTEN               (_ADI_MSK(0x08000000,uint32_t))  /* RGB Formatting Enable */
5927 #define ENUM_EPPI_CTL_RGBFMT_DIS             (_ADI_MSK(0x00000000,uint32_t))  /* RGBFMTEN: Disable RGB Formatted Output */
5928 #define ENUM_EPPI_CTL_RGBFMT_EN              (_ADI_MSK(0x08000000,uint32_t))  /* RGBFMTEN: Enable RGB Formatted Output */
5929
5930 #define BITM_EPPI_CTL_SPLTWRD                (_ADI_MSK(0x04000000,uint32_t))  /* Split Word */
5931 #define ENUM_EPPI_CTL_NO_WORDSPLIT           (_ADI_MSK(0x00000000,uint32_t))  /* SPLTWRD: PPI_DATA has (DLEN-1) bits of Y or Cr or Cb */
5932 #define ENUM_EPPI_CTL_WORDSPLIT              (_ADI_MSK(0x04000000,uint32_t))  /* SPLTWRD: PPI_DATA contains 2 elements per word */
5933
5934 #define BITM_EPPI_CTL_SUBSPLTODD             (_ADI_MSK(0x02000000,uint32_t))  /* Sub-Split Odd Samples */
5935 #define ENUM_EPPI_CTL_NO_SUBSPLIT            (_ADI_MSK(0x00000000,uint32_t))  /* SUBSPLTODD: Disable */
5936 #define ENUM_EPPI_CTL_SUBSPLIT_ODD           (_ADI_MSK(0x02000000,uint32_t))  /* SUBSPLTODD: Enable */
5937
5938 #define BITM_EPPI_CTL_SPLTEO                 (_ADI_MSK(0x01000000,uint32_t))  /* Split Even and Odd Data Samples */
5939 #define ENUM_EPPI_CTL_SPLTEO_DIS             (_ADI_MSK(0x00000000,uint32_t))  /* SPLTEO: Do Not Split Samples */
5940 #define ENUM_EPPI_CTL_SPLTEO_EN              (_ADI_MSK(0x01000000,uint32_t))  /* SPLTEO: Split Even/Odd Samples */
5941
5942 #define BITM_EPPI_CTL_SWAPEN                 (_ADI_MSK(0x00800000,uint32_t))  /* Swap Enable */
5943 #define ENUM_EPPI_CTL_SWAP_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* SWAPEN: Disable */
5944 #define ENUM_EPPI_CTL_SWAP_EN                (_ADI_MSK(0x00800000,uint32_t))  /* SWAPEN: Enable */
5945
5946 #define BITM_EPPI_CTL_PACKEN                 (_ADI_MSK(0x00400000,uint32_t))  /* Pack/Unpack Enable */
5947 #define ENUM_EPPI_CTL_PACK_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* PACKEN: Disable */
5948 #define ENUM_EPPI_CTL_PACK_EN                (_ADI_MSK(0x00400000,uint32_t))  /* PACKEN: Enable */
5949
5950 #define BITM_EPPI_CTL_SKIPEO                 (_ADI_MSK(0x00200000,uint32_t))  /* Skip Even or Odd */
5951 #define ENUM_EPPI_CTL_SKIPODD                (_ADI_MSK(0x00000000,uint32_t))  /* SKIPEO: Skip Odd Samples */
5952 #define ENUM_EPPI_CTL_SKIPEVEN               (_ADI_MSK(0x00200000,uint32_t))  /* SKIPEO: Skip Even Samples */
5953
5954 #define BITM_EPPI_CTL_SKIPEN                 (_ADI_MSK(0x00100000,uint32_t))  /* Skip Enable */
5955 #define ENUM_EPPI_CTL_NO_SKIP                (_ADI_MSK(0x00000000,uint32_t))  /* SKIPEN: No Samples Skipping */
5956 #define ENUM_EPPI_CTL_SKIP                   (_ADI_MSK(0x00100000,uint32_t))  /* SKIPEN: Skip Alternate Samples */
5957
5958 #define BITM_EPPI_CTL_DMIRR                  (_ADI_MSK(0x00080000,uint32_t))  /* Data Mirroring */
5959 #define ENUM_EPPI_CTL_NO_MIRROR              (_ADI_MSK(0x00000000,uint32_t))  /* DMIRR: No Data Mirroring */
5960 #define ENUM_EPPI_CTL_MIRROR                 (_ADI_MSK(0x00080000,uint32_t))  /* DMIRR: Data Mirroring */
5961
5962 #define BITM_EPPI_CTL_DLEN                   (_ADI_MSK(0x00070000,uint32_t))  /* Data Length */
5963 #define ENUM_EPPI_CTL_DLEN08                 (_ADI_MSK(0x00000000,uint32_t))  /* DLEN: 8 bits */
5964 #define ENUM_EPPI_CTL_DLEN10                 (_ADI_MSK(0x00010000,uint32_t))  /* DLEN: 10 bits */
5965 #define ENUM_EPPI_CTL_DLEN12                 (_ADI_MSK(0x00020000,uint32_t))  /* DLEN: 12 bits */
5966 #define ENUM_EPPI_CTL_DLEN14                 (_ADI_MSK(0x00030000,uint32_t))  /* DLEN: 14 bits */
5967 #define ENUM_EPPI_CTL_DLEN16                 (_ADI_MSK(0x00040000,uint32_t))  /* DLEN: 16 bits */
5968 #define ENUM_EPPI_CTL_DLEN18                 (_ADI_MSK(0x00050000,uint32_t))  /* DLEN: 18 bits */
5969 #define ENUM_EPPI_CTL_DLEN20                 (_ADI_MSK(0x00060000,uint32_t))  /* DLEN: 20 bits */
5970 #define ENUM_EPPI_CTL_DLEN24                 (_ADI_MSK(0x00070000,uint32_t))  /* DLEN: 24 bits */
5971
5972 #define BITM_EPPI_CTL_POLS                   (_ADI_MSK(0x0000C000,uint32_t))  /* Frame Sync Polarity */
5973 #define ENUM_EPPI_CTL_FS1HI_FS2HI            (_ADI_MSK(0x00000000,uint32_t))  /* POLS: FS1 and FS2 are active high */
5974 #define ENUM_EPPI_CTL_FS1LO_FS2HI            (_ADI_MSK(0x00004000,uint32_t))  /* POLS: FS1 is active low. FS2 is active high */
5975 #define ENUM_EPPI_CTL_FS1HI_FS2LO            (_ADI_MSK(0x00008000,uint32_t))  /* POLS: FS1 is active high. FS2 is active low */
5976 #define ENUM_EPPI_CTL_FS1LO_FS2LO            (_ADI_MSK(0x0000C000,uint32_t))  /* POLS: FS1 and FS2 are active low */
5977
5978 #define BITM_EPPI_CTL_POLC                   (_ADI_MSK(0x00003000,uint32_t))  /* Clock Polarity */
5979 #define ENUM_EPPI_CTL_POLC00                 (_ADI_MSK(0x00000000,uint32_t))  /* POLC: Clock/Sync polarity mode 0 */
5980 #define ENUM_EPPI_CTL_POLC01                 (_ADI_MSK(0x00001000,uint32_t))  /* POLC: Clock/Sync polarity mode 1 */
5981 #define ENUM_EPPI_CTL_POLC10                 (_ADI_MSK(0x00002000,uint32_t))  /* POLC: Clock/Sync polarity mode 2 */
5982 #define ENUM_EPPI_CTL_POLC11                 (_ADI_MSK(0x00003000,uint32_t))  /* POLC: Clock/Sync polarity mode 3 */
5983
5984 #define BITM_EPPI_CTL_SIGNEXT                (_ADI_MSK(0x00000800,uint32_t))  /* Sign Extension */
5985 #define ENUM_EPPI_CTL_ZEROFILL               (_ADI_MSK(0x00000000,uint32_t))  /* SIGNEXT: Zero Filled */
5986 #define ENUM_EPPI_CTL_SIGNEXT                (_ADI_MSK(0x00000800,uint32_t))  /* SIGNEXT: Sign Extended */
5987
5988 #define BITM_EPPI_CTL_IFSGEN                 (_ADI_MSK(0x00000400,uint32_t))  /* Internal Frame Sync Generation */
5989 #define ENUM_EPPI_CTL_EXTFS                  (_ADI_MSK(0x00000000,uint32_t))  /* IFSGEN: External Frame Sync */
5990 #define ENUM_EPPI_CTL_INTFS                  (_ADI_MSK(0x00000400,uint32_t))  /* IFSGEN: Internal Frame Sync */
5991
5992 #define BITM_EPPI_CTL_ICLKGEN                (_ADI_MSK(0x00000200,uint32_t))  /* Internal Clock Generation */
5993 #define ENUM_EPPI_CTL_EXTCLK                 (_ADI_MSK(0x00000000,uint32_t))  /* ICLKGEN: External Clock */
5994 #define ENUM_EPPI_CTL_INTCLK                 (_ADI_MSK(0x00000200,uint32_t))  /* ICLKGEN: Internal Clock */
5995
5996 #define BITM_EPPI_CTL_BLANKGEN               (_ADI_MSK(0x00000100,uint32_t))  /* king Generation (ITU Output Mode) */
5997 #define ENUM_EPPI_CTL_NO_BLANKGEN            (_ADI_MSK(0x00000000,uint32_t))  /* BLANKGEN: Disable */
5998 #define ENUM_EPPI_CTL_BLANKGEN               (_ADI_MSK(0x00000100,uint32_t))  /* BLANKGEN: Enable */
5999
6000 #define BITM_EPPI_CTL_ITUTYPE                (_ADI_MSK(0x00000080,uint32_t))  /* ITU Interlace or Progressive */
6001 #define ENUM_EPPI_CTL_INTERLACED             (_ADI_MSK(0x00000000,uint32_t))  /* ITUTYPE: Interlaced */
6002 #define ENUM_EPPI_CTL_PROGRESSIVE            (_ADI_MSK(0x00000080,uint32_t))  /* ITUTYPE: Progressive */
6003
6004 #define BITM_EPPI_CTL_FLDSEL                 (_ADI_MSK(0x00000040,uint32_t))  /* Field Select/Trigger */
6005 #define ENUM_EPPI_CTL_FLDSEL_LO              (_ADI_MSK(0x00000000,uint32_t))  /* FLDSEL: Field Mode 0 */
6006 #define ENUM_EPPI_CTL_FLDSEL_HI              (_ADI_MSK(0x00000040,uint32_t))  /* FLDSEL: Field Mode 1 */
6007
6008 #define BITM_EPPI_CTL_FSCFG                  (_ADI_MSK(0x00000030,uint32_t))  /* Frame Sync Configuration */
6009 #define ENUM_EPPI_CTL_SYNC0                  (_ADI_MSK(0x00000000,uint32_t))  /* FSCFG: Sync Mode 0 */
6010 #define ENUM_EPPI_CTL_SYNC1                  (_ADI_MSK(0x00000010,uint32_t))  /* FSCFG: Sync Mode 1 */
6011 #define ENUM_EPPI_CTL_SYNC2                  (_ADI_MSK(0x00000020,uint32_t))  /* FSCFG: Sync Mode 2 */
6012 #define ENUM_EPPI_CTL_SYNC3                  (_ADI_MSK(0x00000030,uint32_t))  /* FSCFG: Sync Mode 3 */
6013
6014 #define BITM_EPPI_CTL_XFRTYPE                (_ADI_MSK(0x0000000C,uint32_t))  /* Transfer Type ( Operating Mode) */
6015 #define ENUM_EPPI_CTL_ACTIVE656              (_ADI_MSK(0x00000000,uint32_t))  /* XFRTYPE: ITU656 Active Video Only Mode */
6016 #define ENUM_EPPI_CTL_ENTIRE656              (_ADI_MSK(0x00000004,uint32_t))  /* XFRTYPE: ITU656 Entire Field Mode */
6017 #define ENUM_EPPI_CTL_VERT656                (_ADI_MSK(0x00000008,uint32_t))  /* XFRTYPE: ITU656 Vertical Blanking Only Mode */
6018 #define ENUM_EPPI_CTL_NON656                 (_ADI_MSK(0x0000000C,uint32_t))  /* XFRTYPE: Non-ITU656 Mode (GP Mode) */
6019
6020 #define BITM_EPPI_CTL_DIR                    (_ADI_MSK(0x00000002,uint32_t))  /* PPI Direction */
6021 #define ENUM_EPPI_CTL_RXMODE                 (_ADI_MSK(0x00000000,uint32_t))  /* DIR: Receive Mode */
6022 #define ENUM_EPPI_CTL_TXMODE                 (_ADI_MSK(0x00000002,uint32_t))  /* DIR: Transmit Mode */
6023
6024 #define BITM_EPPI_CTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* PPI Enable */
6025 #define ENUM_EPPI_CTL_DIS                    (_ADI_MSK(0x00000000,uint32_t))  /* EN: Disable */
6026 #define ENUM_EPPI_CTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* EN: Enable */
6027
6028 /* ------------------------------------------------------------------------------------------------------------------------
6029         EPPI_FS2_WLVB                        Pos/Masks                        Description
6030    ------------------------------------------------------------------------------------------------------------------------ */
6031 #define BITP_EPPI_FS2_WLVB_F2VBAD            24                               /* Field 2 Vertical Blanking After Data */
6032 #define BITP_EPPI_FS2_WLVB_F2VBBD            16                               /* Field 2 Vertical Blanking Before Data */
6033 #define BITP_EPPI_FS2_WLVB_F1VBAD             8                               /* Field 1 Vertical Blanking After Data */
6034 #define BITP_EPPI_FS2_WLVB_F1VBBD             0                               /* Field 1 Vertical Blanking Before Data */
6035 #define BITM_EPPI_FS2_WLVB_F2VBAD            (_ADI_MSK(0xFF000000,uint32_t))  /* Field 2 Vertical Blanking After Data */
6036 #define BITM_EPPI_FS2_WLVB_F2VBBD            (_ADI_MSK(0x00FF0000,uint32_t))  /* Field 2 Vertical Blanking Before Data */
6037 #define BITM_EPPI_FS2_WLVB_F1VBAD            (_ADI_MSK(0x0000FF00,uint32_t))  /* Field 1 Vertical Blanking After Data */
6038 #define BITM_EPPI_FS2_WLVB_F1VBBD            (_ADI_MSK(0x000000FF,uint32_t))  /* Field 1 Vertical Blanking Before Data */
6039
6040 /* ------------------------------------------------------------------------------------------------------------------------
6041         EPPI_FS2_PALPF                       Pos/Masks                        Description
6042    ------------------------------------------------------------------------------------------------------------------------ */
6043 #define BITP_EPPI_FS2_PALPF_F2ACT            16                               /* Field 2 Active */
6044 #define BITP_EPPI_FS2_PALPF_F1ACT             0                               /* Field 1 Active */
6045 #define BITM_EPPI_FS2_PALPF_F2ACT            (_ADI_MSK(0xFFFF0000,uint32_t))  /* Field 2 Active */
6046 #define BITM_EPPI_FS2_PALPF_F1ACT            (_ADI_MSK(0x0000FFFF,uint32_t))  /* Field 1 Active */
6047
6048 /* ------------------------------------------------------------------------------------------------------------------------
6049         EPPI_IMSK                            Pos/Masks                        Description
6050    ------------------------------------------------------------------------------------------------------------------------ */
6051 #define BITP_EPPI_IMSK_PXPERR                 7                               /* PxP Ready Error Interrupt Mask */
6052 #define BITP_EPPI_IMSK_ERRNCOR                6                               /* ITU Preamble Error Not Corrected Interrupt Mask */
6053 #define BITP_EPPI_IMSK_FTERRUNDR              5                               /* Frame Track Underflow Error Interrupt Mask */
6054 #define BITP_EPPI_IMSK_FTERROVR               4                               /* Frame Track Overflow Error Interrupt Mask */
6055 #define BITP_EPPI_IMSK_LTERRUNDR              3                               /* Line Track Underflow Error Interrupt Mask */
6056 #define BITP_EPPI_IMSK_LTERROVR               2                               /* Line Track Overflow Error Interrupt Mask */
6057 #define BITP_EPPI_IMSK_YFIFOERR               1                               /* YFIFO Underflow or Overflow Error Interrupt Mask */
6058 #define BITP_EPPI_IMSK_CFIFOERR               0                               /* CFIFO Underflow or Overflow Error Interrupt Mask */
6059
6060 #define BITM_EPPI_IMSK_PXPERR                (_ADI_MSK(0x00000080,uint32_t))  /* PxP Ready Error Interrupt Mask */
6061 #define ENUM_EPPI_IMSK_PXPERR_UMSK           (_ADI_MSK(0x00000000,uint32_t))  /* PXPERR: Unmask Interrupt */
6062 #define ENUM_EPPI_IMSK_PXPERR_MSK            (_ADI_MSK(0x00000080,uint32_t))  /* PXPERR: Mask Interrupt */
6063
6064 #define BITM_EPPI_IMSK_ERRNCOR               (_ADI_MSK(0x00000040,uint32_t))  /* ITU Preamble Error Not Corrected Interrupt Mask */
6065 #define ENUM_EPPI_IMSK_ERRNCOR_UMSK          (_ADI_MSK(0x00000000,uint32_t))  /* ERRNCOR: Unmask Interrupt */
6066 #define ENUM_EPPI_IMSK_ERRNCOR_MSK           (_ADI_MSK(0x00000040,uint32_t))  /* ERRNCOR: Mask Interrupt */
6067
6068 #define BITM_EPPI_IMSK_FTERRUNDR             (_ADI_MSK(0x00000020,uint32_t))  /* Frame Track Underflow Error Interrupt Mask */
6069 #define ENUM_EPPI_IMSK_FTERRUNDR_UMSK        (_ADI_MSK(0x00000000,uint32_t))  /* FTERRUNDR: Unmask Interrupt */
6070 #define ENUM_EPPI_IMSK_FTERRUNDR_MSK         (_ADI_MSK(0x00000020,uint32_t))  /* FTERRUNDR: Mask Interrupt */
6071
6072 #define BITM_EPPI_IMSK_FTERROVR              (_ADI_MSK(0x00000010,uint32_t))  /* Frame Track Overflow Error Interrupt Mask */
6073 #define ENUM_EPPI_IMSK_FTERROVR_UMSK         (_ADI_MSK(0x00000000,uint32_t))  /* FTERROVR: Unmask Interrupt */
6074 #define ENUM_EPPI_IMSK_FTERROVR_MSK          (_ADI_MSK(0x00000010,uint32_t))  /* FTERROVR: Mask Interrupt */
6075
6076 #define BITM_EPPI_IMSK_LTERRUNDR             (_ADI_MSK(0x00000008,uint32_t))  /* Line Track Underflow Error Interrupt Mask */
6077 #define ENUM_EPPI_IMSK_LTERRUNDR_UMSK        (_ADI_MSK(0x00000000,uint32_t))  /* LTERRUNDR: Unmask Interrupt */
6078 #define ENUM_EPPI_IMSK_LTERRUNDR_MSK         (_ADI_MSK(0x00000008,uint32_t))  /* LTERRUNDR: Mask Interrupt */
6079
6080 #define BITM_EPPI_IMSK_LTERROVR              (_ADI_MSK(0x00000004,uint32_t))  /* Line Track Overflow Error Interrupt Mask */
6081 #define ENUM_EPPI_IMSK_LTERROVR_UMSK         (_ADI_MSK(0x00000000,uint32_t))  /* LTERROVR: Unmask Interrupt */
6082 #define ENUM_EPPI_IMSK_LTERROVR_MSK          (_ADI_MSK(0x00000004,uint32_t))  /* LTERROVR: Mask Interrupt */
6083
6084 #define BITM_EPPI_IMSK_YFIFOERR              (_ADI_MSK(0x00000002,uint32_t))  /* YFIFO Underflow or Overflow Error Interrupt Mask */
6085 #define ENUM_EPPI_IMSK_YFIFOERR_UMSK         (_ADI_MSK(0x00000000,uint32_t))  /* YFIFOERR: Unmask Interrupt */
6086 #define ENUM_EPPI_IMSK_YFIFOERR_MSK          (_ADI_MSK(0x00000002,uint32_t))  /* YFIFOERR: Mask Interrupt */
6087
6088 #define BITM_EPPI_IMSK_CFIFOERR              (_ADI_MSK(0x00000001,uint32_t))  /* CFIFO Underflow or Overflow Error Interrupt Mask */
6089 #define ENUM_EPPI_IMSK_CFIFOERR_UMSK         (_ADI_MSK(0x00000000,uint32_t))  /* CFIFOERR: Unmask Interrupt */
6090 #define ENUM_EPPI_IMSK_CFIFOERR_MSK          (_ADI_MSK(0x00000001,uint32_t))  /* CFIFOERR: Mask Interrupt */
6091
6092 /* ------------------------------------------------------------------------------------------------------------------------
6093         EPPI_ODDCLIP                         Pos/Masks                        Description
6094    ------------------------------------------------------------------------------------------------------------------------ */
6095 #define BITP_EPPI_ODDCLIP_HIGHODD            16                               /* High Odd Clipping Threshold (Chroma Data) */
6096 #define BITP_EPPI_ODDCLIP_LOWODD              0                               /* Low Odd Clipping Threshold (Chroma Data) */
6097 #define BITM_EPPI_ODDCLIP_HIGHODD            (_ADI_MSK(0xFFFF0000,uint32_t))  /* High Odd Clipping Threshold (Chroma Data) */
6098 #define BITM_EPPI_ODDCLIP_LOWODD             (_ADI_MSK(0x0000FFFF,uint32_t))  /* Low Odd Clipping Threshold (Chroma Data) */
6099
6100 /* ------------------------------------------------------------------------------------------------------------------------
6101         EPPI_EVENCLIP                        Pos/Masks                        Description
6102    ------------------------------------------------------------------------------------------------------------------------ */
6103 #define BITP_EPPI_EVENCLIP_HIGHEVEN          16                               /* High Even Clipping Threshold (Luma Data) */
6104 #define BITP_EPPI_EVENCLIP_LOWEVEN            0                               /* Low Even Clipping Threshold (Luma Data) */
6105 #define BITM_EPPI_EVENCLIP_HIGHEVEN          (_ADI_MSK(0xFFFF0000,uint32_t))  /* High Even Clipping Threshold (Luma Data) */
6106 #define BITM_EPPI_EVENCLIP_LOWEVEN           (_ADI_MSK(0x0000FFFF,uint32_t))  /* Low Even Clipping Threshold (Luma Data) */
6107
6108 /* ------------------------------------------------------------------------------------------------------------------------
6109         EPPI_CTL2                            Pos/Masks                        Description
6110    ------------------------------------------------------------------------------------------------------------------------ */
6111 #define BITP_EPPI_CTL2_FS1FINEN               1                               /* HSYNC Finish Enable */
6112
6113 #define BITM_EPPI_CTL2_FS1FINEN              (_ADI_MSK(0x00000002,uint32_t))  /* HSYNC Finish Enable */
6114 #define ENUM_EPPI_CTL2_FS2FIN_EN             (_ADI_MSK(0x00000000,uint32_t))  /* FS1FINEN: Finish sent after frame RX done */
6115 #define ENUM_EPPI_CTL2_FS1FIN_EN             (_ADI_MSK(0x00000002,uint32_t))  /* FS1FINEN: Finish sent after frame/line RX done */
6116
6117 /* ==================================================
6118         Pixel Compositor Registers
6119    ================================================== */
6120
6121 /* =========================
6122         PIXC0
6123    ========================= */
6124 #define REG_PIXC0_CTL                   0xFFC19000         /* PIXC0 Control Register */
6125 #define REG_PIXC0_PPL                   0xFFC19004         /* PIXC0 Pixels Per Line Register */
6126 #define REG_PIXC0_LPF                   0xFFC19008         /* PIXC0 Line Per Frame Register */
6127 #define REG_PIXC0_HSTART_A              0xFFC1900C         /* PIXC0 Overlay A Horizontal Start Register */
6128 #define REG_PIXC0_HEND_A                0xFFC19010         /* PIXC0 Overlay A Horizontal End Register */
6129 #define REG_PIXC0_VSTART_A              0xFFC19014         /* PIXC0 Overlay A Vertical Start Register */
6130 #define REG_PIXC0_VEND_A                0xFFC19018         /* PIXC0 Overlay A Vertical End Register */
6131 #define REG_PIXC0_TRANSP_A              0xFFC1901C         /* PIXC0 Overlay A Transparency Ratio Register */
6132 #define REG_PIXC0_HSTART_B              0xFFC19020         /* PIXC0 Overlay B Horizontal Start Register */
6133 #define REG_PIXC0_HEND_B                0xFFC19024         /* PIXC0 Overlay B Horizontal End Register */
6134 #define REG_PIXC0_VSTART_B              0xFFC19028         /* PIXC0 Overlay B Vertical Start Register */
6135 #define REG_PIXC0_VEND_B                0xFFC1902C         /* PIXC0 Overlay B Vertical End Register */
6136 #define REG_PIXC0_TRANSP_B              0xFFC19030         /* PIXC0 Overlay B Transparency Ratio Register */
6137 #define REG_PIXC0_IRQSTAT               0xFFC1903C         /* PIXC0 Interrupt Status Register */
6138 #define REG_PIXC0_CONRY                 0xFFC19040         /* PIXC0 RY Conversion Component Register */
6139 #define REG_PIXC0_CONGU                 0xFFC19044         /* PIXC0 GU Conversion Component Register */
6140 #define REG_PIXC0_CONBV                 0xFFC19048         /* PIXC0 BV Conversion Component Register */
6141 #define REG_PIXC0_CCBIAS                0xFFC1904C         /* PIXC0 Conversion Bias Register */
6142 #define REG_PIXC0_TC                    0xFFC19050         /* PIXC0 Transparency Color Register */
6143 #define REG_PIXC0_REVID                 0xFFC19054         /* PIXC0 Revision Id */
6144
6145 /* =========================
6146         PIXC
6147    ========================= */
6148 /* ------------------------------------------------------------------------------------------------------------------------
6149         PIXC_CTL                             Pos/Masks                        Description
6150    ------------------------------------------------------------------------------------------------------------------------ */
6151 #define BITP_PIXC_CTL_ORGBFRMT               10                               /* Output RGB Data Format */
6152 #define BITP_PIXC_CTL_IRGBFRMT                8                               /* Input Image Channel RGB Data Format */
6153 #define BITP_PIXC_CTL_ENTC                    7                               /* Enable Transparent Color */
6154 #define BITP_PIXC_CTL_UDSMOD                  6                               /* Up/Down Sampling Mode */
6155 #define BITP_PIXC_CTL_OUTFRMT                 5                               /* Output Data Format */
6156 #define BITP_PIXC_CTL_OVFRMT                  4                               /* Overlay Data Format */
6157 #define BITP_PIXC_CTL_IFRMT                   3                               /* Image Data Format */
6158 #define BITP_PIXC_CTL_OVENB                   2                               /* Overlay Block B Enable */
6159 #define BITP_PIXC_CTL_OVENA                   1                               /* Overlay Block A Enable */
6160 #define BITP_PIXC_CTL_EN                      0                               /* Overlay Manager enable (module enable) */
6161 #define BITM_PIXC_CTL_ORGBFRMT               (_ADI_MSK(0x00000C00,uint32_t))  /* Output RGB Data Format */
6162 #define BITM_PIXC_CTL_IRGBFRMT               (_ADI_MSK(0x00000300,uint32_t))  /* Input Image Channel RGB Data Format */
6163 #define BITM_PIXC_CTL_ENTC                   (_ADI_MSK(0x00000080,uint32_t))  /* Enable Transparent Color */
6164 #define BITM_PIXC_CTL_UDSMOD                 (_ADI_MSK(0x00000040,uint32_t))  /* Up/Down Sampling Mode */
6165 #define BITM_PIXC_CTL_OUTFRMT                (_ADI_MSK(0x00000020,uint32_t))  /* Output Data Format */
6166 #define BITM_PIXC_CTL_OVFRMT                 (_ADI_MSK(0x00000010,uint32_t))  /* Overlay Data Format */
6167 #define BITM_PIXC_CTL_IFRMT                  (_ADI_MSK(0x00000008,uint32_t))  /* Image Data Format */
6168 #define BITM_PIXC_CTL_OVENB                  (_ADI_MSK(0x00000004,uint32_t))  /* Overlay Block B Enable */
6169 #define BITM_PIXC_CTL_OVENA                  (_ADI_MSK(0x00000002,uint32_t))  /* Overlay Block A Enable */
6170 #define BITM_PIXC_CTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* Overlay Manager enable (module enable) */
6171
6172 /* ------------------------------------------------------------------------------------------------------------------------
6173         PIXC_TRANSP_A                        Pos/Masks                        Description
6174    ------------------------------------------------------------------------------------------------------------------------ */
6175 #define BITP_PIXC_TRANSP_A_VALUE              0                               /* Overlay Transparency Ratio Values */
6176 #define BITM_PIXC_TRANSP_A_VALUE             (_ADI_MSK(0x0000000F,uint16_t))  /* Overlay Transparency Ratio Values */
6177
6178 /* ------------------------------------------------------------------------------------------------------------------------
6179         PIXC_TRANSP_B                        Pos/Masks                        Description
6180    ------------------------------------------------------------------------------------------------------------------------ */
6181 #define BITP_PIXC_TRANSP_B_VALUE              0                               /* Overlay Transparency Ratio Values */
6182 #define BITM_PIXC_TRANSP_B_VALUE             (_ADI_MSK(0x0000000F,uint16_t))  /* Overlay Transparency Ratio Values */
6183
6184 /* ------------------------------------------------------------------------------------------------------------------------
6185         PIXC_IRQSTAT                         Pos/Masks                        Description
6186    ------------------------------------------------------------------------------------------------------------------------ */
6187 #define BITP_PIXC_IRQSTAT_FRMSTAT             3                               /* Frame Interrupt Status */
6188 #define BITP_PIXC_IRQSTAT_OVSTAT              2                               /* Overlay Interrupt Status */
6189 #define BITP_PIXC_IRQSTAT_FRMEN               1                               /* Frame Interrupt  Enable */
6190 #define BITP_PIXC_IRQSTAT_OVEN                0                               /* Overlay Interrupt Enable */
6191 #define BITM_PIXC_IRQSTAT_FRMSTAT            (_ADI_MSK(0x00000008,uint16_t))  /* Frame Interrupt Status */
6192 #define BITM_PIXC_IRQSTAT_OVSTAT             (_ADI_MSK(0x00000004,uint16_t))  /* Overlay Interrupt Status */
6193 #define BITM_PIXC_IRQSTAT_FRMEN              (_ADI_MSK(0x00000002,uint16_t))  /* Frame Interrupt  Enable */
6194 #define BITM_PIXC_IRQSTAT_OVEN               (_ADI_MSK(0x00000001,uint16_t))  /* Overlay Interrupt Enable */
6195
6196 /* ------------------------------------------------------------------------------------------------------------------------
6197         PIXC_CONRY                           Pos/Masks                        Description
6198    ------------------------------------------------------------------------------------------------------------------------ */
6199 #define BITP_PIXC_CONRY_RYMULT4              30                               /* Multiply the Row by 4 */
6200 #define BITP_PIXC_CONRY_A13                  20                               /* A13 element in the coefficient matrix */
6201 #define BITP_PIXC_CONRY_A12                  10                               /* A12 element in the coefficient matrix */
6202 #define BITP_PIXC_CONRY_A11                   0                               /* A11 element in the coefficient matrix */
6203 #define BITM_PIXC_CONRY_RYMULT4              (_ADI_MSK(0x40000000,uint32_t))  /* Multiply the Row by 4 */
6204 #define BITM_PIXC_CONRY_A13                  (_ADI_MSK(0x3FF00000,uint32_t))  /* A13 element in the coefficient matrix */
6205 #define BITM_PIXC_CONRY_A12                  (_ADI_MSK(0x000FFC00,uint32_t))  /* A12 element in the coefficient matrix */
6206 #define BITM_PIXC_CONRY_A11                  (_ADI_MSK(0x000003FF,uint32_t))  /* A11 element in the coefficient matrix */
6207
6208 /* ------------------------------------------------------------------------------------------------------------------------
6209         PIXC_CONGU                           Pos/Masks                        Description
6210    ------------------------------------------------------------------------------------------------------------------------ */
6211 #define BITP_PIXC_CONGU_GUMULT4              30                               /* Multiply The Row By 4 */
6212 #define BITP_PIXC_CONGU_A23                  20                               /* A23 element in the coefficient matrix */
6213 #define BITP_PIXC_CONGU_A22                  10                               /* A22 element in the coefficient matrix */
6214 #define BITP_PIXC_CONGU_A21                   0                               /* A21 element in the coefficient matrix */
6215 #define BITM_PIXC_CONGU_GUMULT4              (_ADI_MSK(0x40000000,uint32_t))  /* Multiply The Row By 4 */
6216 #define BITM_PIXC_CONGU_A23                  (_ADI_MSK(0x3FF00000,uint32_t))  /* A23 element in the coefficient matrix */
6217 #define BITM_PIXC_CONGU_A22                  (_ADI_MSK(0x000FFC00,uint32_t))  /* A22 element in the coefficient matrix */
6218 #define BITM_PIXC_CONGU_A21                  (_ADI_MSK(0x000003FF,uint32_t))  /* A21 element in the coefficient matrix */
6219
6220 /* ------------------------------------------------------------------------------------------------------------------------
6221         PIXC_CONBV                           Pos/Masks                        Description
6222    ------------------------------------------------------------------------------------------------------------------------ */
6223 #define BITP_PIXC_CONBV_BVMULT4              30                               /* Multiply The Row By 4 */
6224 #define BITP_PIXC_CONBV_A33                  20                               /* A33 element in the coefficient matrix */
6225 #define BITP_PIXC_CONBV_A32                  10                               /* A32 element in the coefficient matrix */
6226 #define BITP_PIXC_CONBV_A31                   0                               /* A31 element in the coefficient matrix */
6227 #define BITM_PIXC_CONBV_BVMULT4              (_ADI_MSK(0x40000000,uint32_t))  /* Multiply The Row By 4 */
6228 #define BITM_PIXC_CONBV_A33                  (_ADI_MSK(0x3FF00000,uint32_t))  /* A33 element in the coefficient matrix */
6229 #define BITM_PIXC_CONBV_A32                  (_ADI_MSK(0x000FFC00,uint32_t))  /* A32 element in the coefficient matrix */
6230 #define BITM_PIXC_CONBV_A31                  (_ADI_MSK(0x000003FF,uint32_t))  /* A31 element in the coefficient matrix */
6231
6232 /* ------------------------------------------------------------------------------------------------------------------------
6233         PIXC_CCBIAS                          Pos/Masks                        Description
6234    ------------------------------------------------------------------------------------------------------------------------ */
6235 #define BITP_PIXC_CCBIAS_A34                 20                               /* A34 in bias vector */
6236 #define BITP_PIXC_CCBIAS_A24                 10                               /* A24 in bias vector */
6237 #define BITP_PIXC_CCBIAS_A14                  0                               /* A14 in bias vector */
6238 #define BITM_PIXC_CCBIAS_A34                 (_ADI_MSK(0x3FF00000,uint32_t))  /* A34 in bias vector */
6239 #define BITM_PIXC_CCBIAS_A24                 (_ADI_MSK(0x000FFC00,uint32_t))  /* A24 in bias vector */
6240 #define BITM_PIXC_CCBIAS_A14                 (_ADI_MSK(0x000003FF,uint32_t))  /* A14 in bias vector */
6241
6242 /* ------------------------------------------------------------------------------------------------------------------------
6243         PIXC_TC                              Pos/Masks                        Description
6244    ------------------------------------------------------------------------------------------------------------------------ */
6245 #define BITP_PIXC_TC_BVT                     16                               /* Trans. color - B/V component */
6246 #define BITP_PIXC_TC_GUT                      8                               /* Trans. color - G/U component */
6247 #define BITP_PIXC_TC_RYT                      0                               /* Trans. color - R/Y component */
6248 #define BITM_PIXC_TC_BVT                     (_ADI_MSK(0x00FF0000,uint32_t))  /* Trans. color - B/V component */
6249 #define BITM_PIXC_TC_GUT                     (_ADI_MSK(0x0000FF00,uint32_t))  /* Trans. color - G/U component */
6250 #define BITM_PIXC_TC_RYT                     (_ADI_MSK(0x000000FF,uint32_t))  /* Trans. color - R/Y component */
6251
6252 /* ------------------------------------------------------------------------------------------------------------------------
6253         PIXC_REVID                           Pos/Masks                        Description
6254    ------------------------------------------------------------------------------------------------------------------------ */
6255 #define BITP_PIXC_REVID_MAJOR                 4                               /* Major Version ID */
6256 #define BITP_PIXC_REVID_REV                   0                               /* Incremental Version ID */
6257 #define BITM_PIXC_REVID_MAJOR                (_ADI_MSK(0x000000F0,uint32_t))  /* Major Version ID */
6258 #define BITM_PIXC_REVID_REV                  (_ADI_MSK(0x0000000F,uint32_t))  /* Incremental Version ID */
6259
6260 /* ==================================================
6261         PVP Registers
6262    ================================================== */
6263 /* ------------------------------------------------------------------------------------------------------------------------
6264         PVP                             Block level enums
6265    ------------------------------------------------------------------------------------------------------------------------ */
6266 #define ENUM_PVP_GCFG                   0x00          /* PVP Block ID Code for GCFG */
6267 #define ENUM_PVP_OPF0                   0x01          /* PVP Block ID Code for OPF0 */
6268 #define ENUM_PVP_OPF1                   0x02          /* PVP Block ID Code for OPF1 */
6269 #define ENUM_PVP_OPF2                   0x03          /* PVP Block ID Code for OPF2 */
6270 #define ENUM_PVP_OPF3                   0x04          /* PVP Block ID Code for OPF3 */
6271 #define ENUM_PVP_PEC                    0x05          /* PVP Block ID Code for PEC */
6272 #define ENUM_PVP_IIM0                   0x06          /* PVP Block ID Code for IIM0 */
6273 #define ENUM_PVP_IIM1                   0x07          /* PVP Block ID Code for IIM1 */
6274 #define ENUM_PVP_ACU                    0x08          /* PVP Block ID Code for ACU */
6275 #define ENUM_PVP_UDS                    0x0A          /* PVP Block ID Code for UDS */
6276 #define ENUM_PVP_IPF0                   0x0C          /* PVP Block ID Code for IPF0 */
6277 #define ENUM_PVP_IPF1                   0x0E          /* PVP Block ID Code for IPF1 */
6278 #define ENUM_PVP_CNV0                   0x10          /* PVP Block ID Code for CNV0 */
6279 #define ENUM_PVP_CNV1                   0x14          /* PVP Block ID Code for CNV1 */
6280 #define ENUM_PVP_CNV2                   0x18          /* PVP Block ID Code for CNV2 */
6281 #define ENUM_PVP_CNV3                   0x1C          /* PVP Block ID Code for CNV3 */
6282 #define ENUM_PVP_THC0                   0x20          /* PVP Block ID Code for THC0 */
6283 #define ENUM_PVP_THC1                   0x28          /* PVP Block ID Code for THC1 */
6284 #define ENUM_PVP_PMA                    0x30          /* PVP Block ID Code for PMA */
6285
6286 /* =========================
6287         PVP0
6288    ========================= */
6289 #define REG_PVP0_REVID                  0xFFC1A000         /* PVP0 Revision ID */
6290 #define REG_PVP0_CTL                    0xFFC1A004         /* PVP0 Control */
6291 #define REG_PVP0_IMSK0                  0xFFC1A008         /* PVP0 Interrupt Mask n */
6292 #define REG_PVP0_IMSK1                  0xFFC1A00C         /* PVP0 Interrupt Mask n */
6293 #define REG_PVP0_STAT                   0xFFC1A010         /* PVP0 Status */
6294 #define REG_PVP0_ILAT                   0xFFC1A014         /* PVP0 Interrupt Latch Status n */
6295 #define REG_PVP0_IREQ0                  0xFFC1A018         /* PVP0 Interrupt Request n */
6296 #define REG_PVP0_IREQ1                  0xFFC1A01C         /* PVP0 Interrupt Request n */
6297 #define REG_PVP0_OPF0_CFG               0xFFC1A020         /* PVP0 OPFn (Camera Pipe) Configuration */
6298 #define REG_PVP0_OPF1_CFG               0xFFC1A040         /* PVP0 OPFn (Camera Pipe) Configuration */
6299 #define REG_PVP0_OPF2_CFG               0xFFC1A060         /* PVP0 OPFn (Camera Pipe) Configuration */
6300 #define REG_PVP0_OPF0_CTL               0xFFC1A024         /* PVP0 OPFn (Camera Pipe) Control */
6301 #define REG_PVP0_OPF1_CTL               0xFFC1A044         /* PVP0 OPFn (Camera Pipe) Control */
6302 #define REG_PVP0_OPF2_CTL               0xFFC1A064         /* PVP0 OPFn (Camera Pipe) Control */
6303 #define REG_PVP0_OPF3_CFG               0xFFC1A080         /* PVP0 OPF3 (Memory Pipe) Configuration */
6304 #define REG_PVP0_OPF3_CTL               0xFFC1A084         /* PVP0 OPF3 (Memory Pipe) Control */
6305 #define REG_PVP0_PEC_CFG                0xFFC1A0A0         /* PVP0 PEC Configuration */
6306 #define REG_PVP0_PEC_CTL                0xFFC1A0A4         /* PVP0 PEC Control */
6307 #define REG_PVP0_PEC_D1TH0              0xFFC1A0A8         /* PVP0 PEC Lower Hysteresis Threshold */
6308 #define REG_PVP0_PEC_D1TH1              0xFFC1A0AC         /* PVP0 PEC Upper Hysteresis Threshold */
6309 #define REG_PVP0_PEC_D2TH0              0xFFC1A0B0         /* PVP0 PEC Weak Zero Crossing Threshold */
6310 #define REG_PVP0_PEC_D2TH1              0xFFC1A0B4         /* PVP0 PEC Strong Zero Crossing Threshold */
6311 #define REG_PVP0_IIM0_CFG               0xFFC1A0C0         /* PVP0 IIMn Configuration */
6312 #define REG_PVP0_IIM1_CFG               0xFFC1A0E0         /* PVP0 IIMn Configuration */
6313 #define REG_PVP0_IIM0_CTL               0xFFC1A0C4         /* PVP0 IIMn Control */
6314 #define REG_PVP0_IIM1_CTL               0xFFC1A0E4         /* PVP0 IIMn Control */
6315 #define REG_PVP0_IIM0_SCALE             0xFFC1A0C8         /* PVP0 IIMn Scaling Values */
6316 #define REG_PVP0_IIM1_SCALE             0xFFC1A0E8         /* PVP0 IIMn Scaling Values */
6317 #define REG_PVP0_IIM0_SOVF_STAT         0xFFC1A0CC         /* PVP0 IIMn Signed Overflow Status */
6318 #define REG_PVP0_IIM1_SOVF_STAT         0xFFC1A0EC         /* PVP0 IIMn Signed Overflow Status */
6319 #define REG_PVP0_IIM0_UOVF_STAT         0xFFC1A0D0         /* PVP0 IIMn Unsigned Overflow Status */
6320 #define REG_PVP0_IIM1_UOVF_STAT         0xFFC1A0F0         /* PVP0 IIMn Unsigned Overflow Status */
6321 #define REG_PVP0_ACU_CFG                0xFFC1A100         /* PVP0 ACU Configuration */
6322 #define REG_PVP0_ACU_CTL                0xFFC1A104         /* PVP0 ACU Control */
6323 #define REG_PVP0_ACU_OFFSET             0xFFC1A108         /* PVP0 ACU SUM Constant */
6324 #define REG_PVP0_ACU_FACTOR             0xFFC1A10C         /* PVP0 ACU PROD Constant */
6325 #define REG_PVP0_ACU_SHIFT              0xFFC1A110         /* PVP0 ACU Shift Constant */
6326 #define REG_PVP0_ACU_MIN                0xFFC1A114         /* PVP0 ACU Lower Sat Threshold Min */
6327 #define REG_PVP0_ACU_MAX                0xFFC1A118         /* PVP0 ACU Upper Sat Threshold Max */
6328 #define REG_PVP0_UDS_CFG                0xFFC1A140         /* PVP0 UDS Configuration */
6329 #define REG_PVP0_UDS_CTL                0xFFC1A144         /* PVP0 UDS Control */
6330 #define REG_PVP0_UDS_OHCNT              0xFFC1A148         /* PVP0 UDS Output HCNT */
6331 #define REG_PVP0_UDS_OVCNT              0xFFC1A14C         /* PVP0 UDS Output VCNT */
6332 #define REG_PVP0_UDS_HAVG               0xFFC1A150         /* PVP0 UDS HAVG */
6333 #define REG_PVP0_UDS_VAVG               0xFFC1A154         /* PVP0 UDS VAVG */
6334 #define REG_PVP0_IPF0_CFG               0xFFC1A180         /* PVP0 IPF0 (Camera Pipe) Configuration */
6335 #define REG_PVP0_IPF0_PIPECTL           0xFFC1A184         /* PVP0 IPFn (Camera/Memory Pipe) Pipe Control */
6336 #define REG_PVP0_IPF1_PIPECTL           0xFFC1A1C4         /* PVP0 IPFn (Camera/Memory Pipe) Pipe Control */
6337 #define REG_PVP0_IPF0_CTL               0xFFC1A188         /* PVP0 IPFn (Camera/Memory Pipe) Control */
6338 #define REG_PVP0_IPF1_CTL               0xFFC1A1C8         /* PVP0 IPFn (Camera/Memory Pipe) Control */
6339 #define REG_PVP0_IPF0_TAG               0xFFC1A18C         /* PVP0 IPFn (Camera/Memory Pipe) TAG Value */
6340 #define REG_PVP0_IPF1_TAG               0xFFC1A1CC         /* PVP0 IPFn (Camera/Memory Pipe) TAG Value */
6341 #define REG_PVP0_IPF0_FCNT              0xFFC1A190         /* PVP0 IPFn (Camera/Memory Pipe) Frame Count */
6342 #define REG_PVP0_IPF1_FCNT              0xFFC1A1D0         /* PVP0 IPFn (Camera/Memory Pipe) Frame Count */
6343 #define REG_PVP0_IPF0_HCNT              0xFFC1A194         /* PVP0 IPFn (Camera/Memory Pipe) Horizontal Count */
6344 #define REG_PVP0_IPF1_HCNT              0xFFC1A1D4         /* PVP0 IPFn (Camera/Memory Pipe) Horizontal Count */
6345 #define REG_PVP0_IPF0_VCNT              0xFFC1A198         /* PVP0 IPFn (Camera/Memory Pipe) Vertical Count */
6346 #define REG_PVP0_IPF1_VCNT              0xFFC1A1D8         /* PVP0 IPFn (Camera/Memory Pipe) Vertical Count */
6347 #define REG_PVP0_IPF0_HPOS              0xFFC1A19C         /* PVP0 IPF0 (Camera Pipe) Horizontal Position */
6348 #define REG_PVP0_IPF0_VPOS              0xFFC1A1A0         /* PVP0 IPF0 (Camera Pipe) Vertical Position */
6349 #define REG_PVP0_IPF0_TAG_STAT          0xFFC1A1A4         /* PVP0 IPFn (Camera/Memory Pipe) TAG Status */
6350 #define REG_PVP0_IPF1_TAG_STAT          0xFFC1A1E4         /* PVP0 IPFn (Camera/Memory Pipe) TAG Status */
6351 #define REG_PVP0_IPF1_CFG               0xFFC1A1C0         /* PVP0 IPF1 (Memory Pipe) Configuration */
6352 #define REG_PVP0_CNV0_CFG               0xFFC1A200         /* PVP0 CNVn Configuration */
6353 #define REG_PVP0_CNV1_CFG               0xFFC1A280         /* PVP0 CNVn Configuration */
6354 #define REG_PVP0_CNV2_CFG               0xFFC1A300         /* PVP0 CNVn Configuration */
6355 #define REG_PVP0_CNV3_CFG               0xFFC1A380         /* PVP0 CNVn Configuration */
6356 #define REG_PVP0_CNV0_CTL               0xFFC1A204         /* PVP0 CNVn Control */
6357 #define REG_PVP0_CNV1_CTL               0xFFC1A284         /* PVP0 CNVn Control */
6358 #define REG_PVP0_CNV2_CTL               0xFFC1A304         /* PVP0 CNVn Control */
6359 #define REG_PVP0_CNV3_CTL               0xFFC1A384         /* PVP0 CNVn Control */
6360 #define REG_PVP0_CNV0_C00C01            0xFFC1A208         /* PVP0 CNVn Coefficients 0,0 and 0,1 */
6361 #define REG_PVP0_CNV1_C00C01            0xFFC1A288         /* PVP0 CNVn Coefficients 0,0 and 0,1 */
6362 #define REG_PVP0_CNV2_C00C01            0xFFC1A308         /* PVP0 CNVn Coefficients 0,0 and 0,1 */
6363 #define REG_PVP0_CNV3_C00C01            0xFFC1A388         /* PVP0 CNVn Coefficients 0,0 and 0,1 */
6364 #define REG_PVP0_CNV0_C02C03            0xFFC1A20C         /* PVP0 CNVn Coefficients 0,2 and 0,3 */
6365 #define REG_PVP0_CNV1_C02C03            0xFFC1A28C         /* PVP0 CNVn Coefficients 0,2 and 0,3 */
6366 #define REG_PVP0_CNV2_C02C03            0xFFC1A30C         /* PVP0 CNVn Coefficients 0,2 and 0,3 */
6367 #define REG_PVP0_CNV3_C02C03            0xFFC1A38C         /* PVP0 CNVn Coefficients 0,2 and 0,3 */
6368 #define REG_PVP0_CNV0_C04               0xFFC1A210         /* PVP0 CNVn Coefficient 0,4 */
6369 #define REG_PVP0_CNV1_C04               0xFFC1A290         /* PVP0 CNVn Coefficient 0,4 */
6370 #define REG_PVP0_CNV2_C04               0xFFC1A310         /* PVP0 CNVn Coefficient 0,4 */
6371 #define REG_PVP0_CNV3_C04               0xFFC1A390         /* PVP0 CNVn Coefficient 0,4 */
6372 #define REG_PVP0_CNV0_C10C11            0xFFC1A214         /* PVP0 CNVn Coefficients 1,0 and 1,1 */
6373 #define REG_PVP0_CNV1_C10C11            0xFFC1A294         /* PVP0 CNVn Coefficients 1,0 and 1,1 */
6374 #define REG_PVP0_CNV2_C10C11            0xFFC1A314         /* PVP0 CNVn Coefficients 1,0 and 1,1 */
6375 #define REG_PVP0_CNV3_C10C11            0xFFC1A394         /* PVP0 CNVn Coefficients 1,0 and 1,1 */
6376 #define REG_PVP0_CNV0_C12C13            0xFFC1A218         /* PVP0 CNVn Coefficients 1,2 and 1,3 */
6377 #define REG_PVP0_CNV1_C12C13            0xFFC1A298         /* PVP0 CNVn Coefficients 1,2 and 1,3 */
6378 #define REG_PVP0_CNV2_C12C13            0xFFC1A318         /* PVP0 CNVn Coefficients 1,2 and 1,3 */
6379 #define REG_PVP0_CNV3_C12C13            0xFFC1A398         /* PVP0 CNVn Coefficients 1,2 and 1,3 */
6380 #define REG_PVP0_CNV0_C14               0xFFC1A21C         /* PVP0 CNVn Coefficient 1,4 */
6381 #define REG_PVP0_CNV1_C14               0xFFC1A29C         /* PVP0 CNVn Coefficient 1,4 */
6382 #define REG_PVP0_CNV2_C14               0xFFC1A31C         /* PVP0 CNVn Coefficient 1,4 */
6383 #define REG_PVP0_CNV3_C14               0xFFC1A39C         /* PVP0 CNVn Coefficient 1,4 */
6384 #define REG_PVP0_CNV0_C20C21            0xFFC1A220         /* PVP0 CNVn Coefficients 2,0 and 2,1 */
6385 #define REG_PVP0_CNV1_C20C21            0xFFC1A2A0         /* PVP0 CNVn Coefficients 2,0 and 2,1 */
6386 #define REG_PVP0_CNV2_C20C21            0xFFC1A320         /* PVP0 CNVn Coefficients 2,0 and 2,1 */
6387 #define REG_PVP0_CNV3_C20C21            0xFFC1A3A0         /* PVP0 CNVn Coefficients 2,0 and 2,1 */
6388 #define REG_PVP0_CNV0_C22C23            0xFFC1A224         /* PVP0 CNVn Coefficients 2,2 and 2,3 */
6389 #define REG_PVP0_CNV1_C22C23            0xFFC1A2A4         /* PVP0 CNVn Coefficients 2,2 and 2,3 */
6390 #define REG_PVP0_CNV2_C22C23            0xFFC1A324         /* PVP0 CNVn Coefficients 2,2 and 2,3 */
6391 #define REG_PVP0_CNV3_C22C23            0xFFC1A3A4         /* PVP0 CNVn Coefficients 2,2 and 2,3 */
6392 #define REG_PVP0_CNV0_C24               0xFFC1A228         /* PVP0 CNVn Coefficient 2,4 */
6393 #define REG_PVP0_CNV1_C24               0xFFC1A2A8         /* PVP0 CNVn Coefficient 2,4 */
6394 #define REG_PVP0_CNV2_C24               0xFFC1A328         /* PVP0 CNVn Coefficient 2,4 */
6395 #define REG_PVP0_CNV3_C24               0xFFC1A3A8         /* PVP0 CNVn Coefficient 2,4 */
6396 #define REG_PVP0_CNV0_C30C31            0xFFC1A22C         /* PVP0 CNVn Coefficients 3,0 and 3,1 */
6397 #define REG_PVP0_CNV1_C30C31            0xFFC1A2AC         /* PVP0 CNVn Coefficients 3,0 and 3,1 */
6398 #define REG_PVP0_CNV2_C30C31            0xFFC1A32C         /* PVP0 CNVn Coefficients 3,0 and 3,1 */
6399 #define REG_PVP0_CNV3_C30C31            0xFFC1A3AC         /* PVP0 CNVn Coefficients 3,0 and 3,1 */
6400 #define REG_PVP0_CNV0_C32C33            0xFFC1A230         /* PVP0 CNVn Coefficients 3,2 and 3,3 */
6401 #define REG_PVP0_CNV1_C32C33            0xFFC1A2B0         /* PVP0 CNVn Coefficients 3,2 and 3,3 */
6402 #define REG_PVP0_CNV2_C32C33            0xFFC1A330         /* PVP0 CNVn Coefficients 3,2 and 3,3 */
6403 #define REG_PVP0_CNV3_C32C33            0xFFC1A3B0         /* PVP0 CNVn Coefficients 3,2 and 3,3 */
6404 #define REG_PVP0_CNV0_C34               0xFFC1A234         /* PVP0 CNVn Coefficient 3,4 */
6405 #define REG_PVP0_CNV1_C34               0xFFC1A2B4         /* PVP0 CNVn Coefficient 3,4 */
6406 #define REG_PVP0_CNV2_C34               0xFFC1A334         /* PVP0 CNVn Coefficient 3,4 */
6407 #define REG_PVP0_CNV3_C34               0xFFC1A3B4         /* PVP0 CNVn Coefficient 3,4 */
6408 #define REG_PVP0_CNV0_C40C41            0xFFC1A238         /* PVP0 CNVn Coefficients 4,0 and 4,1 */
6409 #define REG_PVP0_CNV1_C40C41            0xFFC1A2B8         /* PVP0 CNVn Coefficients 4,0 and 4,1 */
6410 #define REG_PVP0_CNV2_C40C41            0xFFC1A338         /* PVP0 CNVn Coefficients 4,0 and 4,1 */
6411 #define REG_PVP0_CNV3_C40C41            0xFFC1A3B8         /* PVP0 CNVn Coefficients 4,0 and 4,1 */
6412 #define REG_PVP0_CNV0_C42C43            0xFFC1A23C         /* PVP0 CNVn Coefficients 4,2 and 4,3 */
6413 #define REG_PVP0_CNV1_C42C43            0xFFC1A2BC         /* PVP0 CNVn Coefficients 4,2 and 4,3 */
6414 #define REG_PVP0_CNV2_C42C43            0xFFC1A33C         /* PVP0 CNVn Coefficients 4,2 and 4,3 */
6415 #define REG_PVP0_CNV3_C42C43            0xFFC1A3BC         /* PVP0 CNVn Coefficients 4,2 and 4,3 */
6416 #define REG_PVP0_CNV0_C44               0xFFC1A240         /* PVP0 CNVn Coefficient 4,4 */
6417 #define REG_PVP0_CNV1_C44               0xFFC1A2C0         /* PVP0 CNVn Coefficient 4,4 */
6418 #define REG_PVP0_CNV2_C44               0xFFC1A340         /* PVP0 CNVn Coefficient 4,4 */
6419 #define REG_PVP0_CNV3_C44               0xFFC1A3C0         /* PVP0 CNVn Coefficient 4,4 */
6420 #define REG_PVP0_CNV0_SCALE             0xFFC1A244         /* PVP0 CNVn Scaling Factor */
6421 #define REG_PVP0_CNV1_SCALE             0xFFC1A2C4         /* PVP0 CNVn Scaling Factor */
6422 #define REG_PVP0_CNV2_SCALE             0xFFC1A344         /* PVP0 CNVn Scaling Factor */
6423 #define REG_PVP0_CNV3_SCALE             0xFFC1A3C4         /* PVP0 CNVn Scaling Factor */
6424 #define REG_PVP0_THC0_CFG               0xFFC1A400         /* PVP0 THCn Configuration */
6425 #define REG_PVP0_THC1_CFG               0xFFC1A500         /* PVP0 THCn Configuration */
6426 #define REG_PVP0_THC0_CTL               0xFFC1A404         /* PVP0 THCn Control */
6427 #define REG_PVP0_THC1_CTL               0xFFC1A504         /* PVP0 THCn Control */
6428 #define REG_PVP0_THC0_HFCNT             0xFFC1A408         /* PVP0 THCn Histogram Frame Count */
6429 #define REG_PVP0_THC1_HFCNT             0xFFC1A508         /* PVP0 THCn Histogram Frame Count */
6430 #define REG_PVP0_THC0_RMAXREP           0xFFC1A40C         /* PVP0 THCn Max RLE Reports */
6431 #define REG_PVP0_THC1_RMAXREP           0xFFC1A50C         /* PVP0 THCn Max RLE Reports */
6432 #define REG_PVP0_THC0_CMINVAL           0xFFC1A410         /* PVP0 THCn Min Clip Value */
6433 #define REG_PVP0_THC1_CMINVAL           0xFFC1A510         /* PVP0 THCn Min Clip Value */
6434 #define REG_PVP0_THC0_CMINTH            0xFFC1A414         /* PVP0 THCn Clip Min Threshold */
6435 #define REG_PVP0_THC1_CMINTH            0xFFC1A514         /* PVP0 THCn Clip Min Threshold */
6436 #define REG_PVP0_THC0_CMAXTH            0xFFC1A418         /* PVP0 THCn Clip Max Threshold */
6437 #define REG_PVP0_THC1_CMAXTH            0xFFC1A518         /* PVP0 THCn Clip Max Threshold */
6438 #define REG_PVP0_THC0_CMAXVAL           0xFFC1A41C         /* PVP0 THCn Max Clip Value */
6439 #define REG_PVP0_THC1_CMAXVAL           0xFFC1A51C         /* PVP0 THCn Max Clip Value */
6440 #define REG_PVP0_THC0_TH0               0xFFC1A420         /* PVP0 THCn Threshold Value 0 */
6441 #define REG_PVP0_THC1_TH0               0xFFC1A520         /* PVP0 THCn Threshold Value 0 */
6442 #define REG_PVP0_THC0_TH1               0xFFC1A424         /* PVP0 THCn Threshold Value 1 */
6443 #define REG_PVP0_THC1_TH1               0xFFC1A524         /* PVP0 THCn Threshold Value 1 */
6444 #define REG_PVP0_THC0_TH2               0xFFC1A428         /* PVP0 THCn Threshold Value 2 */
6445 #define REG_PVP0_THC1_TH2               0xFFC1A528         /* PVP0 THCn Threshold Value 2 */
6446 #define REG_PVP0_THC0_TH3               0xFFC1A42C         /* PVP0 THCn Threshold Value 3 */
6447 #define REG_PVP0_THC1_TH3               0xFFC1A52C         /* PVP0 THCn Threshold Value 3 */
6448 #define REG_PVP0_THC0_TH4               0xFFC1A430         /* PVP0 THCn Threshold Value 4 */
6449 #define REG_PVP0_THC1_TH4               0xFFC1A530         /* PVP0 THCn Threshold Value 4 */
6450 #define REG_PVP0_THC0_TH5               0xFFC1A434         /* PVP0 THCn Threshold Value 5 */
6451 #define REG_PVP0_THC1_TH5               0xFFC1A534         /* PVP0 THCn Threshold Value 5 */
6452 #define REG_PVP0_THC0_TH6               0xFFC1A438         /* PVP0 THCn Threshold Value 6 */
6453 #define REG_PVP0_THC1_TH6               0xFFC1A538         /* PVP0 THCn Threshold Value 6 */
6454 #define REG_PVP0_THC0_TH7               0xFFC1A43C         /* PVP0 THCn Threshold Value 7 */
6455 #define REG_PVP0_THC1_TH7               0xFFC1A53C         /* PVP0 THCn Threshold Value 7 */
6456 #define REG_PVP0_THC0_TH8               0xFFC1A440         /* PVP0 THCn Threshold Value 8 */
6457 #define REG_PVP0_THC1_TH8               0xFFC1A540         /* PVP0 THCn Threshold Value 8 */
6458 #define REG_PVP0_THC0_TH9               0xFFC1A444         /* PVP0 THCn Threshold Value 9 */
6459 #define REG_PVP0_THC1_TH9               0xFFC1A544         /* PVP0 THCn Threshold Value 9 */
6460 #define REG_PVP0_THC0_TH10              0xFFC1A448         /* PVP0 THCn Threshold Value 10 */
6461 #define REG_PVP0_THC1_TH10              0xFFC1A548         /* PVP0 THCn Threshold Value 10 */
6462 #define REG_PVP0_THC0_TH11              0xFFC1A44C         /* PVP0 THCn Threshold Value 11 */
6463 #define REG_PVP0_THC1_TH11              0xFFC1A54C         /* PVP0 THCn Threshold Value 11 */
6464 #define REG_PVP0_THC0_TH12              0xFFC1A450         /* PVP0 THCn Threshold Value 12 */
6465 #define REG_PVP0_THC1_TH12              0xFFC1A550         /* PVP0 THCn Threshold Value 12 */
6466 #define REG_PVP0_THC0_TH13              0xFFC1A454         /* PVP0 THCn Threshold Value 13 */
6467 #define REG_PVP0_THC1_TH13              0xFFC1A554         /* PVP0 THCn Threshold Value 13 */
6468 #define REG_PVP0_THC0_TH14              0xFFC1A458         /* PVP0 THCn Threshold Value 14 */
6469 #define REG_PVP0_THC1_TH14              0xFFC1A558         /* PVP0 THCn Threshold Value 14 */
6470 #define REG_PVP0_THC0_TH15              0xFFC1A45C         /* PVP0 THCn Threshold Value 15 */
6471 #define REG_PVP0_THC1_TH15              0xFFC1A55C         /* PVP0 THCn Threshold Value 15 */
6472 #define REG_PVP0_THC0_HHPOS             0xFFC1A460         /* PVP0 THCn Histogram Horzontal Position */
6473 #define REG_PVP0_THC1_HHPOS             0xFFC1A560         /* PVP0 THCn Histogram Horzontal Position */
6474 #define REG_PVP0_THC0_HVPOS             0xFFC1A464         /* PVP0 THCn Histogram Vertical Position */
6475 #define REG_PVP0_THC1_HVPOS             0xFFC1A564         /* PVP0 THCn Histogram Vertical Position */
6476 #define REG_PVP0_THC0_HHCNT             0xFFC1A468         /* PVP0 THCn Histogram Horizontal Count */
6477 #define REG_PVP0_THC1_HHCNT             0xFFC1A568         /* PVP0 THCn Histogram Horizontal Count */
6478 #define REG_PVP0_THC0_HVCNT             0xFFC1A46C         /* PVP0 THCn Histogram Vertical Count */
6479 #define REG_PVP0_THC1_HVCNT             0xFFC1A56C         /* PVP0 THCn Histogram Vertical Count */
6480 #define REG_PVP0_THC0_RHPOS             0xFFC1A470         /* PVP0 THCn RLE Horizontal Position */
6481 #define REG_PVP0_THC1_RHPOS             0xFFC1A570         /* PVP0 THCn RLE Horizontal Position */
6482 #define REG_PVP0_THC0_RVPOS             0xFFC1A474         /* PVP0 THCn RLE Vertical Position */
6483 #define REG_PVP0_THC1_RVPOS             0xFFC1A574         /* PVP0 THCn RLE Vertical Position */
6484 #define REG_PVP0_THC0_RHCNT             0xFFC1A478         /* PVP0 THCn RLE Horizontal Count */
6485 #define REG_PVP0_THC1_RHCNT             0xFFC1A578         /* PVP0 THCn RLE Horizontal Count */
6486 #define REG_PVP0_THC0_RVCNT             0xFFC1A47C         /* PVP0 THCn RLE Vertical Count */
6487 #define REG_PVP0_THC1_RVCNT             0xFFC1A57C         /* PVP0 THCn RLE Vertical Count */
6488 #define REG_PVP0_THC0_HFCNT_STAT        0xFFC1A480         /* PVP0 THCn Histogram Frame Count Status */
6489 #define REG_PVP0_THC1_HFCNT_STAT        0xFFC1A580         /* PVP0 THCn Histogram Frame Count Status */
6490 #define REG_PVP0_THC0_HCNT0_STAT        0xFFC1A484         /* PVP0 THCn Histogram Counter Value 0 */
6491 #define REG_PVP0_THC1_HCNT0_STAT        0xFFC1A584         /* PVP0 THCn Histogram Counter Value 0 */
6492 #define REG_PVP0_THC0_HCNT1_STAT        0xFFC1A488         /* PVP0 THCn Histogram Counter Value 1 */
6493 #define REG_PVP0_THC1_HCNT1_STAT        0xFFC1A588         /* PVP0 THCn Histogram Counter Value 1 */
6494 #define REG_PVP0_THC0_HCNT2_STAT        0xFFC1A48C         /* PVP0 THCn Histogram Counter Value 2 */
6495 #define REG_PVP0_THC1_HCNT2_STAT        0xFFC1A58C         /* PVP0 THCn Histogram Counter Value 2 */
6496 #define REG_PVP0_THC0_HCNT3_STAT        0xFFC1A490         /* PVP0 THCn Histogram Counter Value 3 */
6497 #define REG_PVP0_THC1_HCNT3_STAT        0xFFC1A590         /* PVP0 THCn Histogram Counter Value 3 */
6498 #define REG_PVP0_THC0_HCNT4_STAT        0xFFC1A494         /* PVP0 THCn Histogram Counter Value 4 */
6499 #define REG_PVP0_THC1_HCNT4_STAT        0xFFC1A594         /* PVP0 THCn Histogram Counter Value 4 */
6500 #define REG_PVP0_THC0_HCNT5_STAT        0xFFC1A498         /* PVP0 THCn Histogram Counter Value 5 */
6501 #define REG_PVP0_THC1_HCNT5_STAT        0xFFC1A598         /* PVP0 THCn Histogram Counter Value 5 */
6502 #define REG_PVP0_THC0_HCNT6_STAT        0xFFC1A49C         /* PVP0 THCn Histogram Counter Value 6 */
6503 #define REG_PVP0_THC1_HCNT6_STAT        0xFFC1A59C         /* PVP0 THCn Histogram Counter Value 6 */
6504 #define REG_PVP0_THC0_HCNT7_STAT        0xFFC1A4A0         /* PVP0 THCn Histogram Counter Value 7 */
6505 #define REG_PVP0_THC1_HCNT7_STAT        0xFFC1A5A0         /* PVP0 THCn Histogram Counter Value 7 */
6506 #define REG_PVP0_THC0_HCNT8_STAT        0xFFC1A4A4         /* PVP0 THCn Histogram Counter Value 8 */
6507 #define REG_PVP0_THC1_HCNT8_STAT        0xFFC1A5A4         /* PVP0 THCn Histogram Counter Value 8 */
6508 #define REG_PVP0_THC0_HCNT9_STAT        0xFFC1A4A8         /* PVP0 THCn Histogram Counter Value 9 */
6509 #define REG_PVP0_THC1_HCNT9_STAT        0xFFC1A5A8         /* PVP0 THCn Histogram Counter Value 9 */
6510 #define REG_PVP0_THC0_HCNT10_STAT       0xFFC1A4AC         /* PVP0 THCn Histogram Counter Value 10 */
6511 #define REG_PVP0_THC1_HCNT10_STAT       0xFFC1A5AC         /* PVP0 THCn Histogram Counter Value 10 */
6512 #define REG_PVP0_THC0_HCNT11_STAT       0xFFC1A4B0         /* PVP0 THCn Histogram Counter Value 11 */
6513 #define REG_PVP0_THC1_HCNT11_STAT       0xFFC1A5B0         /* PVP0 THCn Histogram Counter Value 11 */
6514 #define REG_PVP0_THC0_HCNT12_STAT       0xFFC1A4B4         /* PVP0 THCn Histogram Counter Value 12 */
6515 #define REG_PVP0_THC1_HCNT12_STAT       0xFFC1A5B4         /* PVP0 THCn Histogram Counter Value 12 */
6516 #define REG_PVP0_THC0_HCNT13_STAT       0xFFC1A4B8         /* PVP0 THCn Histogram Counter Value 13 */
6517 #define REG_PVP0_THC1_HCNT13_STAT       0xFFC1A5B8         /* PVP0 THCn Histogram Counter Value 13 */
6518 #define REG_PVP0_THC0_HCNT14_STAT       0xFFC1A4BC         /* PVP0 THCn Histogram Counter Value 14 */
6519 #define REG_PVP0_THC1_HCNT14_STAT       0xFFC1A5BC         /* PVP0 THCn Histogram Counter Value 14 */
6520 #define REG_PVP0_THC0_HCNT15_STAT       0xFFC1A4C0         /* PVP0 THCn Histogram Counter Value 15 */
6521 #define REG_PVP0_THC1_HCNT15_STAT       0xFFC1A5C0         /* PVP0 THCn Histogram Counter Value 15 */
6522 #define REG_PVP0_THC0_RREP_STAT         0xFFC1A4C4         /* PVP0 THCn Number of RLE Reports */
6523 #define REG_PVP0_THC1_RREP_STAT         0xFFC1A5C4         /* PVP0 THCn Number of RLE Reports */
6524 #define REG_PVP0_PMA_CFG                0xFFC1A600         /* PVP0 PMA Configuration */
6525
6526 /* =========================
6527         PVP
6528    ========================= */
6529 /* ------------------------------------------------------------------------------------------------------------------------
6530         PVP_REVID                            Pos/Masks                        Description
6531    ------------------------------------------------------------------------------------------------------------------------ */
6532 #define BITP_PVP_REVID_MAJOR                  4                               /* Major ID */
6533 #define BITP_PVP_REVID_REV                    0                               /* Revision ID for a given Major ID */
6534 #define BITM_PVP_REVID_MAJOR                 (_ADI_MSK(0x000000F0,uint32_t))  /* Major ID */
6535 #define BITM_PVP_REVID_REV                   (_ADI_MSK(0x0000000F,uint32_t))  /* Revision ID for a given Major ID */
6536
6537 /* ------------------------------------------------------------------------------------------------------------------------
6538         PVP_CTL                              Pos/Masks                        Description
6539    ------------------------------------------------------------------------------------------------------------------------ */
6540 #define BITP_PVP_CTL_CLKDIV                   4                               /* Clock Divisor */
6541 #define BITP_PVP_CTL_CPEN                     2                               /* Camera Pipe Enable */
6542 #define BITP_PVP_CTL_MPEN                     1                               /* Memory Pipe Enable */
6543 #define BITP_PVP_CTL_PVPEN                    0                               /* PVP Enable */
6544
6545 #define BITM_PVP_CTL_CLKDIV                  (_ADI_MSK(0x00000010,uint32_t))  /* Clock Divisor */
6546 #define ENUM_PVP_CTL_CLKDIV1                 (_ADI_MSK(0x00000000,uint32_t))  /* CLKDIV: PVPCLK = SCLK0 */
6547 #define ENUM_PVP_CTL_CLKDIV2                 (_ADI_MSK(0x00000010,uint32_t))  /* CLKDIV: PVPCLK = SCLK0/2 */
6548
6549 #define BITM_PVP_CTL_CPEN                    (_ADI_MSK(0x00000004,uint32_t))  /* Camera Pipe Enable */
6550 #define ENUM_PVP_CTL_CPDIS                   (_ADI_MSK(0x00000000,uint32_t))  /* CPEN: Disable Camera Pipe */
6551 #define ENUM_PVP_CTL_CPEN                    (_ADI_MSK(0x00000004,uint32_t))  /* CPEN: Enable Camera Pipe */
6552
6553 #define BITM_PVP_CTL_MPEN                    (_ADI_MSK(0x00000002,uint32_t))  /* Memory Pipe Enable */
6554 #define ENUM_PVP_CTL_MPDIS                   (_ADI_MSK(0x00000000,uint32_t))  /* MPEN: Disable Memory Pipe */
6555 #define ENUM_PVP_CTL_MPEN                    (_ADI_MSK(0x00000002,uint32_t))  /* MPEN: Enable Memory Pipe */
6556
6557 #define BITM_PVP_CTL_PVPEN                   (_ADI_MSK(0x00000001,uint32_t))  /* PVP Enable */
6558 #define ENUM_PVP_CTL_PVPDIS                  (_ADI_MSK(0x00000000,uint32_t))  /* PVPEN: Disable PVP */
6559 #define ENUM_PVP_CTL_PVPEN                   (_ADI_MSK(0x00000001,uint32_t))  /* PVPEN: Enable PVP */
6560
6561 /* ------------------------------------------------------------------------------------------------------------------------
6562         PVP_IMSK                             Pos/Masks                        Description
6563    ------------------------------------------------------------------------------------------------------------------------ */
6564 #define BITP_PVP_IMSK_ACUSUMSAT              27                               /* ACU SUM Saturate Unmask */
6565 #define BITP_PVP_IMSK_ACUPRODSAT             26                               /* ACU PROD Saturate Unmask */
6566 #define BITP_PVP_IMSK_ACUOUTSAT              25                               /* ACU MIN/MAX Saturate Unmask */
6567 #define BITP_PVP_IMSK_ACUDIVERR              24                               /* ACU Divide By Zero Unmask */
6568 #define BITP_PVP_IMSK_IIM1SOVF               23                               /* IIM1 Signed Overflow Unmask */
6569 #define BITP_PVP_IMSK_IIM1UOVF               22                               /* IIM1 Unsigned Overflow Unmask */
6570 #define BITP_PVP_IMSK_IIM0SOVF               21                               /* IIM0 Signed Overflow Unmask */
6571 #define BITP_PVP_IMSK_IIM0UOVF               20                               /* IIM0 Unsigned Overflow Unmask */
6572 #define BITP_PVP_IMSK_THC1RDY                18                               /* THC1 Report Ready Unmask */
6573 #define BITP_PVP_IMSK_THC0RDY                16                               /* THC0 Report Ready Unmask */
6574 #define BITP_PVP_IMSK_MPRDY                  15                               /* Memory Pipe Ready Unmask */
6575 #define BITP_PVP_IMSK_CPRDY                  14                               /* Camera Pipe Ready Unmask */
6576 #define BITP_PVP_IMSK_MPDRN                  13                               /* Memory Pipe Drain Done Unmask */
6577 #define BITP_PVP_IMSK_CPDRN                  12                               /* Camera Pipe Drain Done Unmask */
6578 #define BITP_PVP_IMSK_CPIPFOVF               10                               /* Camera Pipe Pixel Overrun Unmask */
6579 #define BITP_PVP_IMSK_MPOPFDAT                9                               /* Memory Pipe First Pixel Unmask */
6580 #define BITP_PVP_IMSK_CPOPFDAT                8                               /* Camera Pipe First Pixel Unmask */
6581 #define BITP_PVP_IMSK_CPSTOVF                 7                               /* Status DDE Stall Error Unmask */
6582 #define BITP_PVP_IMSK_OPF2OVF                 6                               /* OPF2 DDE Stall Error Unmask */
6583 #define BITP_PVP_IMSK_OPF1OVF                 5                               /* OPF1 DDE Stall Error Unmask */
6584 #define BITP_PVP_IMSK_OPF0OVF                 4                               /* OPF0 DDE Stall Error Unmask */
6585 #define BITP_PVP_IMSK_MPWRERR                 3                               /* Memory Pipe MMR Write Error Unmask */
6586 #define BITP_PVP_IMSK_CPWRERR                 2                               /* Camera Pipe MMR Write Error Unmask */
6587 #define BITP_PVP_IMSK_MPDC                    1                               /* Memory Pipe DC Unmask */
6588 #define BITP_PVP_IMSK_CPDC                    0                               /* Camera Pipe DC Unmask */
6589
6590 /* The fields and enumerations for PVP_IMSK are also in PVP - see the common set of ENUM_PVP_* #defines located with register PVP_STAT */
6591
6592 #define BITM_PVP_IMSK_ACUSUMSAT              (_ADI_MSK(0x08000000,uint32_t))  /* ACU SUM Saturate Unmask */
6593 #define BITM_PVP_IMSK_ACUPRODSAT             (_ADI_MSK(0x04000000,uint32_t))  /* ACU PROD Saturate Unmask */
6594 #define BITM_PVP_IMSK_ACUOUTSAT              (_ADI_MSK(0x02000000,uint32_t))  /* ACU MIN/MAX Saturate Unmask */
6595 #define BITM_PVP_IMSK_ACUDIVERR              (_ADI_MSK(0x01000000,uint32_t))  /* ACU Divide By Zero Unmask */
6596 #define BITM_PVP_IMSK_IIM1SOVF               (_ADI_MSK(0x00800000,uint32_t))  /* IIM1 Signed Overflow Unmask */
6597 #define BITM_PVP_IMSK_IIM1UOVF               (_ADI_MSK(0x00400000,uint32_t))  /* IIM1 Unsigned Overflow Unmask */
6598 #define BITM_PVP_IMSK_IIM0SOVF               (_ADI_MSK(0x00200000,uint32_t))  /* IIM0 Signed Overflow Unmask */
6599 #define BITM_PVP_IMSK_IIM0UOVF               (_ADI_MSK(0x00100000,uint32_t))  /* IIM0 Unsigned Overflow Unmask */
6600 #define BITM_PVP_IMSK_THC1RDY                (_ADI_MSK(0x00040000,uint32_t))  /* THC1 Report Ready Unmask */
6601 #define BITM_PVP_IMSK_THC0RDY                (_ADI_MSK(0x00010000,uint32_t))  /* THC0 Report Ready Unmask */
6602 #define BITM_PVP_IMSK_MPRDY                  (_ADI_MSK(0x00008000,uint32_t))  /* Memory Pipe Ready Unmask */
6603 #define BITM_PVP_IMSK_CPRDY                  (_ADI_MSK(0x00004000,uint32_t))  /* Camera Pipe Ready Unmask */
6604 #define BITM_PVP_IMSK_MPDRN                  (_ADI_MSK(0x00002000,uint32_t))  /* Memory Pipe Drain Done Unmask */
6605 #define BITM_PVP_IMSK_CPDRN                  (_ADI_MSK(0x00001000,uint32_t))  /* Camera Pipe Drain Done Unmask */
6606 #define BITM_PVP_IMSK_CPIPFOVF               (_ADI_MSK(0x00000400,uint32_t))  /* Camera Pipe Pixel Overrun Unmask */
6607 #define BITM_PVP_IMSK_MPOPFDAT               (_ADI_MSK(0x00000200,uint32_t))  /* Memory Pipe First Pixel Unmask */
6608 #define BITM_PVP_IMSK_CPOPFDAT               (_ADI_MSK(0x00000100,uint32_t))  /* Camera Pipe First Pixel Unmask */
6609 #define BITM_PVP_IMSK_CPSTOVF                (_ADI_MSK(0x00000080,uint32_t))  /* Status DDE Stall Error Unmask */
6610 #define BITM_PVP_IMSK_OPF2OVF                (_ADI_MSK(0x00000040,uint32_t))  /* OPF2 DDE Stall Error Unmask */
6611 #define BITM_PVP_IMSK_OPF1OVF                (_ADI_MSK(0x00000020,uint32_t))  /* OPF1 DDE Stall Error Unmask */
6612 #define BITM_PVP_IMSK_OPF0OVF                (_ADI_MSK(0x00000010,uint32_t))  /* OPF0 DDE Stall Error Unmask */
6613 #define BITM_PVP_IMSK_MPWRERR                (_ADI_MSK(0x00000008,uint32_t))  /* Memory Pipe MMR Write Error Unmask */
6614 #define BITM_PVP_IMSK_CPWRERR                (_ADI_MSK(0x00000004,uint32_t))  /* Camera Pipe MMR Write Error Unmask */
6615 #define BITM_PVP_IMSK_MPDC                   (_ADI_MSK(0x00000002,uint32_t))  /* Memory Pipe DC Unmask */
6616 #define BITM_PVP_IMSK_CPDC                   (_ADI_MSK(0x00000001,uint32_t))  /* Camera Pipe DC Unmask */
6617
6618 /* ------------------------------------------------------------------------------------------------------------------------
6619         PVP_STAT                             Pos/Masks                        Description
6620    ------------------------------------------------------------------------------------------------------------------------ */
6621 #define BITP_PVP_STAT_ACUSUMSAT              27                               /* ACU SUM Saturate Status */
6622 #define BITP_PVP_STAT_ACUPRODSAT             26                               /* ACU PROD Saturate Status */
6623 #define BITP_PVP_STAT_ACUOUTSAT              25                               /* ACU MIN/MAX Saturate Status */
6624 #define BITP_PVP_STAT_ACUDIVERR              24                               /* ACU Divide By Zero Status */
6625 #define BITP_PVP_STAT_IIM1SOVF               23                               /* IIM1 Signed Overflow Status */
6626 #define BITP_PVP_STAT_IIM1UOVF               22                               /* IIM1 Unsigned Overflow Status */
6627 #define BITP_PVP_STAT_IIM0SOVF               21                               /* IIM0 Signed Overflow Status */
6628 #define BITP_PVP_STAT_IIM0UOVF               20                               /* IIM0 Unsigned Overflow Status */
6629 #define BITP_PVP_STAT_THC1RDY                18                               /* THC1 Report Ready Status */
6630 #define BITP_PVP_STAT_THC0RDY                16                               /* THC0 Report Ready Status */
6631 #define BITP_PVP_STAT_MPRDY                  15                               /* Memory Pipe Ready Status */
6632 #define BITP_PVP_STAT_CPRDY                  14                               /* Camera Pipe Ready Status */
6633 #define BITP_PVP_STAT_MPDRN                  13                               /* Memory Pipe Drain Done Status */
6634 #define BITP_PVP_STAT_CPDRN                  12                               /* Camera Pipe Drain Done Status */
6635 #define BITP_PVP_STAT_CPIPFOVF               10                               /* Camera Pipe Pixel Overrun Status */
6636 #define BITP_PVP_STAT_MPOPFDAT                9                               /* Memory Pipe First Pixel Status */
6637 #define BITP_PVP_STAT_CPOPFDAT                8                               /* Camera Pipe First Pixel Status */
6638 #define BITP_PVP_STAT_CPSTOVF                 7                               /* Camera Pipe DDE Stall Error Status */
6639 #define BITP_PVP_STAT_OPF2OVF                 6                               /* OPF2 DDE Stall Error Status */
6640 #define BITP_PVP_STAT_OPF1OVF                 5                               /* OPF1 DDE Stall Error Status */
6641 #define BITP_PVP_STAT_OPF0OVF                 4                               /* OPF0 DDE Stall Error Status */
6642 #define BITP_PVP_STAT_MPWRERR                 3                               /* Memory Pipe MMR Write Error Status */
6643 #define BITP_PVP_STAT_CPWRERR                 2                               /* Camera Pipe MMR Write Error Status */
6644 #define BITP_PVP_STAT_MPDC                    1                               /* Memory Pipe DC Status */
6645 #define BITP_PVP_STAT_CPDC                    0                               /* Camera Pipe DC Status */
6646
6647 #define BITM_PVP_STAT_ACUSUMSAT              (_ADI_MSK(0x08000000,uint32_t))  /* ACU SUM Saturate Status */
6648 #define ENUM_PVP_ACUSUMSAT_LO                (_ADI_MSK(0x00000000,uint32_t))  /* ACUSUMSAT: No Pending Interrupt */
6649 #define ENUM_PVP_ACUSUMSAT_HI                (_ADI_MSK(0x08000000,uint32_t))  /* ACUSUMSAT: Pending Interrupt */
6650
6651 #define BITM_PVP_STAT_ACUPRODSAT             (_ADI_MSK(0x04000000,uint32_t))  /* ACU PROD Saturate Status */
6652 #define ENUM_PVP_ACUPRODSAT_LO               (_ADI_MSK(0x00000000,uint32_t))  /* ACUPRODSAT: No Pending Interrupt */
6653 #define ENUM_PVP_ACUPRODSAT_HI               (_ADI_MSK(0x04000000,uint32_t))  /* ACUPRODSAT: Pending Interrupt */
6654
6655 #define BITM_PVP_STAT_ACUOUTSAT              (_ADI_MSK(0x02000000,uint32_t))  /* ACU MIN/MAX Saturate Status */
6656 #define ENUM_PVP_ACUOUTSAT_LO                (_ADI_MSK(0x00000000,uint32_t))  /* ACUOUTSAT: No Pending Interrupt */
6657 #define ENUM_PVP_ACUOUTSAT_HI                (_ADI_MSK(0x02000000,uint32_t))  /* ACUOUTSAT: Pending Interrupt */
6658
6659 #define BITM_PVP_STAT_ACUDIVERR              (_ADI_MSK(0x01000000,uint32_t))  /* ACU Divide By Zero Status */
6660 #define ENUM_PVP_ACUDIVERR_LO                (_ADI_MSK(0x00000000,uint32_t))  /* ACUDIVERR: No Pending Interrupt */
6661 #define ENUM_PVP_ACUDIVERR_HI                (_ADI_MSK(0x01000000,uint32_t))  /* ACUDIVERR: Pending Interrupt */
6662
6663 #define BITM_PVP_STAT_IIM1SOVF               (_ADI_MSK(0x00800000,uint32_t))  /* IIM1 Signed Overflow Status */
6664 #define ENUM_PVP_IIM1SOVF_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* IIM1SOVF: No Pending Interrupt */
6665 #define ENUM_PVP_IIM1SOVF_HI                 (_ADI_MSK(0x00800000,uint32_t))  /* IIM1SOVF: Pending Interrupt */
6666
6667 #define BITM_PVP_STAT_IIM1UOVF               (_ADI_MSK(0x00400000,uint32_t))  /* IIM1 Unsigned Overflow Status */
6668 #define ENUM_PVP_IIM1UOVF_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* IIM1UOVF: No Pending Interrupt */
6669 #define ENUM_PVP_IIM1UOVF_HI                 (_ADI_MSK(0x00400000,uint32_t))  /* IIM1UOVF: Pending Interrupt */
6670
6671 #define BITM_PVP_STAT_IIM0SOVF               (_ADI_MSK(0x00200000,uint32_t))  /* IIM0 Signed Overflow Status */
6672 #define ENUM_PVP_IIM0SOVF_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* IIM0SOVF: No Pending Interrupt */
6673 #define ENUM_PVP_IIM0SOVF_HI                 (_ADI_MSK(0x00200000,uint32_t))  /* IIM0SOVF: Pending Interrupt */
6674
6675 #define BITM_PVP_STAT_IIM0UOVF               (_ADI_MSK(0x00100000,uint32_t))  /* IIM0 Unsigned Overflow Status */
6676 #define ENUM_PVP_IIM0UOVF_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* IIM0UOVF: No Pending Interrupt */
6677 #define ENUM_PVP_IIM0UOVF_HI                 (_ADI_MSK(0x00100000,uint32_t))  /* IIM0UOVF: Pending Interrupt */
6678
6679 #define BITM_PVP_STAT_THC1RDY                (_ADI_MSK(0x00040000,uint32_t))  /* THC1 Report Ready Status */
6680 #define ENUM_PVP_THC1RDY_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* THC1RDY: No Pending Interrupt */
6681 #define ENUM_PVP_THC1RDY_HI                  (_ADI_MSK(0x00040000,uint32_t))  /* THC1RDY: Pending Interrupt */
6682
6683 #define BITM_PVP_STAT_THC0RDY                (_ADI_MSK(0x00010000,uint32_t))  /* THC0 Report Ready Status */
6684 #define ENUM_PVP_THC0RDY_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* THC0RDY: No Pending Interrupt */
6685 #define ENUM_PVP_THC0RDY_HI                  (_ADI_MSK(0x00010000,uint32_t))  /* THC0RDY: Pending Interrupt */
6686
6687 #define BITM_PVP_STAT_MPRDY                  (_ADI_MSK(0x00008000,uint32_t))  /* Memory Pipe Ready Status */
6688 #define ENUM_PVP_MPRDY_LO                    (_ADI_MSK(0x00000000,uint32_t))  /* MPRDY: No Pending Interrupt */
6689 #define ENUM_PVP_MPRDY_HI                    (_ADI_MSK(0x00008000,uint32_t))  /* MPRDY: Pending Interrupt */
6690
6691 #define BITM_PVP_STAT_CPRDY                  (_ADI_MSK(0x00004000,uint32_t))  /* Camera Pipe Ready Status */
6692 #define ENUM_PVP_CPRDY_LO                    (_ADI_MSK(0x00000000,uint32_t))  /* CPRDY: No Pending Interrupt */
6693 #define ENUM_PVP_CPRDY_HI                    (_ADI_MSK(0x00004000,uint32_t))  /* CPRDY: Pending Interrupt */
6694
6695 #define BITM_PVP_STAT_MPDRN                  (_ADI_MSK(0x00002000,uint32_t))  /* Memory Pipe Drain Done Status */
6696 #define ENUM_PVP_MPDRN_LO                    (_ADI_MSK(0x00000000,uint32_t))  /* MPDRN: No Pending Interrupt */
6697 #define ENUM_PVP_MPDRN_HI                    (_ADI_MSK(0x00002000,uint32_t))  /* MPDRN: Pending Interrupt */
6698
6699 #define BITM_PVP_STAT_CPDRN                  (_ADI_MSK(0x00001000,uint32_t))  /* Camera Pipe Drain Done Status */
6700 #define ENUM_PVP_CPDRN_LO                    (_ADI_MSK(0x00000000,uint32_t))  /* CPDRN: No Pending Interrupt */
6701 #define ENUM_PVP_CPDRN_HI                    (_ADI_MSK(0x00001000,uint32_t))  /* CPDRN: Pending Interrupt */
6702
6703 #define BITM_PVP_STAT_CPIPFOVF               (_ADI_MSK(0x00000400,uint32_t))  /* Camera Pipe Pixel Overrun Status */
6704 #define ENUM_PVP_CPIPFOVF_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* CPIPFOVF: No Pending Interrupt */
6705 #define ENUM_PVP_CPIPFOVF_HI                 (_ADI_MSK(0x00000400,uint32_t))  /* CPIPFOVF: Pending Interrupt */
6706
6707 #define BITM_PVP_STAT_MPOPFDAT               (_ADI_MSK(0x00000200,uint32_t))  /* Memory Pipe First Pixel Status */
6708 #define ENUM_PVP_MPOPFDAT_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* MPOPFDAT: No Pending Interrupt */
6709 #define ENUM_PVP_MPOPFDAT_HI                 (_ADI_MSK(0x00000200,uint32_t))  /* MPOPFDAT: Pending Interrupt */
6710
6711 #define BITM_PVP_STAT_CPOPFDAT               (_ADI_MSK(0x00000100,uint32_t))  /* Camera Pipe First Pixel Status */
6712 #define ENUM_PVP_CPOPFDAT_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* CPOPFDAT: No Pending Interrupt */
6713 #define ENUM_PVP_CPOPFDAT_HI                 (_ADI_MSK(0x00000100,uint32_t))  /* CPOPFDAT: Pending Interrupt */
6714
6715 #define BITM_PVP_STAT_CPSTOVF                (_ADI_MSK(0x00000080,uint32_t))  /* Camera Pipe DDE Stall Error Status */
6716 #define ENUM_PVP_CPSTOVF_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* CPSTOVF: No Pending Interrupt */
6717 #define ENUM_PVP_CPSTOVF_HI                  (_ADI_MSK(0x00000080,uint32_t))  /* CPSTOVF: Pending Interrupt */
6718
6719 #define BITM_PVP_STAT_OPF2OVF                (_ADI_MSK(0x00000040,uint32_t))  /* OPF2 DDE Stall Error Status */
6720 #define ENUM_PVP_OPF2OVF_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* OPF2OVF: No Pending Interrupt */
6721 #define ENUM_PVP_OPF2OVF_HI                  (_ADI_MSK(0x00000040,uint32_t))  /* OPF2OVF: Pending Interrupt */
6722
6723 #define BITM_PVP_STAT_OPF1OVF                (_ADI_MSK(0x00000020,uint32_t))  /* OPF1 DDE Stall Error Status */
6724 #define ENUM_PVP_OPF1OVF_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* OPF1OVF: No Pending Interrupt */
6725 #define ENUM_PVP_OPF1OVF_HI                  (_ADI_MSK(0x00000020,uint32_t))  /* OPF1OVF: Pending Interrupt */
6726
6727 #define BITM_PVP_STAT_OPF0OVF                (_ADI_MSK(0x00000010,uint32_t))  /* OPF0 DDE Stall Error Status */
6728 #define ENUM_PVP_OPF0OVF_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* OPF0OVF: No Pending Interrupt */
6729 #define ENUM_PVP_OPF0OVF_HI                  (_ADI_MSK(0x00000010,uint32_t))  /* OPF0OVF: Pending Interrupt */
6730
6731 #define BITM_PVP_STAT_MPWRERR                (_ADI_MSK(0x00000008,uint32_t))  /* Memory Pipe MMR Write Error Status */
6732 #define ENUM_PVP_MPWRERR_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* MPWRERR: No Pending Interrupt */
6733 #define ENUM_PVP_MPWRERR_HI                  (_ADI_MSK(0x00000008,uint32_t))  /* MPWRERR: Pending Interrupt */
6734
6735 #define BITM_PVP_STAT_CPWRERR                (_ADI_MSK(0x00000004,uint32_t))  /* Camera Pipe MMR Write Error Status */
6736 #define ENUM_PVP_CPWRERR_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* CPWRERR: No Pending Interrupt */
6737 #define ENUM_PVP_CPWRERR_HI                  (_ADI_MSK(0x00000004,uint32_t))  /* CPWRERR: Pending Interrupt */
6738
6739 #define BITM_PVP_STAT_MPDC                   (_ADI_MSK(0x00000002,uint32_t))  /* Memory Pipe DC Status */
6740 #define ENUM_PVP_MPDC_LO                     (_ADI_MSK(0x00000000,uint32_t))  /* MPDC: No Pending Interrupt */
6741 #define ENUM_PVP_MPDC_HI                     (_ADI_MSK(0x00000002,uint32_t))  /* MPDC: Pending Interrupt */
6742
6743 #define BITM_PVP_STAT_CPDC                   (_ADI_MSK(0x00000001,uint32_t))  /* Camera Pipe DC Status */
6744 #define ENUM_PVP_CPDC_LO                     (_ADI_MSK(0x00000000,uint32_t))  /* CPDC: No Pending Interrupt */
6745 #define ENUM_PVP_CPDC_HI                     (_ADI_MSK(0x00000001,uint32_t))  /* CPDC: Pending Interrupt */
6746
6747 /* ------------------------------------------------------------------------------------------------------------------------
6748         PVP_ILAT                             Pos/Masks                        Description
6749    ------------------------------------------------------------------------------------------------------------------------ */
6750 #define BITP_PVP_ILAT_ACUSUMSAT              27                               /* ACU SUM Saturate Latch */
6751 #define BITP_PVP_ILAT_ACUPRODSAT             26                               /* ACU PROD Saturate Latch */
6752 #define BITP_PVP_ILAT_ACUOUTSAT              25                               /* ACU MIN/MAX Saturate Latch */
6753 #define BITP_PVP_ILAT_ACUDIVERR              24                               /* ACU Divide By Zero Latch */
6754 #define BITP_PVP_ILAT_IIM1SOVF               23                               /* IIM1 Signed Overflow Latch */
6755 #define BITP_PVP_ILAT_IIM1UOVF               22                               /* IIM1 Unsigned Overflow Latch */
6756 #define BITP_PVP_ILAT_IIM0SOVF               21                               /* IIM0 Signed Overflow Latch */
6757 #define BITP_PVP_ILAT_IIM0UOVF               20                               /* IIM0 Unsigned Overflow Latch */
6758 #define BITP_PVP_ILAT_THC1RDY                18                               /* THC1 Report Ready Latch */
6759 #define BITP_PVP_ILAT_THC0RDY                16                               /* THC0 Report Ready Latch */
6760 #define BITP_PVP_ILAT_MPRDY                  15                               /* Memory Pipe Ready Latch */
6761 #define BITP_PVP_ILAT_CPRDY                  14                               /* Camera Pipe Ready Latch */
6762 #define BITP_PVP_ILAT_MPDRN                  13                               /* Memory Pipe Drain Done Latch */
6763 #define BITP_PVP_ILAT_CPDRN                  12                               /* Camera Pipe Drain Done Latch */
6764 #define BITP_PVP_ILAT_CPIPFOVF               10                               /* Camera Pipe Pixel Overrun Latch */
6765 #define BITP_PVP_ILAT_MPOPFDAT                9                               /* Memory Pipe First Pixel Latch */
6766 #define BITP_PVP_ILAT_CPOPFDAT                8                               /* Camera Pipe First Pixel Latch */
6767 #define BITP_PVP_ILAT_CPSTOVF                 7                               /* Status DDE Stall Error Latch */
6768 #define BITP_PVP_ILAT_OPF2OVF                 6                               /* OPF2 DDE Stall Error Latch */
6769 #define BITP_PVP_ILAT_OPF1OVF                 5                               /* OPF1 DDE Stall Error Latch */
6770 #define BITP_PVP_ILAT_OPF0OVF                 4                               /* OPF0 DDE Stall Error Latch */
6771 #define BITP_PVP_ILAT_MPWRERR                 3                               /* Memory Pipe MMR Write Error Latch */
6772 #define BITP_PVP_ILAT_CPWRERR                 2                               /* Camera Pipe MMR Write Error Latch */
6773 #define BITP_PVP_ILAT_MPDC                    1                               /* Memory Pipe DC Mask */
6774 #define BITP_PVP_ILAT_CPDC                    0                               /* Camera Pipe DC Latch */
6775
6776 /* The fields and enumerations for PVP_ILAT are also in PVP - see the common set of ENUM_PVP_* #defines located with register PVP_STAT */
6777
6778 #define BITM_PVP_ILAT_ACUSUMSAT              (_ADI_MSK(0x08000000,uint32_t))  /* ACU SUM Saturate Latch */
6779 #define BITM_PVP_ILAT_ACUPRODSAT             (_ADI_MSK(0x04000000,uint32_t))  /* ACU PROD Saturate Latch */
6780 #define BITM_PVP_ILAT_ACUOUTSAT              (_ADI_MSK(0x02000000,uint32_t))  /* ACU MIN/MAX Saturate Latch */
6781 #define BITM_PVP_ILAT_ACUDIVERR              (_ADI_MSK(0x01000000,uint32_t))  /* ACU Divide By Zero Latch */
6782 #define BITM_PVP_ILAT_IIM1SOVF               (_ADI_MSK(0x00800000,uint32_t))  /* IIM1 Signed Overflow Latch */
6783 #define BITM_PVP_ILAT_IIM1UOVF               (_ADI_MSK(0x00400000,uint32_t))  /* IIM1 Unsigned Overflow Latch */
6784 #define BITM_PVP_ILAT_IIM0SOVF               (_ADI_MSK(0x00200000,uint32_t))  /* IIM0 Signed Overflow Latch */
6785 #define BITM_PVP_ILAT_IIM0UOVF               (_ADI_MSK(0x00100000,uint32_t))  /* IIM0 Unsigned Overflow Latch */
6786 #define BITM_PVP_ILAT_THC1RDY                (_ADI_MSK(0x00040000,uint32_t))  /* THC1 Report Ready Latch */
6787 #define BITM_PVP_ILAT_THC0RDY                (_ADI_MSK(0x00010000,uint32_t))  /* THC0 Report Ready Latch */
6788 #define BITM_PVP_ILAT_MPRDY                  (_ADI_MSK(0x00008000,uint32_t))  /* Memory Pipe Ready Latch */
6789 #define BITM_PVP_ILAT_CPRDY                  (_ADI_MSK(0x00004000,uint32_t))  /* Camera Pipe Ready Latch */
6790 #define BITM_PVP_ILAT_MPDRN                  (_ADI_MSK(0x00002000,uint32_t))  /* Memory Pipe Drain Done Latch */
6791 #define BITM_PVP_ILAT_CPDRN                  (_ADI_MSK(0x00001000,uint32_t))  /* Camera Pipe Drain Done Latch */
6792 #define BITM_PVP_ILAT_CPIPFOVF               (_ADI_MSK(0x00000400,uint32_t))  /* Camera Pipe Pixel Overrun Latch */
6793 #define BITM_PVP_ILAT_MPOPFDAT               (_ADI_MSK(0x00000200,uint32_t))  /* Memory Pipe First Pixel Latch */
6794 #define BITM_PVP_ILAT_CPOPFDAT               (_ADI_MSK(0x00000100,uint32_t))  /* Camera Pipe First Pixel Latch */
6795 #define BITM_PVP_ILAT_CPSTOVF                (_ADI_MSK(0x00000080,uint32_t))  /* Status DDE Stall Error Latch */
6796 #define BITM_PVP_ILAT_OPF2OVF                (_ADI_MSK(0x00000040,uint32_t))  /* OPF2 DDE Stall Error Latch */
6797 #define BITM_PVP_ILAT_OPF1OVF                (_ADI_MSK(0x00000020,uint32_t))  /* OPF1 DDE Stall Error Latch */
6798 #define BITM_PVP_ILAT_OPF0OVF                (_ADI_MSK(0x00000010,uint32_t))  /* OPF0 DDE Stall Error Latch */
6799 #define BITM_PVP_ILAT_MPWRERR                (_ADI_MSK(0x00000008,uint32_t))  /* Memory Pipe MMR Write Error Latch */
6800 #define BITM_PVP_ILAT_CPWRERR                (_ADI_MSK(0x00000004,uint32_t))  /* Camera Pipe MMR Write Error Latch */
6801 #define BITM_PVP_ILAT_MPDC                   (_ADI_MSK(0x00000002,uint32_t))  /* Memory Pipe DC Mask */
6802 #define BITM_PVP_ILAT_CPDC                   (_ADI_MSK(0x00000001,uint32_t))  /* Camera Pipe DC Latch */
6803
6804 /* ------------------------------------------------------------------------------------------------------------------------
6805         PVP_IREQ                             Pos/Masks                        Description
6806    ------------------------------------------------------------------------------------------------------------------------ */
6807 #define BITP_PVP_IREQ_ACUSUMSAT              27                               /* ACU SUM Saturate Request */
6808 #define BITP_PVP_IREQ_ACUPRODSAT             26                               /* ACU PROD Saturate Request */
6809 #define BITP_PVP_IREQ_ACUOUTSAT              25                               /* ACU MIN/MAX Saturate Request */
6810 #define BITP_PVP_IREQ_ACUDIVERR              24                               /* ACU Divide By Zero Request */
6811 #define BITP_PVP_IREQ_IIM1SOVF               23                               /* IIM1 Signed Overflow Request */
6812 #define BITP_PVP_IREQ_IIM1UOVF               22                               /* IIM1 Unsigned Overflow Request */
6813 #define BITP_PVP_IREQ_IIM0SOVF               21                               /* IIM0 Signed Overflow Request */
6814 #define BITP_PVP_IREQ_IIM0UOVF               20                               /* IIM0 Unsigned Overflow Request */
6815 #define BITP_PVP_IREQ_THC1RDY                18                               /* THC1 Report Ready Request */
6816 #define BITP_PVP_IREQ_THC0RDY                16                               /* THC0 Report Ready Request */
6817 #define BITP_PVP_IREQ_MPRDY                  15                               /* Memory Pipe Ready Request */
6818 #define BITP_PVP_IREQ_CPRDY                  14                               /* Camera Pipe Ready Request */
6819 #define BITP_PVP_IREQ_MPDRN                  13                               /* Memory Pipe Drain Done Request */
6820 #define BITP_PVP_IREQ_CPDRN                  12                               /* Camera Pipe Drain Done Request */
6821 #define BITP_PVP_IREQ_CPIPFOVF               10                               /* Camera Pipe Pixel Overrun Request */
6822 #define BITP_PVP_IREQ_MPOPFDAT                9                               /* Memory Pipe First Pixel Request */
6823 #define BITP_PVP_IREQ_CPOPFDAT                8                               /* Camera Pipe First Pixel Request */
6824 #define BITP_PVP_IREQ_CPSTOVF                 7                               /* Status DDE Stall Error Request */
6825 #define BITP_PVP_IREQ_OPF2OVF                 6                               /* OPF2 DDE Stall Error Request */
6826 #define BITP_PVP_IREQ_OPF1OVF                 5                               /* OPF1 DDE Stall Error Request */
6827 #define BITP_PVP_IREQ_OPF0OVF                 4                               /* OPF0 DDE Stall Error Request */
6828 #define BITP_PVP_IREQ_MPWRERR                 3                               /* Memory Pipe MMR Write Error Request */
6829 #define BITP_PVP_IREQ_CPWRERR                 2                               /* Camera Pipe MMR Write Error Request */
6830 #define BITP_PVP_IREQ_MPDC                    1                               /* Memory Pipe DC Request */
6831 #define BITP_PVP_IREQ_CPDC                    0                               /* Camera Pipe DC Request */
6832
6833 /* The fields and enumerations for PVP_IREQ are also in PVP - see the common set of ENUM_PVP_* #defines located with register PVP_STAT */
6834
6835 #define BITM_PVP_IREQ_ACUSUMSAT              (_ADI_MSK(0x08000000,uint32_t))  /* ACU SUM Saturate Request */
6836 #define BITM_PVP_IREQ_ACUPRODSAT             (_ADI_MSK(0x04000000,uint32_t))  /* ACU PROD Saturate Request */
6837 #define BITM_PVP_IREQ_ACUOUTSAT              (_ADI_MSK(0x02000000,uint32_t))  /* ACU MIN/MAX Saturate Request */
6838 #define BITM_PVP_IREQ_ACUDIVERR              (_ADI_MSK(0x01000000,uint32_t))  /* ACU Divide By Zero Request */
6839 #define BITM_PVP_IREQ_IIM1SOVF               (_ADI_MSK(0x00800000,uint32_t))  /* IIM1 Signed Overflow Request */
6840 #define BITM_PVP_IREQ_IIM1UOVF               (_ADI_MSK(0x00400000,uint32_t))  /* IIM1 Unsigned Overflow Request */
6841 #define BITM_PVP_IREQ_IIM0SOVF               (_ADI_MSK(0x00200000,uint32_t))  /* IIM0 Signed Overflow Request */
6842 #define BITM_PVP_IREQ_IIM0UOVF               (_ADI_MSK(0x00100000,uint32_t))  /* IIM0 Unsigned Overflow Request */
6843 #define BITM_PVP_IREQ_THC1RDY                (_ADI_MSK(0x00040000,uint32_t))  /* THC1 Report Ready Request */
6844 #define BITM_PVP_IREQ_THC0RDY                (_ADI_MSK(0x00010000,uint32_t))  /* THC0 Report Ready Request */
6845 #define BITM_PVP_IREQ_MPRDY                  (_ADI_MSK(0x00008000,uint32_t))  /* Memory Pipe Ready Request */
6846 #define BITM_PVP_IREQ_CPRDY                  (_ADI_MSK(0x00004000,uint32_t))  /* Camera Pipe Ready Request */
6847 #define BITM_PVP_IREQ_MPDRN                  (_ADI_MSK(0x00002000,uint32_t))  /* Memory Pipe Drain Done Request */
6848 #define BITM_PVP_IREQ_CPDRN                  (_ADI_MSK(0x00001000,uint32_t))  /* Camera Pipe Drain Done Request */
6849 #define BITM_PVP_IREQ_CPIPFOVF               (_ADI_MSK(0x00000400,uint32_t))  /* Camera Pipe Pixel Overrun Request */
6850 #define BITM_PVP_IREQ_MPOPFDAT               (_ADI_MSK(0x00000200,uint32_t))  /* Memory Pipe First Pixel Request */
6851 #define BITM_PVP_IREQ_CPOPFDAT               (_ADI_MSK(0x00000100,uint32_t))  /* Camera Pipe First Pixel Request */
6852 #define BITM_PVP_IREQ_CPSTOVF                (_ADI_MSK(0x00000080,uint32_t))  /* Status DDE Stall Error Request */
6853 #define BITM_PVP_IREQ_OPF2OVF                (_ADI_MSK(0x00000040,uint32_t))  /* OPF2 DDE Stall Error Request */
6854 #define BITM_PVP_IREQ_OPF1OVF                (_ADI_MSK(0x00000020,uint32_t))  /* OPF1 DDE Stall Error Request */
6855 #define BITM_PVP_IREQ_OPF0OVF                (_ADI_MSK(0x00000010,uint32_t))  /* OPF0 DDE Stall Error Request */
6856 #define BITM_PVP_IREQ_MPWRERR                (_ADI_MSK(0x00000008,uint32_t))  /* Memory Pipe MMR Write Error Request */
6857 #define BITM_PVP_IREQ_CPWRERR                (_ADI_MSK(0x00000004,uint32_t))  /* Camera Pipe MMR Write Error Request */
6858 #define BITM_PVP_IREQ_MPDC                   (_ADI_MSK(0x00000002,uint32_t))  /* Memory Pipe DC Request */
6859 #define BITM_PVP_IREQ_CPDC                   (_ADI_MSK(0x00000001,uint32_t))  /* Camera Pipe DC Request */
6860
6861 /* ------------------------------------------------------------------------------------------------------------------------
6862         PVP_OPF_CFG                          Pos/Masks                        Description
6863    ------------------------------------------------------------------------------------------------------------------------ */
6864 #define BITP_PVP_OPF_CFG_IBLOCK0              8                               /* Input Block ID */
6865 #define BITP_PVP_OPF_CFG_IPORT0               4                               /* Input Port ID */
6866 #define BITP_PVP_OPF_CFG_MPIPE                2                               /* Memory Pipe */
6867 #define BITP_PVP_OPF_CFG_START                0                               /* Start */
6868 #define BITM_PVP_OPF_CFG_IBLOCK0             (_ADI_MSK(0x0000FF00,uint32_t))  /* Input Block ID */
6869 #define BITM_PVP_OPF_CFG_IPORT0              (_ADI_MSK(0x00000030,uint32_t))  /* Input Port ID */
6870 #define BITM_PVP_OPF_CFG_MPIPE               (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
6871 #define BITM_PVP_OPF_CFG_START               (_ADI_MSK(0x00000001,uint32_t))  /* Start */
6872
6873 /* ------------------------------------------------------------------------------------------------------------------------
6874         PVP_OPF_CTL                          Pos/Masks                        Description
6875    ------------------------------------------------------------------------------------------------------------------------ */
6876 #define BITP_PVP_OPF_CTL_FINISH              12                               /* Finish Enable */
6877 #define BITP_PVP_OPF_CTL_OSIZE                8                               /* Output Data Size */
6878 #define BITP_PVP_OPF_CTL_QFRMT                5                               /* Q Format Correction */
6879 #define BITP_PVP_OPF_CTL_IUP16                4                               /* Input Upper 16-Bit Data */
6880 #define BITP_PVP_OPF_CTL_ISIZE                0                               /* Input Data Size */
6881
6882 #define BITM_PVP_OPF_CTL_FINISH              (_ADI_MSK(0x00001000,uint32_t))  /* Finish Enable */
6883 #define ENUM_PVP_OPF_CTL_NOFINISH            (_ADI_MSK(0x00000000,uint32_t))  /* FINISH: Disable Finish Signal */
6884 #define ENUM_PVP_OPF_CTL_FINISH              (_ADI_MSK(0x00001000,uint32_t))  /* FINISH: Enable Finish Signal */
6885
6886 #define BITM_PVP_OPF_CTL_OSIZE               (_ADI_MSK(0x00000300,uint32_t))  /* Output Data Size */
6887 #define ENUM_PVP_OPF_CTL_OSIZE32             (_ADI_MSK(0x00000000,uint32_t))  /* OSIZE: 32-Bit Output Data Size */
6888 #define ENUM_PVP_OPF_CTL_OSIZE16             (_ADI_MSK(0x00000100,uint32_t))  /* OSIZE: 16-Bit Output Data Size */
6889 #define ENUM_PVP_OPF_CTL_OSIZE8              (_ADI_MSK(0x00000200,uint32_t))  /* OSIZE: 8-Bit Output Data Size */
6890
6891 #define BITM_PVP_OPF_CTL_QFRMT               (_ADI_MSK(0x00000020,uint32_t))  /* Q Format Correction */
6892 #define ENUM_PVP_OPF_CTL_NOQFRMT             (_ADI_MSK(0x00000000,uint32_t))  /* QFRMT: Disable Q Format Correction */
6893 #define ENUM_PVP_OPF_CTL_QFRMT               (_ADI_MSK(0x00000020,uint32_t))  /* QFRMT: Enable Q Format Correction */
6894
6895 #define BITM_PVP_OPF_CTL_IUP16               (_ADI_MSK(0x00000010,uint32_t))  /* Input Upper 16-Bit Data */
6896 #define ENUM_PVP_OPF_CTL_LOWER16             (_ADI_MSK(0x00000000,uint32_t))  /* IUP16: Lower 16 Bits */
6897 #define ENUM_PVP_OPF_CTL_UPPER16             (_ADI_MSK(0x00000010,uint32_t))  /* IUP16: Upper 16 Bits */
6898
6899 #define BITM_PVP_OPF_CTL_ISIZE               (_ADI_MSK(0x00000003,uint32_t))  /* Input Data Size */
6900 #define ENUM_PVP_OPF_CTL_ISIZE32             (_ADI_MSK(0x00000000,uint32_t))  /* ISIZE: 32-Bit Input Data Size */
6901 #define ENUM_PVP_OPF_CTL_ISIZE16             (_ADI_MSK(0x00000001,uint32_t))  /* ISIZE: 16-Bit Input Data Size */
6902 #define ENUM_PVP_OPF_CTL_ISIZE8              (_ADI_MSK(0x00000002,uint32_t))  /* ISIZE: 8-Bit Input Data Size */
6903 #define ENUM_PVP_OPF_CTL_ISIZE4              (_ADI_MSK(0x00000003,uint32_t))  /* ISIZE: 4-Bit Input Data Size */
6904
6905 /* ------------------------------------------------------------------------------------------------------------------------
6906         PVP_OPF3_CFG                         Pos/Masks                        Description
6907    ------------------------------------------------------------------------------------------------------------------------ */
6908 #define BITP_PVP_OPF3_CFG_IBLOCK0             8                               /* Input Block ID */
6909 #define BITP_PVP_OPF3_CFG_IPORT0              4                               /* Input Port ID */
6910 #define BITP_PVP_OPF3_CFG_MPIPE               2                               /* Memory Pipe */
6911 #define BITP_PVP_OPF3_CFG_START               0                               /* Start */
6912 #define BITM_PVP_OPF3_CFG_IBLOCK0            (_ADI_MSK(0x0000FF00,uint32_t))  /* Input Block ID */
6913 #define BITM_PVP_OPF3_CFG_IPORT0             (_ADI_MSK(0x00000030,uint32_t))  /* Input Port ID */
6914 #define BITM_PVP_OPF3_CFG_MPIPE              (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
6915 #define BITM_PVP_OPF3_CFG_START              (_ADI_MSK(0x00000001,uint32_t))  /* Start */
6916
6917 /* ------------------------------------------------------------------------------------------------------------------------
6918         PVP_OPF3_CTL                         Pos/Masks                        Description
6919    ------------------------------------------------------------------------------------------------------------------------ */
6920 #define BITP_PVP_OPF3_CTL_FINISH             12                               /* Finish Enable */
6921 #define BITP_PVP_OPF3_CTL_OSIZE               8                               /* Output Data Size */
6922 #define BITP_PVP_OPF3_CTL_QFRMT               5                               /* Q Format Correction */
6923 #define BITP_PVP_OPF3_CTL_IUP16               4                               /* Input Upper 16-Bit Data */
6924 #define BITP_PVP_OPF3_CTL_ISIZE               0                               /* Input Data Size */
6925
6926 #define BITM_PVP_OPF3_CTL_FINISH             (_ADI_MSK(0x00001000,uint32_t))  /* Finish Enable */
6927 #define ENUM_PVP_OPF3_CTL_NOFINISH           (_ADI_MSK(0x00000000,uint32_t))  /* FINISH: Disable Finish Signal */
6928 #define ENUM_PVP_OPF3_CTL_FINISH             (_ADI_MSK(0x00001000,uint32_t))  /* FINISH: Enable Finish Signal */
6929
6930 #define BITM_PVP_OPF3_CTL_OSIZE              (_ADI_MSK(0x00000300,uint32_t))  /* Output Data Size */
6931 #define ENUM_PVP_OPF3_CTL_OSIZE32            (_ADI_MSK(0x00000000,uint32_t))  /* OSIZE: 32-Bit Output Data Size */
6932 #define ENUM_PVP_OPF3_CTL_OSIZE16            (_ADI_MSK(0x00000100,uint32_t))  /* OSIZE: 16-Bit Output Data Size */
6933 #define ENUM_PVP_OPF3_CTL_OSIZE8             (_ADI_MSK(0x00000200,uint32_t))  /* OSIZE: 8-Bit Output Data Size */
6934
6935 #define BITM_PVP_OPF3_CTL_QFRMT              (_ADI_MSK(0x00000020,uint32_t))  /* Q Format Correction */
6936 #define ENUM_PVP_OPF3_CTL_NOQFRMT            (_ADI_MSK(0x00000000,uint32_t))  /* QFRMT: Disable Q Format Correction */
6937 #define ENUM_PVP_OPF3_CTL_QFRMT              (_ADI_MSK(0x00000020,uint32_t))  /* QFRMT: Enable Q Format Correction */
6938
6939 #define BITM_PVP_OPF3_CTL_IUP16              (_ADI_MSK(0x00000010,uint32_t))  /* Input Upper 16-Bit Data */
6940 #define ENUM_PVP_OPF3_CTL_LOWER16            (_ADI_MSK(0x00000000,uint32_t))  /* IUP16: Lower 16 Bits */
6941 #define ENUM_PVP_OPF3_CTL_UPPER16            (_ADI_MSK(0x00000010,uint32_t))  /* IUP16: Upper 16 Bits */
6942
6943 #define BITM_PVP_OPF3_CTL_ISIZE              (_ADI_MSK(0x00000003,uint32_t))  /* Input Data Size */
6944 #define ENUM_PVP_OPF3_CTL_ISIZE32            (_ADI_MSK(0x00000000,uint32_t))  /* ISIZE: 32-Bit Input Data Size */
6945 #define ENUM_PVP_OPF3_CTL_ISIZE16            (_ADI_MSK(0x00000001,uint32_t))  /* ISIZE: 16-Bit Input Data Size */
6946 #define ENUM_PVP_OPF3_CTL_ISIZE8             (_ADI_MSK(0x00000002,uint32_t))  /* ISIZE: 8-Bit Input Data Size */
6947 #define ENUM_PVP_OPF3_CTL_ISIZE4             (_ADI_MSK(0x00000003,uint32_t))  /* ISIZE: 4-Bit Input Data Size */
6948
6949 /* ------------------------------------------------------------------------------------------------------------------------
6950         PVP_PEC_CFG                          Pos/Masks                        Description
6951    ------------------------------------------------------------------------------------------------------------------------ */
6952 #define BITP_PVP_PEC_CFG_IBLOCK0              8                               /* Input Block ID */
6953 #define BITP_PVP_PEC_CFG_IPORT0               4                               /* Input Port ID */
6954 #define BITP_PVP_PEC_CFG_MPIPE                2                               /* Memory Pipe */
6955 #define BITP_PVP_PEC_CFG_START                0                               /* Start */
6956 #define BITM_PVP_PEC_CFG_IBLOCK0             (_ADI_MSK(0x0000FF00,uint32_t))  /* Input Block ID */
6957 #define BITM_PVP_PEC_CFG_IPORT0              (_ADI_MSK(0x00000030,uint32_t))  /* Input Port ID */
6958
6959 #define BITM_PVP_PEC_CFG_MPIPE               (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
6960 #define ENUM_PVP_PEC_CFG_CAMPIPE             (_ADI_MSK(0x00000000,uint32_t))  /* MPIPE: Camera Pipe */
6961 #define ENUM_PVP_PEC_CFG_MEMPIPE             (_ADI_MSK(0x00000004,uint32_t))  /* MPIPE: Memory Pipe */
6962 #define BITM_PVP_PEC_CFG_START               (_ADI_MSK(0x00000001,uint32_t))  /* Start */
6963
6964 /* ------------------------------------------------------------------------------------------------------------------------
6965         PVP_PEC_CTL                          Pos/Masks                        Description
6966    ------------------------------------------------------------------------------------------------------------------------ */
6967 #define BITP_PVP_PEC_CTL_IGNTH1               3                               /* Ignore TH1 Threshold for Encoding */
6968 #define BITP_PVP_PEC_CTL_OSIZE                2                               /* Output Data Size per Bin */
6969 #define BITP_PVP_PEC_CTL_ZCRSS                1                               /* Zero Cross */
6970 #define BITP_PVP_PEC_CTL_MODE                 0                               /* Derivative Mode Select */
6971
6972 #define BITM_PVP_PEC_CTL_IGNTH1              (_ADI_MSK(0x00000008,uint32_t))  /* Ignore TH1 Threshold for Encoding */
6973 #define ENUM_PVP_PEC_CTL_ENCODEDIFF          (_ADI_MSK(0x00000000,uint32_t))  /* IGNTH1: Different Strong/Weak Edge Encoding */
6974 #define ENUM_PVP_PEC_CTL_ENCODESAME          (_ADI_MSK(0x00000008,uint32_t))  /* IGNTH1: Identical Strong/Weak Edge Encoding */
6975
6976 #define BITM_PVP_PEC_CTL_OSIZE               (_ADI_MSK(0x00000004,uint32_t))  /* Output Data Size per Bin */
6977 #define ENUM_PVP_PEC_CTL_BIN8                (_ADI_MSK(0x00000000,uint32_t))  /* OSIZE: 8 Bits Per Bin PEC Output Data Size */
6978 #define ENUM_PVP_PEC_CTL_BIN16               (_ADI_MSK(0x00000004,uint32_t))  /* OSIZE: 16 Bits Per Bin PEC Output Data Size */
6979
6980 #define BITM_PVP_PEC_CTL_ZCRSS               (_ADI_MSK(0x00000002,uint32_t))  /* Zero Cross */
6981 #define ENUM_PVP_PEC_CTL_ANGLE               (_ADI_MSK(0x00000000,uint32_t))  /* ZCRSS: Angle Indices and Sub-Pixel Values */
6982 #define ENUM_PVP_PEC_CTL_ZEROCROSS           (_ADI_MSK(0x00000002,uint32_t))  /* ZCRSS: Zero Crossing Codes and Sub-Pixel Values */
6983
6984 #define BITM_PVP_PEC_CTL_MODE                (_ADI_MSK(0x00000001,uint32_t))  /* Derivative Mode Select */
6985 #define ENUM_PVP_PEC_CTL_DERIV1              (_ADI_MSK(0x00000000,uint32_t))  /* MODE: 1st Derivative Mode */
6986 #define ENUM_PVP_PEC_CTL_DERIV2              (_ADI_MSK(0x00000001,uint32_t))  /* MODE: 2nd Derivative Mode */
6987
6988 /* ------------------------------------------------------------------------------------------------------------------------
6989         PVP_PEC_D1TH0                        Pos/Masks                        Description
6990    ------------------------------------------------------------------------------------------------------------------------ */
6991 #define BITP_PVP_PEC_D1TH0_VALUE              0                               /* Lower Hysteresis Threshold */
6992 #define BITM_PVP_PEC_D1TH0_VALUE             (_ADI_MSK(0x0000FFFF,uint32_t))  /* Lower Hysteresis Threshold */
6993
6994 /* ------------------------------------------------------------------------------------------------------------------------
6995         PVP_PEC_D1TH1                        Pos/Masks                        Description
6996    ------------------------------------------------------------------------------------------------------------------------ */
6997 #define BITP_PVP_PEC_D1TH1_VALUE              0                               /* Upper Hysteresis Threshold */
6998 #define BITM_PVP_PEC_D1TH1_VALUE             (_ADI_MSK(0x0000FFFF,uint32_t))  /* Upper Hysteresis Threshold */
6999
7000 /* ------------------------------------------------------------------------------------------------------------------------
7001         PVP_PEC_D2TH0                        Pos/Masks                        Description
7002    ------------------------------------------------------------------------------------------------------------------------ */
7003 #define BITP_PVP_PEC_D2TH0_VALUE              0                               /* Weak Zero Crossing Threshold */
7004 #define BITM_PVP_PEC_D2TH0_VALUE             (_ADI_MSK(0x00007FFF,uint32_t))  /* Weak Zero Crossing Threshold */
7005
7006 /* ------------------------------------------------------------------------------------------------------------------------
7007         PVP_PEC_D2TH1                        Pos/Masks                        Description
7008    ------------------------------------------------------------------------------------------------------------------------ */
7009 #define BITP_PVP_PEC_D2TH1_VALUE              0                               /* Strong Zero Crossing Threshold */
7010 #define BITM_PVP_PEC_D2TH1_VALUE             (_ADI_MSK(0x00007FFF,uint32_t))  /* Strong Zero Crossing Threshold */
7011
7012 /* ------------------------------------------------------------------------------------------------------------------------
7013         PVP_IIM_CFG                          Pos/Masks                        Description
7014    ------------------------------------------------------------------------------------------------------------------------ */
7015 #define BITP_PVP_IIM_CFG_IBLOCK0              8                               /* Input Block ID */
7016 #define BITP_PVP_IIM_CFG_IPORT0               4                               /* Input Port ID */
7017 #define BITP_PVP_IIM_CFG_MPIPE                2                               /* Memory Pipe */
7018 #define BITP_PVP_IIM_CFG_START                0                               /* Start */
7019 #define BITM_PVP_IIM_CFG_IBLOCK0             (_ADI_MSK(0x0000FF00,uint32_t))  /* Input Block ID */
7020 #define BITM_PVP_IIM_CFG_IPORT0              (_ADI_MSK(0x00000030,uint32_t))  /* Input Port ID */
7021
7022 #define BITM_PVP_IIM_CFG_MPIPE               (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
7023 #define ENUM_PVP_IIM_CFG_CAMPIPE             (_ADI_MSK(0x00000000,uint32_t))  /* MPIPE: Camera Pipe */
7024 #define ENUM_PVP_IIM_CFG_MEMPIPE             (_ADI_MSK(0x00000004,uint32_t))  /* MPIPE: Memory Pipe */
7025 #define BITM_PVP_IIM_CFG_START               (_ADI_MSK(0x00000001,uint32_t))  /* Start */
7026
7027 /* ------------------------------------------------------------------------------------------------------------------------
7028         PVP_IIM_CTL                          Pos/Masks                        Description
7029    ------------------------------------------------------------------------------------------------------------------------ */
7030 #define BITP_PVP_IIM_CTL_SHIFT                8                               /* Shift Select */
7031 #define BITP_PVP_IIM_CTL_WIDTH                2                               /* Width Select */
7032 #define BITP_PVP_IIM_CTL_MODE                 0                               /* Mode Select */
7033 #define BITM_PVP_IIM_CTL_SHIFT               (_ADI_MSK(0x00001F00,uint32_t))  /* Shift Select */
7034
7035 #define BITM_PVP_IIM_CTL_WIDTH               (_ADI_MSK(0x0000000C,uint32_t))  /* Width Select */
7036 #define ENUM_PVP_IIM_CTL_SINGLE32            (_ADI_MSK(0x00000000,uint32_t))  /* WIDTH: Single 32 Bit */
7037 #define ENUM_PVP_IIM_CTL_DUAL16              (_ADI_MSK(0x00000004,uint32_t))  /* WIDTH: Dual 16 Bit */
7038 #define ENUM_PVP_IIM_CTL_QUAD8               (_ADI_MSK(0x0000000C,uint32_t))  /* WIDTH: Quad 8 Bit */
7039
7040 #define BITM_PVP_IIM_CTL_MODE                (_ADI_MSK(0x00000003,uint32_t))  /* Mode Select */
7041 #define ENUM_PVP_IIM_CTL_RECTMODE            (_ADI_MSK(0x00000000,uint32_t))  /* MODE: Rectangular Mode ( SAT) */
7042 #define ENUM_PVP_IIM_CTL_DIAGMODE            (_ADI_MSK(0x00000001,uint32_t))  /* MODE: Diagonal Mode ( RSAT -45) */
7043 #define ENUM_PVP_IIM_CTL_ROWMODE             (_ADI_MSK(0x00000002,uint32_t))  /* MODE: Row Mode */
7044
7045 /* ------------------------------------------------------------------------------------------------------------------------
7046         PVP_IIM_SCALE                        Pos/Masks                        Description
7047    ------------------------------------------------------------------------------------------------------------------------ */
7048 #define BITP_PVP_IIM_SCALE_VSCL              16                               /* Vertical Scaling Factor */
7049 #define BITP_PVP_IIM_SCALE_HSCL               0                               /* Horizontal Scaling Factor */
7050 #define BITM_PVP_IIM_SCALE_VSCL              (_ADI_MSK(0x01FF0000,uint32_t))  /* Vertical Scaling Factor */
7051 #define BITM_PVP_IIM_SCALE_HSCL              (_ADI_MSK(0x000003FF,uint32_t))  /* Horizontal Scaling Factor */
7052
7053 /* ------------------------------------------------------------------------------------------------------------------------
7054         PVP_IIM_SOVF_STAT                    Pos/Masks                        Description
7055    ------------------------------------------------------------------------------------------------------------------------ */
7056 #define BITP_PVP_IIM_SOVF_STAT_VPOS          16                               /* Veritcal Pixel Coordinate */
7057 #define BITP_PVP_IIM_SOVF_STAT_HPOS           0                               /* Horizontal Pixel Coordinate */
7058 #define BITM_PVP_IIM_SOVF_STAT_VPOS          (_ADI_MSK(0x03FF0000,uint32_t))  /* Veritcal Pixel Coordinate */
7059 #define BITM_PVP_IIM_SOVF_STAT_HPOS          (_ADI_MSK(0x000007FF,uint32_t))  /* Horizontal Pixel Coordinate */
7060
7061 /* ------------------------------------------------------------------------------------------------------------------------
7062         PVP_IIM_UOVF_STAT                    Pos/Masks                        Description
7063    ------------------------------------------------------------------------------------------------------------------------ */
7064 #define BITP_PVP_IIM_UOVF_STAT_VPOS          16                               /* Veritcal Pixel Coordinate */
7065 #define BITP_PVP_IIM_UOVF_STAT_HPOS           0                               /* Horizontal Pixel Coordinate */
7066 #define BITM_PVP_IIM_UOVF_STAT_VPOS          (_ADI_MSK(0x03FF0000,uint32_t))  /* Veritcal Pixel Coordinate */
7067 #define BITM_PVP_IIM_UOVF_STAT_HPOS          (_ADI_MSK(0x000007FF,uint32_t))  /* Horizontal Pixel Coordinate */
7068
7069 /* ------------------------------------------------------------------------------------------------------------------------
7070         PVP_ACU_CFG                          Pos/Masks                        Description
7071    ------------------------------------------------------------------------------------------------------------------------ */
7072 #define BITP_PVP_ACU_CFG_IBLOCK1             16                               /* Input Block 1 ID */
7073 #define BITP_PVP_ACU_CFG_IBLOCK0              8                               /* Input Block 0 ID */
7074 #define BITP_PVP_ACU_CFG_IPORT1               6                               /* Input Port 1 ID */
7075 #define BITP_PVP_ACU_CFG_IPORT0               4                               /* Input Port 0 ID */
7076 #define BITP_PVP_ACU_CFG_MPIPE                2                               /* Memory Pipe */
7077 #define BITP_PVP_ACU_CFG_START                0                               /* Start */
7078 #define BITM_PVP_ACU_CFG_IBLOCK1             (_ADI_MSK(0x00FF0000,uint32_t))  /* Input Block 1 ID */
7079 #define BITM_PVP_ACU_CFG_IBLOCK0             (_ADI_MSK(0x0000FF00,uint32_t))  /* Input Block 0 ID */
7080 #define BITM_PVP_ACU_CFG_IPORT1              (_ADI_MSK(0x000000C0,uint32_t))  /* Input Port 1 ID */
7081 #define BITM_PVP_ACU_CFG_IPORT0              (_ADI_MSK(0x00000030,uint32_t))  /* Input Port 0 ID */
7082
7083 #define BITM_PVP_ACU_CFG_MPIPE               (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
7084 #define ENUM_PVP_ACU_CFG_CAMPIPE             (_ADI_MSK(0x00000000,uint32_t))  /* MPIPE: Camera Pipe */
7085 #define ENUM_PVP_ACU_CFG_MEMPIPE             (_ADI_MSK(0x00000004,uint32_t))  /* MPIPE: Memory Pipe */
7086 #define BITM_PVP_ACU_CFG_START               (_ADI_MSK(0x00000001,uint32_t))  /* Start */
7087
7088 /* ------------------------------------------------------------------------------------------------------------------------
7089         PVP_ACU_CTL                          Pos/Masks                        Description
7090    ------------------------------------------------------------------------------------------------------------------------ */
7091 #define BITP_PVP_ACU_CTL_SUMOP               28                               /* Sum Operation */
7092 #define BITP_PVP_ACU_CTL_SUMISW              27                               /* Sum Input Swap */
7093 #define BITP_PVP_ACU_CTL_SUMINP              24                               /* Sum Inputs for Adder */
7094 #define BITP_PVP_ACU_CTL_PRDOP               20                               /* Prod Operation */
7095 #define BITP_PVP_ACU_CTL_PRDISW              19                               /* Prod Input Swap */
7096 #define BITP_PVP_ACU_CTL_PRDINP              16                               /* Prod Inputs for Mult/Div */
7097 #define BITP_PVP_ACU_CTL_ACCFRAME            15                               /* Accumulator Frame */
7098 #define BITP_PVP_ACU_CTL_ACCINP               8                               /* Accumulator Input */
7099 #define BITP_PVP_ACU_CTL_SFTINP               0                               /* Shift Input */
7100
7101 #define BITM_PVP_ACU_CTL_SUMOP               (_ADI_MSK(0x10000000,uint32_t))  /* Sum Operation */
7102 #define ENUM_PVP_ACU_CTL_ADD                 (_ADI_MSK(0x00000000,uint32_t))  /* SUMOP: Add */
7103 #define ENUM_PVP_ACU_CTL_SUBTRACT            (_ADI_MSK(0x10000000,uint32_t))  /* SUMOP: Subtract */
7104
7105 #define BITM_PVP_ACU_CTL_SUMISW              (_ADI_MSK(0x08000000,uint32_t))  /* Sum Input Swap */
7106 #define ENUM_PVP_ACU_CTL_NOSWAPSUM           (_ADI_MSK(0x00000000,uint32_t))  /* SUMISW: Do Not Swap Operands */
7107 #define ENUM_PVP_ACU_CTL_SWAPSUM             (_ADI_MSK(0x08000000,uint32_t))  /* SUMISW: Swap Operands */
7108
7109 #define BITM_PVP_ACU_CTL_SUMINP              (_ADI_MSK(0x03000000,uint32_t))  /* Sum Inputs for Adder */
7110 #define ENUM_PVP_ACU_CTL_SUMXY               (_ADI_MSK(0x00000000,uint32_t))  /* SUMINP: X,Y Inputs */
7111 #define ENUM_PVP_ACU_CTL_SUMXOFF             (_ADI_MSK(0x01000000,uint32_t))  /* SUMINP: X,OFFSET Inputs */
7112 #define ENUM_PVP_ACU_CTL_SUMYOFF             (_ADI_MSK(0x02000000,uint32_t))  /* SUMINP: Y,OFFSET Inputs */
7113
7114 #define BITM_PVP_ACU_CTL_PRDOP               (_ADI_MSK(0x00300000,uint32_t))  /* Prod Operation */
7115 #define ENUM_PVP_ACU_CTL_MULTIPLY            (_ADI_MSK(0x00000000,uint32_t))  /* PRDOP: Multiply */
7116 #define ENUM_PVP_ACU_CTL_DIVQUOTIENT         (_ADI_MSK(0x00100000,uint32_t))  /* PRDOP: Divide with Quotient */
7117 #define ENUM_PVP_ACU_CTL_DIVMODULUS          (_ADI_MSK(0x00200000,uint32_t))  /* PRDOP: Divide with Modulus */
7118
7119 #define BITM_PVP_ACU_CTL_PRDISW              (_ADI_MSK(0x00080000,uint32_t))  /* Prod Input Swap */
7120 #define ENUM_PVP_ACU_CTL_NOSWAPPROD          (_ADI_MSK(0x00000000,uint32_t))  /* PRDISW: Do Not Swap Operands */
7121 #define ENUM_PVP_ACU_CTL_SWAPPROD            (_ADI_MSK(0x00080000,uint32_t))  /* PRDISW: Swap Operands */
7122
7123 #define BITM_PVP_ACU_CTL_PRDINP              (_ADI_MSK(0x00030000,uint32_t))  /* Prod Inputs for Mult/Div */
7124 #define ENUM_PVP_ACU_CTL_PRODXY              (_ADI_MSK(0x00000000,uint32_t))  /* PRDINP: X,Y Inputs */
7125 #define ENUM_PVP_ACU_CTL_PRODXFACT           (_ADI_MSK(0x00010000,uint32_t))  /* PRDINP: X,FACTOR Inputs */
7126 #define ENUM_PVP_ACU_CTL_PRODYFACT           (_ADI_MSK(0x00020000,uint32_t))  /* PRDINP: Y,FACTOR Inputs */
7127 #define ENUM_PVP_ACU_CTL_PRODSUMFACT         (_ADI_MSK(0x00030000,uint32_t))  /* PRDINP: SUM,FACTOR Inputs */
7128
7129 #define BITM_PVP_ACU_CTL_ACCFRAME            (_ADI_MSK(0x00008000,uint32_t))  /* Accumulator Frame */
7130 #define ENUM_PVP_ACU_CTL_ACCUMROW            (_ADI_MSK(0x00000000,uint32_t))  /* ACCFRAME: Clear ACC After Row */
7131 #define ENUM_PVP_ACU_CTL_ACCUMFRAME          (_ADI_MSK(0x00008000,uint32_t))  /* ACCFRAME: Clear ACC After Frame */
7132
7133 #define BITM_PVP_ACU_CTL_ACCINP              (_ADI_MSK(0x00000300,uint32_t))  /* Accumulator Input */
7134 #define ENUM_PVP_ACU_CTL_ACCUMX              (_ADI_MSK(0x00000000,uint32_t))  /* ACCINP: X Input */
7135 #define ENUM_PVP_ACU_CTL_ACCUMSUM            (_ADI_MSK(0x00000100,uint32_t))  /* ACCINP: SUM Input */
7136 #define ENUM_PVP_ACU_CTL_ACCUMPROD           (_ADI_MSK(0x00000200,uint32_t))  /* ACCINP: PROD Input */
7137
7138 #define BITM_PVP_ACU_CTL_SFTINP              (_ADI_MSK(0x00000003,uint32_t))  /* Shift Input */
7139 #define ENUM_PVP_ACU_CTL_SHIFTXIN            (_ADI_MSK(0x00000000,uint32_t))  /* SFTINP: X Input */
7140 #define ENUM_PVP_ACU_CTL_SHIFTSUM            (_ADI_MSK(0x00000001,uint32_t))  /* SFTINP: SUM Result Input */
7141 #define ENUM_PVP_ACU_CTL_SHIFTPROD           (_ADI_MSK(0x00000002,uint32_t))  /* SFTINP: PROD Result Input */
7142 #define ENUM_PVP_ACU_CTL_SHIFTACC            (_ADI_MSK(0x00000003,uint32_t))  /* SFTINP: ACC Result Input */
7143
7144 /* ------------------------------------------------------------------------------------------------------------------------
7145         PVP_ACU_SHIFT                        Pos/Masks                        Description
7146    ------------------------------------------------------------------------------------------------------------------------ */
7147 #define BITP_PVP_ACU_SHIFT_VALUE              0                               /* SHIFT Constant */
7148 #define BITM_PVP_ACU_SHIFT_VALUE             (_ADI_MSK(0x0000003F,uint32_t))  /* SHIFT Constant */
7149
7150 /* ------------------------------------------------------------------------------------------------------------------------
7151         PVP_UDS_CFG                          Pos/Masks                        Description
7152    ------------------------------------------------------------------------------------------------------------------------ */
7153 #define BITP_PVP_UDS_CFG_IBLOCK0              8                               /* Input Block ID */
7154 #define BITP_PVP_UDS_CFG_IPORT0               4                               /* Input Port ID */
7155 #define BITP_PVP_UDS_CFG_MPIPE                2                               /* Memory Pipe */
7156 #define BITP_PVP_UDS_CFG_START                0                               /* Start */
7157 #define BITM_PVP_UDS_CFG_IBLOCK0             (_ADI_MSK(0x0000FF00,uint32_t))  /* Input Block ID */
7158 #define BITM_PVP_UDS_CFG_IPORT0              (_ADI_MSK(0x00000030,uint32_t))  /* Input Port ID */
7159 #define BITM_PVP_UDS_CFG_MPIPE               (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
7160 #define BITM_PVP_UDS_CFG_START               (_ADI_MSK(0x00000001,uint32_t))  /* Start */
7161
7162 /* ------------------------------------------------------------------------------------------------------------------------
7163         PVP_UDS_CTL                          Pos/Masks                        Description
7164    ------------------------------------------------------------------------------------------------------------------------ */
7165 #define BITP_PVP_UDS_CTL_AAVG                 0                               /* Automatic Averaging */
7166
7167 #define BITM_PVP_UDS_CTL_AAVG                (_ADI_MSK(0x00000001,uint32_t))  /* Automatic Averaging */
7168 #define ENUM_PVP_UDS_CTL_MANTAPS             (_ADI_MSK(0x00000000,uint32_t))  /* AAVG: Manual Filter Tap Selection */
7169 #define ENUM_PVP_UDS_CTL_AUTOTAPS            (_ADI_MSK(0x00000001,uint32_t))  /* AAVG: Auto Filter Tap Selection */
7170
7171 /* ------------------------------------------------------------------------------------------------------------------------
7172         PVP_UDS_OHCNT                        Pos/Masks                        Description
7173    ------------------------------------------------------------------------------------------------------------------------ */
7174 #define BITP_PVP_UDS_OHCNT_VALUE              4                               /* H Dimension of Output Frame */
7175 #define BITM_PVP_UDS_OHCNT_VALUE             (_ADI_MSK(0x000000F0,uint32_t))  /* H Dimension of Output Frame */
7176
7177 /* ------------------------------------------------------------------------------------------------------------------------
7178         PVP_UDS_OVCNT                        Pos/Masks                        Description
7179    ------------------------------------------------------------------------------------------------------------------------ */
7180 #define BITP_PVP_UDS_OVCNT_VALUE              4                               /* V Dimension of Output Frame */
7181 #define BITM_PVP_UDS_OVCNT_VALUE             (_ADI_MSK(0x000000F0,uint32_t))  /* V Dimension of Output Frame */
7182
7183 /* ------------------------------------------------------------------------------------------------------------------------
7184         PVP_UDS_HAVG                         Pos/Masks                        Description
7185    ------------------------------------------------------------------------------------------------------------------------ */
7186 #define BITP_PVP_UDS_HAVG_VALUE               0                               /* H Filter Taps */
7187 #define BITM_PVP_UDS_HAVG_VALUE              (_ADI_MSK(0x000000FF,uint32_t))  /* H Filter Taps */
7188
7189 /* ------------------------------------------------------------------------------------------------------------------------
7190         PVP_UDS_VAVG                         Pos/Masks                        Description
7191    ------------------------------------------------------------------------------------------------------------------------ */
7192 #define BITP_PVP_UDS_VAVG_VALUE               0                               /* V Filter Taps */
7193 #define BITM_PVP_UDS_VAVG_VALUE              (_ADI_MSK(0x0000007F,uint32_t))  /* V Filter Taps */
7194
7195 /* ------------------------------------------------------------------------------------------------------------------------
7196         PVP_IPF0_CFG                         Pos/Masks                        Description
7197    ------------------------------------------------------------------------------------------------------------------------ */
7198 #define BITP_PVP_IPF0_CFG_STATWCNT           24                               /* Camera Pipe DMA Status */
7199 #define BITP_PVP_IPF0_CFG_MPIPE               2                               /* Memory Pipe */
7200 #define BITP_PVP_IPF0_CFG_START               0                               /* Start */
7201 #define BITM_PVP_IPF0_CFG_STATWCNT           (_ADI_MSK(0xFF000000,uint32_t))  /* Camera Pipe DMA Status */
7202 #define BITM_PVP_IPF0_CFG_MPIPE              (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
7203 #define BITM_PVP_IPF0_CFG_START              (_ADI_MSK(0x00000001,uint32_t))  /* Start */
7204
7205 /* ------------------------------------------------------------------------------------------------------------------------
7206         PVP_IPF_PIPECTL                      Pos/Masks                        Description
7207    ------------------------------------------------------------------------------------------------------------------------ */
7208 #define BITP_PVP_IPF_PIPECTL_STATEN           4                               /* DMA Status Enable */
7209 #define BITP_PVP_IPF_PIPECTL_DRAIN            0                               /* Drain Enable */
7210 #define BITM_PVP_IPF_PIPECTL_STATEN          (_ADI_MSK(0x00000010,uint32_t))  /* DMA Status Enable */
7211 #define BITM_PVP_IPF_PIPECTL_DRAIN           (_ADI_MSK(0x00000001,uint32_t))  /* Drain Enable */
7212
7213 /* ------------------------------------------------------------------------------------------------------------------------
7214         PVP_IPF_CTL                          Pos/Masks                        Description
7215    ------------------------------------------------------------------------------------------------------------------------ */
7216 #define BITP_PVP_IPF_CTL_QFRMT               27                               /* Q Format Correction */
7217 #define BITP_PVP_IPF_CTL_SIGNEXT             26                               /* Sign Extend */
7218 #define BITP_PVP_IPF_CTL_EXTRED              25                               /* Extract Red/Green */
7219 #define BITP_PVP_IPF_CTL_UNPACK              24                               /* Unpack Incoming */
7220 #define BITP_PVP_IPF_CTL_CFRMT               16                               /* Color Space Format */
7221 #define BITP_PVP_IPF_CTL_OPORT2EN            12                               /* Output Port 2 Enable */
7222 #define BITP_PVP_IPF_CTL_OPORT1EN             8                               /* Output Port 1 Enable */
7223 #define BITP_PVP_IPF_CTL_OPORT0EN             4                               /* Output Port 0 Enable */
7224
7225 #define BITM_PVP_IPF_CTL_QFRMT               (_ADI_MSK(0x08000000,uint32_t))  /* Q Format Correction */
7226 #define ENUM_PVP_IPF_CTL_NOQFRMT             (_ADI_MSK(0x00000000,uint32_t))  /* QFRMT: Disable Q Format Correction */
7227 #define ENUM_PVP_IPF_CTL_QFRMT               (_ADI_MSK(0x08000000,uint32_t))  /* QFRMT: Enable Q Format Correction */
7228
7229 #define BITM_PVP_IPF_CTL_SIGNEXT             (_ADI_MSK(0x04000000,uint32_t))  /* Sign Extend */
7230 #define ENUM_PVP_IPF_CTL_ZEROEXT             (_ADI_MSK(0x00000000,uint32_t))  /* SIGNEXT: Zero Extend */
7231 #define ENUM_PVP_IPF_CTL_SIGNEXT             (_ADI_MSK(0x04000000,uint32_t))  /* SIGNEXT: Sign Extend */
7232
7233 #define BITM_PVP_IPF_CTL_EXTRED              (_ADI_MSK(0x02000000,uint32_t))  /* Extract Red/Green */
7234 #define ENUM_PVP_IPF_CTL_EXTGREEN            (_ADI_MSK(0x00000000,uint32_t))  /* EXTRED: Extract Green */
7235 #define ENUM_PVP_IPF_CTL_EXTRED              (_ADI_MSK(0x02000000,uint32_t))  /* EXTRED: Extract Red */
7236
7237 #define BITM_PVP_IPF_CTL_UNPACK              (_ADI_MSK(0x01000000,uint32_t))  /* Unpack Incoming */
7238 #define ENUM_PVP_IPF_CTL_UNPACKDIS           (_ADI_MSK(0x00000000,uint32_t))  /* UNPACK: No Unpacking */
7239 #define ENUM_PVP_IPF_CTL_UNPACKEN            (_ADI_MSK(0x01000000,uint32_t))  /* UNPACK: Unpack Data */
7240
7241 #define BITM_PVP_IPF_CTL_CFRMT               (_ADI_MSK(0x001F0000,uint32_t))  /* Color Space Format */
7242 #define ENUM_PVP_IPF_CTL_RGB8                (_ADI_MSK(0x00000000,uint32_t))  /* CFRMT: RGB 8-Bit */
7243 #define ENUM_PVP_IPF_CTL_RGB888              (_ADI_MSK(0x00010000,uint32_t))  /* CFRMT: RGB 888 */
7244 #define ENUM_PVP_IPF_CTL_YUV8                (_ADI_MSK(0x00100000,uint32_t))  /* CFRMT: YUV 4:2:2 8-Bit Type 1 */
7245 #define ENUM_PVP_IPF_CTL_YUV8SPLT            (_ADI_MSK(0x00110000,uint32_t))  /* CFRMT: YUV 4:2:2 8-Bit Type 2 */
7246 #define ENUM_PVP_IPF_CTL_YUV8SUBSPLT         (_ADI_MSK(0x00120000,uint32_t))  /* CFRMT: YUV 4:2:2 8-Bit Type 3 */
7247 #define ENUM_PVP_IPF_CTL_YUV8IN16            (_ADI_MSK(0x00130000,uint32_t))  /* CFRMT: YUV 4:2:2 8-Bit Pair 16-Bit */
7248 #define ENUM_PVP_IPF_CTL_RGB565              (_ADI_MSK(0x00020000,uint32_t))  /* CFRMT: RGB 565 */
7249 #define ENUM_PVP_IPF_CTL_YUV16               (_ADI_MSK(0x00140000,uint32_t))  /* CFRMT: YUV 4:2:2 16-Bit Type 1 */
7250 #define ENUM_PVP_IPF_CTL_YUV16SPLT           (_ADI_MSK(0x00150000,uint32_t))  /* CFRMT: YUV 4:2:2 16-Bit Type 2 */
7251 #define ENUM_PVP_IPF_CTL_YUV16SUBSPLT        (_ADI_MSK(0x00160000,uint32_t))  /* CFRMT: YUV 4:2:2 16-Bit Type 3 */
7252 #define ENUM_PVP_IPF_CTL_Y8                  (_ADI_MSK(0x00180000,uint32_t))  /* CFRMT: Y Alone 8-Bit */
7253 #define ENUM_PVP_IPF_CTL_Y16                 (_ADI_MSK(0x00190000,uint32_t))  /* CFRMT: Y Alone 16-Bit */
7254 #define ENUM_PVP_IPF_CTL_Y24                 (_ADI_MSK(0x001A0000,uint32_t))  /* CFRMT: Y Alone 24-Bit */
7255 #define ENUM_PVP_IPF_CTL_WORD32              (_ADI_MSK(0x001B0000,uint32_t))  /* CFRMT: 32 Bit */
7256 #define ENUM_PVP_IPF_CTL_RGB666              (_ADI_MSK(0x00030000,uint32_t))  /* CFRMT: RGB 666 */
7257 #define ENUM_PVP_IPF_CTL_RGB16               (_ADI_MSK(0x00040000,uint32_t))  /* CFRMT: RGB 16-Bit */
7258 #define ENUM_PVP_IPF_CTL_BAYER1              (_ADI_MSK(0x00050000,uint32_t))  /* CFRMT: RGB Bayer Format Type-1 */
7259 #define ENUM_PVP_IPF_CTL_BAYER2              (_ADI_MSK(0x00060000,uint32_t))  /* CFRMT: RGB Bayer Format Type-2 */
7260
7261 #define BITM_PVP_IPF_CTL_OPORT2EN            (_ADI_MSK(0x00001000,uint32_t))  /* Output Port 2 Enable */
7262 #define ENUM_PVP_IPF_CTL_OPORT2DIS           (_ADI_MSK(0x00000000,uint32_t))  /* OPORT2EN: Disable OPORT2 */
7263 #define ENUM_PVP_IPF_CTL_OPORT2EVEN          (_ADI_MSK(0x00001000,uint32_t))  /* OPORT2EN: Enable OPORT2 (full resolution) */
7264
7265 #define BITM_PVP_IPF_CTL_OPORT1EN            (_ADI_MSK(0x00000300,uint32_t))  /* Output Port 1 Enable */
7266 #define ENUM_PVP_IPF_CTL_OPORT1DIS           (_ADI_MSK(0x00000000,uint32_t))  /* OPORT1EN: Disable OPORT1 */
7267 #define ENUM_PVP_IPF_CTL_OPORT1ODD           (_ADI_MSK(0x00000100,uint32_t))  /* OPORT1EN: Enable OPORT1 (full resolution) */
7268 #define ENUM_PVP_IPF_CTL_OPORT1WIN           (_ADI_MSK(0x00000200,uint32_t))  /* OPORT1EN: Enable OPORT1 (windowed resolution) */
7269
7270 #define BITM_PVP_IPF_CTL_OPORT0EN            (_ADI_MSK(0x00000010,uint32_t))  /* Output Port 0 Enable */
7271 #define ENUM_PVP_IPF_CTL_OPORT0DIS           (_ADI_MSK(0x00000000,uint32_t))  /* OPORT0EN: Disable OPORT0 */
7272 #define ENUM_PVP_IPF_CTL_OPORT0EN            (_ADI_MSK(0x00000010,uint32_t))  /* OPORT0EN: Enable OPORT0 */
7273
7274 /* ------------------------------------------------------------------------------------------------------------------------
7275         PVP_IPF_TAG                          Pos/Masks                        Description
7276    ------------------------------------------------------------------------------------------------------------------------ */
7277 #define BITP_PVP_IPF_TAG_VALUE                0                               /* TAG Value */
7278 #define BITM_PVP_IPF_TAG_VALUE               (_ADI_MSK(0x0000FFFF,uint32_t))  /* TAG Value */
7279
7280 /* ------------------------------------------------------------------------------------------------------------------------
7281         PVP_IPF_HCNT                         Pos/Masks                        Description
7282    ------------------------------------------------------------------------------------------------------------------------ */
7283 #define BITP_PVP_IPF_HCNT_VALUE               0                               /* Effective Width of ROI */
7284 #define BITM_PVP_IPF_HCNT_VALUE              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Effective Width of ROI */
7285
7286 /* ------------------------------------------------------------------------------------------------------------------------
7287         PVP_IPF_VCNT                         Pos/Masks                        Description
7288    ------------------------------------------------------------------------------------------------------------------------ */
7289 #define BITP_PVP_IPF_VCNT_VALUE               0                               /* Effective Height of ROI */
7290 #define BITM_PVP_IPF_VCNT_VALUE              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Effective Height of ROI */
7291
7292 /* ------------------------------------------------------------------------------------------------------------------------
7293         PVP_IPF0_HPOS                        Pos/Masks                        Description
7294    ------------------------------------------------------------------------------------------------------------------------ */
7295 #define BITP_PVP_IPF0_HPOS_VALUE              0                               /* Horizontal Delay of ROI */
7296 #define BITM_PVP_IPF0_HPOS_VALUE             (_ADI_MSK(0x0000FFFF,uint32_t))  /* Horizontal Delay of ROI */
7297
7298 /* ------------------------------------------------------------------------------------------------------------------------
7299         PVP_IPF0_VPOS                        Pos/Masks                        Description
7300    ------------------------------------------------------------------------------------------------------------------------ */
7301 #define BITP_PVP_IPF0_VPOS_VALUE              0                               /* Vertical Delay of ROI */
7302 #define BITM_PVP_IPF0_VPOS_VALUE             (_ADI_MSK(0x0000FFFF,uint32_t))  /* Vertical Delay of ROI */
7303
7304 /* ------------------------------------------------------------------------------------------------------------------------
7305         PVP_IPF_TAG_STAT                     Pos/Masks                        Description
7306    ------------------------------------------------------------------------------------------------------------------------ */
7307 #define BITP_PVP_IPF_TAG_STAT_VALUE           0                               /* TAG Value */
7308 #define BITM_PVP_IPF_TAG_STAT_VALUE          (_ADI_MSK(0x0000FFFF,uint32_t))  /* TAG Value */
7309
7310 /* ------------------------------------------------------------------------------------------------------------------------
7311         PVP_IPF1_CFG                         Pos/Masks                        Description
7312    ------------------------------------------------------------------------------------------------------------------------ */
7313 #define BITP_PVP_IPF1_CFG_STATWCNT           24                               /* Status Word Count */
7314 #define BITP_PVP_IPF1_CFG_MPIPE               2                               /* Memory Pipe */
7315 #define BITP_PVP_IPF1_CFG_START               0                               /* Start */
7316 #define BITM_PVP_IPF1_CFG_STATWCNT           (_ADI_MSK(0xFF000000,uint32_t))  /* Status Word Count */
7317 #define BITM_PVP_IPF1_CFG_MPIPE              (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
7318 #define BITM_PVP_IPF1_CFG_START              (_ADI_MSK(0x00000001,uint32_t))  /* Start */
7319
7320 /* ------------------------------------------------------------------------------------------------------------------------
7321         PVP_CNV_CFG                          Pos/Masks                        Description
7322    ------------------------------------------------------------------------------------------------------------------------ */
7323 #define BITP_PVP_CNV_CFG_IBLOCK0              8                               /* Input Block ID */
7324 #define BITP_PVP_CNV_CFG_IPORT0               4                               /* Input Port ID */
7325 #define BITP_PVP_CNV_CFG_MPIPE                2                               /* Memory Pipe */
7326 #define BITP_PVP_CNV_CFG_START                0                               /* Start */
7327 #define BITM_PVP_CNV_CFG_IBLOCK0             (_ADI_MSK(0x0000FF00,uint32_t))  /* Input Block ID */
7328 #define BITM_PVP_CNV_CFG_IPORT0              (_ADI_MSK(0x00000030,uint32_t))  /* Input Port ID */
7329
7330 #define BITM_PVP_CNV_CFG_MPIPE               (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
7331 #define ENUM_PVP_CNV_CFG_CAMPIPE             (_ADI_MSK(0x00000000,uint32_t))  /* MPIPE: Camera Pipe */
7332 #define ENUM_PVP_CNV_CFG_MEMPIPE             (_ADI_MSK(0x00000004,uint32_t))  /* MPIPE: Memory Pipe */
7333 #define BITM_PVP_CNV_CFG_START               (_ADI_MSK(0x00000001,uint32_t))  /* Start */
7334
7335 /* ------------------------------------------------------------------------------------------------------------------------
7336         PVP_CNV_CTL                          Pos/Masks                        Description
7337    ------------------------------------------------------------------------------------------------------------------------ */
7338 #define BITP_PVP_CNV_CTL_SHIFT                4                               /* Shift Right */
7339 #define BITP_PVP_CNV_CTL_ZEROFILL             1                               /* Zero Fill */
7340 #define BITP_PVP_CNV_CTL_SAT32                0                               /* Saturate Output to 32 Bits */
7341 #define BITM_PVP_CNV_CTL_SHIFT               (_ADI_MSK(0x000001F0,uint32_t))  /* Shift Right */
7342
7343 #define BITM_PVP_CNV_CTL_ZEROFILL            (_ADI_MSK(0x00000002,uint32_t))  /* Zero Fill */
7344 #define ENUM_PVP_CNV_CTL_EDGEDUP             (_ADI_MSK(0x00000000,uint32_t))  /* ZEROFILL: Duplicated Data Fill */
7345 #define ENUM_PVP_CNV_CTL_EDGEZFILL           (_ADI_MSK(0x00000002,uint32_t))  /* ZEROFILL: Zero Fill */
7346
7347 #define BITM_PVP_CNV_CTL_SAT32               (_ADI_MSK(0x00000001,uint32_t))  /* Saturate Output to 32 Bits */
7348 #define ENUM_PVP_CNV_CTL_SIGNEXT             (_ADI_MSK(0x00000000,uint32_t))  /* SAT32: 16-Bit Saturate of Output */
7349 #define ENUM_PVP_CNV_CTL_SAT32               (_ADI_MSK(0x00000001,uint32_t))  /* SAT32: 32-Bit Saturate of Output */
7350
7351 /* ------------------------------------------------------------------------------------------------------------------------
7352         PVP_CNV_C00C01                       Pos/Masks                        Description
7353    ------------------------------------------------------------------------------------------------------------------------ */
7354 #define BITP_PVP_CNV_C00C01_C01              16                               /* Coefficient 0, 1 */
7355 #define BITP_PVP_CNV_C00C01_C00               0                               /* Coefficient 0, 0 */
7356 #define BITM_PVP_CNV_C00C01_C01              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Coefficient 0, 1 */
7357 #define BITM_PVP_CNV_C00C01_C00              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 0, 0 */
7358
7359 /* ------------------------------------------------------------------------------------------------------------------------
7360         PVP_CNV_C02C03                       Pos/Masks                        Description
7361    ------------------------------------------------------------------------------------------------------------------------ */
7362 #define BITP_PVP_CNV_C02C03_C03              16                               /* Coefficient 0, 3 */
7363 #define BITP_PVP_CNV_C02C03_C02               0                               /* Coefficient 0, 2 */
7364 #define BITM_PVP_CNV_C02C03_C03              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Coefficient 0, 3 */
7365 #define BITM_PVP_CNV_C02C03_C02              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 0, 2 */
7366
7367 /* ------------------------------------------------------------------------------------------------------------------------
7368         PVP_CNV_C04                          Pos/Masks                        Description
7369    ------------------------------------------------------------------------------------------------------------------------ */
7370 #define BITP_PVP_CNV_C04_C04                  0                               /* Coefficient 0, 4 */
7371 #define BITM_PVP_CNV_C04_C04                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 0, 4 */
7372
7373 /* ------------------------------------------------------------------------------------------------------------------------
7374         PVP_CNV_C10C11                       Pos/Masks                        Description
7375    ------------------------------------------------------------------------------------------------------------------------ */
7376 #define BITP_PVP_CNV_C10C11_C11              16                               /* Coefficient 1, 1 */
7377 #define BITP_PVP_CNV_C10C11_C10               0                               /* Coefficient 1, 0 */
7378 #define BITM_PVP_CNV_C10C11_C11              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Coefficient 1, 1 */
7379 #define BITM_PVP_CNV_C10C11_C10              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 1, 0 */
7380
7381 /* ------------------------------------------------------------------------------------------------------------------------
7382         PVP_CNV_C12C13                       Pos/Masks                        Description
7383    ------------------------------------------------------------------------------------------------------------------------ */
7384 #define BITP_PVP_CNV_C12C13_C13              16                               /* Coefficient 1, 3 */
7385 #define BITP_PVP_CNV_C12C13_C12               0                               /* Coefficient 1, 2 */
7386 #define BITM_PVP_CNV_C12C13_C13              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Coefficient 1, 3 */
7387 #define BITM_PVP_CNV_C12C13_C12              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 1, 2 */
7388
7389 /* ------------------------------------------------------------------------------------------------------------------------
7390         PVP_CNV_C14                          Pos/Masks                        Description
7391    ------------------------------------------------------------------------------------------------------------------------ */
7392 #define BITP_PVP_CNV_C14_C14                  0                               /* Coefficient 1, 4 */
7393 #define BITM_PVP_CNV_C14_C14                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 1, 4 */
7394
7395 /* ------------------------------------------------------------------------------------------------------------------------
7396         PVP_CNV_C20C21                       Pos/Masks                        Description
7397    ------------------------------------------------------------------------------------------------------------------------ */
7398 #define BITP_PVP_CNV_C20C21_C21              16                               /* Coefficient 2, 1 */
7399 #define BITP_PVP_CNV_C20C21_C20               0                               /* Coefficient 2, 0 */
7400 #define BITM_PVP_CNV_C20C21_C21              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Coefficient 2, 1 */
7401 #define BITM_PVP_CNV_C20C21_C20              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 2, 0 */
7402
7403 /* ------------------------------------------------------------------------------------------------------------------------
7404         PVP_CNV_C22C23                       Pos/Masks                        Description
7405    ------------------------------------------------------------------------------------------------------------------------ */
7406 #define BITP_PVP_CNV_C22C23_C23              16                               /* Coefficient 2, 3 */
7407 #define BITP_PVP_CNV_C22C23_C22               0                               /* Coefficient 2, 2 */
7408 #define BITM_PVP_CNV_C22C23_C23              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Coefficient 2, 3 */
7409 #define BITM_PVP_CNV_C22C23_C22              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 2, 2 */
7410
7411 /* ------------------------------------------------------------------------------------------------------------------------
7412         PVP_CNV_C24                          Pos/Masks                        Description
7413    ------------------------------------------------------------------------------------------------------------------------ */
7414 #define BITP_PVP_CNV_C24_C24                  0                               /* Coefficient 2, 4 */
7415 #define BITM_PVP_CNV_C24_C24                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 2, 4 */
7416
7417 /* ------------------------------------------------------------------------------------------------------------------------
7418         PVP_CNV_C30C31                       Pos/Masks                        Description
7419    ------------------------------------------------------------------------------------------------------------------------ */
7420 #define BITP_PVP_CNV_C30C31_C31              16                               /* Coefficient 3, 1 */
7421 #define BITP_PVP_CNV_C30C31_C30               0                               /* Coefficient 3, 0 */
7422 #define BITM_PVP_CNV_C30C31_C31              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Coefficient 3, 1 */
7423 #define BITM_PVP_CNV_C30C31_C30              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 3, 0 */
7424
7425 /* ------------------------------------------------------------------------------------------------------------------------
7426         PVP_CNV_C32C33                       Pos/Masks                        Description
7427    ------------------------------------------------------------------------------------------------------------------------ */
7428 #define BITP_PVP_CNV_C32C33_C33              16                               /* Coefficient 3, 3 */
7429 #define BITP_PVP_CNV_C32C33_C32               0                               /* Coefficient 3, 2 */
7430 #define BITM_PVP_CNV_C32C33_C33              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Coefficient 3, 3 */
7431 #define BITM_PVP_CNV_C32C33_C32              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 3, 2 */
7432
7433 /* ------------------------------------------------------------------------------------------------------------------------
7434         PVP_CNV_C34                          Pos/Masks                        Description
7435    ------------------------------------------------------------------------------------------------------------------------ */
7436 #define BITP_PVP_CNV_C34_C34                  0                               /* Coefficient 3, 4 */
7437 #define BITM_PVP_CNV_C34_C34                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 3, 4 */
7438
7439 /* ------------------------------------------------------------------------------------------------------------------------
7440         PVP_CNV_C40C41                       Pos/Masks                        Description
7441    ------------------------------------------------------------------------------------------------------------------------ */
7442 #define BITP_PVP_CNV_C40C41_C41              16                               /* Coefficient 4, 1 */
7443 #define BITP_PVP_CNV_C40C41_C40               0                               /* Coefficient 4, 0 */
7444 #define BITM_PVP_CNV_C40C41_C41              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Coefficient 4, 1 */
7445 #define BITM_PVP_CNV_C40C41_C40              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 4, 0 */
7446
7447 /* ------------------------------------------------------------------------------------------------------------------------
7448         PVP_CNV_C42C43                       Pos/Masks                        Description
7449    ------------------------------------------------------------------------------------------------------------------------ */
7450 #define BITP_PVP_CNV_C42C43_C43              16                               /* Coefficient 4, 3 */
7451 #define BITP_PVP_CNV_C42C43_C42               0                               /* Coefficient 4, 2 */
7452 #define BITM_PVP_CNV_C42C43_C43              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Coefficient 4, 3 */
7453 #define BITM_PVP_CNV_C42C43_C42              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 4, 2 */
7454
7455 /* ------------------------------------------------------------------------------------------------------------------------
7456         PVP_CNV_C44                          Pos/Masks                        Description
7457    ------------------------------------------------------------------------------------------------------------------------ */
7458 #define BITP_PVP_CNV_C44_C44                  0                               /* Coefficient 4, 4 */
7459 #define BITM_PVP_CNV_C44_C44                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* Coefficient 4, 4 */
7460
7461 /* ------------------------------------------------------------------------------------------------------------------------
7462         PVP_CNV_SCALE                        Pos/Masks                        Description
7463    ------------------------------------------------------------------------------------------------------------------------ */
7464 #define BITP_PVP_CNV_SCALE_VSCL              16                               /* Vertical Scaling factor */
7465 #define BITP_PVP_CNV_SCALE_HSCL               0                               /* Horizontal Scaling factor */
7466 #define BITM_PVP_CNV_SCALE_VSCL              (_ADI_MSK(0x01FF0000,uint32_t))  /* Vertical Scaling factor */
7467 #define BITM_PVP_CNV_SCALE_HSCL              (_ADI_MSK(0x000003FF,uint32_t))  /* Horizontal Scaling factor */
7468
7469 /* ------------------------------------------------------------------------------------------------------------------------
7470         PVP_THC_CFG                          Pos/Masks                        Description
7471    ------------------------------------------------------------------------------------------------------------------------ */
7472 #define BITP_PVP_THC_CFG_STATWCNT            24                               /* Status Word Count */
7473 #define BITP_PVP_THC_CFG_IBLOCK0              8                               /* Input Block ID */
7474 #define BITP_PVP_THC_CFG_IPORT0               4                               /* Input Port ID */
7475 #define BITP_PVP_THC_CFG_MPIPE                2                               /* Memory Pipe */
7476 #define BITP_PVP_THC_CFG_START                0                               /* Start */
7477 #define BITM_PVP_THC_CFG_STATWCNT            (_ADI_MSK(0xFF000000,uint32_t))  /* Status Word Count */
7478 #define BITM_PVP_THC_CFG_IBLOCK0             (_ADI_MSK(0x0000FF00,uint32_t))  /* Input Block ID */
7479 #define BITM_PVP_THC_CFG_IPORT0              (_ADI_MSK(0x00000030,uint32_t))  /* Input Port ID */
7480
7481 #define BITM_PVP_THC_CFG_MPIPE               (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
7482 #define ENUM_PVP_THC_CFG_CAMPIPE             (_ADI_MSK(0x00000000,uint32_t))  /* MPIPE: Camera Pipe */
7483 #define ENUM_PVP_THC_CFG_MEMPIPE             (_ADI_MSK(0x00000004,uint32_t))  /* MPIPE: Memory Pipe */
7484 #define BITM_PVP_THC_CFG_START               (_ADI_MSK(0x00000001,uint32_t))  /* Start */
7485
7486 /* ------------------------------------------------------------------------------------------------------------------------
7487         PVP_THC_CTL                          Pos/Masks                        Description
7488    ------------------------------------------------------------------------------------------------------------------------ */
7489 #define BITP_PVP_THC_CTL_HISTEN              16                               /* Histogram Counters Enable */
7490 #define BITP_PVP_THC_CTL_RLEWM               11                               /* Run-length Encoding Window Mode */
7491 #define BITP_PVP_THC_CTL_HISTWM               9                               /* Histogram Window Mode */
7492 #define BITP_PVP_THC_CTL_RLEFRAME             8                               /* Run-Length-Encode Frame */
7493 #define BITP_PVP_THC_CTL_OFRMT                4                               /* Output Format */
7494 #define BITP_PVP_THC_CTL_ZEXT                 2                               /* Zero Extend */
7495 #define BITP_PVP_THC_CTL_MODE                 0                               /* Mode */
7496
7497 #define BITM_PVP_THC_CTL_HISTEN              (_ADI_MSK(0x00010000,uint32_t))  /* Histogram Counters Enable */
7498 #define ENUM_PVP_THC_CTL_HISTDIS             (_ADI_MSK(0x00000000,uint32_t))  /* HISTEN: Disable */
7499 #define ENUM_PVP_THC_CTL_HISTEN              (_ADI_MSK(0x00010000,uint32_t))  /* HISTEN: Enable */
7500
7501 #define BITM_PVP_THC_CTL_RLEWM               (_ADI_MSK(0x00001800,uint32_t))  /* Run-length Encoding Window Mode */
7502 #define ENUM_PVP_THC_CTL_COMPFRAME           (_ADI_MSK(0x00000000,uint32_t))  /* RLEWM: Frame Compression */
7503 #define ENUM_PVP_THC_CTL_COMPWIN             (_ADI_MSK(0x00000800,uint32_t))  /* RLEWM: Window Compression */
7504
7505 #define BITM_PVP_THC_CTL_HISTWM              (_ADI_MSK(0x00000600,uint32_t))  /* Histogram Window Mode */
7506 #define ENUM_PVP_THC_CTL_HISTFRAME           (_ADI_MSK(0x00000000,uint32_t))  /* HISTWM: Frame Histogram */
7507 #define ENUM_PVP_THC_CTL_HISTWIN             (_ADI_MSK(0x00000200,uint32_t))  /* HISTWM: Inside-Window Histogram */
7508 #define ENUM_PVP_THC_CTL_HISTOUTWIN          (_ADI_MSK(0x00000400,uint32_t))  /* HISTWM: Outside-Window Histogram */
7509
7510 #define BITM_PVP_THC_CTL_RLEFRAME            (_ADI_MSK(0x00000100,uint32_t))  /* Run-Length-Encode Frame */
7511 #define ENUM_PVP_THC_CTL_RLELINE             (_ADI_MSK(0x00000000,uint32_t))  /* RLEFRAME: Row (Line) Compression */
7512 #define ENUM_PVP_THC_CTL_RLEFRAME            (_ADI_MSK(0x00000100,uint32_t))  /* RLEFRAME: Frame Compression */
7513
7514 #define BITM_PVP_THC_CTL_OFRMT               (_ADI_MSK(0x000000F0,uint32_t))  /* Output Format */
7515 #define ENUM_PVP_THC_CTL_WORD32              (_ADI_MSK(0x00000000,uint32_t))  /* OFRMT: 32-Bit Word ( No Compression ) */
7516 #define ENUM_PVP_THC_CTL_NODATA              (_ADI_MSK(0x000000A0,uint32_t))  /* OFRMT: Disable Output/RLE */
7517 #define ENUM_PVP_THC_CTL_INDX4               (_ADI_MSK(0x00000020,uint32_t))  /* OFRMT: 4-Bit Index ( No Compression) */
7518 #define ENUM_PVP_THC_CTL_INDX4RL4            (_ADI_MSK(0x00000030,uint32_t))  /* OFRMT: 4-Bit Index / 4-Bit Run Length */
7519 #define ENUM_PVP_THC_CTL_INDX4ANGL4          (_ADI_MSK(0x00000040,uint32_t))  /* OFRMT: 4-Bit Index / 4-Bit angle ( No Compression) */
7520 #define ENUM_PVP_THC_CTL_INDX3RL5            (_ADI_MSK(0x00000050,uint32_t))  /* OFRMT: 3-Bit Index / 5-Bit Run Length */
7521 #define ENUM_PVP_THC_CTL_INDX4RL12           (_ADI_MSK(0x00000060,uint32_t))  /* OFRMT: 4-Bit Index / 12-Bit Run Length */
7522 #define ENUM_PVP_THC_CTL_INDX3RL13           (_ADI_MSK(0x00000070,uint32_t))  /* OFRMT: 3-Bit Index / 13-Bit Run Length */
7523 #define ENUM_PVP_THC_CTL_INDX4RL21           (_ADI_MSK(0x00000080,uint32_t))  /* OFRMT: 4-Bit Index / 21-Bit Run Length */
7524 #define ENUM_PVP_THC_CTL_WORD16RL16          (_ADI_MSK(0x00000090,uint32_t))  /* OFRMT: 16-Bit Word / 16-Bit Run Length */
7525
7526 #define BITM_PVP_THC_CTL_ZEXT                (_ADI_MSK(0x00000004,uint32_t))  /* Zero Extend */
7527 #define ENUM_PVP_THC_CTL_ZEXTDIS             (_ADI_MSK(0x00000000,uint32_t))  /* ZEXT: No Zero Extension */
7528 #define ENUM_PVP_THC_CTL_ZEXTEN              (_ADI_MSK(0x00000004,uint32_t))  /* ZEXT: Zero Extend */
7529
7530 #define BITM_PVP_THC_CTL_MODE                (_ADI_MSK(0x00000003,uint32_t))  /* Mode */
7531 #define ENUM_PVP_THC_CTL_CLIPMODE            (_ADI_MSK(0x00000000,uint32_t))  /* MODE: Clipping/Saturation Mode */
7532 #define ENUM_PVP_THC_CTL_QUANTMODE           (_ADI_MSK(0x00000001,uint32_t))  /* MODE: Quantization Mode */
7533 #define ENUM_PVP_THC_CTL_HYSTMODE            (_ADI_MSK(0x00000002,uint32_t))  /* MODE: Hysteresis Mode */
7534
7535 /* ------------------------------------------------------------------------------------------------------------------------
7536         PVP_PMA_CFG                          Pos/Masks                        Description
7537    ------------------------------------------------------------------------------------------------------------------------ */
7538 #define BITP_PVP_PMA_CFG_IBLOCK1             16                               /* Input Block 1 ID */
7539 #define BITP_PVP_PMA_CFG_IBLOCK0              8                               /* Input Block 0 ID */
7540 #define BITP_PVP_PMA_CFG_IPORT1               6                               /* Input Port 1 ID */
7541 #define BITP_PVP_PMA_CFG_IPORT0               4                               /* Input Port 0 ID */
7542 #define BITP_PVP_PMA_CFG_MPIPE                2                               /* Memory Pipe */
7543 #define BITP_PVP_PMA_CFG_START                0                               /* Start */
7544 #define BITM_PVP_PMA_CFG_IBLOCK1             (_ADI_MSK(0x00FF0000,uint32_t))  /* Input Block 1 ID */
7545 #define BITM_PVP_PMA_CFG_IBLOCK0             (_ADI_MSK(0x0000FF00,uint32_t))  /* Input Block 0 ID */
7546 #define BITM_PVP_PMA_CFG_IPORT1              (_ADI_MSK(0x000000C0,uint32_t))  /* Input Port 1 ID */
7547 #define BITM_PVP_PMA_CFG_IPORT0              (_ADI_MSK(0x00000030,uint32_t))  /* Input Port 0 ID */
7548
7549 #define BITM_PVP_PMA_CFG_MPIPE               (_ADI_MSK(0x00000004,uint32_t))  /* Memory Pipe */
7550 #define ENUM_PVP_PMA_CFG_CAMPIPE             (_ADI_MSK(0x00000000,uint32_t))  /* MPIPE: Camera Pipe */
7551 #define ENUM_PVP_PMA_CFG_MEMPIPE             (_ADI_MSK(0x00000004,uint32_t))  /* MPIPE: Memory Pipe */
7552 #define BITM_PVP_PMA_CFG_START               (_ADI_MSK(0x00000001,uint32_t))  /* Start */
7553
7554 /* ==================================================
7555         Pulse-Width Modulator Registers
7556    ================================================== */
7557
7558 /* =========================
7559         PWM0
7560    ========================= */
7561 #define REG_PWM0_CTL                    0xFFC1B000         /* PWM0 Control Register */
7562 #define REG_PWM0_CHANCFG                0xFFC1B004         /* PWM0 Channel Config Register */
7563 #define REG_PWM0_TRIPCFG                0xFFC1B008         /* PWM0 Trip Config Register */
7564 #define REG_PWM0_STAT                   0xFFC1B00C         /* PWM0 Status Register */
7565 #define REG_PWM0_IMSK                   0xFFC1B010         /* PWM0 Interrupt Mask Register */
7566 #define REG_PWM0_ILAT                   0xFFC1B014         /* PWM0 Interrupt Latch Register */
7567 #define REG_PWM0_CHOPCFG                0xFFC1B018         /* PWM0 Chop Configuration Register */
7568 #define REG_PWM0_DT                     0xFFC1B01C         /* PWM0 Dead Time Register */
7569 #define REG_PWM0_SYNC_WID               0xFFC1B020         /* PWM0 Sync Pulse Width Register */
7570 #define REG_PWM0_TM0                    0xFFC1B024         /* PWM0 Timer 0 Period Register */
7571 #define REG_PWM0_TM1                    0xFFC1B028         /* PWM0 Timer 1 Period Register */
7572 #define REG_PWM0_TM2                    0xFFC1B02C         /* PWM0 Timer 2 Period Register */
7573 #define REG_PWM0_TM3                    0xFFC1B030         /* PWM0 Timer 3 Period Register */
7574 #define REG_PWM0_TM4                    0xFFC1B034         /* PWM0 Timer 4 Period Register */
7575 #define REG_PWM0_DLYA                   0xFFC1B038         /* PWM0 Channel A Delay Register */
7576 #define REG_PWM0_DLYB                   0xFFC1B03C         /* PWM0 Channel B Delay Register */
7577 #define REG_PWM0_DLYC                   0xFFC1B040         /* PWM0 Channel C Delay Register */
7578 #define REG_PWM0_DLYD                   0xFFC1B044         /* PWM0 Channel D Delay Register */
7579 #define REG_PWM0_ACTL                   0xFFC1B048         /* PWM0 Channel A Control Register */
7580 #define REG_PWM0_AH0                    0xFFC1B04C         /* PWM0 Channel A-High Duty-0 Register */
7581 #define REG_PWM0_AH1                    0xFFC1B050         /* PWM0 Channel A-High Duty-1 Register */
7582 #define REG_PWM0_AL0                    0xFFC1B05C         /* PWM0 Channel A-Low Duty-0 Register */
7583 #define REG_PWM0_AL1                    0xFFC1B060         /* PWM0 Channel A-Low Duty-1 Register */
7584 #define REG_PWM0_BCTL                   0xFFC1B064         /* PWM0 Channel B Control Register */
7585 #define REG_PWM0_BH0                    0xFFC1B068         /* PWM0 Channel B-High Duty-0 Register */
7586 #define REG_PWM0_BH1                    0xFFC1B06C         /* PWM0 Channel B-High Duty-1 Register */
7587 #define REG_PWM0_BL0                    0xFFC1B078         /* PWM0 Channel B-Low Duty-0 Register */
7588 #define REG_PWM0_BL1                    0xFFC1B07C         /* PWM0 Channel B-Low Duty-1 Register */
7589 #define REG_PWM0_CCTL                   0xFFC1B080         /* PWM0 Channel C Control Register */
7590 #define REG_PWM0_CH0                    0xFFC1B084         /* PWM0 Channel C-High Pulse Duty Register 0 */
7591 #define REG_PWM0_CH1                    0xFFC1B088         /* PWM0 Channel C-High Pulse Duty Register 1 */
7592 #define REG_PWM0_CL0                    0xFFC1B094         /* PWM0 Channel C-Low Pulse Duty Register 0 */
7593 #define REG_PWM0_CL1                    0xFFC1B098         /* PWM0 Channel C-Low Duty-1 Register */
7594 #define REG_PWM0_DCTL                   0xFFC1B09C         /* PWM0 Channel D Control Register */
7595 #define REG_PWM0_DH0                    0xFFC1B0A0         /* PWM0 Channel D-High Duty-0 Register */
7596 #define REG_PWM0_DH1                    0xFFC1B0A4         /* PWM0 Channel D-High Pulse Duty Register 1 */
7597 #define REG_PWM0_DL0                    0xFFC1B0B0         /* PWM0 Channel D-Low Pulse Duty Register 0 */
7598 #define REG_PWM0_DL1                    0xFFC1B0B4         /* PWM0 Channel D-Low Pulse Duty Register 1 */
7599
7600 /* =========================
7601         PWM1
7602    ========================= */
7603 #define REG_PWM1_CTL                    0xFFC1B400         /* PWM1 Control Register */
7604 #define REG_PWM1_CHANCFG                0xFFC1B404         /* PWM1 Channel Config Register */
7605 #define REG_PWM1_TRIPCFG                0xFFC1B408         /* PWM1 Trip Config Register */
7606 #define REG_PWM1_STAT                   0xFFC1B40C         /* PWM1 Status Register */
7607 #define REG_PWM1_IMSK                   0xFFC1B410         /* PWM1 Interrupt Mask Register */
7608 #define REG_PWM1_ILAT                   0xFFC1B414         /* PWM1 Interrupt Latch Register */
7609 #define REG_PWM1_CHOPCFG                0xFFC1B418         /* PWM1 Chop Configuration Register */
7610 #define REG_PWM1_DT                     0xFFC1B41C         /* PWM1 Dead Time Register */
7611 #define REG_PWM1_SYNC_WID               0xFFC1B420         /* PWM1 Sync Pulse Width Register */
7612 #define REG_PWM1_TM0                    0xFFC1B424         /* PWM1 Timer 0 Period Register */
7613 #define REG_PWM1_TM1                    0xFFC1B428         /* PWM1 Timer 1 Period Register */
7614 #define REG_PWM1_TM2                    0xFFC1B42C         /* PWM1 Timer 2 Period Register */
7615 #define REG_PWM1_TM3                    0xFFC1B430         /* PWM1 Timer 3 Period Register */
7616 #define REG_PWM1_TM4                    0xFFC1B434         /* PWM1 Timer 4 Period Register */
7617 #define REG_PWM1_DLYA                   0xFFC1B438         /* PWM1 Channel A Delay Register */
7618 #define REG_PWM1_DLYB                   0xFFC1B43C         /* PWM1 Channel B Delay Register */
7619 #define REG_PWM1_DLYC                   0xFFC1B440         /* PWM1 Channel C Delay Register */
7620 #define REG_PWM1_DLYD                   0xFFC1B444         /* PWM1 Channel D Delay Register */
7621 #define REG_PWM1_ACTL                   0xFFC1B448         /* PWM1 Channel A Control Register */
7622 #define REG_PWM1_AH0                    0xFFC1B44C         /* PWM1 Channel A-High Duty-0 Register */
7623 #define REG_PWM1_AH1                    0xFFC1B450         /* PWM1 Channel A-High Duty-1 Register */
7624 #define REG_PWM1_AL0                    0xFFC1B45C         /* PWM1 Channel A-Low Duty-0 Register */
7625 #define REG_PWM1_AL1                    0xFFC1B460         /* PWM1 Channel A-Low Duty-1 Register */
7626 #define REG_PWM1_BCTL                   0xFFC1B464         /* PWM1 Channel B Control Register */
7627 #define REG_PWM1_BH0                    0xFFC1B468         /* PWM1 Channel B-High Duty-0 Register */
7628 #define REG_PWM1_BH1                    0xFFC1B46C         /* PWM1 Channel B-High Duty-1 Register */
7629 #define REG_PWM1_BL0                    0xFFC1B478         /* PWM1 Channel B-Low Duty-0 Register */
7630 #define REG_PWM1_BL1                    0xFFC1B47C         /* PWM1 Channel B-Low Duty-1 Register */
7631 #define REG_PWM1_CCTL                   0xFFC1B480         /* PWM1 Channel C Control Register */
7632 #define REG_PWM1_CH0                    0xFFC1B484         /* PWM1 Channel C-High Pulse Duty Register 0 */
7633 #define REG_PWM1_CH1                    0xFFC1B488         /* PWM1 Channel C-High Pulse Duty Register 1 */
7634 #define REG_PWM1_CL0                    0xFFC1B494         /* PWM1 Channel C-Low Pulse Duty Register 0 */
7635 #define REG_PWM1_CL1                    0xFFC1B498         /* PWM1 Channel C-Low Duty-1 Register */
7636 #define REG_PWM1_DCTL                   0xFFC1B49C         /* PWM1 Channel D Control Register */
7637 #define REG_PWM1_DH0                    0xFFC1B4A0         /* PWM1 Channel D-High Duty-0 Register */
7638 #define REG_PWM1_DH1                    0xFFC1B4A4         /* PWM1 Channel D-High Pulse Duty Register 1 */
7639 #define REG_PWM1_DL0                    0xFFC1B4B0         /* PWM1 Channel D-Low Pulse Duty Register 0 */
7640 #define REG_PWM1_DL1                    0xFFC1B4B4         /* PWM1 Channel D-Low Pulse Duty Register 1 */
7641
7642 /* =========================
7643         PWM
7644    ========================= */
7645 /* ------------------------------------------------------------------------------------------------------------------------
7646         PWM_CTL                              Pos/Masks                        Description
7647    ------------------------------------------------------------------------------------------------------------------------ */
7648 #define BITP_PWM_CTL_INTSYNCREF              18                               /* Timer reference for Internal Sync */
7649 #define BITP_PWM_CTL_EXTSYNCSEL              17                               /* External Sync Select */
7650 #define BITP_PWM_CTL_EXTSYNC                 16                               /* External Sync */
7651 #define BITP_PWM_CTL_DLYDEN                   7                               /* Enable Delay Counter for Channel D */
7652 #define BITP_PWM_CTL_DLYCEN                   6                               /* Enable Delay Counter for Channel C */
7653 #define BITP_PWM_CTL_DLYBEN                   5                               /* Enable Delay Counter for Channel B */
7654 #define BITP_PWM_CTL_DLYAEN                   4                               /* Enable Delay Counter for Channel A */
7655 #define BITP_PWM_CTL_SWTRIP                   2                               /* Software Trip */
7656 #define BITP_PWM_CTL_EMURUN                   1                               /* Output Behavior During Emulation Mode */
7657 #define BITP_PWM_CTL_GLOBEN                   0                               /* Module Enable */
7658
7659 #define BITM_PWM_CTL_INTSYNCREF              (_ADI_MSK(0x001C0000,uint32_t))  /* Timer reference for Internal Sync */
7660 #define ENUM_PWM_CTL_INTSYNC_0               (_ADI_MSK(0x00000000,uint32_t))  /* INTSYNCREF: PWMTMR0 provides sync reference */
7661 #define ENUM_PWM_CTL_INTSYNC_1               (_ADI_MSK(0x00040000,uint32_t))  /* INTSYNCREF: PWMTMR1 provides sync reference */
7662 #define ENUM_PWM_CTL_INTSYNC_2               (_ADI_MSK(0x00080000,uint32_t))  /* INTSYNCREF: PWMTMR2 provides sync reference */
7663 #define ENUM_PWM_CTL_INTSYNC_3               (_ADI_MSK(0x000C0000,uint32_t))  /* INTSYNCREF: PWMTMR3 provides sync reference */
7664 #define ENUM_PWM_CTL_INTSYNC_4               (_ADI_MSK(0x00100000,uint32_t))  /* INTSYNCREF: PWMTMR4 provides sync reference */
7665
7666 #define BITM_PWM_CTL_EXTSYNCSEL              (_ADI_MSK(0x00020000,uint32_t))  /* External Sync Select */
7667 #define ENUM_PWM_CTL_EXTSYNC_ASYNC           (_ADI_MSK(0x00000000,uint32_t))  /* EXTSYNCSEL: Asynchronous External Sync */
7668 #define ENUM_PWM_CTL_EXTSYNC_SYNC            (_ADI_MSK(0x00020000,uint32_t))  /* EXTSYNCSEL: Synchronous External Sync */
7669
7670 #define BITM_PWM_CTL_EXTSYNC                 (_ADI_MSK(0x00010000,uint32_t))  /* External Sync */
7671 #define ENUM_PWM_CTL_INTSYNC                 (_ADI_MSK(0x00000000,uint32_t))  /* EXTSYNC: Internal sync used */
7672 #define ENUM_PWM_CTL_EXTSYNC                 (_ADI_MSK(0x00010000,uint32_t))  /* EXTSYNC: External sync used */
7673
7674 #define BITM_PWM_CTL_DLYDEN                  (_ADI_MSK(0x00000080,uint32_t))  /* Enable Delay Counter for Channel D */
7675 #define ENUM_PWM_CTL_DLYD_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* DLYDEN: Disable */
7676 #define ENUM_PWM_CTL_DLYD_EN                 (_ADI_MSK(0x00000080,uint32_t))  /* DLYDEN: Enable */
7677
7678 #define BITM_PWM_CTL_DLYCEN                  (_ADI_MSK(0x00000040,uint32_t))  /* Enable Delay Counter for Channel C */
7679 #define ENUM_PWM_CTL_DLYC_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* DLYCEN: Disable */
7680 #define ENUM_PWM_CTL_DLYC_EN                 (_ADI_MSK(0x00000040,uint32_t))  /* DLYCEN: Enable */
7681
7682 #define BITM_PWM_CTL_DLYBEN                  (_ADI_MSK(0x00000020,uint32_t))  /* Enable Delay Counter for Channel B */
7683 #define ENUM_PWM_CTL_DLYB_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* DLYBEN: Disable */
7684 #define ENUM_PWM_CTL_DLYB_EN                 (_ADI_MSK(0x00000020,uint32_t))  /* DLYBEN: Enable */
7685
7686 #define BITM_PWM_CTL_DLYAEN                  (_ADI_MSK(0x00000010,uint32_t))  /* Enable Delay Counter for Channel A */
7687 #define ENUM_PWM_CTL_DLYA_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* DLYAEN: Disable */
7688 #define ENUM_PWM_CTL_DLYA_EN                 (_ADI_MSK(0x00000010,uint32_t))  /* DLYAEN: Enable */
7689
7690 #define BITM_PWM_CTL_SWTRIP                  (_ADI_MSK(0x00000004,uint32_t))  /* Software Trip */
7691 #define ENUM_PWM_CTL_FORCE_TRIP              (_ADI_MSK(0x00000004,uint32_t))  /* SWTRIP: Force a Fault Trip Condition */
7692
7693 #define BITM_PWM_CTL_EMURUN                  (_ADI_MSK(0x00000002,uint32_t))  /* Output Behavior During Emulation Mode */
7694 #define ENUM_PWM_CTL_EMURUN_DIS              (_ADI_MSK(0x00000000,uint32_t))  /* EMURUN: Disable Outputs */
7695 #define ENUM_PWM_CTL_EMURUN_EN               (_ADI_MSK(0x00000002,uint32_t))  /* EMURUN: Enable Outputs */
7696
7697 #define BITM_PWM_CTL_GLOBEN                  (_ADI_MSK(0x00000001,uint32_t))  /* Module Enable */
7698 #define ENUM_PWM_CTL_PWM_DIS                 (_ADI_MSK(0x00000000,uint32_t))  /* GLOBEN: Disable */
7699 #define ENUM_PWM_CTL_PWM_EN                  (_ADI_MSK(0x00000001,uint32_t))  /* GLOBEN: Enable */
7700
7701 /* ------------------------------------------------------------------------------------------------------------------------
7702         PWM_CHANCFG                          Pos/Masks                        Description
7703    ------------------------------------------------------------------------------------------------------------------------ */
7704 #define BITP_PWM_CHANCFG_ENCHOPDL            30                               /* Channel D Gate Chopping Enable Low Side */
7705 #define BITP_PWM_CHANCFG_POLDL               29                               /* Channel D low side Polarity */
7706 #define BITP_PWM_CHANCFG_ENCHOPDH            27                               /* Channel D Gate Chopping Enable High Side */
7707 #define BITP_PWM_CHANCFG_POLDH               26                               /* Channel D High side Polarity */
7708 #define BITP_PWM_CHANCFG_MODELSD             25                               /* Channel D Mode of low Side Output */
7709 #define BITP_PWM_CHANCFG_REFTMRD             24                               /* Channel D Timer Reference */
7710 #define BITP_PWM_CHANCFG_ENCHOPCL            22                               /* Channel C Gate Chopping Enable Low Side */
7711 #define BITP_PWM_CHANCFG_POLCL               21                               /* Channel C low side Polarity */
7712 #define BITP_PWM_CHANCFG_ENCHOPCH            19                               /* Channel C Gate Chopping Enable High Side */
7713 #define BITP_PWM_CHANCFG_POLCH               18                               /* Channel C High side Polarity */
7714 #define BITP_PWM_CHANCFG_MODELSC             17                               /* Channel C Mode of low Side Output */
7715 #define BITP_PWM_CHANCFG_REFTMRC             16                               /* Channel C Timer Reference */
7716 #define BITP_PWM_CHANCFG_ENCHOPBL            14                               /* Channel B Gate Chopping Enable Low Side */
7717 #define BITP_PWM_CHANCFG_POLBL               13                               /* Channel B low side Polarity */
7718 #define BITP_PWM_CHANCFG_ENCHOPBH            11                               /* Channel B Gate Chopping Enable High Side */
7719 #define BITP_PWM_CHANCFG_POLBH               10                               /* Channel B High side Polarity */
7720 #define BITP_PWM_CHANCFG_MODELSB              9                               /* Channel B Mode of low Side Output */
7721 #define BITP_PWM_CHANCFG_REFTMRB              8                               /* Channel B Timer Reference */
7722 #define BITP_PWM_CHANCFG_ENCHOPAL             6                               /* Channel A Gate Chopping Enable Low Side */
7723 #define BITP_PWM_CHANCFG_POLAL                5                               /* Channel A low side Polarity */
7724 #define BITP_PWM_CHANCFG_ENCHOPAH             3                               /* Channel A Gate Chopping Enable High Side */
7725 #define BITP_PWM_CHANCFG_POLAH                2                               /* Channel A High side Polarity */
7726 #define BITP_PWM_CHANCFG_MODELSA              1                               /* Channel A Mode of low Side Output */
7727 #define BITP_PWM_CHANCFG_REFTMRA              0                               /* Channel A Timer Reference */
7728
7729 #define BITM_PWM_CHANCFG_ENCHOPDL            (_ADI_MSK(0x40000000,uint32_t))  /* Channel D Gate Chopping Enable Low Side */
7730 #define ENUM_PWM_CHANCFG_CHOPDL_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* ENCHOPDL: Disable Chopping Channel D Low Side */
7731 #define ENUM_PWM_CHANCFG_CHOPDL_EN           (_ADI_MSK(0x40000000,uint32_t))  /* ENCHOPDL: Enable Chopping Channel D Low Side */
7732
7733 #define BITM_PWM_CHANCFG_POLDL               (_ADI_MSK(0x20000000,uint32_t))  /* Channel D low side Polarity */
7734 #define ENUM_PWM_CHANCFG_DL_ACTLO            (_ADI_MSK(0x00000000,uint32_t))  /* POLDL: Active Low */
7735 #define ENUM_PWM_CHANCFG_DL_ACTHI            (_ADI_MSK(0x20000000,uint32_t))  /* POLDL: Active High */
7736
7737 #define BITM_PWM_CHANCFG_ENCHOPDH            (_ADI_MSK(0x08000000,uint32_t))  /* Channel D Gate Chopping Enable High Side */
7738 #define ENUM_PWM_CHANCFG_CHOPDH_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* ENCHOPDH: Disable Chopping Channel D High Side */
7739 #define ENUM_PWM_CHANCFG_CHOPDH_EN           (_ADI_MSK(0x08000000,uint32_t))  /* ENCHOPDH: Enable Chopping Channel D High Side */
7740
7741 #define BITM_PWM_CHANCFG_POLDH               (_ADI_MSK(0x04000000,uint32_t))  /* Channel D High side Polarity */
7742 #define ENUM_PWM_CHANCFG_DH_ACTLO            (_ADI_MSK(0x00000000,uint32_t))  /* POLDH: Active Low */
7743 #define ENUM_PWM_CHANCFG_DH_ACTHI            (_ADI_MSK(0x04000000,uint32_t))  /* POLDH: Active High */
7744
7745 #define BITM_PWM_CHANCFG_MODELSD             (_ADI_MSK(0x02000000,uint32_t))  /* Channel D Mode of low Side Output */
7746 #define ENUM_PWM_CHANCFG_LOD_INVHI           (_ADI_MSK(0x00000000,uint32_t))  /* MODELSD: Invert of high output */
7747 #define ENUM_PWM_CHANCFG_LOD_IND             (_ADI_MSK(0x02000000,uint32_t))  /* MODELSD: Independent control */
7748
7749 #define BITM_PWM_CHANCFG_REFTMRD             (_ADI_MSK(0x01000000,uint32_t))  /* Channel D Timer Reference */
7750 #define ENUM_PWM_CHANCFG_REFTMRD_0           (_ADI_MSK(0x00000000,uint32_t))  /* REFTMRD: PWMTMR0 is Channel D reference */
7751 #define ENUM_PWM_CHANCFG_REFTMRD_1           (_ADI_MSK(0x01000000,uint32_t))  /* REFTMRD: PWMTMR1 is Channel D reference */
7752
7753 #define BITM_PWM_CHANCFG_ENCHOPCL            (_ADI_MSK(0x00400000,uint32_t))  /* Channel C Gate Chopping Enable Low Side */
7754 #define ENUM_PWM_CHANCFG_CHOPCL_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* ENCHOPCL: Disable Chopping Channel C Low Side */
7755 #define ENUM_PWM_CHANCFG_CHOPCL_EN           (_ADI_MSK(0x00400000,uint32_t))  /* ENCHOPCL: Enable Chopping Channel C Low Side */
7756
7757 #define BITM_PWM_CHANCFG_POLCL               (_ADI_MSK(0x00200000,uint32_t))  /* Channel C low side Polarity */
7758 #define ENUM_PWM_CHANCFG_CL_ACTLO            (_ADI_MSK(0x00000000,uint32_t))  /* POLCL: Active Low */
7759 #define ENUM_PWM_CHANCFG_CL_ACTHI            (_ADI_MSK(0x00200000,uint32_t))  /* POLCL: Active High */
7760
7761 #define BITM_PWM_CHANCFG_ENCHOPCH            (_ADI_MSK(0x00080000,uint32_t))  /* Channel C Gate Chopping Enable High Side */
7762 #define ENUM_PWM_CHANCFG_CHOPCH_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* ENCHOPCH: Disable Chopping Channel C High Side */
7763 #define ENUM_PWM_CHANCFG_CHOPCH_EN           (_ADI_MSK(0x00080000,uint32_t))  /* ENCHOPCH: Enable Chopping Channel C High Side */
7764
7765 #define BITM_PWM_CHANCFG_POLCH               (_ADI_MSK(0x00040000,uint32_t))  /* Channel C High side Polarity */
7766 #define ENUM_PWM_CHANCFG_CH_ACTLO            (_ADI_MSK(0x00000000,uint32_t))  /* POLCH: Active Low */
7767 #define ENUM_PWM_CHANCFG_CH_ACTHI            (_ADI_MSK(0x00040000,uint32_t))  /* POLCH: Active High */
7768
7769 #define BITM_PWM_CHANCFG_MODELSC             (_ADI_MSK(0x00020000,uint32_t))  /* Channel C Mode of low Side Output */
7770 #define ENUM_PWM_CHANCFG_LOC_INVHI           (_ADI_MSK(0x00000000,uint32_t))  /* MODELSC: Invert of high output */
7771 #define ENUM_PWM_CHANCFG_LOC_IND             (_ADI_MSK(0x00020000,uint32_t))  /* MODELSC: Independent control */
7772
7773 #define BITM_PWM_CHANCFG_REFTMRC             (_ADI_MSK(0x00010000,uint32_t))  /* Channel C Timer Reference */
7774 #define ENUM_PWM_CHANCFG_REFTMRC_0           (_ADI_MSK(0x00000000,uint32_t))  /* REFTMRC: PWMTMR0 is Channel C reference */
7775 #define ENUM_PWM_CHANCFG_REFTMRC_1           (_ADI_MSK(0x00010000,uint32_t))  /* REFTMRC: PWMTMR1 is Channel C reference */
7776
7777 #define BITM_PWM_CHANCFG_ENCHOPBL            (_ADI_MSK(0x00004000,uint32_t))  /* Channel B Gate Chopping Enable Low Side */
7778 #define ENUM_PWM_CHANCFG_CHOPBL_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* ENCHOPBL: Disable Chopping Channel B Low Side */
7779 #define ENUM_PWM_CHANCFG_CHOPBL_EN           (_ADI_MSK(0x00004000,uint32_t))  /* ENCHOPBL: Enable Chopping Channel B Low Side */
7780
7781 #define BITM_PWM_CHANCFG_POLBL               (_ADI_MSK(0x00002000,uint32_t))  /* Channel B low side Polarity */
7782 #define ENUM_PWM_CHANCFG_BL_ACTLO            (_ADI_MSK(0x00000000,uint32_t))  /* POLBL: Active Low */
7783 #define ENUM_PWM_CHANCFG_BL_ACTHI            (_ADI_MSK(0x00002000,uint32_t))  /* POLBL: Active High */
7784
7785 #define BITM_PWM_CHANCFG_ENCHOPBH            (_ADI_MSK(0x00000800,uint32_t))  /* Channel B Gate Chopping Enable High Side */
7786 #define ENUM_PWM_CHANCFG_CHOPBH_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* ENCHOPBH: Disable Chopping Channel B High Side */
7787 #define ENUM_PWM_CHANCFG_CHOPBH_EN           (_ADI_MSK(0x00000800,uint32_t))  /* ENCHOPBH: Enable Chopping Channel B High Side */
7788
7789 #define BITM_PWM_CHANCFG_POLBH               (_ADI_MSK(0x00000400,uint32_t))  /* Channel B High side Polarity */
7790 #define ENUM_PWM_CHANCFG_BH_ACTLO            (_ADI_MSK(0x00000000,uint32_t))  /* POLBH: Active Low */
7791 #define ENUM_PWM_CHANCFG_BH_ACTHI            (_ADI_MSK(0x00000400,uint32_t))  /* POLBH: Active High */
7792
7793 #define BITM_PWM_CHANCFG_MODELSB             (_ADI_MSK(0x00000200,uint32_t))  /* Channel B Mode of low Side Output */
7794 #define ENUM_PWM_CHANCFG_LOB_INV             (_ADI_MSK(0x00000000,uint32_t))  /* MODELSB: Invert of high output */
7795 #define ENUM_PWM_CHANCFG_LOB_IND             (_ADI_MSK(0x00000200,uint32_t))  /* MODELSB: Independent control */
7796
7797 #define BITM_PWM_CHANCFG_REFTMRB             (_ADI_MSK(0x00000100,uint32_t))  /* Channel B Timer Reference */
7798 #define ENUM_PWM_CHANCFG_REFTMRB_0           (_ADI_MSK(0x00000000,uint32_t))  /* REFTMRB: PWMTMR0 is Channel  B reference */
7799 #define ENUM_PWM_CHANCFG_REFTMRB_1           (_ADI_MSK(0x00000100,uint32_t))  /* REFTMRB: PWMTMR1 is Channel B reference */
7800
7801 #define BITM_PWM_CHANCFG_ENCHOPAL            (_ADI_MSK(0x00000040,uint32_t))  /* Channel A Gate Chopping Enable Low Side */
7802 #define ENUM_PWM_CHANCFG_CHOPAL_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* ENCHOPAL: Disable Chopping Channel A Low Side */
7803 #define ENUM_PWM_CHANCFG_CHOPAL_EN           (_ADI_MSK(0x00000040,uint32_t))  /* ENCHOPAL: Enable Chopping Channel A Low Side */
7804
7805 #define BITM_PWM_CHANCFG_POLAL               (_ADI_MSK(0x00000020,uint32_t))  /* Channel A low side Polarity */
7806 #define ENUM_PWM_CHANCFG_AL_ACTLO            (_ADI_MSK(0x00000000,uint32_t))  /* POLAL: Active Low */
7807 #define ENUM_PWM_CHANCFG_AL_ACTHI            (_ADI_MSK(0x00000020,uint32_t))  /* POLAL: Active High */
7808
7809 #define BITM_PWM_CHANCFG_ENCHOPAH            (_ADI_MSK(0x00000008,uint32_t))  /* Channel A Gate Chopping Enable High Side */
7810 #define ENUM_PWM_CHANCFG_CHOPAH_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* ENCHOPAH: Disable Chopping Channel A High Side */
7811 #define ENUM_PWM_CHANCFG_CHOPAH_EN           (_ADI_MSK(0x00000008,uint32_t))  /* ENCHOPAH: Enable Chopping Channel A High Side */
7812
7813 #define BITM_PWM_CHANCFG_POLAH               (_ADI_MSK(0x00000004,uint32_t))  /* Channel A High side Polarity */
7814 #define ENUM_PWM_CHANCFG_AH_ACTLO            (_ADI_MSK(0x00000000,uint32_t))  /* POLAH: Active Low */
7815 #define ENUM_PWM_CHANCFG_AH_ACTHI            (_ADI_MSK(0x00000004,uint32_t))  /* POLAH: Active High */
7816
7817 #define BITM_PWM_CHANCFG_MODELSA             (_ADI_MSK(0x00000002,uint32_t))  /* Channel A Mode of low Side Output */
7818 #define ENUM_PWM_CHANCFG_LOA_INVHI           (_ADI_MSK(0x00000000,uint32_t))  /* MODELSA: Invert of high output */
7819 #define ENUM_PWM_CHANCFG_LOA_IND             (_ADI_MSK(0x00000002,uint32_t))  /* MODELSA: Independent control */
7820
7821 #define BITM_PWM_CHANCFG_REFTMRA             (_ADI_MSK(0x00000001,uint32_t))  /* Channel A Timer Reference */
7822 #define ENUM_PWM_CHANCFG_REFTMRA_0           (_ADI_MSK(0x00000000,uint32_t))  /* REFTMRA: PWMTMR0 is Channel A reference */
7823 #define ENUM_PWM_CHANCFG_REFTMRA_1           (_ADI_MSK(0x00000001,uint32_t))  /* REFTMRA: PWMTMR1 is Channel A reference */
7824
7825 /* ------------------------------------------------------------------------------------------------------------------------
7826         PWM_TRIPCFG                          Pos/Masks                        Description
7827    ------------------------------------------------------------------------------------------------------------------------ */
7828 #define BITP_PWM_TRIPCFG_MODE1D              27                               /* Mode of TRIP1 for Channel D */
7829 #define BITP_PWM_TRIPCFG_EN1D                26                               /* Enable TRIP1 as a trip source for Channel D */
7830 #define BITP_PWM_TRIPCFG_MODE0D              25                               /* Mode of TRIP0 for Channel D */
7831 #define BITP_PWM_TRIPCFG_EN0D                24                               /* Enable TRIP0 as a trip source for Channel D */
7832 #define BITP_PWM_TRIPCFG_MODE1C              19                               /* Mode of TRIP1 for Channel C */
7833 #define BITP_PWM_TRIPCFG_EN1C                18                               /* Enable TRIP1 as a trip source for Channel C */
7834 #define BITP_PWM_TRIPCFG_MODE0C              17                               /* Mode of TRIP0 for Channel C */
7835 #define BITP_PWM_TRIPCFG_EN0C                16                               /* Enable TRIP0 as a trip source for Channel C */
7836 #define BITP_PWM_TRIPCFG_MODE1B              11                               /* Mode of TRIP1 for Channel B */
7837 #define BITP_PWM_TRIPCFG_EN1B                10                               /* Enable TRIP1 as a trip source for Channel B */
7838 #define BITP_PWM_TRIPCFG_MODE0B               9                               /* Mode of TRIP0 for Channel B */
7839 #define BITP_PWM_TRIPCFG_EN0B                 8                               /* Enable TRIP0 as a trip source for Channel B */
7840 #define BITP_PWM_TRIPCFG_MODE1A               3                               /* Mode of TRIP1 for Channel A */
7841 #define BITP_PWM_TRIPCFG_EN1A                 2                               /* Enable TRIP1 as a trip source for Channel A */
7842 #define BITP_PWM_TRIPCFG_MODE0A               1                               /* Mode of TRIP0 for Channel A */
7843 #define BITP_PWM_TRIPCFG_EN0A                 0                               /* Enable TRIP0 as a trip source for Channel A */
7844
7845 #define BITM_PWM_TRIPCFG_MODE1D              (_ADI_MSK(0x08000000,uint32_t))  /* Mode of TRIP1 for Channel D */
7846 #define ENUM_PWM_TRIPCFG_TRIP1D_FLT          (_ADI_MSK(0x00000000,uint32_t))  /* MODE1D: Fault Trip on TRIP1 Input */
7847 #define ENUM_PWM_TRIPCFG_TRIP1D_RSTRT        (_ADI_MSK(0x08000000,uint32_t))  /* MODE1D: Self Restart on TRIP1 Input */
7848
7849 #define BITM_PWM_TRIPCFG_EN1D                (_ADI_MSK(0x04000000,uint32_t))  /* Enable TRIP1 as a trip source for Channel D */
7850 #define ENUM_PWM_TRIPCFG_TRIP1D_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* EN1D: Disable TRIP1 for Channel D */
7851 #define ENUM_PWM_TRIPCFG_TRIP1D_EN           (_ADI_MSK(0x04000000,uint32_t))  /* EN1D: Enable TRIP1 for Channel D */
7852
7853 #define BITM_PWM_TRIPCFG_MODE0D              (_ADI_MSK(0x02000000,uint32_t))  /* Mode of TRIP0 for Channel D */
7854 #define ENUM_PWM_TRIPCFG_TRIP0D_FLT          (_ADI_MSK(0x00000000,uint32_t))  /* MODE0D: Fault Trip on TRIP0 Input */
7855 #define ENUM_PWM_TRIPCFG_TRIP0D_RSTRT        (_ADI_MSK(0x02000000,uint32_t))  /* MODE0D: Self Restart on TRIP0 Input */
7856
7857 #define BITM_PWM_TRIPCFG_EN0D                (_ADI_MSK(0x01000000,uint32_t))  /* Enable TRIP0 as a trip source for Channel D */
7858 #define ENUM_PWM_TRIPCFG_TRIP0D_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* EN0D: Disable TRIP0 for Channel D */
7859 #define ENUM_PWM_TRIPCFG_TRIP0D_EN           (_ADI_MSK(0x01000000,uint32_t))  /* EN0D: Enable TRIP0 for Channel D */
7860
7861 #define BITM_PWM_TRIPCFG_MODE1C              (_ADI_MSK(0x00080000,uint32_t))  /* Mode of TRIP1 for Channel C */
7862 #define ENUM_PWM_TRIPCFG_TRIP1C_FLT          (_ADI_MSK(0x00000000,uint32_t))  /* MODE1C: Fault Trip on TRIP1 Input */
7863 #define ENUM_PWM_TRIPCFG_TRIP1C_RSTRT        (_ADI_MSK(0x00080000,uint32_t))  /* MODE1C: Self Restart on TRIP1 Input */
7864
7865 #define BITM_PWM_TRIPCFG_EN1C                (_ADI_MSK(0x00040000,uint32_t))  /* Enable TRIP1 as a trip source for Channel C */
7866 #define ENUM_PWM_TRIPCFG_TRIP1C_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* EN1C: Disable TRIP1 for Channel C */
7867 #define ENUM_PWM_TRIPCFG_TRIP1C_EN           (_ADI_MSK(0x00040000,uint32_t))  /* EN1C: Enable TRIP1 for Channel C */
7868
7869 #define BITM_PWM_TRIPCFG_MODE0C              (_ADI_MSK(0x00020000,uint32_t))  /* Mode of TRIP0 for Channel C */
7870 #define ENUM_PWM_TRIPCFG_TRIP0C_FLT          (_ADI_MSK(0x00000000,uint32_t))  /* MODE0C: Fault Trip on TRIP0 Input */
7871 #define ENUM_PWM_TRIPCFG_TRIP0C_RSTRT        (_ADI_MSK(0x00020000,uint32_t))  /* MODE0C: Self Restart on TRIP0 Input */
7872
7873 #define BITM_PWM_TRIPCFG_EN0C                (_ADI_MSK(0x00010000,uint32_t))  /* Enable TRIP0 as a trip source for Channel C */
7874 #define ENUM_PWM_TRIPCFG_TRIP0C_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* EN0C: Disable TRIP0 for Channel C */
7875 #define ENUM_PWM_TRIPCFG_TRIP0C_EN           (_ADI_MSK(0x00010000,uint32_t))  /* EN0C: Enable TRIP0 for Channel C */
7876
7877 #define BITM_PWM_TRIPCFG_MODE1B              (_ADI_MSK(0x00000800,uint32_t))  /* Mode of TRIP1 for Channel B */
7878 #define ENUM_PWM_TRIPCFG_TRIP1B_FLT          (_ADI_MSK(0x00000000,uint32_t))  /* MODE1B: Fault Trip on TRIP1 Input */
7879 #define ENUM_PWM_TRIPCFG_TRIP1B_RSTRT        (_ADI_MSK(0x00000800,uint32_t))  /* MODE1B: Self Restart on TRIP1 Input */
7880
7881 #define BITM_PWM_TRIPCFG_EN1B                (_ADI_MSK(0x00000400,uint32_t))  /* Enable TRIP1 as a trip source for Channel B */
7882 #define ENUM_PWM_TRIPCFG_TRIP1B_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* EN1B: Disable TRIP1 for Channel B */
7883 #define ENUM_PWM_TRIPCFG_TRIP1B_EN           (_ADI_MSK(0x00000400,uint32_t))  /* EN1B: Enable TRIP1 for Channel B */
7884
7885 #define BITM_PWM_TRIPCFG_MODE0B              (_ADI_MSK(0x00000200,uint32_t))  /* Mode of TRIP0 for Channel B */
7886 #define ENUM_PWM_TRIPCFG_TRIP0B_FLT          (_ADI_MSK(0x00000000,uint32_t))  /* MODE0B: Fault Trip on TRIP0 Input */
7887 #define ENUM_PWM_TRIPCFG_TRIP0B_RSTRT        (_ADI_MSK(0x00000200,uint32_t))  /* MODE0B: Self Restart on TRIP0 Input */
7888
7889 #define BITM_PWM_TRIPCFG_EN0B                (_ADI_MSK(0x00000100,uint32_t))  /* Enable TRIP0 as a trip source for Channel B */
7890 #define ENUM_PWM_TRIPCFG_TRIP0B_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* EN0B: Disable TRIP0 for Channel B */
7891 #define ENUM_PWM_TRIPCFG_TRIP0B_EN           (_ADI_MSK(0x00000100,uint32_t))  /* EN0B: Enable TRIP0 for Channel B */
7892
7893 #define BITM_PWM_TRIPCFG_MODE1A              (_ADI_MSK(0x00000008,uint32_t))  /* Mode of TRIP1 for Channel A */
7894 #define ENUM_PWM_TRIPCFG_TRIP1A_FLT          (_ADI_MSK(0x00000000,uint32_t))  /* MODE1A: Fault Trip on TRIP1 Input */
7895 #define ENUM_PWM_TRIPCFG_TRIP1A_RSTRT        (_ADI_MSK(0x00000008,uint32_t))  /* MODE1A: Self Restart on TRIP1 Input */
7896
7897 #define BITM_PWM_TRIPCFG_EN1A                (_ADI_MSK(0x00000004,uint32_t))  /* Enable TRIP1 as a trip source for Channel A */
7898 #define ENUM_PWM_TRIPCFG_TRIP1A_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* EN1A: Disable TRIP1 for Channel A */
7899 #define ENUM_PWM_TRIPCFG_TRIP1A_EN           (_ADI_MSK(0x00000004,uint32_t))  /* EN1A: Enable TRIP1 for Channel A */
7900
7901 #define BITM_PWM_TRIPCFG_MODE0A              (_ADI_MSK(0x00000002,uint32_t))  /* Mode of TRIP0 for Channel A */
7902 #define ENUM_PWM_TRIPCFG_TRIP0A_FLT          (_ADI_MSK(0x00000000,uint32_t))  /* MODE0A: Fault Trip on TRIP0 Input */
7903 #define ENUM_PWM_TRIPCFG_TRIP0A_RSTRT        (_ADI_MSK(0x00000002,uint32_t))  /* MODE0A: Self Restart on TRIP0 Input */
7904
7905 #define BITM_PWM_TRIPCFG_EN0A                (_ADI_MSK(0x00000001,uint32_t))  /* Enable TRIP0 as a trip source for Channel A */
7906 #define ENUM_PWM_TRIPCFG_TRIP0A_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* EN0A: Disable TRIP0 for Channel A */
7907 #define ENUM_PWM_TRIPCFG_TRIP0A_EN           (_ADI_MSK(0x00000001,uint32_t))  /* EN0A: Enable TRIP0 for Channel A */
7908
7909 /* ------------------------------------------------------------------------------------------------------------------------
7910         PWM_STAT                             Pos/Masks                        Description
7911    ------------------------------------------------------------------------------------------------------------------------ */
7912 #define BITP_PWM_STAT_TMR4PHASE              28                               /* PWMTMR4 Phase Status */
7913 #define BITP_PWM_STAT_TMR3PHASE              27                               /* PWMTMR3 Phase Status */
7914 #define BITP_PWM_STAT_TMR2PHASE              26                               /* PWMTMR2 Phase Status */
7915 #define BITP_PWM_STAT_TMR1PHASE              25                               /* PWMTMR1 Phase Status */
7916 #define BITP_PWM_STAT_TMR0PHASE              24                               /* PWMTMR0 Phase Status */
7917 #define BITP_PWM_STAT_TMR4PER                20                               /* PWMTMR4 Period Boundary Status */
7918 #define BITP_PWM_STAT_TMR3PER                19                               /* PWMTMR3 Period Boundary Status */
7919 #define BITP_PWM_STAT_TMR2PER                18                               /* PWMTMR2 Period Boundary Status */
7920 #define BITP_PWM_STAT_TMR1PER                17                               /* PWMTMR1 Period Boundary Status */
7921 #define BITP_PWM_STAT_TMR0PER                16                               /* PWMTMR0 Period Boundary Status */
7922 #define BITP_PWM_STAT_SRTRIPD                11                               /* Self-Restart Trip Status for Channel D */
7923 #define BITP_PWM_STAT_FLTTRIPD               10                               /* Fault Trip Status for Channel D */
7924 #define BITP_PWM_STAT_SRTRIPC                 9                               /* Self-Restart Trip Status for Channel C */
7925 #define BITP_PWM_STAT_FLTTRIPC                8                               /* Fault Trip Status for Channel C */
7926 #define BITP_PWM_STAT_SRTRIPB                 7                               /* Self-Restart Trip Status for Channel B */
7927 #define BITP_PWM_STAT_FLTTRIPB                6                               /* Fault Trip Status for Channel B */
7928 #define BITP_PWM_STAT_SRTRIPA                 5                               /* Self-Restart Trip Status for Channel A */
7929 #define BITP_PWM_STAT_FLTTRIPA                4                               /* Fault Trip Status for Channel A */
7930 #define BITP_PWM_STAT_RAWTRIP1                3                               /* Raw Trip 1 Status */
7931 #define BITP_PWM_STAT_RAWTRIP0                2                               /* Raw Trip 0 Status */
7932 #define BITP_PWM_STAT_TRIP1                   1                               /* Status bit set when TRIP1 is active low */
7933 #define BITP_PWM_STAT_TRIP0                   0                               /* Status bit set when TRIP0 is active low */
7934
7935 #define BITM_PWM_STAT_TMR4PHASE              (_ADI_MSK(0x10000000,uint32_t))  /* PWMTMR4 Phase Status */
7936 #define ENUM_PWM_STAT_TMR4PH1                (_ADI_MSK(0x00000000,uint32_t))  /* TMR4PHASE: 1st Half Phase */
7937 #define ENUM_PWM_STAT_TMR4PH2                (_ADI_MSK(0x10000000,uint32_t))  /* TMR4PHASE: 2nd Half Phase */
7938
7939 #define BITM_PWM_STAT_TMR3PHASE              (_ADI_MSK(0x08000000,uint32_t))  /* PWMTMR3 Phase Status */
7940 #define ENUM_PWM_STAT_TMR3PH1                (_ADI_MSK(0x00000000,uint32_t))  /* TMR3PHASE: 1st Half Phase */
7941 #define ENUM_PWM_STAT_TMR3PH2                (_ADI_MSK(0x08000000,uint32_t))  /* TMR3PHASE: 2nd Half Phase */
7942
7943 #define BITM_PWM_STAT_TMR2PHASE              (_ADI_MSK(0x04000000,uint32_t))  /* PWMTMR2 Phase Status */
7944 #define ENUM_PWM_STAT_TMR2PH1                (_ADI_MSK(0x00000000,uint32_t))  /* TMR2PHASE: 1st Half Phase */
7945 #define ENUM_PWM_STAT_TMR2PH2                (_ADI_MSK(0x04000000,uint32_t))  /* TMR2PHASE: 2nd Half Phase */
7946
7947 #define BITM_PWM_STAT_TMR1PHASE              (_ADI_MSK(0x02000000,uint32_t))  /* PWMTMR1 Phase Status */
7948 #define ENUM_PWM_STAT_TMR1PH1                (_ADI_MSK(0x00000000,uint32_t))  /* TMR1PHASE: 1st Half Phase */
7949 #define ENUM_PWM_STAT_TMR1PH2                (_ADI_MSK(0x02000000,uint32_t))  /* TMR1PHASE: 2nd Half Phase */
7950
7951 #define BITM_PWM_STAT_TMR0PHASE              (_ADI_MSK(0x01000000,uint32_t))  /* PWMTMR0 Phase Status */
7952 #define ENUM_PWM_STAT_TMR0PH1                (_ADI_MSK(0x00000000,uint32_t))  /* TMR0PHASE: 1st Half Phase */
7953 #define ENUM_PWM_STAT_TMR0PH2                (_ADI_MSK(0x01000000,uint32_t))  /* TMR0PHASE: 2nd Half Phase */
7954
7955 #define BITM_PWM_STAT_TMR4PER                (_ADI_MSK(0x00100000,uint32_t))  /* PWMTMR4 Period Boundary Status */
7956 #define ENUM_PWM_STAT_NOT_PER4               (_ADI_MSK(0x00000000,uint32_t))  /* TMR4PER: PWMTMR4 period boundary not reached */
7957 #define ENUM_PWM_STAT_PER4                   (_ADI_MSK(0x00100000,uint32_t))  /* TMR4PER: PWMTMR4 period boundary reached */
7958
7959 #define BITM_PWM_STAT_TMR3PER                (_ADI_MSK(0x00080000,uint32_t))  /* PWMTMR3 Period Boundary Status */
7960 #define ENUM_PWM_STAT_NOT_PER3               (_ADI_MSK(0x00000000,uint32_t))  /* TMR3PER: PWMTMR3 period boundary not reached */
7961 #define ENUM_PWM_STAT_PER3                   (_ADI_MSK(0x00080000,uint32_t))  /* TMR3PER: PWMTMR3 period boundary reached */
7962
7963 #define BITM_PWM_STAT_TMR2PER                (_ADI_MSK(0x00040000,uint32_t))  /* PWMTMR2 Period Boundary Status */
7964 #define ENUM_PWM_STAT_NOT_PER2               (_ADI_MSK(0x00000000,uint32_t))  /* TMR2PER: PWMTMR2 period boundary not reached */
7965 #define ENUM_PWM_STAT_PER2                   (_ADI_MSK(0x00040000,uint32_t))  /* TMR2PER: PWMTMR2 period boundary reached */
7966
7967 #define BITM_PWM_STAT_TMR1PER                (_ADI_MSK(0x00020000,uint32_t))  /* PWMTMR1 Period Boundary Status */
7968 #define ENUM_PWM_STAT_NOT_PER1               (_ADI_MSK(0x00000000,uint32_t))  /* TMR1PER: PWMTMR1 period boundary not reached */
7969 #define ENUM_PWM_STAT_PER1                   (_ADI_MSK(0x00020000,uint32_t))  /* TMR1PER: PWMTMR1 period boundary reached */
7970
7971 #define BITM_PWM_STAT_TMR0PER                (_ADI_MSK(0x00010000,uint32_t))  /* PWMTMR0 Period Boundary Status */
7972 #define ENUM_PWM_STAT_NOT_PER0               (_ADI_MSK(0x00000000,uint32_t))  /* TMR0PER: PWMTMR0 period boundary not reached */
7973 #define ENUM_PWM_STAT_PER0                   (_ADI_MSK(0x00010000,uint32_t))  /* TMR0PER: PWMTMR0 period boundary reached */
7974
7975 #define BITM_PWM_STAT_SRTRIPD                (_ADI_MSK(0x00000800,uint32_t))  /* Self-Restart Trip Status for Channel D */
7976 #define ENUM_PWM_STAT_SRD_NOTRIP             (_ADI_MSK(0x00000000,uint32_t))  /* SRTRIPD: Channel D Self-Restart Trip Status is "not tripped" */
7977 #define ENUM_PWM_STAT_SRD_TRIP               (_ADI_MSK(0x00000800,uint32_t))  /* SRTRIPD: Channel D Self-Restart Trip Status is "tripped" */
7978
7979 #define BITM_PWM_STAT_FLTTRIPD               (_ADI_MSK(0x00000400,uint32_t))  /* Fault Trip Status for Channel D */
7980 #define ENUM_PWM_STAT_FLTD_NOTRIP            (_ADI_MSK(0x00000000,uint32_t))  /* FLTTRIPD: Channel D Fault Trip Status is "not tripped" */
7981 #define ENUM_PWM_STAT_FLTD_TRIP              (_ADI_MSK(0x00000400,uint32_t))  /* FLTTRIPD: Channel D Fault Trip Status is "tripped" */
7982
7983 #define BITM_PWM_STAT_SRTRIPC                (_ADI_MSK(0x00000200,uint32_t))  /* Self-Restart Trip Status for Channel C */
7984 #define ENUM_PWM_STAT_SRC_NOTRIP             (_ADI_MSK(0x00000000,uint32_t))  /* SRTRIPC: Channel C Self-Restart Trip Status is "not tripped" */
7985 #define ENUM_PWM_STAT_SRC_TRIP               (_ADI_MSK(0x00000200,uint32_t))  /* SRTRIPC: Channel C Self-Restart Trip Status is "tripped" */
7986
7987 #define BITM_PWM_STAT_FLTTRIPC               (_ADI_MSK(0x00000100,uint32_t))  /* Fault Trip Status for Channel C */
7988 #define ENUM_PWM_STAT_FLTC_NOTRIP            (_ADI_MSK(0x00000000,uint32_t))  /* FLTTRIPC: Channel C Fault Trip Status is "not tripped" */
7989 #define ENUM_PWM_STAT_FLTC_TRIP              (_ADI_MSK(0x00000100,uint32_t))  /* FLTTRIPC: Channel C Fault Trip Status is "tripped" */
7990
7991 #define BITM_PWM_STAT_SRTRIPB                (_ADI_MSK(0x00000080,uint32_t))  /* Self-Restart Trip Status for Channel B */
7992 #define ENUM_PWM_STAT_SRB_NOTRIP             (_ADI_MSK(0x00000000,uint32_t))  /* SRTRIPB: Channel B Self-Restart Trip Status is "not tripped" */
7993 #define ENUM_PWM_STAT_SRB_TRIP               (_ADI_MSK(0x00000080,uint32_t))  /* SRTRIPB: Channel B Self-Restart Trip Status is "tripped" */
7994
7995 #define BITM_PWM_STAT_FLTTRIPB               (_ADI_MSK(0x00000040,uint32_t))  /* Fault Trip Status for Channel B */
7996 #define ENUM_PWM_STAT_FLTB_NOTRIP            (_ADI_MSK(0x00000000,uint32_t))  /* FLTTRIPB: Channel B Fault Trip Status is "not tripped" */
7997 #define ENUM_PWM_STAT_FLTB_TRIP              (_ADI_MSK(0x00000040,uint32_t))  /* FLTTRIPB: Channel A Fault Trip Status is "tripped" */
7998
7999 #define BITM_PWM_STAT_SRTRIPA                (_ADI_MSK(0x00000020,uint32_t))  /* Self-Restart Trip Status for Channel A */
8000 #define ENUM_PWM_STAT_SRA_NOTRIP             (_ADI_MSK(0x00000000,uint32_t))  /* SRTRIPA: Channel A Self-Restart Trip Status is "not tripped" */
8001 #define ENUM_PWM_STAT_SRA_TRIP               (_ADI_MSK(0x00000020,uint32_t))  /* SRTRIPA: Channel A Self-Restart Trip Status is "tripped" */
8002
8003 #define BITM_PWM_STAT_FLTTRIPA               (_ADI_MSK(0x00000010,uint32_t))  /* Fault Trip Status for Channel A */
8004 #define ENUM_PWM_STAT_FLTA_NOTRIP            (_ADI_MSK(0x00000000,uint32_t))  /* FLTTRIPA: Channel A Fault Trip Status is "not tripped" */
8005 #define ENUM_PWM_STAT_FLTA_TRIP              (_ADI_MSK(0x00000010,uint32_t))  /* FLTTRIPA: Channel A Fault Trip Status is "tripped" */
8006
8007 #define BITM_PWM_STAT_RAWTRIP1               (_ADI_MSK(0x00000008,uint32_t))  /* Raw Trip 1 Status */
8008 #define ENUM_PWM_STAT_TRIP1LVL_LO            (_ADI_MSK(0x00000000,uint32_t))  /* RAWTRIP1: TRIP1 Level is Low */
8009 #define ENUM_PWM_STAT_TRIP1LVL_HI            (_ADI_MSK(0x00000008,uint32_t))  /* RAWTRIP1: TRIP1 Level is High */
8010
8011 #define BITM_PWM_STAT_RAWTRIP0               (_ADI_MSK(0x00000004,uint32_t))  /* Raw Trip 0 Status */
8012 #define ENUM_PWM_STAT_TRIP0LVL_LO            (_ADI_MSK(0x00000000,uint32_t))  /* RAWTRIP0: TRIP0 Level is Low */
8013 #define ENUM_PWM_STAT_TRIP0LVL_HI            (_ADI_MSK(0x00000004,uint32_t))  /* RAWTRIP0: TRIP0 Level is High */
8014
8015 #define BITM_PWM_STAT_TRIP1                  (_ADI_MSK(0x00000002,uint32_t))  /* Status bit set when TRIP1 is active low */
8016 #define ENUM_PWM_STAT_NO_TRIP1               (_ADI_MSK(0x00000000,uint32_t))  /* TRIP1: TRIP1 status is "not tripped" */
8017 #define ENUM_PWM_STAT_TRIP1                  (_ADI_MSK(0x00000002,uint32_t))  /* TRIP1: TRIP1 status is "tripped" (active low) */
8018
8019 #define BITM_PWM_STAT_TRIP0                  (_ADI_MSK(0x00000001,uint32_t))  /* Status bit set when TRIP0 is active low */
8020 #define ENUM_PWM_STAT_NO_TRIP0               (_ADI_MSK(0x00000000,uint32_t))  /* TRIP0: TRIP0 status is "not tripped" */
8021 #define ENUM_PWM_STAT_TRIP0                  (_ADI_MSK(0x00000001,uint32_t))  /* TRIP0: TRIP0 status is "tripped" (active low) */
8022
8023 /* ------------------------------------------------------------------------------------------------------------------------
8024         PWM_IMSK                             Pos/Masks                        Description
8025    ------------------------------------------------------------------------------------------------------------------------ */
8026 #define BITP_PWM_IMSK_TMR4PER                20                               /* PWMTMR4 Period Boundary Interrupt Enable */
8027 #define BITP_PWM_IMSK_TMR3PER                19                               /* PWMTMR3 Period Boundary Interrupt Enable */
8028 #define BITP_PWM_IMSK_TMR2PER                18                               /* PWMTMR2 Period Boundary Interrupt Enable */
8029 #define BITP_PWM_IMSK_TMR1PER                17                               /* PWMTMR1 Period Boundary Interrupt Enable */
8030 #define BITP_PWM_IMSK_TMR0PER                16                               /* PWMTMR0 Period Boundary Interrupt Enable */
8031 #define BITP_PWM_IMSK_TRIP1                   1                               /* TRIP1 Interrupt Enable */
8032 #define BITP_PWM_IMSK_TRIP0                   0                               /* TRIP0 Interrupt Enable */
8033
8034 #define BITM_PWM_IMSK_TMR4PER                (_ADI_MSK(0x00100000,uint32_t))  /* PWMTMR4 Period Boundary Interrupt Enable */
8035 #define ENUM_PWM_IMSK_PER4_MSK               (_ADI_MSK(0x00000000,uint32_t))  /* TMR4PER: Mask PWMTMR4 Period Interrupt */
8036 #define ENUM_PWM_IMSK_PER4_UMSK              (_ADI_MSK(0x00100000,uint32_t))  /* TMR4PER: Unmask PWMTMR4 Period Interrupt */
8037
8038 #define BITM_PWM_IMSK_TMR3PER                (_ADI_MSK(0x00080000,uint32_t))  /* PWMTMR3 Period Boundary Interrupt Enable */
8039 #define ENUM_PWM_IMSK_PER3_MSK               (_ADI_MSK(0x00000000,uint32_t))  /* TMR3PER: Mask PWMTMR3 Period Interrupt */
8040 #define ENUM_PWM_IMSK_PER3_UMSK              (_ADI_MSK(0x00080000,uint32_t))  /* TMR3PER: Unmask PWMTMR3 Period Interrupt */
8041
8042 #define BITM_PWM_IMSK_TMR2PER                (_ADI_MSK(0x00040000,uint32_t))  /* PWMTMR2 Period Boundary Interrupt Enable */
8043 #define ENUM_PWM_IMSK_PER2_MSK               (_ADI_MSK(0x00000000,uint32_t))  /* TMR2PER: Mask PWMTMR2 Period Interrupt */
8044 #define ENUM_PWM_IMSK_PER2_UMSK              (_ADI_MSK(0x00040000,uint32_t))  /* TMR2PER: Unmask PWMTMR2 Period Interrupt */
8045
8046 #define BITM_PWM_IMSK_TMR1PER                (_ADI_MSK(0x00020000,uint32_t))  /* PWMTMR1 Period Boundary Interrupt Enable */
8047 #define ENUM_PWM_IMSK_PER1_MSK               (_ADI_MSK(0x00000000,uint32_t))  /* TMR1PER: Mask PWMTMR1 Period Interrupt */
8048 #define ENUM_PWM_IMSK_PER1_UMSK              (_ADI_MSK(0x00020000,uint32_t))  /* TMR1PER: Unmask PWMTMR1 Period Interrupt */
8049
8050 #define BITM_PWM_IMSK_TMR0PER                (_ADI_MSK(0x00010000,uint32_t))  /* PWMTMR0 Period Boundary Interrupt Enable */
8051 #define ENUM_PWM_IMSK_PER0_MSK               (_ADI_MSK(0x00000000,uint32_t))  /* TMR0PER: Mask PWMTMR0 Period Interrupt */
8052 #define ENUM_PWM_IMSK_PER0_UMSK              (_ADI_MSK(0x00010000,uint32_t))  /* TMR0PER: Unmask PWMTMR0 Period Interrupt */
8053
8054 #define BITM_PWM_IMSK_TRIP1                  (_ADI_MSK(0x00000002,uint32_t))  /* TRIP1 Interrupt Enable */
8055 #define ENUM_PWM_IMSK_TRIP1_MSK              (_ADI_MSK(0x00000000,uint32_t))  /* TRIP1: Mask TRIP1 Interrupt */
8056 #define ENUM_PWM_IMSK_TRIP1_UMSK             (_ADI_MSK(0x00000002,uint32_t))  /* TRIP1: Unmask TRIP1 Interrupt */
8057
8058 #define BITM_PWM_IMSK_TRIP0                  (_ADI_MSK(0x00000001,uint32_t))  /* TRIP0 Interrupt Enable */
8059 #define ENUM_PWM_IMSK_TRIP0_MSK              (_ADI_MSK(0x00000000,uint32_t))  /* TRIP0: Mask TRIP0 Interrupt */
8060 #define ENUM_PWM_IMSK_TRIP0_UMSK             (_ADI_MSK(0x00000001,uint32_t))  /* TRIP0: Unmask TRIP0 Interrupt */
8061
8062 /* ------------------------------------------------------------------------------------------------------------------------
8063         PWM_ILAT                             Pos/Masks                        Description
8064    ------------------------------------------------------------------------------------------------------------------------ */
8065 #define BITP_PWM_ILAT_TMR4PER                20                               /* PWMTMR4 Period Latched Interrupt Status */
8066 #define BITP_PWM_ILAT_TMR3PER                19                               /* PWMTMR3 Period Latched Interrupt Status */
8067 #define BITP_PWM_ILAT_TMR2PER                18                               /* PWMTMR2 Period Latched Interrupt Status */
8068 #define BITP_PWM_ILAT_TMR1PER                17                               /* PWMTMR1 Period Latched Interrupt Status */
8069 #define BITP_PWM_ILAT_TMR0PER                16                               /* PWMTMR0 Period Boundary Interrupt Latched Status */
8070 #define BITP_PWM_ILAT_TRIP1                   1                               /* TRIP1 Interrupt Latched Status */
8071 #define BITP_PWM_ILAT_TRIP0                   0                               /* TRIP0 Interrupt Latched Status */
8072
8073 #define BITM_PWM_ILAT_TMR4PER                (_ADI_MSK(0x00100000,uint32_t))  /* PWMTMR4 Period Latched Interrupt Status */
8074 #define ENUM_PWM_ILAT_PER4_INTLO             (_ADI_MSK(0x00000000,uint32_t))  /* TMR4PER: No Interrupt Latched */
8075 #define ENUM_PWM_ILAT_PER4_INTHI             (_ADI_MSK(0x00100000,uint32_t))  /* TMR4PER: Interrupt Latched */
8076
8077 #define BITM_PWM_ILAT_TMR3PER                (_ADI_MSK(0x00080000,uint32_t))  /* PWMTMR3 Period Latched Interrupt Status */
8078 #define ENUM_PWM_ILAT_PER3_INTLO             (_ADI_MSK(0x00000000,uint32_t))  /* TMR3PER: No Interrupt Latched */
8079 #define ENUM_PWM_ILAT_PER3_INTHI             (_ADI_MSK(0x00080000,uint32_t))  /* TMR3PER: Interrupt Latched */
8080
8081 #define BITM_PWM_ILAT_TMR2PER                (_ADI_MSK(0x00040000,uint32_t))  /* PWMTMR2 Period Latched Interrupt Status */
8082 #define ENUM_PWM_ILAT_PER2_INTLO             (_ADI_MSK(0x00000000,uint32_t))  /* TMR2PER: No Interrupt Latched */
8083 #define ENUM_PWM_ILAT_PER2_INTHI             (_ADI_MSK(0x00040000,uint32_t))  /* TMR2PER: Interrupt Latched */
8084
8085 #define BITM_PWM_ILAT_TMR1PER                (_ADI_MSK(0x00020000,uint32_t))  /* PWMTMR1 Period Latched Interrupt Status */
8086 #define ENUM_PWM_ILAT_PER1_INTLO             (_ADI_MSK(0x00000000,uint32_t))  /* TMR1PER: No Interrupt Latched */
8087 #define ENUM_PWM_ILAT_PER1_INTHI             (_ADI_MSK(0x00020000,uint32_t))  /* TMR1PER: Interrupt Latched */
8088
8089 #define BITM_PWM_ILAT_TMR0PER                (_ADI_MSK(0x00010000,uint32_t))  /* PWMTMR0 Period Boundary Interrupt Latched Status */
8090 #define ENUM_PWM_ILAT_PER0_INTLO             (_ADI_MSK(0x00000000,uint32_t))  /* TMR0PER: No Interrupt Latched */
8091 #define ENUM_PWM_ILAT_PER0_INTHI             (_ADI_MSK(0x00010000,uint32_t))  /* TMR0PER: Interrupt Latched */
8092
8093 #define BITM_PWM_ILAT_TRIP1                  (_ADI_MSK(0x00000002,uint32_t))  /* TRIP1 Interrupt Latched Status */
8094 #define ENUM_PWM_ILAT_TRIP1_INTLO            (_ADI_MSK(0x00000000,uint32_t))  /* TRIP1: No Interrupt Latched */
8095 #define ENUM_PWM_ILAT_TRIP1_INTHI            (_ADI_MSK(0x00000002,uint32_t))  /* TRIP1: Interrupt Latched */
8096
8097 #define BITM_PWM_ILAT_TRIP0                  (_ADI_MSK(0x00000001,uint32_t))  /* TRIP0 Interrupt Latched Status */
8098 #define ENUM_PWM_ILAT_TRIP0_INTLO            (_ADI_MSK(0x00000000,uint32_t))  /* TRIP0: No Interrupt Latched */
8099 #define ENUM_PWM_ILAT_TRIP0_INTHI            (_ADI_MSK(0x00000001,uint32_t))  /* TRIP0: Interrupt Latched */
8100
8101 /* ------------------------------------------------------------------------------------------------------------------------
8102         PWM_CHOPCFG                          Pos/Masks                        Description
8103    ------------------------------------------------------------------------------------------------------------------------ */
8104 #define BITP_PWM_CHOPCFG_VALUE                0                               /* Gate Chopping Divisor */
8105 #define BITM_PWM_CHOPCFG_VALUE               (_ADI_MSK(0x000000FF,uint32_t))  /* Gate Chopping Divisor */
8106
8107 /* ------------------------------------------------------------------------------------------------------------------------
8108         PWM_DT                               Pos/Masks                        Description
8109    ------------------------------------------------------------------------------------------------------------------------ */
8110 #define BITP_PWM_DT_VALUE                     0                               /* Dead Time */
8111 #define BITM_PWM_DT_VALUE                    (_ADI_MSK(0x000003FF,uint32_t))  /* Dead Time */
8112
8113 /* ------------------------------------------------------------------------------------------------------------------------
8114         PWM_SYNC_WID                         Pos/Masks                        Description
8115    ------------------------------------------------------------------------------------------------------------------------ */
8116 #define BITP_PWM_SYNC_WID_VALUE               0                               /* Sync Pulse Width */
8117 #define BITM_PWM_SYNC_WID_VALUE              (_ADI_MSK(0x000003FF,uint32_t))  /* Sync Pulse Width */
8118
8119 /* ------------------------------------------------------------------------------------------------------------------------
8120         PWM_TM0                              Pos/Masks                        Description
8121    ------------------------------------------------------------------------------------------------------------------------ */
8122 #define BITP_PWM_TM0_VALUE                    0                               /* Timer PWMTMR0 Period Value */
8123 #define BITM_PWM_TM0_VALUE                   (_ADI_MSK(0x0000FFFF,uint32_t))  /* Timer PWMTMR0 Period Value */
8124
8125 /* ------------------------------------------------------------------------------------------------------------------------
8126         PWM_TM1                              Pos/Masks                        Description
8127    ------------------------------------------------------------------------------------------------------------------------ */
8128 #define BITP_PWM_TM1_VALUE                    0                               /* Timer PWMTMR1 Period Value */
8129 #define BITM_PWM_TM1_VALUE                   (_ADI_MSK(0x0000FFFF,uint32_t))  /* Timer PWMTMR1 Period Value */
8130
8131 /* ------------------------------------------------------------------------------------------------------------------------
8132         PWM_TM2                              Pos/Masks                        Description
8133    ------------------------------------------------------------------------------------------------------------------------ */
8134 #define BITP_PWM_TM2_VALUE                    0                               /* Timer PWMTMR2 Period Value */
8135 #define BITM_PWM_TM2_VALUE                   (_ADI_MSK(0x0000FFFF,uint32_t))  /* Timer PWMTMR2 Period Value */
8136
8137 /* ------------------------------------------------------------------------------------------------------------------------
8138         PWM_TM3                              Pos/Masks                        Description
8139    ------------------------------------------------------------------------------------------------------------------------ */
8140 #define BITP_PWM_TM3_VALUE                    0                               /* Timer PWMTMR3 Period Value */
8141 #define BITM_PWM_TM3_VALUE                   (_ADI_MSK(0x0000FFFF,uint32_t))  /* Timer PWMTMR3 Period Value */
8142
8143 /* ------------------------------------------------------------------------------------------------------------------------
8144         PWM_TM4                              Pos/Masks                        Description
8145    ------------------------------------------------------------------------------------------------------------------------ */
8146 #define BITP_PWM_TM4_VALUE                    0                               /* Timer PWMTMR4 Period Value */
8147 #define BITM_PWM_TM4_VALUE                   (_ADI_MSK(0x0000FFFF,uint32_t))  /* Timer PWMTMR4 Period Value */
8148
8149 /* ------------------------------------------------------------------------------------------------------------------------
8150         PWM_DLYA                             Pos/Masks                        Description
8151    ------------------------------------------------------------------------------------------------------------------------ */
8152 #define BITP_PWM_DLYA_VALUE                   0                               /* Channel A Delay Value */
8153 #define BITM_PWM_DLYA_VALUE                  (_ADI_MSK(0x0000FFFF,uint32_t))  /* Channel A Delay Value */
8154
8155 /* ------------------------------------------------------------------------------------------------------------------------
8156         PWM_DLYB                             Pos/Masks                        Description
8157    ------------------------------------------------------------------------------------------------------------------------ */
8158 #define BITP_PWM_DLYB_VALUE                   0                               /* Channel B Delay Value */
8159 #define BITM_PWM_DLYB_VALUE                  (_ADI_MSK(0x0000FFFF,uint32_t))  /* Channel B Delay Value */
8160
8161 /* ------------------------------------------------------------------------------------------------------------------------
8162         PWM_DLYC                             Pos/Masks                        Description
8163    ------------------------------------------------------------------------------------------------------------------------ */
8164 #define BITP_PWM_DLYC_VALUE                   0                               /* Channel C Delay Value */
8165 #define BITM_PWM_DLYC_VALUE                  (_ADI_MSK(0x0000FFFF,uint32_t))  /* Channel C Delay Value */
8166
8167 /* ------------------------------------------------------------------------------------------------------------------------
8168         PWM_DLYD                             Pos/Masks                        Description
8169    ------------------------------------------------------------------------------------------------------------------------ */
8170 #define BITP_PWM_DLYD_VALUE                   0                               /* Channel D Delay Value */
8171 #define BITM_PWM_DLYD_VALUE                  (_ADI_MSK(0x0000FFFF,uint32_t))  /* Channel D Delay Value */
8172
8173 /* ------------------------------------------------------------------------------------------------------------------------
8174         PWM_ACTL                             Pos/Masks                        Description
8175    ------------------------------------------------------------------------------------------------------------------------ */
8176 #define BITP_PWM_ACTL_PULSEMODELO            10                               /* Low Side Output Pulse Position */
8177 #define BITP_PWM_ACTL_PULSEMODEHI             8                               /* High Side Output Pulse Position */
8178 #define BITP_PWM_ACTL_XOVR                    2                               /* high-low Crossover Enable */
8179 #define BITP_PWM_ACTL_DISLO                   1                               /* Channel Low Side Output Disable */
8180 #define BITP_PWM_ACTL_DISHI                   0                               /* Channel High Side Output Disable */
8181
8182 #define BITM_PWM_ACTL_PULSEMODELO            (_ADI_MSK(0x00000C00,uint32_t))  /* Low Side Output Pulse Position */
8183 #define ENUM_PWM_SYM_LO                      (_ADI_MSK(0x00000000,uint32_t))  /* PULSEMODELO: Symmetrical */
8184 #define ENUM_PWM_ASYM_LO                     (_ADI_MSK(0x00000400,uint32_t))  /* PULSEMODELO: Asymmetrical */
8185 #define ENUM_PWM_LEFT_LO                     (_ADI_MSK(0x00000800,uint32_t))  /* PULSEMODELO: Left Half */
8186 #define ENUM_PWM_RIGHT_LO                    (_ADI_MSK(0x00000C00,uint32_t))  /* PULSEMODELO: Right Half */
8187
8188 #define BITM_PWM_ACTL_PULSEMODEHI            (_ADI_MSK(0x00000300,uint32_t))  /* High Side Output Pulse Position */
8189 #define ENUM_PWM_SYM_HI                      (_ADI_MSK(0x00000000,uint32_t))  /* PULSEMODEHI: Symmetrical */
8190 #define ENUM_PWM_ASYM_HI                     (_ADI_MSK(0x00000100,uint32_t))  /* PULSEMODEHI: Asymmetrical */
8191 #define ENUM_PWM_LEFT_HI                     (_ADI_MSK(0x00000200,uint32_t))  /* PULSEMODEHI: Left Half */
8192 #define ENUM_PWM_RIGHT_HI                    (_ADI_MSK(0x00000300,uint32_t))  /* PULSEMODEHI: Right Half */
8193
8194 #define BITM_PWM_ACTL_XOVR                   (_ADI_MSK(0x00000004,uint32_t))  /* high-low Crossover Enable */
8195 #define ENUM_PWM_XOVR_DIS                    (_ADI_MSK(0x00000000,uint32_t))  /* XOVR: Disable Crossover */
8196 #define ENUM_PWM_XOVR_EN                     (_ADI_MSK(0x00000004,uint32_t))  /* XOVR: Enable Crossover */
8197
8198 #define BITM_PWM_ACTL_DISLO                  (_ADI_MSK(0x00000002,uint32_t))  /* Channel Low Side Output Disable */
8199 #define ENUM_PWM_LO_DIS                      (_ADI_MSK(0x00000000,uint32_t))  /* DISLO: Disable Low Side Output */
8200 #define ENUM_PWM_LO_EN                       (_ADI_MSK(0x00000002,uint32_t))  /* DISLO: Enable Low Side Output */
8201
8202 #define BITM_PWM_ACTL_DISHI                  (_ADI_MSK(0x00000001,uint32_t))  /* Channel High Side Output Disable */
8203 #define ENUM_PWM_HI_DIS                      (_ADI_MSK(0x00000000,uint32_t))  /* DISHI: Disable High Side Output */
8204 #define ENUM_PWM_HI_EN                       (_ADI_MSK(0x00000001,uint32_t))  /* DISHI: Enable High Side Output */
8205
8206 /* ------------------------------------------------------------------------------------------------------------------------
8207         PWM_AH0                              Pos/Masks                        Description
8208    ------------------------------------------------------------------------------------------------------------------------ */
8209 #define BITP_PWM_AH0_DUTY                     0                               /* Duty Cycle Asserted Count */
8210 #define BITM_PWM_AH0_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle Asserted Count */
8211
8212 /* ------------------------------------------------------------------------------------------------------------------------
8213         PWM_AH1                              Pos/Masks                        Description
8214    ------------------------------------------------------------------------------------------------------------------------ */
8215 #define BITP_PWM_AH1_DUTY                     0                               /* Duty Cycle De-Asserted Count */
8216 #define BITM_PWM_AH1_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle De-Asserted Count */
8217
8218 /* ------------------------------------------------------------------------------------------------------------------------
8219         PWM_AL0                              Pos/Masks                        Description
8220    ------------------------------------------------------------------------------------------------------------------------ */
8221 #define BITP_PWM_AL0_DUTY                     0                               /* Duty Cycle Asserted Count */
8222 #define BITM_PWM_AL0_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle Asserted Count */
8223
8224 /* ------------------------------------------------------------------------------------------------------------------------
8225         PWM_AL1                              Pos/Masks                        Description
8226    ------------------------------------------------------------------------------------------------------------------------ */
8227 #define BITP_PWM_AL1_DUTY                     0                               /* Duty Cycle De-Asserted Count */
8228 #define BITM_PWM_AL1_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle De-Asserted Count */
8229
8230 /* ------------------------------------------------------------------------------------------------------------------------
8231         PWM_BCTL                             Pos/Masks                        Description
8232    ------------------------------------------------------------------------------------------------------------------------ */
8233 #define BITP_PWM_BCTL_PULSEMODELO            10                               /* Low Side Output Pulse Position */
8234 #define BITP_PWM_BCTL_PULSEMODEHI             8                               /* High Side Output Pulse Position */
8235 #define BITP_PWM_BCTL_XOVR                    2                               /* high-low Crossover Enable */
8236 #define BITP_PWM_BCTL_DISLO                   1                               /* Channel Low Side Output Disable */
8237 #define BITP_PWM_BCTL_DISHI                   0                               /* Channel High Side Output Disable */
8238
8239 /* The fields and enumerations for PWM_BCTL are also in PWM - see the common set of ENUM_PWM_* #defines located with register PWM_ACTL */
8240
8241 #define BITM_PWM_BCTL_PULSEMODELO            (_ADI_MSK(0x00000C00,uint32_t))  /* Low Side Output Pulse Position */
8242 #define BITM_PWM_BCTL_PULSEMODEHI            (_ADI_MSK(0x00000300,uint32_t))  /* High Side Output Pulse Position */
8243 #define BITM_PWM_BCTL_XOVR                   (_ADI_MSK(0x00000004,uint32_t))  /* high-low Crossover Enable */
8244 #define BITM_PWM_BCTL_DISLO                  (_ADI_MSK(0x00000002,uint32_t))  /* Channel Low Side Output Disable */
8245 #define BITM_PWM_BCTL_DISHI                  (_ADI_MSK(0x00000001,uint32_t))  /* Channel High Side Output Disable */
8246
8247 /* ------------------------------------------------------------------------------------------------------------------------
8248         PWM_BH0                              Pos/Masks                        Description
8249    ------------------------------------------------------------------------------------------------------------------------ */
8250 #define BITP_PWM_BH0_DUTY                     0                               /* Duty Cycle Asserted Count */
8251 #define BITM_PWM_BH0_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle Asserted Count */
8252
8253 /* ------------------------------------------------------------------------------------------------------------------------
8254         PWM_BH1                              Pos/Masks                        Description
8255    ------------------------------------------------------------------------------------------------------------------------ */
8256 #define BITP_PWM_BH1_DUTY                     0                               /* Duty Cycle De-Asserted Count */
8257 #define BITM_PWM_BH1_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle De-Asserted Count */
8258
8259 /* ------------------------------------------------------------------------------------------------------------------------
8260         PWM_BL0                              Pos/Masks                        Description
8261    ------------------------------------------------------------------------------------------------------------------------ */
8262 #define BITP_PWM_BL0_DUTY                     0                               /* Duty Cycle Asserted Count */
8263 #define BITM_PWM_BL0_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle Asserted Count */
8264
8265 /* ------------------------------------------------------------------------------------------------------------------------
8266         PWM_BL1                              Pos/Masks                        Description
8267    ------------------------------------------------------------------------------------------------------------------------ */
8268 #define BITP_PWM_BL1_DUTY                     0                               /* Duty Cycle De-Asserted Count */
8269 #define BITM_PWM_BL1_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle De-Asserted Count */
8270
8271 /* ------------------------------------------------------------------------------------------------------------------------
8272         PWM_CCTL                             Pos/Masks                        Description
8273    ------------------------------------------------------------------------------------------------------------------------ */
8274 #define BITP_PWM_CCTL_PULSEMODELO            10                               /* Low Side Output Pulse Position */
8275 #define BITP_PWM_CCTL_PULSEMODEHI             8                               /* High Side Output Pulse Position */
8276 #define BITP_PWM_CCTL_XOVR                    2                               /* high-low Crossover Enable */
8277 #define BITP_PWM_CCTL_DISLO                   1                               /* Channel Low Side Output Disable */
8278 #define BITP_PWM_CCTL_DISHI                   0                               /* Channel High Side Output Disable */
8279
8280 /* The fields and enumerations for PWM_CCTL are also in PWM - see the common set of ENUM_PWM_* #defines located with register PWM_ACTL */
8281
8282 #define BITM_PWM_CCTL_PULSEMODELO            (_ADI_MSK(0x00000C00,uint32_t))  /* Low Side Output Pulse Position */
8283 #define BITM_PWM_CCTL_PULSEMODEHI            (_ADI_MSK(0x00000300,uint32_t))  /* High Side Output Pulse Position */
8284 #define BITM_PWM_CCTL_XOVR                   (_ADI_MSK(0x00000004,uint32_t))  /* high-low Crossover Enable */
8285 #define BITM_PWM_CCTL_DISLO                  (_ADI_MSK(0x00000002,uint32_t))  /* Channel Low Side Output Disable */
8286 #define BITM_PWM_CCTL_DISHI                  (_ADI_MSK(0x00000001,uint32_t))  /* Channel High Side Output Disable */
8287
8288 /* ------------------------------------------------------------------------------------------------------------------------
8289         PWM_CH0                              Pos/Masks                        Description
8290    ------------------------------------------------------------------------------------------------------------------------ */
8291 #define BITP_PWM_CH0_DUTY                     0                               /* Duty Cycle Asserted Count */
8292 #define BITM_PWM_CH0_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle Asserted Count */
8293
8294 /* ------------------------------------------------------------------------------------------------------------------------
8295         PWM_CH1                              Pos/Masks                        Description
8296    ------------------------------------------------------------------------------------------------------------------------ */
8297 #define BITP_PWM_CH1_DUTY                     0                               /* Duty Cycle De-Asserted Count */
8298 #define BITM_PWM_CH1_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle De-Asserted Count */
8299
8300 /* ------------------------------------------------------------------------------------------------------------------------
8301         PWM_CL0                              Pos/Masks                        Description
8302    ------------------------------------------------------------------------------------------------------------------------ */
8303 #define BITP_PWM_CL0_DUTY                     0                               /* Duty Cycle Asserted Count */
8304 #define BITM_PWM_CL0_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle Asserted Count */
8305
8306 /* ------------------------------------------------------------------------------------------------------------------------
8307         PWM_CL1                              Pos/Masks                        Description
8308    ------------------------------------------------------------------------------------------------------------------------ */
8309 #define BITP_PWM_CL1_DUTY                     0                               /* Duty Cycle De-Asserted Count */
8310 #define BITM_PWM_CL1_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle De-Asserted Count */
8311
8312 /* ------------------------------------------------------------------------------------------------------------------------
8313         PWM_DCTL                             Pos/Masks                        Description
8314    ------------------------------------------------------------------------------------------------------------------------ */
8315 #define BITP_PWM_DCTL_PULSEMODELO            10                               /* Low Side Output Pulse Position */
8316 #define BITP_PWM_DCTL_PULSEMODEHI             8                               /* High Side Output Pulse Position */
8317 #define BITP_PWM_DCTL_XOVR                    2                               /* high-low Crossover Enable */
8318 #define BITP_PWM_DCTL_DISLO                   1                               /* Channel Low Side Output Disable */
8319 #define BITP_PWM_DCTL_DISHI                   0                               /* Channel High Side Output Disable */
8320
8321 /* The fields and enumerations for PWM_DCTL are also in PWM - see the common set of ENUM_PWM_* #defines located with register PWM_ACTL */
8322
8323 #define BITM_PWM_DCTL_PULSEMODELO            (_ADI_MSK(0x00000C00,uint32_t))  /* Low Side Output Pulse Position */
8324 #define BITM_PWM_DCTL_PULSEMODEHI            (_ADI_MSK(0x00000300,uint32_t))  /* High Side Output Pulse Position */
8325 #define BITM_PWM_DCTL_XOVR                   (_ADI_MSK(0x00000004,uint32_t))  /* high-low Crossover Enable */
8326 #define BITM_PWM_DCTL_DISLO                  (_ADI_MSK(0x00000002,uint32_t))  /* Channel Low Side Output Disable */
8327 #define BITM_PWM_DCTL_DISHI                  (_ADI_MSK(0x00000001,uint32_t))  /* Channel High Side Output Disable */
8328
8329 /* ------------------------------------------------------------------------------------------------------------------------
8330         PWM_DH0                              Pos/Masks                        Description
8331    ------------------------------------------------------------------------------------------------------------------------ */
8332 #define BITP_PWM_DH0_DUTY                     0                               /* Duty Cycle Asserted Count */
8333 #define BITM_PWM_DH0_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle Asserted Count */
8334
8335 /* ------------------------------------------------------------------------------------------------------------------------
8336         PWM_DH1                              Pos/Masks                        Description
8337    ------------------------------------------------------------------------------------------------------------------------ */
8338 #define BITP_PWM_DH1_DUTY                     0                               /* Duty Cycle De-Asserted Count */
8339 #define BITM_PWM_DH1_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle De-Asserted Count */
8340
8341 /* ------------------------------------------------------------------------------------------------------------------------
8342         PWM_DL0                              Pos/Masks                        Description
8343    ------------------------------------------------------------------------------------------------------------------------ */
8344 #define BITP_PWM_DL0_DUTY                     0                               /* Duty Cycle Asserted Count */
8345 #define BITM_PWM_DL0_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle Asserted Count */
8346
8347 /* ------------------------------------------------------------------------------------------------------------------------
8348         PWM_DL1                              Pos/Masks                        Description
8349    ------------------------------------------------------------------------------------------------------------------------ */
8350 #define BITP_PWM_DL1_DUTY                     0                               /* Duty Cycle De-Asserted Count */
8351 #define BITM_PWM_DL1_DUTY                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Duty Cycle De-Asserted Count */
8352
8353 /* ==================================================
8354         Video Subsystem Registers Registers
8355    ================================================== */
8356
8357 /* =========================
8358         VID0
8359    ========================= */
8360 #define REG_VID0_CONN                   0xFFC1D000         /* VID0 Video Subsystem Connect Register */
8361
8362 /* =========================
8363         VID
8364    ========================= */
8365 /* ------------------------------------------------------------------------------------------------------------------------
8366         VID_CONN                             Pos/Masks                        Description
8367    ------------------------------------------------------------------------------------------------------------------------ */
8368 #define BITP_VID_CONN_PPI2BCAST              23                               /* PPI_2 Broadcast Mode */
8369 #define BITP_VID_CONN_PPI1BCAST              22                               /* PPI_1 Broadcast Mode */
8370 #define BITP_VID_CONN_PPI0BCAST              21                               /* PPI_0 Broadcast Mode */
8371 #define BITP_VID_CONN_PPI2TX                 16                               /* PPI_2_TX Connectivity */
8372 #define BITP_VID_CONN_PPI1TX                 12                               /* PPI_1_TX Connectivity */
8373 #define BITP_VID_CONN_PPI0TX                  8                               /* PPI_0_TX Connectivity */
8374 #define BITP_VID_CONN_PVP0IN                  4                               /* PVP_IN Connectivity */
8375 #define BITP_VID_CONN_PIXC0IN                 0                               /* PIXC_IN Connectivity */
8376 #define BITM_VID_CONN_PPI2BCAST              (_ADI_MSK(0x00800000,uint32_t))  /* PPI_2 Broadcast Mode */
8377 #define BITM_VID_CONN_PPI1BCAST              (_ADI_MSK(0x00400000,uint32_t))  /* PPI_1 Broadcast Mode */
8378 #define BITM_VID_CONN_PPI0BCAST              (_ADI_MSK(0x00200000,uint32_t))  /* PPI_0 Broadcast Mode */
8379 #define BITM_VID_CONN_PPI2TX                 (_ADI_MSK(0x000F0000,uint32_t))  /* PPI_2_TX Connectivity */
8380 #define BITM_VID_CONN_PPI1TX                 (_ADI_MSK(0x0000F000,uint32_t))  /* PPI_1_TX Connectivity */
8381 #define BITM_VID_CONN_PPI0TX                 (_ADI_MSK(0x00000F00,uint32_t))  /* PPI_0_TX Connectivity */
8382 #define BITM_VID_CONN_PVP0IN                 (_ADI_MSK(0x000000F0,uint32_t))  /* PVP_IN Connectivity */
8383 #define BITM_VID_CONN_PIXC0IN                (_ADI_MSK(0x0000000F,uint32_t))  /* PIXC_IN Connectivity */
8384
8385 /* ==================================================
8386         System Watchpoint Unit Registers
8387    ================================================== */
8388
8389 /* =========================
8390         SWU0
8391    ========================= */
8392 #define REG_SWU0_GCTL                   0xFFC1E000         /* SWU0 Global Control Register */
8393 #define REG_SWU0_GSTAT                  0xFFC1E004         /* SWU0 Global Status Register */
8394 #define REG_SWU0_CTL0                   0xFFC1E010         /* SWU0 Control Register n */
8395 #define REG_SWU0_CTL1                   0xFFC1E030         /* SWU0 Control Register n */
8396 #define REG_SWU0_CTL2                   0xFFC1E050         /* SWU0 Control Register n */
8397 #define REG_SWU0_CTL3                   0xFFC1E070         /* SWU0 Control Register n */
8398 #define REG_SWU0_LA0                    0xFFC1E014         /* SWU0 Lower Address Register n */
8399 #define REG_SWU0_LA1                    0xFFC1E034         /* SWU0 Lower Address Register n */
8400 #define REG_SWU0_LA2                    0xFFC1E054         /* SWU0 Lower Address Register n */
8401 #define REG_SWU0_LA3                    0xFFC1E074         /* SWU0 Lower Address Register n */
8402 #define REG_SWU0_UA0                    0xFFC1E018         /* SWU0 Upper Address Register n */
8403 #define REG_SWU0_UA1                    0xFFC1E038         /* SWU0 Upper Address Register n */
8404 #define REG_SWU0_UA2                    0xFFC1E058         /* SWU0 Upper Address Register n */
8405 #define REG_SWU0_UA3                    0xFFC1E078         /* SWU0 Upper Address Register n */
8406 #define REG_SWU0_ID0                    0xFFC1E01C         /* SWU0 ID Register n */
8407 #define REG_SWU0_ID1                    0xFFC1E03C         /* SWU0 ID Register n */
8408 #define REG_SWU0_ID2                    0xFFC1E05C         /* SWU0 ID Register n */
8409 #define REG_SWU0_ID3                    0xFFC1E07C         /* SWU0 ID Register n */
8410 #define REG_SWU0_CNT0                   0xFFC1E020         /* SWU0 Count Register n */
8411 #define REG_SWU0_CNT1                   0xFFC1E040         /* SWU0 Count Register n */
8412 #define REG_SWU0_CNT2                   0xFFC1E060         /* SWU0 Count Register n */
8413 #define REG_SWU0_CNT3                   0xFFC1E080         /* SWU0 Count Register n */
8414 #define REG_SWU0_TARG0                  0xFFC1E024         /* SWU0 Target Register n */
8415 #define REG_SWU0_TARG1                  0xFFC1E044         /* SWU0 Target Register n */
8416 #define REG_SWU0_TARG2                  0xFFC1E064         /* SWU0 Target Register n */
8417 #define REG_SWU0_TARG3                  0xFFC1E084         /* SWU0 Target Register n */
8418 #define REG_SWU0_HIST0                  0xFFC1E028         /* SWU0 Bandwidth History Register n */
8419 #define REG_SWU0_HIST1                  0xFFC1E048         /* SWU0 Bandwidth History Register n */
8420 #define REG_SWU0_HIST2                  0xFFC1E068         /* SWU0 Bandwidth History Register n */
8421 #define REG_SWU0_HIST3                  0xFFC1E088         /* SWU0 Bandwidth History Register n */
8422 #define REG_SWU0_CUR0                   0xFFC1E02C         /* SWU0 Current Register n */
8423 #define REG_SWU0_CUR1                   0xFFC1E04C         /* SWU0 Current Register n */
8424 #define REG_SWU0_CUR2                   0xFFC1E06C         /* SWU0 Current Register n */
8425 #define REG_SWU0_CUR3                   0xFFC1E08C         /* SWU0 Current Register n */
8426
8427 /* =========================
8428         SWU1
8429    ========================= */
8430 #define REG_SWU1_GCTL                   0xFFCAB000         /* SWU1 Global Control Register */
8431 #define REG_SWU1_GSTAT                  0xFFCAB004         /* SWU1 Global Status Register */
8432 #define REG_SWU1_CTL0                   0xFFCAB010         /* SWU1 Control Register n */
8433 #define REG_SWU1_CTL1                   0xFFCAB030         /* SWU1 Control Register n */
8434 #define REG_SWU1_CTL2                   0xFFCAB050         /* SWU1 Control Register n */
8435 #define REG_SWU1_CTL3                   0xFFCAB070         /* SWU1 Control Register n */
8436 #define REG_SWU1_LA0                    0xFFCAB014         /* SWU1 Lower Address Register n */
8437 #define REG_SWU1_LA1                    0xFFCAB034         /* SWU1 Lower Address Register n */
8438 #define REG_SWU1_LA2                    0xFFCAB054         /* SWU1 Lower Address Register n */
8439 #define REG_SWU1_LA3                    0xFFCAB074         /* SWU1 Lower Address Register n */
8440 #define REG_SWU1_UA0                    0xFFCAB018         /* SWU1 Upper Address Register n */
8441 #define REG_SWU1_UA1                    0xFFCAB038         /* SWU1 Upper Address Register n */
8442 #define REG_SWU1_UA2                    0xFFCAB058         /* SWU1 Upper Address Register n */
8443 #define REG_SWU1_UA3                    0xFFCAB078         /* SWU1 Upper Address Register n */
8444 #define REG_SWU1_ID0                    0xFFCAB01C         /* SWU1 ID Register n */
8445 #define REG_SWU1_ID1                    0xFFCAB03C         /* SWU1 ID Register n */
8446 #define REG_SWU1_ID2                    0xFFCAB05C         /* SWU1 ID Register n */
8447 #define REG_SWU1_ID3                    0xFFCAB07C         /* SWU1 ID Register n */
8448 #define REG_SWU1_CNT0                   0xFFCAB020         /* SWU1 Count Register n */
8449 #define REG_SWU1_CNT1                   0xFFCAB040         /* SWU1 Count Register n */
8450 #define REG_SWU1_CNT2                   0xFFCAB060         /* SWU1 Count Register n */
8451 #define REG_SWU1_CNT3                   0xFFCAB080         /* SWU1 Count Register n */
8452 #define REG_SWU1_TARG0                  0xFFCAB024         /* SWU1 Target Register n */
8453 #define REG_SWU1_TARG1                  0xFFCAB044         /* SWU1 Target Register n */
8454 #define REG_SWU1_TARG2                  0xFFCAB064         /* SWU1 Target Register n */
8455 #define REG_SWU1_TARG3                  0xFFCAB084         /* SWU1 Target Register n */
8456 #define REG_SWU1_HIST0                  0xFFCAB028         /* SWU1 Bandwidth History Register n */
8457 #define REG_SWU1_HIST1                  0xFFCAB048         /* SWU1 Bandwidth History Register n */
8458 #define REG_SWU1_HIST2                  0xFFCAB068         /* SWU1 Bandwidth History Register n */
8459 #define REG_SWU1_HIST3                  0xFFCAB088         /* SWU1 Bandwidth History Register n */
8460 #define REG_SWU1_CUR0                   0xFFCAB02C         /* SWU1 Current Register n */
8461 #define REG_SWU1_CUR1                   0xFFCAB04C         /* SWU1 Current Register n */
8462 #define REG_SWU1_CUR2                   0xFFCAB06C         /* SWU1 Current Register n */
8463 #define REG_SWU1_CUR3                   0xFFCAB08C         /* SWU1 Current Register n */
8464
8465 /* =========================
8466         SWU2
8467    ========================= */
8468 #define REG_SWU2_GCTL                   0xFFCAC000         /* SWU2 Global Control Register */
8469 #define REG_SWU2_GSTAT                  0xFFCAC004         /* SWU2 Global Status Register */
8470 #define REG_SWU2_CTL0                   0xFFCAC010         /* SWU2 Control Register n */
8471 #define REG_SWU2_CTL1                   0xFFCAC030         /* SWU2 Control Register n */
8472 #define REG_SWU2_CTL2                   0xFFCAC050         /* SWU2 Control Register n */
8473 #define REG_SWU2_CTL3                   0xFFCAC070         /* SWU2 Control Register n */
8474 #define REG_SWU2_LA0                    0xFFCAC014         /* SWU2 Lower Address Register n */
8475 #define REG_SWU2_LA1                    0xFFCAC034         /* SWU2 Lower Address Register n */
8476 #define REG_SWU2_LA2                    0xFFCAC054         /* SWU2 Lower Address Register n */
8477 #define REG_SWU2_LA3                    0xFFCAC074         /* SWU2 Lower Address Register n */
8478 #define REG_SWU2_UA0                    0xFFCAC018         /* SWU2 Upper Address Register n */
8479 #define REG_SWU2_UA1                    0xFFCAC038         /* SWU2 Upper Address Register n */
8480 #define REG_SWU2_UA2                    0xFFCAC058         /* SWU2 Upper Address Register n */
8481 #define REG_SWU2_UA3                    0xFFCAC078         /* SWU2 Upper Address Register n */
8482 #define REG_SWU2_ID0                    0xFFCAC01C         /* SWU2 ID Register n */
8483 #define REG_SWU2_ID1                    0xFFCAC03C         /* SWU2 ID Register n */
8484 #define REG_SWU2_ID2                    0xFFCAC05C         /* SWU2 ID Register n */
8485 #define REG_SWU2_ID3                    0xFFCAC07C         /* SWU2 ID Register n */
8486 #define REG_SWU2_CNT0                   0xFFCAC020         /* SWU2 Count Register n */
8487 #define REG_SWU2_CNT1                   0xFFCAC040         /* SWU2 Count Register n */
8488 #define REG_SWU2_CNT2                   0xFFCAC060         /* SWU2 Count Register n */
8489 #define REG_SWU2_CNT3                   0xFFCAC080         /* SWU2 Count Register n */
8490 #define REG_SWU2_TARG0                  0xFFCAC024         /* SWU2 Target Register n */
8491 #define REG_SWU2_TARG1                  0xFFCAC044         /* SWU2 Target Register n */
8492 #define REG_SWU2_TARG2                  0xFFCAC064         /* SWU2 Target Register n */
8493 #define REG_SWU2_TARG3                  0xFFCAC084         /* SWU2 Target Register n */
8494 #define REG_SWU2_HIST0                  0xFFCAC028         /* SWU2 Bandwidth History Register n */
8495 #define REG_SWU2_HIST1                  0xFFCAC048         /* SWU2 Bandwidth History Register n */
8496 #define REG_SWU2_HIST2                  0xFFCAC068         /* SWU2 Bandwidth History Register n */
8497 #define REG_SWU2_HIST3                  0xFFCAC088         /* SWU2 Bandwidth History Register n */
8498 #define REG_SWU2_CUR0                   0xFFCAC02C         /* SWU2 Current Register n */
8499 #define REG_SWU2_CUR1                   0xFFCAC04C         /* SWU2 Current Register n */
8500 #define REG_SWU2_CUR2                   0xFFCAC06C         /* SWU2 Current Register n */
8501 #define REG_SWU2_CUR3                   0xFFCAC08C         /* SWU2 Current Register n */
8502
8503 /* =========================
8504         SWU3
8505    ========================= */
8506 #define REG_SWU3_GCTL                   0xFFCAD000         /* SWU3 Global Control Register */
8507 #define REG_SWU3_GSTAT                  0xFFCAD004         /* SWU3 Global Status Register */
8508 #define REG_SWU3_CTL0                   0xFFCAD010         /* SWU3 Control Register n */
8509 #define REG_SWU3_CTL1                   0xFFCAD030         /* SWU3 Control Register n */
8510 #define REG_SWU3_CTL2                   0xFFCAD050         /* SWU3 Control Register n */
8511 #define REG_SWU3_CTL3                   0xFFCAD070         /* SWU3 Control Register n */
8512 #define REG_SWU3_LA0                    0xFFCAD014         /* SWU3 Lower Address Register n */
8513 #define REG_SWU3_LA1                    0xFFCAD034         /* SWU3 Lower Address Register n */
8514 #define REG_SWU3_LA2                    0xFFCAD054         /* SWU3 Lower Address Register n */
8515 #define REG_SWU3_LA3                    0xFFCAD074         /* SWU3 Lower Address Register n */
8516 #define REG_SWU3_UA0                    0xFFCAD018         /* SWU3 Upper Address Register n */
8517 #define REG_SWU3_UA1                    0xFFCAD038         /* SWU3 Upper Address Register n */
8518 #define REG_SWU3_UA2                    0xFFCAD058         /* SWU3 Upper Address Register n */
8519 #define REG_SWU3_UA3                    0xFFCAD078         /* SWU3 Upper Address Register n */
8520 #define REG_SWU3_ID0                    0xFFCAD01C         /* SWU3 ID Register n */
8521 #define REG_SWU3_ID1                    0xFFCAD03C         /* SWU3 ID Register n */
8522 #define REG_SWU3_ID2                    0xFFCAD05C         /* SWU3 ID Register n */
8523 #define REG_SWU3_ID3                    0xFFCAD07C         /* SWU3 ID Register n */
8524 #define REG_SWU3_CNT0                   0xFFCAD020         /* SWU3 Count Register n */
8525 #define REG_SWU3_CNT1                   0xFFCAD040         /* SWU3 Count Register n */
8526 #define REG_SWU3_CNT2                   0xFFCAD060         /* SWU3 Count Register n */
8527 #define REG_SWU3_CNT3                   0xFFCAD080         /* SWU3 Count Register n */
8528 #define REG_SWU3_TARG0                  0xFFCAD024         /* SWU3 Target Register n */
8529 #define REG_SWU3_TARG1                  0xFFCAD044         /* SWU3 Target Register n */
8530 #define REG_SWU3_TARG2                  0xFFCAD064         /* SWU3 Target Register n */
8531 #define REG_SWU3_TARG3                  0xFFCAD084         /* SWU3 Target Register n */
8532 #define REG_SWU3_HIST0                  0xFFCAD028         /* SWU3 Bandwidth History Register n */
8533 #define REG_SWU3_HIST1                  0xFFCAD048         /* SWU3 Bandwidth History Register n */
8534 #define REG_SWU3_HIST2                  0xFFCAD068         /* SWU3 Bandwidth History Register n */
8535 #define REG_SWU3_HIST3                  0xFFCAD088         /* SWU3 Bandwidth History Register n */
8536 #define REG_SWU3_CUR0                   0xFFCAD02C         /* SWU3 Current Register n */
8537 #define REG_SWU3_CUR1                   0xFFCAD04C         /* SWU3 Current Register n */
8538 #define REG_SWU3_CUR2                   0xFFCAD06C         /* SWU3 Current Register n */
8539 #define REG_SWU3_CUR3                   0xFFCAD08C         /* SWU3 Current Register n */
8540
8541 /* =========================
8542         SWU4
8543    ========================= */
8544 #define REG_SWU4_GCTL                   0xFFCAE000         /* SWU4 Global Control Register */
8545 #define REG_SWU4_GSTAT                  0xFFCAE004         /* SWU4 Global Status Register */
8546 #define REG_SWU4_CTL0                   0xFFCAE010         /* SWU4 Control Register n */
8547 #define REG_SWU4_CTL1                   0xFFCAE030         /* SWU4 Control Register n */
8548 #define REG_SWU4_CTL2                   0xFFCAE050         /* SWU4 Control Register n */
8549 #define REG_SWU4_CTL3                   0xFFCAE070         /* SWU4 Control Register n */
8550 #define REG_SWU4_LA0                    0xFFCAE014         /* SWU4 Lower Address Register n */
8551 #define REG_SWU4_LA1                    0xFFCAE034         /* SWU4 Lower Address Register n */
8552 #define REG_SWU4_LA2                    0xFFCAE054         /* SWU4 Lower Address Register n */
8553 #define REG_SWU4_LA3                    0xFFCAE074         /* SWU4 Lower Address Register n */
8554 #define REG_SWU4_UA0                    0xFFCAE018         /* SWU4 Upper Address Register n */
8555 #define REG_SWU4_UA1                    0xFFCAE038         /* SWU4 Upper Address Register n */
8556 #define REG_SWU4_UA2                    0xFFCAE058         /* SWU4 Upper Address Register n */
8557 #define REG_SWU4_UA3                    0xFFCAE078         /* SWU4 Upper Address Register n */
8558 #define REG_SWU4_ID0                    0xFFCAE01C         /* SWU4 ID Register n */
8559 #define REG_SWU4_ID1                    0xFFCAE03C         /* SWU4 ID Register n */
8560 #define REG_SWU4_ID2                    0xFFCAE05C         /* SWU4 ID Register n */
8561 #define REG_SWU4_ID3                    0xFFCAE07C         /* SWU4 ID Register n */
8562 #define REG_SWU4_CNT0                   0xFFCAE020         /* SWU4 Count Register n */
8563 #define REG_SWU4_CNT1                   0xFFCAE040         /* SWU4 Count Register n */
8564 #define REG_SWU4_CNT2                   0xFFCAE060         /* SWU4 Count Register n */
8565 #define REG_SWU4_CNT3                   0xFFCAE080         /* SWU4 Count Register n */
8566 #define REG_SWU4_TARG0                  0xFFCAE024         /* SWU4 Target Register n */
8567 #define REG_SWU4_TARG1                  0xFFCAE044         /* SWU4 Target Register n */
8568 #define REG_SWU4_TARG2                  0xFFCAE064         /* SWU4 Target Register n */
8569 #define REG_SWU4_TARG3                  0xFFCAE084         /* SWU4 Target Register n */
8570 #define REG_SWU4_HIST0                  0xFFCAE028         /* SWU4 Bandwidth History Register n */
8571 #define REG_SWU4_HIST1                  0xFFCAE048         /* SWU4 Bandwidth History Register n */
8572 #define REG_SWU4_HIST2                  0xFFCAE068         /* SWU4 Bandwidth History Register n */
8573 #define REG_SWU4_HIST3                  0xFFCAE088         /* SWU4 Bandwidth History Register n */
8574 #define REG_SWU4_CUR0                   0xFFCAE02C         /* SWU4 Current Register n */
8575 #define REG_SWU4_CUR1                   0xFFCAE04C         /* SWU4 Current Register n */
8576 #define REG_SWU4_CUR2                   0xFFCAE06C         /* SWU4 Current Register n */
8577 #define REG_SWU4_CUR3                   0xFFCAE08C         /* SWU4 Current Register n */
8578
8579 /* =========================
8580         SWU5
8581    ========================= */
8582 #define REG_SWU5_GCTL                   0xFFCAF000         /* SWU5 Global Control Register */
8583 #define REG_SWU5_GSTAT                  0xFFCAF004         /* SWU5 Global Status Register */
8584 #define REG_SWU5_CTL0                   0xFFCAF010         /* SWU5 Control Register n */
8585 #define REG_SWU5_CTL1                   0xFFCAF030         /* SWU5 Control Register n */
8586 #define REG_SWU5_CTL2                   0xFFCAF050         /* SWU5 Control Register n */
8587 #define REG_SWU5_CTL3                   0xFFCAF070         /* SWU5 Control Register n */
8588 #define REG_SWU5_LA0                    0xFFCAF014         /* SWU5 Lower Address Register n */
8589 #define REG_SWU5_LA1                    0xFFCAF034         /* SWU5 Lower Address Register n */
8590 #define REG_SWU5_LA2                    0xFFCAF054         /* SWU5 Lower Address Register n */
8591 #define REG_SWU5_LA3                    0xFFCAF074         /* SWU5 Lower Address Register n */
8592 #define REG_SWU5_UA0                    0xFFCAF018         /* SWU5 Upper Address Register n */
8593 #define REG_SWU5_UA1                    0xFFCAF038         /* SWU5 Upper Address Register n */
8594 #define REG_SWU5_UA2                    0xFFCAF058         /* SWU5 Upper Address Register n */
8595 #define REG_SWU5_UA3                    0xFFCAF078         /* SWU5 Upper Address Register n */
8596 #define REG_SWU5_ID0                    0xFFCAF01C         /* SWU5 ID Register n */
8597 #define REG_SWU5_ID1                    0xFFCAF03C         /* SWU5 ID Register n */
8598 #define REG_SWU5_ID2                    0xFFCAF05C         /* SWU5 ID Register n */
8599 #define REG_SWU5_ID3                    0xFFCAF07C         /* SWU5 ID Register n */
8600 #define REG_SWU5_CNT0                   0xFFCAF020         /* SWU5 Count Register n */
8601 #define REG_SWU5_CNT1                   0xFFCAF040         /* SWU5 Count Register n */
8602 #define REG_SWU5_CNT2                   0xFFCAF060         /* SWU5 Count Register n */
8603 #define REG_SWU5_CNT3                   0xFFCAF080         /* SWU5 Count Register n */
8604 #define REG_SWU5_TARG0                  0xFFCAF024         /* SWU5 Target Register n */
8605 #define REG_SWU5_TARG1                  0xFFCAF044         /* SWU5 Target Register n */
8606 #define REG_SWU5_TARG2                  0xFFCAF064         /* SWU5 Target Register n */
8607 #define REG_SWU5_TARG3                  0xFFCAF084         /* SWU5 Target Register n */
8608 #define REG_SWU5_HIST0                  0xFFCAF028         /* SWU5 Bandwidth History Register n */
8609 #define REG_SWU5_HIST1                  0xFFCAF048         /* SWU5 Bandwidth History Register n */
8610 #define REG_SWU5_HIST2                  0xFFCAF068         /* SWU5 Bandwidth History Register n */
8611 #define REG_SWU5_HIST3                  0xFFCAF088         /* SWU5 Bandwidth History Register n */
8612 #define REG_SWU5_CUR0                   0xFFCAF02C         /* SWU5 Current Register n */
8613 #define REG_SWU5_CUR1                   0xFFCAF04C         /* SWU5 Current Register n */
8614 #define REG_SWU5_CUR2                   0xFFCAF06C         /* SWU5 Current Register n */
8615 #define REG_SWU5_CUR3                   0xFFCAF08C         /* SWU5 Current Register n */
8616
8617 /* =========================
8618         SWU6
8619    ========================= */
8620 #define REG_SWU6_GCTL                   0xFFC82000         /* SWU6 Global Control Register */
8621 #define REG_SWU6_GSTAT                  0xFFC82004         /* SWU6 Global Status Register */
8622 #define REG_SWU6_CTL0                   0xFFC82010         /* SWU6 Control Register n */
8623 #define REG_SWU6_CTL1                   0xFFC82030         /* SWU6 Control Register n */
8624 #define REG_SWU6_CTL2                   0xFFC82050         /* SWU6 Control Register n */
8625 #define REG_SWU6_CTL3                   0xFFC82070         /* SWU6 Control Register n */
8626 #define REG_SWU6_LA0                    0xFFC82014         /* SWU6 Lower Address Register n */
8627 #define REG_SWU6_LA1                    0xFFC82034         /* SWU6 Lower Address Register n */
8628 #define REG_SWU6_LA2                    0xFFC82054         /* SWU6 Lower Address Register n */
8629 #define REG_SWU6_LA3                    0xFFC82074         /* SWU6 Lower Address Register n */
8630 #define REG_SWU6_UA0                    0xFFC82018         /* SWU6 Upper Address Register n */
8631 #define REG_SWU6_UA1                    0xFFC82038         /* SWU6 Upper Address Register n */
8632 #define REG_SWU6_UA2                    0xFFC82058         /* SWU6 Upper Address Register n */
8633 #define REG_SWU6_UA3                    0xFFC82078         /* SWU6 Upper Address Register n */
8634 #define REG_SWU6_ID0                    0xFFC8201C         /* SWU6 ID Register n */
8635 #define REG_SWU6_ID1                    0xFFC8203C         /* SWU6 ID Register n */
8636 #define REG_SWU6_ID2                    0xFFC8205C         /* SWU6 ID Register n */
8637 #define REG_SWU6_ID3                    0xFFC8207C         /* SWU6 ID Register n */
8638 #define REG_SWU6_CNT0                   0xFFC82020         /* SWU6 Count Register n */
8639 #define REG_SWU6_CNT1                   0xFFC82040         /* SWU6 Count Register n */
8640 #define REG_SWU6_CNT2                   0xFFC82060         /* SWU6 Count Register n */
8641 #define REG_SWU6_CNT3                   0xFFC82080         /* SWU6 Count Register n */
8642 #define REG_SWU6_TARG0                  0xFFC82024         /* SWU6 Target Register n */
8643 #define REG_SWU6_TARG1                  0xFFC82044         /* SWU6 Target Register n */
8644 #define REG_SWU6_TARG2                  0xFFC82064         /* SWU6 Target Register n */
8645 #define REG_SWU6_TARG3                  0xFFC82084         /* SWU6 Target Register n */
8646 #define REG_SWU6_HIST0                  0xFFC82028         /* SWU6 Bandwidth History Register n */
8647 #define REG_SWU6_HIST1                  0xFFC82048         /* SWU6 Bandwidth History Register n */
8648 #define REG_SWU6_HIST2                  0xFFC82068         /* SWU6 Bandwidth History Register n */
8649 #define REG_SWU6_HIST3                  0xFFC82088         /* SWU6 Bandwidth History Register n */
8650 #define REG_SWU6_CUR0                   0xFFC8202C         /* SWU6 Current Register n */
8651 #define REG_SWU6_CUR1                   0xFFC8204C         /* SWU6 Current Register n */
8652 #define REG_SWU6_CUR2                   0xFFC8206C         /* SWU6 Current Register n */
8653 #define REG_SWU6_CUR3                   0xFFC8208C         /* SWU6 Current Register n */
8654
8655 /* =========================
8656         SWU
8657    ========================= */
8658 /* ------------------------------------------------------------------------------------------------------------------------
8659         SWU_GCTL                             Pos/Masks                        Description
8660    ------------------------------------------------------------------------------------------------------------------------ */
8661 #define BITP_SWU_GCTL_RST                     1                               /* Global Reset */
8662 #define BITP_SWU_GCTL_EN                      0                               /* Global Enable */
8663 #define BITM_SWU_GCTL_RST                    (_ADI_MSK(0x00000002,uint32_t))  /* Global Reset */
8664 #define BITM_SWU_GCTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* Global Enable */
8665
8666 /* ------------------------------------------------------------------------------------------------------------------------
8667         SWU_GSTAT                            Pos/Masks                        Description
8668    ------------------------------------------------------------------------------------------------------------------------ */
8669 #define BITP_SWU_GSTAT_ADDRERR               30                               /* Address Error Status */
8670 #define BITP_SWU_GSTAT_OVRBW3                15                               /* Group 3 Bandwidth Above Maximum Target */
8671 #define BITP_SWU_GSTAT_UNDRBW3               14                               /* Group 3 Bandwidth Below Minimum Target */
8672 #define BITP_SWU_GSTAT_OVRBW2                13                               /* Group 2 Bandwidth Above Maximum Target */
8673 #define BITP_SWU_GSTAT_UNDRBW2               12                               /* Group 2 Bandwidth Below Minimum Target */
8674 #define BITP_SWU_GSTAT_OVRBW1                11                               /* Group 1 Bandwidth Above Maximum Target */
8675 #define BITP_SWU_GSTAT_UNDRBW1               10                               /* Group 1 Bandwidth Below Minimum Target */
8676 #define BITP_SWU_GSTAT_OVRBW0                 9                               /* Group 0 Bandwidth Above Maximum Target */
8677 #define BITP_SWU_GSTAT_UNDRBW0                8                               /* Group 0 Bandwidth Below Minimum Target */
8678 #define BITP_SWU_GSTAT_INT3                   7                               /* Group 3 Interrupt Status */
8679 #define BITP_SWU_GSTAT_INT2                   6                               /* Group 2 Interrupt Status */
8680 #define BITP_SWU_GSTAT_INT1                   5                               /* Group 1 Interrupt Status */
8681 #define BITP_SWU_GSTAT_INT0                   4                               /* Group 0 Interrupt Status */
8682 #define BITP_SWU_GSTAT_MTCH3                  3                               /* Group 3 Match */
8683 #define BITP_SWU_GSTAT_MTCH2                  2                               /* Group 2 Match */
8684 #define BITP_SWU_GSTAT_MTCH1                  1                               /* Group 1 Match */
8685 #define BITP_SWU_GSTAT_MTCH0                  0                               /* Group 0 Match */
8686 #define BITM_SWU_GSTAT_ADDRERR               (_ADI_MSK(0x40000000,uint32_t))  /* Address Error Status */
8687 #define BITM_SWU_GSTAT_OVRBW3                (_ADI_MSK(0x00008000,uint32_t))  /* Group 3 Bandwidth Above Maximum Target */
8688 #define BITM_SWU_GSTAT_UNDRBW3               (_ADI_MSK(0x00004000,uint32_t))  /* Group 3 Bandwidth Below Minimum Target */
8689 #define BITM_SWU_GSTAT_OVRBW2                (_ADI_MSK(0x00002000,uint32_t))  /* Group 2 Bandwidth Above Maximum Target */
8690 #define BITM_SWU_GSTAT_UNDRBW2               (_ADI_MSK(0x00001000,uint32_t))  /* Group 2 Bandwidth Below Minimum Target */
8691 #define BITM_SWU_GSTAT_OVRBW1                (_ADI_MSK(0x00000800,uint32_t))  /* Group 1 Bandwidth Above Maximum Target */
8692 #define BITM_SWU_GSTAT_UNDRBW1               (_ADI_MSK(0x00000400,uint32_t))  /* Group 1 Bandwidth Below Minimum Target */
8693 #define BITM_SWU_GSTAT_OVRBW0                (_ADI_MSK(0x00000200,uint32_t))  /* Group 0 Bandwidth Above Maximum Target */
8694 #define BITM_SWU_GSTAT_UNDRBW0               (_ADI_MSK(0x00000100,uint32_t))  /* Group 0 Bandwidth Below Minimum Target */
8695 #define BITM_SWU_GSTAT_INT3                  (_ADI_MSK(0x00000080,uint32_t))  /* Group 3 Interrupt Status */
8696 #define BITM_SWU_GSTAT_INT2                  (_ADI_MSK(0x00000040,uint32_t))  /* Group 2 Interrupt Status */
8697 #define BITM_SWU_GSTAT_INT1                  (_ADI_MSK(0x00000020,uint32_t))  /* Group 1 Interrupt Status */
8698 #define BITM_SWU_GSTAT_INT0                  (_ADI_MSK(0x00000010,uint32_t))  /* Group 0 Interrupt Status */
8699 #define BITM_SWU_GSTAT_MTCH3                 (_ADI_MSK(0x00000008,uint32_t))  /* Group 3 Match */
8700 #define BITM_SWU_GSTAT_MTCH2                 (_ADI_MSK(0x00000004,uint32_t))  /* Group 2 Match */
8701 #define BITM_SWU_GSTAT_MTCH1                 (_ADI_MSK(0x00000002,uint32_t))  /* Group 1 Match */
8702 #define BITM_SWU_GSTAT_MTCH0                 (_ADI_MSK(0x00000001,uint32_t))  /* Group 0 Match */
8703
8704 /* ------------------------------------------------------------------------------------------------------------------------
8705         SWU_CTL                              Pos/Masks                        Description
8706    ------------------------------------------------------------------------------------------------------------------------ */
8707 #define BITP_SWU_CTL_MAXACT                  19                               /* Action for Bandwidth Above Maximum */
8708 #define BITP_SWU_CTL_MINACT                  18                               /* Action for Bandwidth Below Minimum */
8709 #define BITP_SWU_CTL_BLENINC                 17                               /* Increment Bandwidth Count by Burst Length */
8710 #define BITP_SWU_CTL_BWEN                    16                               /* Bandwidth Mode Enable */
8711 #define BITP_SWU_CTL_TMEN                    15                               /* Trace Message Enable */
8712 #define BITP_SWU_CTL_TRGEN                   14                               /* Trigger Enable */
8713 #define BITP_SWU_CTL_INTEN                   13                               /* Interrupt Enable */
8714 #define BITP_SWU_CTL_DBGEN                   12                               /* Debug Event Enable */
8715 #define BITP_SWU_CTL_CNTRPTEN                 9                               /* Count Repeat Enable */
8716 #define BITP_SWU_CTL_CNTEN                    8                               /* Count Enable */
8717 #define BITP_SWU_CTL_LCMPEN                   6                               /* Locked Comparison Enable */
8718 #define BITP_SWU_CTL_SCMPEN                   5                               /* Secure Comparison Enable */
8719 #define BITP_SWU_CTL_IDCMPEN                  4                               /* ID Comparison Enable */
8720 #define BITP_SWU_CTL_ACMPM                    2                               /* Address Comparison Mode */
8721 #define BITP_SWU_CTL_DIR                      1                               /* Transaction Direction for Match */
8722 #define BITP_SWU_CTL_EN                       0                               /* Enable Watchpoint */
8723 #define BITM_SWU_CTL_MAXACT                  (_ADI_MSK(0x00080000,uint32_t))  /* Action for Bandwidth Above Maximum */
8724 #define BITM_SWU_CTL_MINACT                  (_ADI_MSK(0x00040000,uint32_t))  /* Action for Bandwidth Below Minimum */
8725 #define BITM_SWU_CTL_BLENINC                 (_ADI_MSK(0x00020000,uint32_t))  /* Increment Bandwidth Count by Burst Length */
8726 #define BITM_SWU_CTL_BWEN                    (_ADI_MSK(0x00010000,uint32_t))  /* Bandwidth Mode Enable */
8727 #define BITM_SWU_CTL_TMEN                    (_ADI_MSK(0x00008000,uint32_t))  /* Trace Message Enable */
8728 #define BITM_SWU_CTL_TRGEN                   (_ADI_MSK(0x00004000,uint32_t))  /* Trigger Enable */
8729 #define BITM_SWU_CTL_INTEN                   (_ADI_MSK(0x00002000,uint32_t))  /* Interrupt Enable */
8730 #define BITM_SWU_CTL_DBGEN                   (_ADI_MSK(0x00001000,uint32_t))  /* Debug Event Enable */
8731 #define BITM_SWU_CTL_CNTRPTEN                (_ADI_MSK(0x00000200,uint32_t))  /* Count Repeat Enable */
8732 #define BITM_SWU_CTL_CNTEN                   (_ADI_MSK(0x00000100,uint32_t))  /* Count Enable */
8733 #define BITM_SWU_CTL_LCMPEN                  (_ADI_MSK(0x00000040,uint32_t))  /* Locked Comparison Enable */
8734 #define BITM_SWU_CTL_SCMPEN                  (_ADI_MSK(0x00000020,uint32_t))  /* Secure Comparison Enable */
8735 #define BITM_SWU_CTL_IDCMPEN                 (_ADI_MSK(0x00000010,uint32_t))  /* ID Comparison Enable */
8736 #define BITM_SWU_CTL_ACMPM                   (_ADI_MSK(0x0000000C,uint32_t))  /* Address Comparison Mode */
8737 #define BITM_SWU_CTL_DIR                     (_ADI_MSK(0x00000002,uint32_t))  /* Transaction Direction for Match */
8738 #define BITM_SWU_CTL_EN                      (_ADI_MSK(0x00000001,uint32_t))  /* Enable Watchpoint */
8739
8740 /* ------------------------------------------------------------------------------------------------------------------------
8741         SWU_ID                               Pos/Masks                        Description
8742    ------------------------------------------------------------------------------------------------------------------------ */
8743 #define BITP_SWU_ID_IDMASK                   16                               /* Identity Mask (for Or with ID) */
8744 #define BITP_SWU_ID_ID                        0                               /* Identity */
8745 #define BITM_SWU_ID_IDMASK                   (_ADI_MSK(0xFFFF0000,uint32_t))  /* Identity Mask (for Or with ID) */
8746 #define BITM_SWU_ID_ID                       (_ADI_MSK(0x0000FFFF,uint32_t))  /* Identity */
8747
8748 /* ------------------------------------------------------------------------------------------------------------------------
8749         SWU_CNT                              Pos/Masks                        Description
8750    ------------------------------------------------------------------------------------------------------------------------ */
8751 #define BITP_SWU_CNT_COUNT                    0                               /* Count */
8752 #define BITM_SWU_CNT_COUNT                   (_ADI_MSK(0x0000FFFF,uint32_t))  /* Count */
8753
8754 /* ------------------------------------------------------------------------------------------------------------------------
8755         SWU_TARG                             Pos/Masks                        Description
8756    ------------------------------------------------------------------------------------------------------------------------ */
8757 #define BITP_SWU_TARG_BWMAX                  16                               /* Maximum Bandwidth Target */
8758 #define BITP_SWU_TARG_BWMIN                   0                               /* Minimum Bandwidth Target */
8759 #define BITM_SWU_TARG_BWMAX                  (_ADI_MSK(0xFFFF0000,uint32_t))  /* Maximum Bandwidth Target */
8760 #define BITM_SWU_TARG_BWMIN                  (_ADI_MSK(0x0000FFFF,uint32_t))  /* Minimum Bandwidth Target */
8761
8762 /* ------------------------------------------------------------------------------------------------------------------------
8763         SWU_HIST                             Pos/Masks                        Description
8764    ------------------------------------------------------------------------------------------------------------------------ */
8765 #define BITP_SWU_HIST_BWHIST1                16                               /* Bandwidth from Window Before Last */
8766 #define BITP_SWU_HIST_BWHIST0                 0                               /* Bandwidth from Last Window */
8767 #define BITM_SWU_HIST_BWHIST1                (_ADI_MSK(0xFFFF0000,uint32_t))  /* Bandwidth from Window Before Last */
8768 #define BITM_SWU_HIST_BWHIST0                (_ADI_MSK(0x0000FFFF,uint32_t))  /* Bandwidth from Last Window */
8769
8770 /* ------------------------------------------------------------------------------------------------------------------------
8771         SWU_CUR                              Pos/Masks                        Description
8772    ------------------------------------------------------------------------------------------------------------------------ */
8773 #define BITP_SWU_CUR_CURBW                   16                               /* Current Bandwidth */
8774 #define BITP_SWU_CUR_CURCNT                   0                               /* Current Count */
8775 #define BITM_SWU_CUR_CURBW                   (_ADI_MSK(0xFFFF0000,uint32_t))  /* Current Bandwidth */
8776 #define BITM_SWU_CUR_CURCNT                  (_ADI_MSK(0x0000FFFF,uint32_t))  /* Current Count */
8777
8778 /* ==================================================
8779         System Debug Unit Registers
8780    ================================================== */
8781
8782 /* =========================
8783         SDU0
8784    ========================= */
8785 #define REG_SDU0_IDCODE                 0xFFC1F020         /* SDU0 ID Code Register */
8786 #define REG_SDU0_CTL                    0xFFC1F050         /* SDU0 Control Register */
8787 #define REG_SDU0_STAT                   0xFFC1F054         /* SDU0 Status Register */
8788 #define REG_SDU0_MACCTL                 0xFFC1F058         /* SDU0 Memory Access Control Register */
8789 #define REG_SDU0_MACADDR                0xFFC1F05C         /* SDU0 Memory Access Address Register */
8790 #define REG_SDU0_MACDATA                0xFFC1F060         /* SDU0 Memory Access Data Register */
8791 #define REG_SDU0_DMARD                  0xFFC1F064         /* SDU0 DMA Read Data Register */
8792 #define REG_SDU0_DMAWD                  0xFFC1F068         /* SDU0 DMA Write Data Register */
8793 #define REG_SDU0_MSG                    0xFFC1F080         /* SDU0 Message Register */
8794 #define REG_SDU0_MSG_SET                0xFFC1F084         /* SDU0 Message Set Register */
8795 #define REG_SDU0_MSG_CLR                0xFFC1F088         /* SDU0 Message Clear Register */
8796 #define REG_SDU0_GHLT                   0xFFC1F08C         /* SDU0 Group Halt Register */
8797
8798 /* =========================
8799         SDU
8800    ========================= */
8801 /* ------------------------------------------------------------------------------------------------------------------------
8802         SDU_IDCODE                           Pos/Masks                        Description
8803    ------------------------------------------------------------------------------------------------------------------------ */
8804 #define BITP_SDU_IDCODE_REVID                28                               /* Revision ID */
8805 #define BITP_SDU_IDCODE_PRID                 12                               /* Product ID */
8806 #define BITP_SDU_IDCODE_MFID                  1                               /* Manufacturer ID */
8807 #define BITM_SDU_IDCODE_REVID                (_ADI_MSK(0xF0000000,uint32_t))  /* Revision ID */
8808 #define BITM_SDU_IDCODE_PRID                 (_ADI_MSK(0x0FFFF000,uint32_t))  /* Product ID */
8809 #define BITM_SDU_IDCODE_MFID                 (_ADI_MSK(0x00000FFE,uint32_t))  /* Manufacturer ID */
8810
8811 /* ------------------------------------------------------------------------------------------------------------------------
8812         SDU_CTL                              Pos/Masks                        Description
8813    ------------------------------------------------------------------------------------------------------------------------ */
8814 #define BITP_SDU_CTL_EHLT                     8                               /* Emulator Halt Select */
8815 #define BITP_SDU_CTL_EMEEN                    4                               /* Emulation Event Enable */
8816 #define BITP_SDU_CTL_DMAEN                    2                               /* DMA Enable */
8817 #define BITP_SDU_CTL_CSPEN                    1                               /* Core Scan Path Enable */
8818 #define BITP_SDU_CTL_SYSRST                   0                               /* System Reset */
8819 #define BITM_SDU_CTL_EHLT                    (_ADI_MSK(0x0000FF00,uint32_t))  /* Emulator Halt Select */
8820 #define BITM_SDU_CTL_EMEEN                   (_ADI_MSK(0x00000010,uint32_t))  /* Emulation Event Enable */
8821 #define BITM_SDU_CTL_DMAEN                   (_ADI_MSK(0x00000004,uint32_t))  /* DMA Enable */
8822 #define BITM_SDU_CTL_CSPEN                   (_ADI_MSK(0x00000002,uint32_t))  /* Core Scan Path Enable */
8823 #define BITM_SDU_CTL_SYSRST                  (_ADI_MSK(0x00000001,uint32_t))  /* System Reset */
8824
8825 /* ------------------------------------------------------------------------------------------------------------------------
8826         SDU_STAT                             Pos/Masks                        Description
8827    ------------------------------------------------------------------------------------------------------------------------ */
8828 #define BITP_SDU_STAT_CRST                   22                               /* Core Reset */
8829 #define BITP_SDU_STAT_CHLT                   21                               /* Core Halt */
8830 #define BITP_SDU_STAT_EME                    20                               /* Emulation Event */
8831 #define BITP_SDU_STAT_GHLTC                  17                               /* Group Halt Cause */
8832 #define BITP_SDU_STAT_GHLT                   16                               /* Group Halt */
8833 #define BITP_SDU_STAT_DMAFIFO                12                               /* DMA FIFO */
8834 #define BITP_SDU_STAT_ADDRERR                11                               /* Address Error */
8835 #define BITP_SDU_STAT_DMAWDRDY               10                               /* DMAWD Ready */
8836 #define BITP_SDU_STAT_DMARDRDY                9                               /* DMARD Ready */
8837 #define BITP_SDU_STAT_MACRDY                  8                               /* MAC Ready */
8838 #define BITP_SDU_STAT_ERRC                    4                               /* Error Cause */
8839 #define BITP_SDU_STAT_SECURE                  3                               /* Secure Mode */
8840 #define BITP_SDU_STAT_DEEPSLEEP               2                               /* Deep Sleep Mode */
8841 #define BITP_SDU_STAT_ERR                     1                               /* Error */
8842 #define BITP_SDU_STAT_SYSRST                  0                               /* System Reset */
8843 #define BITM_SDU_STAT_CRST                   (_ADI_MSK(0x00400000,uint32_t))  /* Core Reset */
8844 #define BITM_SDU_STAT_CHLT                   (_ADI_MSK(0x00200000,uint32_t))  /* Core Halt */
8845 #define BITM_SDU_STAT_EME                    (_ADI_MSK(0x00100000,uint32_t))  /* Emulation Event */
8846 #define BITM_SDU_STAT_GHLTC                  (_ADI_MSK(0x000E0000,uint32_t))  /* Group Halt Cause */
8847 #define BITM_SDU_STAT_GHLT                   (_ADI_MSK(0x00010000,uint32_t))  /* Group Halt */
8848 #define BITM_SDU_STAT_DMAFIFO                (_ADI_MSK(0x00007000,uint32_t))  /* DMA FIFO */
8849 #define BITM_SDU_STAT_ADDRERR                (_ADI_MSK(0x00000800,uint32_t))  /* Address Error */
8850 #define BITM_SDU_STAT_DMAWDRDY               (_ADI_MSK(0x00000400,uint32_t))  /* DMAWD Ready */
8851 #define BITM_SDU_STAT_DMARDRDY               (_ADI_MSK(0x00000200,uint32_t))  /* DMARD Ready */
8852 #define BITM_SDU_STAT_MACRDY                 (_ADI_MSK(0x00000100,uint32_t))  /* MAC Ready */
8853 #define BITM_SDU_STAT_ERRC                   (_ADI_MSK(0x000000F0,uint32_t))  /* Error Cause */
8854 #define BITM_SDU_STAT_SECURE                 (_ADI_MSK(0x00000008,uint32_t))  /* Secure Mode */
8855 #define BITM_SDU_STAT_DEEPSLEEP              (_ADI_MSK(0x00000004,uint32_t))  /* Deep Sleep Mode */
8856 #define BITM_SDU_STAT_ERR                    (_ADI_MSK(0x00000002,uint32_t))  /* Error */
8857 #define BITM_SDU_STAT_SYSRST                 (_ADI_MSK(0x00000001,uint32_t))  /* System Reset */
8858
8859 /* ------------------------------------------------------------------------------------------------------------------------
8860         SDU_MACCTL                           Pos/Masks                        Description
8861    ------------------------------------------------------------------------------------------------------------------------ */
8862 #define BITP_SDU_MACCTL_AUTOINC               4                               /* Auto (Post) Increment MACADDR (by SIZE) */
8863 #define BITP_SDU_MACCTL_RNW                   3                               /* Read Not Write */
8864 #define BITP_SDU_MACCTL_SIZE                  0                               /* Transfer Data Size */
8865 #define BITM_SDU_MACCTL_AUTOINC              (_ADI_MSK(0x00000010,uint32_t))  /* Auto (Post) Increment MACADDR (by SIZE) */
8866 #define BITM_SDU_MACCTL_RNW                  (_ADI_MSK(0x00000008,uint32_t))  /* Read Not Write */
8867 #define BITM_SDU_MACCTL_SIZE                 (_ADI_MSK(0x00000007,uint32_t))  /* Transfer Data Size */
8868
8869 /* ------------------------------------------------------------------------------------------------------------------------
8870         SDU_MSG                              Pos/Masks                        Description
8871    ------------------------------------------------------------------------------------------------------------------------ */
8872 #define BITP_SDU_MSG_CALLERR                 31                               /* Flag Set by the Boot Code Prior to an Error Call */
8873 #define BITP_SDU_MSG_CALLBACK                30                               /* Flag Set by the Boot Code Prior to a Callback Call */
8874 #define BITP_SDU_MSG_CALLINIT                29                               /* Flag Set by the Boot Code Prior to an Initcode Call */
8875 #define BITP_SDU_MSG_CALLAPP                 28                               /* Flag Set by the Boot Code Prior to an Application Call */
8876 #define BITP_SDU_MSG_HALTONERR               27                               /* Generate an Emulation Exception Prior to an Error Call */
8877 #define BITP_SDU_MSG_HALTONCALL              26                               /* Generate an Emulation Exception Prior to a Callback Call */
8878 #define BITP_SDU_MSG_HALTONINIT              25                               /* Generate an Emulation Exception Prior to an Initcode Call */
8879 #define BITP_SDU_MSG_HALTONAPP               24                               /* Generate an Emulation Exception Prior to an Application Call */
8880 #define BITP_SDU_MSG_L3INIT                  23                               /* Indicates that the L3 Resource is Initialized */
8881 #define BITP_SDU_MSG_L2INIT                  22                               /* Indicates that the L2 Resource is Initialized */
8882 #define BITP_SDU_MSG_C1L1INIT                17                               /* Indicates that the Core 1 L1 Resource is Initialized */
8883 #define BITP_SDU_MSG_C0L1INIT                16                               /* Indicates that the Core 0 L1 Resource is Initialized */
8884 #define BITM_SDU_MSG_CALLERR                 (_ADI_MSK(0x80000000,uint32_t))  /* Flag Set by the Boot Code Prior to an Error Call */
8885 #define BITM_SDU_MSG_CALLBACK                (_ADI_MSK(0x40000000,uint32_t))  /* Flag Set by the Boot Code Prior to a Callback Call */
8886 #define BITM_SDU_MSG_CALLINIT                (_ADI_MSK(0x20000000,uint32_t))  /* Flag Set by the Boot Code Prior to an Initcode Call */
8887 #define BITM_SDU_MSG_CALLAPP                 (_ADI_MSK(0x10000000,uint32_t))  /* Flag Set by the Boot Code Prior to an Application Call */
8888 #define BITM_SDU_MSG_HALTONERR               (_ADI_MSK(0x08000000,uint32_t))  /* Generate an Emulation Exception Prior to an Error Call */
8889 #define BITM_SDU_MSG_HALTONCALL              (_ADI_MSK(0x04000000,uint32_t))  /* Generate an Emulation Exception Prior to a Callback Call */
8890 #define BITM_SDU_MSG_HALTONINIT              (_ADI_MSK(0x02000000,uint32_t))  /* Generate an Emulation Exception Prior to an Initcode Call */
8891 #define BITM_SDU_MSG_HALTONAPP               (_ADI_MSK(0x01000000,uint32_t))  /* Generate an Emulation Exception Prior to an Application Call */
8892 #define BITM_SDU_MSG_L3INIT                  (_ADI_MSK(0x00800000,uint32_t))  /* Indicates that the L3 Resource is Initialized */
8893 #define BITM_SDU_MSG_L2INIT                  (_ADI_MSK(0x00400000,uint32_t))  /* Indicates that the L2 Resource is Initialized */
8894 #define BITM_SDU_MSG_C1L1INIT                (_ADI_MSK(0x00020000,uint32_t))  /* Indicates that the Core 1 L1 Resource is Initialized */
8895 #define BITM_SDU_MSG_C0L1INIT                (_ADI_MSK(0x00010000,uint32_t))  /* Indicates that the Core 0 L1 Resource is Initialized */
8896
8897 /* ------------------------------------------------------------------------------------------------------------------------
8898         SDU_GHLT                             Pos/Masks                        Description
8899    ------------------------------------------------------------------------------------------------------------------------ */
8900 #define BITP_SDU_GHLT_SS2                    18                               /* Slave Select 2 */
8901 #define BITP_SDU_GHLT_SS1                    17                               /* Slave Select 1 */
8902 #define BITP_SDU_GHLT_SS0                    16                               /* Slave Select 0 */
8903 #define BITP_SDU_GHLT_MS2                     2                               /* Master Select 2 */
8904 #define BITP_SDU_GHLT_MS1                     1                               /* Master Select 1 */
8905 #define BITP_SDU_GHLT_MS0                     0                               /* Master Select 0 */
8906 #define BITM_SDU_GHLT_SS2                    (_ADI_MSK(0x00040000,uint32_t))  /* Slave Select 2 */
8907 #define BITM_SDU_GHLT_SS1                    (_ADI_MSK(0x00020000,uint32_t))  /* Slave Select 1 */
8908 #define BITM_SDU_GHLT_SS0                    (_ADI_MSK(0x00010000,uint32_t))  /* Slave Select 0 */
8909 #define BITM_SDU_GHLT_MS2                    (_ADI_MSK(0x00000004,uint32_t))  /* Master Select 2 */
8910 #define BITM_SDU_GHLT_MS1                    (_ADI_MSK(0x00000002,uint32_t))  /* Master Select 1 */
8911 #define BITM_SDU_GHLT_MS0                    (_ADI_MSK(0x00000001,uint32_t))  /* Master Select 0 */
8912
8913 /* ==================================================
8914         Ethernet MAC Registers
8915    ================================================== */
8916
8917 /* =========================
8918         EMAC0
8919    ========================= */
8920 #define REG_EMAC0_MACCFG                0xFFC20000         /* EMAC0 MAC Configuration Register */
8921 #define REG_EMAC0_MACFRMFILT            0xFFC20004         /* EMAC0 MAC Rx Frame Filter Register */
8922 #define REG_EMAC0_HASHTBL_HI            0xFFC20008         /* EMAC0 Hash Table High Register */
8923 #define REG_EMAC0_HASHTBL_LO            0xFFC2000C         /* EMAC0 Hash Table Low Register */
8924 #define REG_EMAC0_SMI_ADDR              0xFFC20010         /* EMAC0 SMI Address Register */
8925 #define REG_EMAC0_SMI_DATA              0xFFC20014         /* EMAC0 SMI Data Register */
8926 #define REG_EMAC0_FLOWCTL               0xFFC20018         /* EMAC0 FLow Control Register */
8927 #define REG_EMAC0_VLANTAG               0xFFC2001C         /* EMAC0 VLAN Tag Register */
8928 #define REG_EMAC0_DBG                   0xFFC20024         /* EMAC0 Debug Register */
8929 #define REG_EMAC0_ISTAT                 0xFFC20038         /* EMAC0 Interrupt Status Register */
8930 #define REG_EMAC0_IMSK                  0xFFC2003C         /* EMAC0 Interrupt Mask Register */
8931 #define REG_EMAC0_ADDR0_HI              0xFFC20040         /* EMAC0 MAC Address 0 High Register */
8932 #define REG_EMAC0_ADDR0_LO              0xFFC20044         /* EMAC0 MAC Address 0 Low Register */
8933 #define REG_EMAC0_MMC_CTL               0xFFC20100         /* EMAC0 MMC Control Register */
8934 #define REG_EMAC0_MMC_RXINT             0xFFC20104         /* EMAC0 MMC Rx Interrupt Register */
8935 #define REG_EMAC0_MMC_TXINT             0xFFC20108         /* EMAC0 MMC Tx Interrupt Register */
8936 #define REG_EMAC0_MMC_RXIMSK            0xFFC2010C         /* EMAC0 MMC Rx Interrupt Mask Register */
8937 #define REG_EMAC0_MMC_TXIMSK            0xFFC20110         /* EMAC0 MMC TX Interrupt Mask Register */
8938 #define REG_EMAC0_TXOCTCNT_GB           0xFFC20114         /* EMAC0 Tx OCT Count (Good/Bad) Register */
8939 #define REG_EMAC0_TXFRMCNT_GB           0xFFC20118         /* EMAC0 Tx Frame Count (Good/Bad) Register */
8940 #define REG_EMAC0_TXBCASTFRM_G          0xFFC2011C         /* EMAC0 Tx Broadcast Frames (Good) Register */
8941 #define REG_EMAC0_TXMCASTFRM_G          0xFFC20120         /* EMAC0 Tx Multicast Frames (Good) Register */
8942 #define REG_EMAC0_TX64_GB               0xFFC20124         /* EMAC0 Tx 64-Byte Frames (Good/Bad) Register */
8943 #define REG_EMAC0_TX65TO127_GB          0xFFC20128         /* EMAC0 Tx 65- to 127-Byte Frames (Good/Bad) Register */
8944 #define REG_EMAC0_TX128TO255_GB         0xFFC2012C         /* EMAC0 Tx 128- to 255-Byte Frames (Good/Bad) Register */
8945 #define REG_EMAC0_TX256TO511_GB         0xFFC20130         /* EMAC0 Tx 256- to 511-Byte Frames (Good/Bad) Register */
8946 #define REG_EMAC0_TX512TO1023_GB        0xFFC20134         /* EMAC0 Tx 512- to 1023-Byte Frames (Good/Bad) Register */
8947 #define REG_EMAC0_TX1024TOMAX_GB        0xFFC20138         /* EMAC0 Tx 1024- to Max-Byte Frames (Good/Bad) Register */
8948 #define REG_EMAC0_TXUCASTFRM_GB         0xFFC2013C         /* EMAC0 Tx Unicast Frames (Good/Bad) Register */
8949 #define REG_EMAC0_TXMCASTFRM_GB         0xFFC20140         /* EMAC0 Tx Multicast Frames (Good/Bad) Register */
8950 #define REG_EMAC0_TXBCASTFRM_GB         0xFFC20144         /* EMAC0 Tx Broadcast Frames (Good/Bad) Register */
8951 #define REG_EMAC0_TXUNDR_ERR            0xFFC20148         /* EMAC0 Tx Underflow Error Register */
8952 #define REG_EMAC0_TXSNGCOL_G            0xFFC2014C         /* EMAC0 Tx Single Collision (Good) Register */
8953 #define REG_EMAC0_TXMULTCOL_G           0xFFC20150         /* EMAC0 Tx Multiple Collision (Good) Register */
8954 #define REG_EMAC0_TXDEFERRED            0xFFC20154         /* EMAC0 Tx Deferred Register */
8955 #define REG_EMAC0_TXLATECOL             0xFFC20158         /* EMAC0 Tx Late Collision Register */
8956 #define REG_EMAC0_TXEXCESSCOL           0xFFC2015C         /* EMAC0 Tx Excess Collision Register */
8957 #define REG_EMAC0_TXCARR_ERR            0xFFC20160         /* EMAC0 Tx Carrier Error Register */
8958 #define REG_EMAC0_TXOCTCNT_G            0xFFC20164         /* EMAC0 Tx Octet Count (Good) Register */
8959 #define REG_EMAC0_TXFRMCNT_G            0xFFC20168         /* EMAC0 Tx Frame Count (Good) Register */
8960 #define REG_EMAC0_TXEXCESSDEF           0xFFC2016C         /* EMAC0 Tx Excess Deferral Register */
8961 #define REG_EMAC0_TXPAUSEFRM            0xFFC20170         /* EMAC0 Tx Pause Frame Register */
8962 #define REG_EMAC0_TXVLANFRM_G           0xFFC20174         /* EMAC0 Tx VLAN Frames (Good) Register */
8963 #define REG_EMAC0_RXFRMCNT_GB           0xFFC20180         /* EMAC0 Rx Frame Count (Good/Bad) Register */
8964 #define REG_EMAC0_RXOCTCNT_GB           0xFFC20184         /* EMAC0 Rx Octet Count (Good/Bad) Register */
8965 #define REG_EMAC0_RXOCTCNT_G            0xFFC20188         /* EMAC0 Rx Octet Count (Good) Register */
8966 #define REG_EMAC0_RXBCASTFRM_G          0xFFC2018C         /* EMAC0 Rx Broadcast Frames (Good) Register */
8967 #define REG_EMAC0_RXMCASTFRM_G          0xFFC20190         /* EMAC0 Rx Multicast Frames (Good) Register */
8968 #define REG_EMAC0_RXCRC_ERR             0xFFC20194         /* EMAC0 Rx CRC Error Register */
8969 #define REG_EMAC0_RXALIGN_ERR           0xFFC20198         /* EMAC0 Rx alignment Error Register */
8970 #define REG_EMAC0_RXRUNT_ERR            0xFFC2019C         /* EMAC0 Rx Runt Error Register */
8971 #define REG_EMAC0_RXJAB_ERR             0xFFC201A0         /* EMAC0 Rx Jab Error Register */
8972 #define REG_EMAC0_RXUSIZE_G             0xFFC201A4         /* EMAC0 Rx Undersize (Good) Register */
8973 #define REG_EMAC0_RXOSIZE_G             0xFFC201A8         /* EMAC0 Rx Oversize (Good) Register */
8974 #define REG_EMAC0_RX64_GB               0xFFC201AC         /* EMAC0 Rx 64-Byte Frames (Good/Bad) Register */
8975 #define REG_EMAC0_RX65TO127_GB          0xFFC201B0         /* EMAC0 Rx 65- to 127-Byte Frames (Good/Bad) Register */
8976 #define REG_EMAC0_RX128TO255_GB         0xFFC201B4         /* EMAC0 Rx 128- to 255-Byte Frames (Good/Bad) Register */
8977 #define REG_EMAC0_RX256TO511_GB         0xFFC201B8         /* EMAC0 Rx 256- to 511-Byte Frames (Good/Bad) Register */
8978 #define REG_EMAC0_RX512TO1023_GB        0xFFC201BC         /* EMAC0 Rx 512- to 1023-Byte Frames (Good/Bad) Register */
8979 #define REG_EMAC0_RX1024TOMAX_GB        0xFFC201C0         /* EMAC0 Rx 1024- to Max-Byte Frames (Good/Bad) Register */
8980 #define REG_EMAC0_RXUCASTFRM_G          0xFFC201C4         /* EMAC0 Rx Unicast Frames (Good) Register */
8981 #define REG_EMAC0_RXLEN_ERR             0xFFC201C8         /* EMAC0 Rx Length Error Register */
8982 #define REG_EMAC0_RXOORTYPE             0xFFC201CC         /* EMAC0 Rx Out Of Range Type Register */
8983 #define REG_EMAC0_RXPAUSEFRM            0xFFC201D0         /* EMAC0 Rx Pause Frames Register */
8984 #define REG_EMAC0_RXFIFO_OVF            0xFFC201D4         /* EMAC0 Rx FIFO Overflow Register */
8985 #define REG_EMAC0_RXVLANFRM_GB          0xFFC201D8         /* EMAC0 Rx VLAN Frames (Good/Bad) Register */
8986 #define REG_EMAC0_RXWDOG_ERR            0xFFC201DC         /* EMAC0 Rx Watch Dog Error Register */
8987 #define REG_EMAC0_IPC_RXIMSK            0xFFC20200         /* EMAC0 MMC IPC Rx Interrupt Mask Register */
8988 #define REG_EMAC0_IPC_RXINT             0xFFC20208         /* EMAC0 MMC IPC Rx Interrupt Register */
8989 #define REG_EMAC0_RXIPV4_GD_FRM         0xFFC20210         /* EMAC0 Rx IPv4 Datagrams (Good) Register */
8990 #define REG_EMAC0_RXIPV4_HDR_ERR_FRM    0xFFC20214         /* EMAC0 Rx IPv4 Datagrams Header Errors Register */
8991 #define REG_EMAC0_RXIPV4_NOPAY_FRM      0xFFC20218         /* EMAC0 Rx IPv4 Datagrams No Payload Frame Register */
8992 #define REG_EMAC0_RXIPV4_FRAG_FRM       0xFFC2021C         /* EMAC0 Rx IPv4 Datagrams Fragmented Frames Register */
8993 #define REG_EMAC0_RXIPV4_UDSBL_FRM      0xFFC20220         /* EMAC0 Rx IPv4 UDP Disabled Frames Register */
8994 #define REG_EMAC0_RXIPV6_GD_FRM         0xFFC20224         /* EMAC0 Rx IPv6 Datagrams Good Frames Register */
8995 #define REG_EMAC0_RXIPV6_HDR_ERR_FRM    0xFFC20228         /* EMAC0 Rx IPv6 Datagrams Header Error Frames Register */
8996 #define REG_EMAC0_RXIPV6_NOPAY_FRM      0xFFC2022C         /* EMAC0 Rx IPv6 Datagrams No Payload Frames Register */
8997 #define REG_EMAC0_RXUDP_GD_FRM          0xFFC20230         /* EMAC0 Rx UDP Good Frames Register */
8998 #define REG_EMAC0_RXUDP_ERR_FRM         0xFFC20234         /* EMAC0 Rx UDP Error Frames Register */
8999 #define REG_EMAC0_RXTCP_GD_FRM          0xFFC20238         /* EMAC0 Rx TCP Good Frames Register */
9000 #define REG_EMAC0_RXTCP_ERR_FRM         0xFFC2023C         /* EMAC0 Rx TCP Error Frames Register */
9001 #define REG_EMAC0_RXICMP_GD_FRM         0xFFC20240         /* EMAC0 Rx ICMP Good Frames Register */
9002 #define REG_EMAC0_RXICMP_ERR_FRM        0xFFC20244         /* EMAC0 Rx ICMP Error Frames Register */
9003 #define REG_EMAC0_RXIPV4_GD_OCT         0xFFC20250         /* EMAC0 Rx IPv4 Datagrams Good Octets Register */
9004 #define REG_EMAC0_RXIPV4_HDR_ERR_OCT    0xFFC20254         /* EMAC0 Rx IPv4 Datagrams Header Errors Register */
9005 #define REG_EMAC0_RXIPV4_NOPAY_OCT      0xFFC20258         /* EMAC0 Rx IPv4 Datagrams No Payload Octets Register */
9006 #define REG_EMAC0_RXIPV4_FRAG_OCT       0xFFC2025C         /* EMAC0 Rx IPv4 Datagrams Fragmented Octets Register */
9007 #define REG_EMAC0_RXIPV4_UDSBL_OCT      0xFFC20260         /* EMAC0 Rx IPv4 UDP Disabled Octets Register */
9008 #define REG_EMAC0_RXIPV6_GD_OCT         0xFFC20264         /* EMAC0 Rx IPv6 Good Octets Register */
9009 #define REG_EMAC0_RXIPV6_HDR_ERR_OCT    0xFFC20268         /* EMAC0 Rx IPv6 Header Errors Register */
9010 #define REG_EMAC0_RXIPV6_NOPAY_OCT      0xFFC2026C         /* EMAC0 Rx IPv6 No Payload Octets Register */
9011 #define REG_EMAC0_RXUDP_GD_OCT          0xFFC20270         /* EMAC0 Rx UDP Good Octets Register */
9012 #define REG_EMAC0_RXUDP_ERR_OCT         0xFFC20274         /* EMAC0 Rx UDP Error Octets Register */
9013 #define REG_EMAC0_RXTCP_GD_OCT          0xFFC20278         /* EMAC0 Rx TCP Good Octets Register */
9014 #define REG_EMAC0_RXTCP_ERR_OCT         0xFFC2027C         /* EMAC0 Rx TCP Error Octets Register */
9015 #define REG_EMAC0_RXICMP_GD_OCT         0xFFC20280         /* EMAC0 Rx ICMP Good Octets Register */
9016 #define REG_EMAC0_RXICMP_ERR_OCT        0xFFC20284         /* EMAC0 Rx ICMP Error Octets Register */
9017 #define REG_EMAC0_TM_CTL                0xFFC20700         /* EMAC0 Time Stamp Control Register */
9018 #define REG_EMAC0_TM_SUBSEC             0xFFC20704         /* EMAC0 Time Stamp Sub Second Increment Register */
9019 #define REG_EMAC0_TM_SEC                0xFFC20708         /* EMAC0 Time Stamp Low Seconds Register */
9020 #define REG_EMAC0_TM_NSEC               0xFFC2070C         /* EMAC0 Time Stamp Nano Seconds Register */
9021 #define REG_EMAC0_TM_SECUPDT            0xFFC20710         /* EMAC0 Time Stamp Seconds Update Register */
9022 #define REG_EMAC0_TM_NSECUPDT           0xFFC20714         /* EMAC0 Time Stamp Nano Seconds Update Register */
9023 #define REG_EMAC0_TM_ADDEND             0xFFC20718         /* EMAC0 Time Stamp Addend Register */
9024 #define REG_EMAC0_TM_TGTM               0xFFC2071C         /* EMAC0 Time Stamp Target Time Seconds Register */
9025 #define REG_EMAC0_TM_NTGTM              0xFFC20720         /* EMAC0 Time Stamp Target Time Nano Seconds Register */
9026 #define REG_EMAC0_TM_HISEC              0xFFC20724         /* EMAC0 Time Stamp High Second Register */
9027 #define REG_EMAC0_TM_STMPSTAT           0xFFC20728         /* EMAC0 Time Stamp Status Register */
9028 #define REG_EMAC0_TM_PPSCTL             0xFFC2072C         /* EMAC0 PPS Control Register */
9029 #define REG_EMAC0_TM_AUXSTMP_NSEC       0xFFC20730         /* EMAC0 Time Stamp Auxilary TS Nano Seconds Register */
9030 #define REG_EMAC0_TM_AUXSTMP_SEC        0xFFC20734         /* EMAC0 Time Stamp Auxilary TM Seconds Register */
9031 #define REG_EMAC0_TM_PPSINTVL           0xFFC20760         /* EMAC0 Time Stamp PPS Interval Register */
9032 #define REG_EMAC0_TM_PPSWIDTH           0xFFC20764         /* EMAC0 PPS Width Register */
9033 #define REG_EMAC0_DMA_BUSMODE           0xFFC21000         /* EMAC0 DMA Bus Mode Register */
9034 #define REG_EMAC0_DMA_TXPOLL            0xFFC21004         /* EMAC0 DMA Tx Poll Demand Register */
9035 #define REG_EMAC0_DMA_RXPOLL            0xFFC21008         /* EMAC0 DMA Rx Poll Demand register */
9036 #define REG_EMAC0_DMA_RXDSC_ADDR        0xFFC2100C         /* EMAC0 DMA Rx Descriptor List Address Register */
9037 #define REG_EMAC0_DMA_TXDSC_ADDR        0xFFC21010         /* EMAC0 DMA Tx Descriptor List Address Register */
9038 #define REG_EMAC0_DMA_STAT              0xFFC21014         /* EMAC0 DMA Status Register */
9039 #define REG_EMAC0_DMA_OPMODE            0xFFC21018         /* EMAC0 DMA Operation Mode Register */
9040 #define REG_EMAC0_DMA_IEN               0xFFC2101C         /* EMAC0 DMA Interrupt Enable Register */
9041 #define REG_EMAC0_DMA_MISS_FRM          0xFFC21020         /* EMAC0 DMA Missed Frame Register */
9042 #define REG_EMAC0_DMA_RXIWDOG           0xFFC21024         /* EMAC0 DMA Rx Interrupt Watch Dog Register */
9043 #define REG_EMAC0_DMA_BMMODE            0xFFC21028         /* EMAC0 DMA SCB Bus Mode Register */
9044 #define REG_EMAC0_DMA_BMSTAT            0xFFC2102C         /* EMAC0 DMA SCB Status Register */
9045 #define REG_EMAC0_DMA_TXDSC_CUR         0xFFC21048         /* EMAC0 DMA Tx Descriptor Current Register */
9046 #define REG_EMAC0_DMA_RXDSC_CUR         0xFFC2104C         /* EMAC0 DMA Rx Descriptor Current Register */
9047 #define REG_EMAC0_DMA_TXBUF_CUR         0xFFC21050         /* EMAC0 DMA Tx Buffer Current Register */
9048 #define REG_EMAC0_DMA_RXBUF_CUR         0xFFC21054         /* EMAC0 DMA Rx Buffer Current Register */
9049
9050 /* =========================
9051         EMAC1
9052    ========================= */
9053 #define REG_EMAC1_MACCFG                0xFFC22000         /* EMAC1 MAC Configuration Register */
9054 #define REG_EMAC1_MACFRMFILT            0xFFC22004         /* EMAC1 MAC Rx Frame Filter Register */
9055 #define REG_EMAC1_HASHTBL_HI            0xFFC22008         /* EMAC1 Hash Table High Register */
9056 #define REG_EMAC1_HASHTBL_LO            0xFFC2200C         /* EMAC1 Hash Table Low Register */
9057 #define REG_EMAC1_SMI_ADDR              0xFFC22010         /* EMAC1 SMI Address Register */
9058 #define REG_EMAC1_SMI_DATA              0xFFC22014         /* EMAC1 SMI Data Register */
9059 #define REG_EMAC1_FLOWCTL               0xFFC22018         /* EMAC1 FLow Control Register */
9060 #define REG_EMAC1_VLANTAG               0xFFC2201C         /* EMAC1 VLAN Tag Register */
9061 #define REG_EMAC1_DBG                   0xFFC22024         /* EMAC1 Debug Register */
9062 #define REG_EMAC1_ISTAT                 0xFFC22038         /* EMAC1 Interrupt Status Register */
9063 #define REG_EMAC1_IMSK                  0xFFC2203C         /* EMAC1 Interrupt Mask Register */
9064 #define REG_EMAC1_ADDR0_HI              0xFFC22040         /* EMAC1 MAC Address 0 High Register */
9065 #define REG_EMAC1_ADDR0_LO              0xFFC22044         /* EMAC1 MAC Address 0 Low Register */
9066 #define REG_EMAC1_MMC_CTL               0xFFC22100         /* EMAC1 MMC Control Register */
9067 #define REG_EMAC1_MMC_RXINT             0xFFC22104         /* EMAC1 MMC Rx Interrupt Register */
9068 #define REG_EMAC1_MMC_TXINT             0xFFC22108         /* EMAC1 MMC Tx Interrupt Register */
9069 #define REG_EMAC1_MMC_RXIMSK            0xFFC2210C         /* EMAC1 MMC Rx Interrupt Mask Register */
9070 #define REG_EMAC1_MMC_TXIMSK            0xFFC22110         /* EMAC1 MMC TX Interrupt Mask Register */
9071 #define REG_EMAC1_TXOCTCNT_GB           0xFFC22114         /* EMAC1 Tx OCT Count (Good/Bad) Register */
9072 #define REG_EMAC1_TXFRMCNT_GB           0xFFC22118         /* EMAC1 Tx Frame Count (Good/Bad) Register */
9073 #define REG_EMAC1_TXBCASTFRM_G          0xFFC2211C         /* EMAC1 Tx Broadcast Frames (Good) Register */
9074 #define REG_EMAC1_TXMCASTFRM_G          0xFFC22120         /* EMAC1 Tx Multicast Frames (Good) Register */
9075 #define REG_EMAC1_TX64_GB               0xFFC22124         /* EMAC1 Tx 64-Byte Frames (Good/Bad) Register */
9076 #define REG_EMAC1_TX65TO127_GB          0xFFC22128         /* EMAC1 Tx 65- to 127-Byte Frames (Good/Bad) Register */
9077 #define REG_EMAC1_TX128TO255_GB         0xFFC2212C         /* EMAC1 Tx 128- to 255-Byte Frames (Good/Bad) Register */
9078 #define REG_EMAC1_TX256TO511_GB         0xFFC22130         /* EMAC1 Tx 256- to 511-Byte Frames (Good/Bad) Register */
9079 #define REG_EMAC1_TX512TO1023_GB        0xFFC22134         /* EMAC1 Tx 512- to 1023-Byte Frames (Good/Bad) Register */
9080 #define REG_EMAC1_TX1024TOMAX_GB        0xFFC22138         /* EMAC1 Tx 1024- to Max-Byte Frames (Good/Bad) Register */
9081 #define REG_EMAC1_TXUCASTFRM_GB         0xFFC2213C         /* EMAC1 Tx Unicast Frames (Good/Bad) Register */
9082 #define REG_EMAC1_TXMCASTFRM_GB         0xFFC22140         /* EMAC1 Tx Multicast Frames (Good/Bad) Register */
9083 #define REG_EMAC1_TXBCASTFRM_GB         0xFFC22144         /* EMAC1 Tx Broadcast Frames (Good/Bad) Register */
9084 #define REG_EMAC1_TXUNDR_ERR            0xFFC22148         /* EMAC1 Tx Underflow Error Register */
9085 #define REG_EMAC1_TXSNGCOL_G            0xFFC2214C         /* EMAC1 Tx Single Collision (Good) Register */
9086 #define REG_EMAC1_TXMULTCOL_G           0xFFC22150         /* EMAC1 Tx Multiple Collision (Good) Register */
9087 #define REG_EMAC1_TXDEFERRED            0xFFC22154         /* EMAC1 Tx Deferred Register */
9088 #define REG_EMAC1_TXLATECOL             0xFFC22158         /* EMAC1 Tx Late Collision Register */
9089 #define REG_EMAC1_TXEXCESSCOL           0xFFC2215C         /* EMAC1 Tx Excess Collision Register */
9090 #define REG_EMAC1_TXCARR_ERR            0xFFC22160         /* EMAC1 Tx Carrier Error Register */
9091 #define REG_EMAC1_TXOCTCNT_G            0xFFC22164         /* EMAC1 Tx Octet Count (Good) Register */
9092 #define REG_EMAC1_TXFRMCNT_G            0xFFC22168         /* EMAC1 Tx Frame Count (Good) Register */
9093 #define REG_EMAC1_TXEXCESSDEF           0xFFC2216C         /* EMAC1 Tx Excess Deferral Register */
9094 #define REG_EMAC1_TXPAUSEFRM            0xFFC22170         /* EMAC1 Tx Pause Frame Register */
9095 #define REG_EMAC1_TXVLANFRM_G           0xFFC22174         /* EMAC1 Tx VLAN Frames (Good) Register */
9096 #define REG_EMAC1_RXFRMCNT_GB           0xFFC22180         /* EMAC1 Rx Frame Count (Good/Bad) Register */
9097 #define REG_EMAC1_RXOCTCNT_GB           0xFFC22184         /* EMAC1 Rx Octet Count (Good/Bad) Register */
9098 #define REG_EMAC1_RXOCTCNT_G            0xFFC22188         /* EMAC1 Rx Octet Count (Good) Register */
9099 #define REG_EMAC1_RXBCASTFRM_G          0xFFC2218C         /* EMAC1 Rx Broadcast Frames (Good) Register */
9100 #define REG_EMAC1_RXMCASTFRM_G          0xFFC22190         /* EMAC1 Rx Multicast Frames (Good) Register */
9101 #define REG_EMAC1_RXCRC_ERR             0xFFC22194         /* EMAC1 Rx CRC Error Register */
9102 #define REG_EMAC1_RXALIGN_ERR           0xFFC22198         /* EMAC1 Rx alignment Error Register */
9103 #define REG_EMAC1_RXRUNT_ERR            0xFFC2219C         /* EMAC1 Rx Runt Error Register */
9104 #define REG_EMAC1_RXJAB_ERR             0xFFC221A0         /* EMAC1 Rx Jab Error Register */
9105 #define REG_EMAC1_RXUSIZE_G             0xFFC221A4         /* EMAC1 Rx Undersize (Good) Register */
9106 #define REG_EMAC1_RXOSIZE_G             0xFFC221A8         /* EMAC1 Rx Oversize (Good) Register */
9107 #define REG_EMAC1_RX64_GB               0xFFC221AC         /* EMAC1 Rx 64-Byte Frames (Good/Bad) Register */
9108 #define REG_EMAC1_RX65TO127_GB          0xFFC221B0         /* EMAC1 Rx 65- to 127-Byte Frames (Good/Bad) Register */
9109 #define REG_EMAC1_RX128TO255_GB         0xFFC221B4         /* EMAC1 Rx 128- to 255-Byte Frames (Good/Bad) Register */
9110 #define REG_EMAC1_RX256TO511_GB         0xFFC221B8         /* EMAC1 Rx 256- to 511-Byte Frames (Good/Bad) Register */
9111 #define REG_EMAC1_RX512TO1023_GB        0xFFC221BC         /* EMAC1 Rx 512- to 1023-Byte Frames (Good/Bad) Register */
9112 #define REG_EMAC1_RX1024TOMAX_GB        0xFFC221C0         /* EMAC1 Rx 1024- to Max-Byte Frames (Good/Bad) Register */
9113 #define REG_EMAC1_RXUCASTFRM_G          0xFFC221C4         /* EMAC1 Rx Unicast Frames (Good) Register */
9114 #define REG_EMAC1_RXLEN_ERR             0xFFC221C8         /* EMAC1 Rx Length Error Register */
9115 #define REG_EMAC1_RXOORTYPE             0xFFC221CC         /* EMAC1 Rx Out Of Range Type Register */
9116 #define REG_EMAC1_RXPAUSEFRM            0xFFC221D0         /* EMAC1 Rx Pause Frames Register */
9117 #define REG_EMAC1_RXFIFO_OVF            0xFFC221D4         /* EMAC1 Rx FIFO Overflow Register */
9118 #define REG_EMAC1_RXVLANFRM_GB          0xFFC221D8         /* EMAC1 Rx VLAN Frames (Good/Bad) Register */
9119 #define REG_EMAC1_RXWDOG_ERR            0xFFC221DC         /* EMAC1 Rx Watch Dog Error Register */
9120 #define REG_EMAC1_IPC_RXIMSK            0xFFC22200         /* EMAC1 MMC IPC Rx Interrupt Mask Register */
9121 #define REG_EMAC1_IPC_RXINT             0xFFC22208         /* EMAC1 MMC IPC Rx Interrupt Register */
9122 #define REG_EMAC1_RXIPV4_GD_FRM         0xFFC22210         /* EMAC1 Rx IPv4 Datagrams (Good) Register */
9123 #define REG_EMAC1_RXIPV4_HDR_ERR_FRM    0xFFC22214         /* EMAC1 Rx IPv4 Datagrams Header Errors Register */
9124 #define REG_EMAC1_RXIPV4_NOPAY_FRM      0xFFC22218         /* EMAC1 Rx IPv4 Datagrams No Payload Frame Register */
9125 #define REG_EMAC1_RXIPV4_FRAG_FRM       0xFFC2221C         /* EMAC1 Rx IPv4 Datagrams Fragmented Frames Register */
9126 #define REG_EMAC1_RXIPV4_UDSBL_FRM      0xFFC22220         /* EMAC1 Rx IPv4 UDP Disabled Frames Register */
9127 #define REG_EMAC1_RXIPV6_GD_FRM         0xFFC22224         /* EMAC1 Rx IPv6 Datagrams Good Frames Register */
9128 #define REG_EMAC1_RXIPV6_HDR_ERR_FRM    0xFFC22228         /* EMAC1 Rx IPv6 Datagrams Header Error Frames Register */
9129 #define REG_EMAC1_RXIPV6_NOPAY_FRM      0xFFC2222C         /* EMAC1 Rx IPv6 Datagrams No Payload Frames Register */
9130 #define REG_EMAC1_RXUDP_GD_FRM          0xFFC22230         /* EMAC1 Rx UDP Good Frames Register */
9131 #define REG_EMAC1_RXUDP_ERR_FRM         0xFFC22234         /* EMAC1 Rx UDP Error Frames Register */
9132 #define REG_EMAC1_RXTCP_GD_FRM          0xFFC22238         /* EMAC1 Rx TCP Good Frames Register */
9133 #define REG_EMAC1_RXTCP_ERR_FRM         0xFFC2223C         /* EMAC1 Rx TCP Error Frames Register */
9134 #define REG_EMAC1_RXICMP_GD_FRM         0xFFC22240         /* EMAC1 Rx ICMP Good Frames Register */
9135 #define REG_EMAC1_RXICMP_ERR_FRM        0xFFC22244         /* EMAC1 Rx ICMP Error Frames Register */
9136 #define REG_EMAC1_RXIPV4_GD_OCT         0xFFC22250         /* EMAC1 Rx IPv4 Datagrams Good Octets Register */
9137 #define REG_EMAC1_RXIPV4_HDR_ERR_OCT    0xFFC22254         /* EMAC1 Rx IPv4 Datagrams Header Errors Register */
9138 #define REG_EMAC1_RXIPV4_NOPAY_OCT      0xFFC22258         /* EMAC1 Rx IPv4 Datagrams No Payload Octets Register */
9139 #define REG_EMAC1_RXIPV4_FRAG_OCT       0xFFC2225C         /* EMAC1 Rx IPv4 Datagrams Fragmented Octets Register */
9140 #define REG_EMAC1_RXIPV4_UDSBL_OCT      0xFFC22260         /* EMAC1 Rx IPv4 UDP Disabled Octets Register */
9141 #define REG_EMAC1_RXIPV6_GD_OCT         0xFFC22264         /* EMAC1 Rx IPv6 Good Octets Register */
9142 #define REG_EMAC1_RXIPV6_HDR_ERR_OCT    0xFFC22268         /* EMAC1 Rx IPv6 Header Errors Register */
9143 #define REG_EMAC1_RXIPV6_NOPAY_OCT      0xFFC2226C         /* EMAC1 Rx IPv6 No Payload Octets Register */
9144 #define REG_EMAC1_RXUDP_GD_OCT          0xFFC22270         /* EMAC1 Rx UDP Good Octets Register */
9145 #define REG_EMAC1_RXUDP_ERR_OCT         0xFFC22274         /* EMAC1 Rx UDP Error Octets Register */
9146 #define REG_EMAC1_RXTCP_GD_OCT          0xFFC22278         /* EMAC1 Rx TCP Good Octets Register */
9147 #define REG_EMAC1_RXTCP_ERR_OCT         0xFFC2227C         /* EMAC1 Rx TCP Error Octets Register */
9148 #define REG_EMAC1_RXICMP_GD_OCT         0xFFC22280         /* EMAC1 Rx ICMP Good Octets Register */
9149 #define REG_EMAC1_RXICMP_ERR_OCT        0xFFC22284         /* EMAC1 Rx ICMP Error Octets Register */
9150 #define REG_EMAC1_TM_CTL                0xFFC22700         /* EMAC1 Time Stamp Control Register */
9151 #define REG_EMAC1_TM_SUBSEC             0xFFC22704         /* EMAC1 Time Stamp Sub Second Increment Register */
9152 #define REG_EMAC1_TM_SEC                0xFFC22708         /* EMAC1 Time Stamp Low Seconds Register */
9153 #define REG_EMAC1_TM_NSEC               0xFFC2270C         /* EMAC1 Time Stamp Nano Seconds Register */
9154 #define REG_EMAC1_TM_SECUPDT            0xFFC22710         /* EMAC1 Time Stamp Seconds Update Register */
9155 #define REG_EMAC1_TM_NSECUPDT           0xFFC22714         /* EMAC1 Time Stamp Nano Seconds Update Register */
9156 #define REG_EMAC1_TM_ADDEND             0xFFC22718         /* EMAC1 Time Stamp Addend Register */
9157 #define REG_EMAC1_TM_TGTM               0xFFC2271C         /* EMAC1 Time Stamp Target Time Seconds Register */
9158 #define REG_EMAC1_TM_NTGTM              0xFFC22720         /* EMAC1 Time Stamp Target Time Nano Seconds Register */
9159 #define REG_EMAC1_TM_HISEC              0xFFC22724         /* EMAC1 Time Stamp High Second Register */
9160 #define REG_EMAC1_TM_STMPSTAT           0xFFC22728         /* EMAC1 Time Stamp Status Register */
9161 #define REG_EMAC1_TM_PPSCTL             0xFFC2272C         /* EMAC1 PPS Control Register */
9162 #define REG_EMAC1_TM_AUXSTMP_NSEC       0xFFC22730         /* EMAC1 Time Stamp Auxilary TS Nano Seconds Register */
9163 #define REG_EMAC1_TM_AUXSTMP_SEC        0xFFC22734         /* EMAC1 Time Stamp Auxilary TM Seconds Register */
9164 #define REG_EMAC1_TM_PPSINTVL           0xFFC22760         /* EMAC1 Time Stamp PPS Interval Register */
9165 #define REG_EMAC1_TM_PPSWIDTH           0xFFC22764         /* EMAC1 PPS Width Register */
9166 #define REG_EMAC1_DMA_BUSMODE           0xFFC23000         /* EMAC1 DMA Bus Mode Register */
9167 #define REG_EMAC1_DMA_TXPOLL            0xFFC23004         /* EMAC1 DMA Tx Poll Demand Register */
9168 #define REG_EMAC1_DMA_RXPOLL            0xFFC23008         /* EMAC1 DMA Rx Poll Demand register */
9169 #define REG_EMAC1_DMA_RXDSC_ADDR        0xFFC2300C         /* EMAC1 DMA Rx Descriptor List Address Register */
9170 #define REG_EMAC1_DMA_TXDSC_ADDR        0xFFC23010         /* EMAC1 DMA Tx Descriptor List Address Register */
9171 #define REG_EMAC1_DMA_STAT              0xFFC23014         /* EMAC1 DMA Status Register */
9172 #define REG_EMAC1_DMA_OPMODE            0xFFC23018         /* EMAC1 DMA Operation Mode Register */
9173 #define REG_EMAC1_DMA_IEN               0xFFC2301C         /* EMAC1 DMA Interrupt Enable Register */
9174 #define REG_EMAC1_DMA_MISS_FRM          0xFFC23020         /* EMAC1 DMA Missed Frame Register */
9175 #define REG_EMAC1_DMA_RXIWDOG           0xFFC23024         /* EMAC1 DMA Rx Interrupt Watch Dog Register */
9176 #define REG_EMAC1_DMA_BMMODE            0xFFC23028         /* EMAC1 DMA SCB Bus Mode Register */
9177 #define REG_EMAC1_DMA_BMSTAT            0xFFC2302C         /* EMAC1 DMA SCB Status Register */
9178 #define REG_EMAC1_DMA_TXDSC_CUR         0xFFC23048         /* EMAC1 DMA Tx Descriptor Current Register */
9179 #define REG_EMAC1_DMA_RXDSC_CUR         0xFFC2304C         /* EMAC1 DMA Rx Descriptor Current Register */
9180 #define REG_EMAC1_DMA_TXBUF_CUR         0xFFC23050         /* EMAC1 DMA Tx Buffer Current Register */
9181 #define REG_EMAC1_DMA_RXBUF_CUR         0xFFC23054         /* EMAC1 DMA Rx Buffer Current Register */
9182
9183 /* =========================
9184         EMAC
9185    ========================= */
9186 /* ------------------------------------------------------------------------------------------------------------------------
9187         EMAC_MACCFG                          Pos/Masks                        Description
9188    ------------------------------------------------------------------------------------------------------------------------ */
9189 #define BITP_EMAC_MACCFG_CST                 25                               /* CRC Stripping */
9190 #define BITP_EMAC_MACCFG_WD                  23                               /* Watch Dog Disable */
9191 #define BITP_EMAC_MACCFG_JB                  22                               /* Jabber Disable */
9192 #define BITP_EMAC_MACCFG_JE                  20                               /* Jumbo Frame Enable */
9193 #define BITP_EMAC_MACCFG_IFG                 17                               /* Inter Frame Gap */
9194 #define BITP_EMAC_MACCFG_DCRS                16                               /* Disable Carrier Sense */
9195 #define BITP_EMAC_MACCFG_FES                 14                               /* Speed of Operation */
9196 #define BITP_EMAC_MACCFG_DO                  13                               /* Disable Receive Own */
9197 #define BITP_EMAC_MACCFG_LM                  12                               /* Loopback Mode */
9198 #define BITP_EMAC_MACCFG_DM                  11                               /* Duplex Mode */
9199 #define BITP_EMAC_MACCFG_IPC                 10                               /* IP Checksum */
9200 #define BITP_EMAC_MACCFG_DR                   9                               /* Disable Retry */
9201 #define BITP_EMAC_MACCFG_ACS                  7                               /* Automatic Pad/CRC Stripping */
9202 #define BITP_EMAC_MACCFG_BL                   5                               /* Back Off Limit */
9203 #define BITP_EMAC_MACCFG_DC                   4                               /* Deferral Check */
9204 #define BITP_EMAC_MACCFG_TE                   3                               /* Transmitter Enable */
9205 #define BITP_EMAC_MACCFG_RE                   2                               /* Receiver Enable */
9206 #define BITM_EMAC_MACCFG_CST                 (_ADI_MSK(0x02000000,uint32_t))  /* CRC Stripping */
9207 #define BITM_EMAC_MACCFG_WD                  (_ADI_MSK(0x00800000,uint32_t))  /* Watch Dog Disable */
9208 #define BITM_EMAC_MACCFG_JB                  (_ADI_MSK(0x00400000,uint32_t))  /* Jabber Disable */
9209 #define BITM_EMAC_MACCFG_JE                  (_ADI_MSK(0x00100000,uint32_t))  /* Jumbo Frame Enable */
9210
9211 #define BITM_EMAC_MACCFG_IFG                 (_ADI_MSK(0x000E0000,uint32_t))  /* Inter Frame Gap */
9212 #define ENUM_EMAC_MACCFG_BIT_TIMES_96        (_ADI_MSK(0x00000000,uint32_t))  /* IFG: 96 bit times */
9213 #define ENUM_EMAC_MACCFG_BIT_TIMES_88        (_ADI_MSK(0x00020000,uint32_t))  /* IFG: 88 bit times */
9214 #define ENUM_EMAC_MACCFG_BIT_TIMES_80        (_ADI_MSK(0x00040000,uint32_t))  /* IFG: 80 bit times */
9215 #define ENUM_EMAC_MACCFG_BIT_TIMES_72        (_ADI_MSK(0x00060000,uint32_t))  /* IFG: 72 bit times */
9216 #define ENUM_EMAC_MACCFG_BIT_TIMES_64        (_ADI_MSK(0x00080000,uint32_t))  /* IFG: 64 bit times */
9217 #define ENUM_EMAC_MACCFG_BIT_TIMES_56        (_ADI_MSK(0x000A0000,uint32_t))  /* IFG: 56 bit times */
9218 #define ENUM_EMAC_MACCFG_BIT_TIMES_48        (_ADI_MSK(0x000C0000,uint32_t))  /* IFG: 48 bit times */
9219 #define ENUM_EMAC_MACCFG_BIT_TIMES_40        (_ADI_MSK(0x000E0000,uint32_t))  /* IFG: 40 bit times */
9220 #define BITM_EMAC_MACCFG_DCRS                (_ADI_MSK(0x00010000,uint32_t))  /* Disable Carrier Sense */
9221 #define BITM_EMAC_MACCFG_FES                 (_ADI_MSK(0x00004000,uint32_t))  /* Speed of Operation */
9222 #define BITM_EMAC_MACCFG_DO                  (_ADI_MSK(0x00002000,uint32_t))  /* Disable Receive Own */
9223 #define BITM_EMAC_MACCFG_LM                  (_ADI_MSK(0x00001000,uint32_t))  /* Loopback Mode */
9224 #define BITM_EMAC_MACCFG_DM                  (_ADI_MSK(0x00000800,uint32_t))  /* Duplex Mode */
9225 #define BITM_EMAC_MACCFG_IPC                 (_ADI_MSK(0x00000400,uint32_t))  /* IP Checksum */
9226
9227 #define BITM_EMAC_MACCFG_DR                  (_ADI_MSK(0x00000200,uint32_t))  /* Disable Retry */
9228 #define ENUM_EMAC_MACCFG_RETRY_ENABLED       (_ADI_MSK(0x00000000,uint32_t))  /* DR: Retry enabled */
9229 #define ENUM_EMAC_MACCFG_RETRY_DISABLED      (_ADI_MSK(0x00000200,uint32_t))  /* DR: Retry disabled */
9230 #define BITM_EMAC_MACCFG_ACS                 (_ADI_MSK(0x00000080,uint32_t))  /* Automatic Pad/CRC Stripping */
9231
9232 #define BITM_EMAC_MACCFG_BL                  (_ADI_MSK(0x00000060,uint32_t))  /* Back Off Limit */
9233 #define ENUM_EMAC_MACCFG_BL_10               (_ADI_MSK(0x00000000,uint32_t))  /* BL: k = min (n, 10) */
9234 #define ENUM_EMAC_MACCFG_BL_8                (_ADI_MSK(0x00000020,uint32_t))  /* BL: k = min (n, 8) */
9235 #define ENUM_EMAC_MACCFG_BL_4                (_ADI_MSK(0x00000040,uint32_t))  /* BL: k = min (n, 4) */
9236 #define ENUM_EMAC_MACCFG_BL_1                (_ADI_MSK(0x00000060,uint32_t))  /* BL: k = min (n, 1) */
9237 #define BITM_EMAC_MACCFG_DC                  (_ADI_MSK(0x00000010,uint32_t))  /* Deferral Check */
9238 #define BITM_EMAC_MACCFG_TE                  (_ADI_MSK(0x00000008,uint32_t))  /* Transmitter Enable */
9239 #define BITM_EMAC_MACCFG_RE                  (_ADI_MSK(0x00000004,uint32_t))  /* Receiver Enable */
9240
9241 /* ------------------------------------------------------------------------------------------------------------------------
9242         EMAC_MACFRMFILT                      Pos/Masks                        Description
9243    ------------------------------------------------------------------------------------------------------------------------ */
9244 #define BITP_EMAC_MACFRMFILT_RA              31                               /* Receive All Frames */
9245 #define BITP_EMAC_MACFRMFILT_HPF             10                               /* Hash or Perfect Filter */
9246 #define BITP_EMAC_MACFRMFILT_PCF              6                               /* Pass Control Frames */
9247 #define BITP_EMAC_MACFRMFILT_DBF              5                               /* Disable Broadcast Frames */
9248 #define BITP_EMAC_MACFRMFILT_PM               4                               /* Pass All Multicast Frames */
9249 #define BITP_EMAC_MACFRMFILT_DAIF             3                               /* Destination Address Inverse Filtering */
9250 #define BITP_EMAC_MACFRMFILT_HMC              2                               /* Hash Multicast */
9251 #define BITP_EMAC_MACFRMFILT_HUC              1                               /* Hash Unicast */
9252 #define BITP_EMAC_MACFRMFILT_PR               0                               /* Promiscuous Mode */
9253 #define BITM_EMAC_MACFRMFILT_RA              (_ADI_MSK(0x80000000,uint32_t))  /* Receive All Frames */
9254 #define BITM_EMAC_MACFRMFILT_HPF             (_ADI_MSK(0x00000400,uint32_t))  /* Hash or Perfect Filter */
9255
9256 #define BITM_EMAC_MACFRMFILT_PCF             (_ADI_MSK(0x000000C0,uint32_t))  /* Pass Control Frames */
9257 #define ENUM_EMAC_MACFRMFILT_FILT_ALL        (_ADI_MSK(0x00000000,uint32_t))  /* PCF: Pass no control frames */
9258 #define ENUM_EMAC_MACFRMFILT_NO_PAUSE        (_ADI_MSK(0x00000040,uint32_t))  /* PCF: Pass no PAUSE frames */
9259 #define ENUM_EMAC_MACFRMFILT_FWD_ALL         (_ADI_MSK(0x00000080,uint32_t))  /* PCF: Pass all control frames */
9260 #define ENUM_EMAC_MACFRMFILT_PADR_FILT       (_ADI_MSK(0x000000C0,uint32_t))  /* PCF: Pass address filtered control frames */
9261
9262 #define BITM_EMAC_MACFRMFILT_DBF             (_ADI_MSK(0x00000020,uint32_t))  /* Disable Broadcast Frames */
9263 #define ENUM_EMAC_MACFRMFILT_DIS_BCAST       (_ADI_MSK(0x00000000,uint32_t))  /* DBF: AFM module passes all received broadcast frames */
9264 #define ENUM_EMAC_MACFRMFILT_EN_BCAST        (_ADI_MSK(0x00000020,uint32_t))  /* DBF: AFM module filters all incoming broadcast frames */
9265 #define BITM_EMAC_MACFRMFILT_PM              (_ADI_MSK(0x00000010,uint32_t))  /* Pass All Multicast Frames */
9266 #define BITM_EMAC_MACFRMFILT_DAIF            (_ADI_MSK(0x00000008,uint32_t))  /* Destination Address Inverse Filtering */
9267 #define BITM_EMAC_MACFRMFILT_HMC             (_ADI_MSK(0x00000004,uint32_t))  /* Hash Multicast */
9268 #define BITM_EMAC_MACFRMFILT_HUC             (_ADI_MSK(0x00000002,uint32_t))  /* Hash Unicast */
9269 #define BITM_EMAC_MACFRMFILT_PR              (_ADI_MSK(0x00000001,uint32_t))  /* Promiscuous Mode */
9270
9271 /* ------------------------------------------------------------------------------------------------------------------------
9272         EMAC_SMI_ADDR                        Pos/Masks                        Description
9273    ------------------------------------------------------------------------------------------------------------------------ */
9274 #define BITP_EMAC_SMI_ADDR_PA                11                               /* Physical Layer Address */
9275 #define BITP_EMAC_SMI_ADDR_SMIR               6                               /* SMI Register Address */
9276 #define BITP_EMAC_SMI_ADDR_CR                 2                               /* Clock Range */
9277 #define BITP_EMAC_SMI_ADDR_SMIW               1                               /* SMI Write */
9278 #define BITP_EMAC_SMI_ADDR_SMIB               0                               /* SMI Busy */
9279 #define BITM_EMAC_SMI_ADDR_PA                (_ADI_MSK(0x0000F800,uint32_t))  /* Physical Layer Address */
9280 #define BITM_EMAC_SMI_ADDR_SMIR              (_ADI_MSK(0x000007C0,uint32_t))  /* SMI Register Address */
9281 #define BITM_EMAC_SMI_ADDR_CR                (_ADI_MSK(0x0000003C,uint32_t))  /* Clock Range */
9282 #define BITM_EMAC_SMI_ADDR_SMIW              (_ADI_MSK(0x00000002,uint32_t))  /* SMI Write */
9283 #define BITM_EMAC_SMI_ADDR_SMIB              (_ADI_MSK(0x00000001,uint32_t))  /* SMI Busy */
9284
9285 /* ------------------------------------------------------------------------------------------------------------------------
9286         EMAC_SMI_DATA                        Pos/Masks                        Description
9287    ------------------------------------------------------------------------------------------------------------------------ */
9288 #define BITP_EMAC_SMI_DATA_SMID               0                               /* SMI Data */
9289 #define BITM_EMAC_SMI_DATA_SMID              (_ADI_MSK(0x0000FFFF,uint32_t))  /* SMI Data */
9290
9291 /* ------------------------------------------------------------------------------------------------------------------------
9292         EMAC_FLOWCTL                         Pos/Masks                        Description
9293    ------------------------------------------------------------------------------------------------------------------------ */
9294 #define BITP_EMAC_FLOWCTL_PT                 16                               /* Pause Time */
9295 #define BITP_EMAC_FLOWCTL_UP                  3                               /* Unicast Pause Frame Detect */
9296 #define BITP_EMAC_FLOWCTL_RFE                 2                               /* Receive Flow Control Enable */
9297 #define BITP_EMAC_FLOWCTL_TFE                 1                               /* Transmit Flow Control Enable */
9298 #define BITP_EMAC_FLOWCTL_FCBBPA              0                               /* Initiate Pause Control Frame */
9299 #define BITM_EMAC_FLOWCTL_PT                 (_ADI_MSK(0xFFFF0000,uint32_t))  /* Pause Time */
9300 #define BITM_EMAC_FLOWCTL_UP                 (_ADI_MSK(0x00000008,uint32_t))  /* Unicast Pause Frame Detect */
9301 #define BITM_EMAC_FLOWCTL_RFE                (_ADI_MSK(0x00000004,uint32_t))  /* Receive Flow Control Enable */
9302 #define BITM_EMAC_FLOWCTL_TFE                (_ADI_MSK(0x00000002,uint32_t))  /* Transmit Flow Control Enable */
9303 #define BITM_EMAC_FLOWCTL_FCBBPA             (_ADI_MSK(0x00000001,uint32_t))  /* Initiate Pause Control Frame */
9304
9305 /* ------------------------------------------------------------------------------------------------------------------------
9306         EMAC_VLANTAG                         Pos/Masks                        Description
9307    ------------------------------------------------------------------------------------------------------------------------ */
9308 #define BITP_EMAC_VLANTAG_ETV                16                               /* Enable Tag VLAN Comparison */
9309 #define BITP_EMAC_VLANTAG_VL                  0                               /* VLAN Tag Id Receive Frames */
9310 #define BITM_EMAC_VLANTAG_ETV                (_ADI_MSK(0x00010000,uint32_t))  /* Enable Tag VLAN Comparison */
9311 #define BITM_EMAC_VLANTAG_VL                 (_ADI_MSK(0x0000FFFF,uint32_t))  /* VLAN Tag Id Receive Frames */
9312
9313 /* ------------------------------------------------------------------------------------------------------------------------
9314         EMAC_DBG                             Pos/Masks                        Description
9315    ------------------------------------------------------------------------------------------------------------------------ */
9316 #define BITP_EMAC_DBG_TXFIFOFULL             25                               /* Tx FIFO Full */
9317 #define BITP_EMAC_DBG_TXFIFONE               24                               /* Tx FIFO Not Empty */
9318 #define BITP_EMAC_DBG_TXFIFOACT              22                               /* Tx FIFO Active */
9319 #define BITP_EMAC_DBG_TXFIFOCTLST            20                               /* Tx FIFO Controller State */
9320 #define BITP_EMAC_DBG_TXPAUSE                19                               /* Tx Paused */
9321 #define BITP_EMAC_DBG_TXFRCTL                17                               /* Tx Frame Controller State */
9322 #define BITP_EMAC_DBG_MMTEA                  16                               /* MM Tx Engine Active */
9323 #define BITP_EMAC_DBG_RXFIFOST                8                               /* Rx FIFO State */
9324 #define BITP_EMAC_DBG_RXFIFOCTLST             5                               /* Rx FIFO Controller State */
9325 #define BITP_EMAC_DBG_RXFIFOACT               4                               /* Rx FIFO Active */
9326 #define BITP_EMAC_DBG_SFIFOST                 1                               /* Small FIFO State */
9327 #define BITP_EMAC_DBG_MMREA                   0                               /* MM Rx Engine Active */
9328 #define BITM_EMAC_DBG_TXFIFOFULL             (_ADI_MSK(0x02000000,uint32_t))  /* Tx FIFO Full */
9329 #define BITM_EMAC_DBG_TXFIFONE               (_ADI_MSK(0x01000000,uint32_t))  /* Tx FIFO Not Empty */
9330 #define BITM_EMAC_DBG_TXFIFOACT              (_ADI_MSK(0x00400000,uint32_t))  /* Tx FIFO Active */
9331 #define BITM_EMAC_DBG_TXFIFOCTLST            (_ADI_MSK(0x00300000,uint32_t))  /* Tx FIFO Controller State */
9332 #define BITM_EMAC_DBG_TXPAUSE                (_ADI_MSK(0x00080000,uint32_t))  /* Tx Paused */
9333
9334 #define BITM_EMAC_DBG_TXFRCTL                (_ADI_MSK(0x00060000,uint32_t))  /* Tx Frame Controller State */
9335 #define ENUM_EMAC_DBG_TXFRCTL_IDLE           (_ADI_MSK(0x00000000,uint32_t))  /* TXFRCTL: Idle */
9336 #define ENUM_EMAC_DBG_TXFRCTL_WT_STATUS      (_ADI_MSK(0x00020000,uint32_t))  /* TXFRCTL: Wait */
9337 #define ENUM_EMAC_DBG_TXFRCTL_PAUSE          (_ADI_MSK(0x00040000,uint32_t))  /* TXFRCTL: Pause */
9338 #define ENUM_EMAC_DBG_TXFRCTL_TXFRAME        (_ADI_MSK(0x00060000,uint32_t))  /* TXFRCTL: Transmit */
9339 #define BITM_EMAC_DBG_MMTEA                  (_ADI_MSK(0x00010000,uint32_t))  /* MM Tx Engine Active */
9340
9341 #define BITM_EMAC_DBG_RXFIFOST               (_ADI_MSK(0x00000300,uint32_t))  /* Rx FIFO State */
9342 #define ENUM_EMAC_DBG_FIFO_EMPTY             (_ADI_MSK(0x00000000,uint32_t))  /* RXFIFOST: Rx FIFO Empty */
9343 #define ENUM_EMAC_DBG_FIFO_BEL_THERSHLD      (_ADI_MSK(0x00000100,uint32_t))  /* RXFIFOST: Rx FIFO Below De-activate FCT */
9344 #define ENUM_EMAC_DBG_FIFO_ABV_THERSHLD      (_ADI_MSK(0x00000200,uint32_t))  /* RXFIFOST: Rx FIFO Above De-activate FCT */
9345 #define ENUM_EMAC_DBG_FIFO_FULL              (_ADI_MSK(0x00000300,uint32_t))  /* RXFIFOST: Rx FIFO Full */
9346
9347 #define BITM_EMAC_DBG_RXFIFOCTLST            (_ADI_MSK(0x00000060,uint32_t))  /* Rx FIFO Controller State */
9348 #define ENUM_EMAC_DBG_IDLE_FIFO              (_ADI_MSK(0x00000000,uint32_t))  /* RXFIFOCTLST: Idle */
9349 #define ENUM_EMAC_DBG_RD_DATA_FIFO           (_ADI_MSK(0x00000020,uint32_t))  /* RXFIFOCTLST: Read Data */
9350 #define ENUM_EMAC_DBG_RD_STS_FIFO            (_ADI_MSK(0x00000040,uint32_t))  /* RXFIFOCTLST: Read Status */
9351 #define ENUM_EMAC_DBG_FLUSH_FIFO             (_ADI_MSK(0x00000060,uint32_t))  /* RXFIFOCTLST: Flush */
9352 #define BITM_EMAC_DBG_RXFIFOACT              (_ADI_MSK(0x00000010,uint32_t))  /* Rx FIFO Active */
9353 #define BITM_EMAC_DBG_SFIFOST                (_ADI_MSK(0x00000006,uint32_t))  /* Small FIFO State */
9354 #define BITM_EMAC_DBG_MMREA                  (_ADI_MSK(0x00000001,uint32_t))  /* MM Rx Engine Active */
9355
9356 /* ------------------------------------------------------------------------------------------------------------------------
9357         EMAC_ISTAT                           Pos/Masks                        Description
9358    ------------------------------------------------------------------------------------------------------------------------ */
9359 #define BITP_EMAC_ISTAT_TS                    9                               /* Time Stamp Interrupt Status */
9360 #define BITP_EMAC_ISTAT_MMCRC                 7                               /* MMC Receive Checksum Offload Interrupt Status */
9361 #define BITP_EMAC_ISTAT_MMCTX                 6                               /* MMC Transmit Interrupt Status */
9362 #define BITP_EMAC_ISTAT_MMCRX                 5                               /* MMC Receive Interrupt Status */
9363 #define BITP_EMAC_ISTAT_MMC                   4                               /* MMC Interrupt Status */
9364 #define BITM_EMAC_ISTAT_TS                   (_ADI_MSK(0x00000200,uint32_t))  /* Time Stamp Interrupt Status */
9365 #define BITM_EMAC_ISTAT_MMCRC                (_ADI_MSK(0x00000080,uint32_t))  /* MMC Receive Checksum Offload Interrupt Status */
9366 #define BITM_EMAC_ISTAT_MMCTX                (_ADI_MSK(0x00000040,uint32_t))  /* MMC Transmit Interrupt Status */
9367 #define BITM_EMAC_ISTAT_MMCRX                (_ADI_MSK(0x00000020,uint32_t))  /* MMC Receive Interrupt Status */
9368 #define BITM_EMAC_ISTAT_MMC                  (_ADI_MSK(0x00000010,uint32_t))  /* MMC Interrupt Status */
9369
9370 /* ------------------------------------------------------------------------------------------------------------------------
9371         EMAC_IMSK                            Pos/Masks                        Description
9372    ------------------------------------------------------------------------------------------------------------------------ */
9373 #define BITP_EMAC_IMSK_TS                     9                               /* Time Stamp Interrupt Mask */
9374 #define BITM_EMAC_IMSK_TS                    (_ADI_MSK(0x00000200,uint32_t))  /* Time Stamp Interrupt Mask */
9375
9376 /* ------------------------------------------------------------------------------------------------------------------------
9377         EMAC_ADDR0_HI                        Pos/Masks                        Description
9378    ------------------------------------------------------------------------------------------------------------------------ */
9379 #define BITP_EMAC_ADDR0_HI_ADDR               0                               /* Address */
9380 #define BITM_EMAC_ADDR0_HI_ADDR              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Address */
9381
9382 /* ------------------------------------------------------------------------------------------------------------------------
9383         EMAC_MMC_CTL                         Pos/Masks                        Description
9384    ------------------------------------------------------------------------------------------------------------------------ */
9385 #define BITP_EMAC_MMC_CTL_FULLPSET            5                               /* Full Preset */
9386 #define BITP_EMAC_MMC_CTL_CNTRPSET            4                               /* Counter Reset/Preset */
9387 #define BITP_EMAC_MMC_CTL_CNTRFRZ             3                               /* Counter Freeze */
9388 #define BITP_EMAC_MMC_CTL_RDRST               2                               /* Read Reset */
9389 #define BITP_EMAC_MMC_CTL_NOROLL              1                               /* No Rollover */
9390 #define BITP_EMAC_MMC_CTL_RST                 0                               /* Reset */
9391 #define BITM_EMAC_MMC_CTL_FULLPSET           (_ADI_MSK(0x00000020,uint32_t))  /* Full Preset */
9392 #define BITM_EMAC_MMC_CTL_CNTRPSET           (_ADI_MSK(0x00000010,uint32_t))  /* Counter Reset/Preset */
9393 #define BITM_EMAC_MMC_CTL_CNTRFRZ            (_ADI_MSK(0x00000008,uint32_t))  /* Counter Freeze */
9394 #define BITM_EMAC_MMC_CTL_RDRST              (_ADI_MSK(0x00000004,uint32_t))  /* Read Reset */
9395 #define BITM_EMAC_MMC_CTL_NOROLL             (_ADI_MSK(0x00000002,uint32_t))  /* No Rollover */
9396 #define BITM_EMAC_MMC_CTL_RST                (_ADI_MSK(0x00000001,uint32_t))  /* Reset */
9397
9398 /* ------------------------------------------------------------------------------------------------------------------------
9399         EMAC_MMC_RXINT                       Pos/Masks                        Description
9400    ------------------------------------------------------------------------------------------------------------------------ */
9401 #define BITP_EMAC_MMC_RXINT_WDOGERR          23                               /* Rx Watch Dog Error Count Half/Full */
9402 #define BITP_EMAC_MMC_RXINT_VLANFRGB         22                               /* Rx VLAN Frames (Good/Bad) Count Half/Full */
9403 #define BITP_EMAC_MMC_RXINT_FIFOOVF          21                               /* Rx FIFO Overflow Count Half/Full */
9404 #define BITP_EMAC_MMC_RXINT_PAUSEFR          20                               /* Rx Pause Frames Count Half/Full */
9405 #define BITP_EMAC_MMC_RXINT_OUTRANGE         19                               /* Rx Out Of Range Type Count Half/Full */
9406 #define BITP_EMAC_MMC_RXINT_LENERR           18                               /* Rx Length Error Count Half/Full */
9407 #define BITP_EMAC_MMC_RXINT_UCASTG           17                               /* Rx Unicast Frames (Good) Count Half/Full */
9408 #define BITP_EMAC_MMC_RXINT_R1024TOMAX       16                               /* Rx 1024-to-max Octets (Good/Bad) Count Half/Full */
9409 #define BITP_EMAC_MMC_RXINT_R512TO1023       15                               /* Rx 512-to-1023 Octets (Good/Bad) Count Half/Full */
9410 #define BITP_EMAC_MMC_RXINT_R256TO511        14                               /* Rx 255-to-511 Octets (Good/Bad) Count Half/Full */
9411 #define BITP_EMAC_MMC_RXINT_R128TO255        13                               /* Rx 128-to-255 Octets (Good/Bad) Count Half/Full */
9412 #define BITP_EMAC_MMC_RXINT_R65TO127         12                               /* Rx 65-to-127 Octets (Good/Bad) Count Half/Full */
9413 #define BITP_EMAC_MMC_RXINT_R64              11                               /* Rx 64 Octets (Good/Bad) Count Half/Full */
9414 #define BITP_EMAC_MMC_RXINT_OSIZEG           10                               /* Rx Oversize (Good) Count Half/Full */
9415 #define BITP_EMAC_MMC_RXINT_USIZEG            9                               /* Rx Undersize (Good) Count Half/Full */
9416 #define BITP_EMAC_MMC_RXINT_JABERR            8                               /* Rx Jabber Error Count Half/Full */
9417 #define BITP_EMAC_MMC_RXINT_RUNTERR           7                               /* Rx Runt Error Count Half/Full */
9418 #define BITP_EMAC_MMC_RXINT_ALIGNERR          6                               /* Rx Alignment Error Count Half/Full */
9419 #define BITP_EMAC_MMC_RXINT_CRCERR            5                               /* Rx CRC Error Counter Half/Full */
9420 #define BITP_EMAC_MMC_RXINT_MCASTG            4                               /* Rx Multicast Count (Good) Half/Full */
9421 #define BITP_EMAC_MMC_RXINT_BCASTG            3                               /* Rx Broadcast Count (Good) Half/Full */
9422 #define BITP_EMAC_MMC_RXINT_OCTCNTG           2                               /* Octet Count (Good) Half/Full */
9423 #define BITP_EMAC_MMC_RXINT_OCTCNTGB          1                               /* Octet Count (Good/Bad) Half/Full */
9424 #define BITP_EMAC_MMC_RXINT_FRCNTGB           0                               /* Frame Count (Good/Bad) Half/Full */
9425 #define BITM_EMAC_MMC_RXINT_WDOGERR          (_ADI_MSK(0x00800000,uint32_t))  /* Rx Watch Dog Error Count Half/Full */
9426 #define BITM_EMAC_MMC_RXINT_VLANFRGB         (_ADI_MSK(0x00400000,uint32_t))  /* Rx VLAN Frames (Good/Bad) Count Half/Full */
9427 #define BITM_EMAC_MMC_RXINT_FIFOOVF          (_ADI_MSK(0x00200000,uint32_t))  /* Rx FIFO Overflow Count Half/Full */
9428 #define BITM_EMAC_MMC_RXINT_PAUSEFR          (_ADI_MSK(0x00100000,uint32_t))  /* Rx Pause Frames Count Half/Full */
9429 #define BITM_EMAC_MMC_RXINT_OUTRANGE         (_ADI_MSK(0x00080000,uint32_t))  /* Rx Out Of Range Type Count Half/Full */
9430 #define BITM_EMAC_MMC_RXINT_LENERR           (_ADI_MSK(0x00040000,uint32_t))  /* Rx Length Error Count Half/Full */
9431 #define BITM_EMAC_MMC_RXINT_UCASTG           (_ADI_MSK(0x00020000,uint32_t))  /* Rx Unicast Frames (Good) Count Half/Full */
9432 #define BITM_EMAC_MMC_RXINT_R1024TOMAX       (_ADI_MSK(0x00010000,uint32_t))  /* Rx 1024-to-max Octets (Good/Bad) Count Half/Full */
9433 #define BITM_EMAC_MMC_RXINT_R512TO1023       (_ADI_MSK(0x00008000,uint32_t))  /* Rx 512-to-1023 Octets (Good/Bad) Count Half/Full */
9434 #define BITM_EMAC_MMC_RXINT_R256TO511        (_ADI_MSK(0x00004000,uint32_t))  /* Rx 255-to-511 Octets (Good/Bad) Count Half/Full */
9435 #define BITM_EMAC_MMC_RXINT_R128TO255        (_ADI_MSK(0x00002000,uint32_t))  /* Rx 128-to-255 Octets (Good/Bad) Count Half/Full */
9436 #define BITM_EMAC_MMC_RXINT_R65TO127         (_ADI_MSK(0x00001000,uint32_t))  /* Rx 65-to-127 Octets (Good/Bad) Count Half/Full */
9437 #define BITM_EMAC_MMC_RXINT_R64              (_ADI_MSK(0x00000800,uint32_t))  /* Rx 64 Octets (Good/Bad) Count Half/Full */
9438 #define BITM_EMAC_MMC_RXINT_OSIZEG           (_ADI_MSK(0x00000400,uint32_t))  /* Rx Oversize (Good) Count Half/Full */
9439 #define BITM_EMAC_MMC_RXINT_USIZEG           (_ADI_MSK(0x00000200,uint32_t))  /* Rx Undersize (Good) Count Half/Full */
9440 #define BITM_EMAC_MMC_RXINT_JABERR           (_ADI_MSK(0x00000100,uint32_t))  /* Rx Jabber Error Count Half/Full */
9441 #define BITM_EMAC_MMC_RXINT_RUNTERR          (_ADI_MSK(0x00000080,uint32_t))  /* Rx Runt Error Count Half/Full */
9442 #define BITM_EMAC_MMC_RXINT_ALIGNERR         (_ADI_MSK(0x00000040,uint32_t))  /* Rx Alignment Error Count Half/Full */
9443 #define BITM_EMAC_MMC_RXINT_CRCERR           (_ADI_MSK(0x00000020,uint32_t))  /* Rx CRC Error Counter Half/Full */
9444 #define BITM_EMAC_MMC_RXINT_MCASTG           (_ADI_MSK(0x00000010,uint32_t))  /* Rx Multicast Count (Good) Half/Full */
9445 #define BITM_EMAC_MMC_RXINT_BCASTG           (_ADI_MSK(0x00000008,uint32_t))  /* Rx Broadcast Count (Good) Half/Full */
9446 #define BITM_EMAC_MMC_RXINT_OCTCNTG          (_ADI_MSK(0x00000004,uint32_t))  /* Octet Count (Good) Half/Full */
9447 #define BITM_EMAC_MMC_RXINT_OCTCNTGB         (_ADI_MSK(0x00000002,uint32_t))  /* Octet Count (Good/Bad) Half/Full */
9448 #define BITM_EMAC_MMC_RXINT_FRCNTGB          (_ADI_MSK(0x00000001,uint32_t))  /* Frame Count (Good/Bad) Half/Full */
9449
9450 /* ------------------------------------------------------------------------------------------------------------------------
9451         EMAC_MMC_TXINT                       Pos/Masks                        Description
9452    ------------------------------------------------------------------------------------------------------------------------ */
9453 #define BITP_EMAC_MMC_TXINT_VLANFRGB         24                               /* Tx VLAN Frames (Good) Count Half/Full */
9454 #define BITP_EMAC_MMC_TXINT_PAUSEFRM         23                               /* Tx Pause Frames Count Half/Full */
9455 #define BITP_EMAC_MMC_TXINT_EXCESSDEF        22                               /* Tx Excess Deferred Count Half/Full */
9456 #define BITP_EMAC_MMC_TXINT_FRCNTG           21                               /* Tx Frame Count (Good) Count Half/Full */
9457 #define BITP_EMAC_MMC_TXINT_OCTCNTG          20                               /* Tx Octet Count (Good) Count Half/Full */
9458 #define BITP_EMAC_MMC_TXINT_CARRERR          19                               /* Tx Carrier Error Count Half/Full */
9459 #define BITP_EMAC_MMC_TXINT_EXCESSCOL        18                               /* Tx Exess Collision Count Half/Full */
9460 #define BITP_EMAC_MMC_TXINT_LATECOL          17                               /* Tx Late Collision Count Half/Full */
9461 #define BITP_EMAC_MMC_TXINT_DEFERRED         16                               /* Tx Deffered Count Half/Full */
9462 #define BITP_EMAC_MMC_TXINT_MULTCOLG         15                               /* Tx Multiple collision (Good) Count Half/Full */
9463 #define BITP_EMAC_MMC_TXINT_SNGCOLG          14                               /* Tx Single Collision (Good) Count Half/Full */
9464 #define BITP_EMAC_MMC_TXINT_UNDERR           13                               /* Tx Underflow Error Count Half/Full */
9465 #define BITP_EMAC_MMC_TXINT_BCASTGB          12                               /* Tx Broadcast Frames (Good/Bad) Count Half/Full */
9466 #define BITP_EMAC_MMC_TXINT_MCASTGB          11                               /* Tx Multicast Frames (Good/Bad) Count Half/Full */
9467 #define BITP_EMAC_MMC_TXINT_UCASTGB          10                               /* Tx Unicast Frames (Good/Bad) Count Half/Full */
9468 #define BITP_EMAC_MMC_TXINT_T1024TOMAX        9                               /* Tx 1024-to-max Octets (Good/Bad) Count Half/Full */
9469 #define BITP_EMAC_MMC_TXINT_T512TO1023        8                               /* Tx 512-to-1023 Octets (Good/Bad) Count Half/Full */
9470 #define BITP_EMAC_MMC_TXINT_T256TO511         7                               /* Tx 256-to-511 Octets (Good/Bad) Count Half/Full */
9471 #define BITP_EMAC_MMC_TXINT_T128TO255         6                               /* Tx 128-to-255 Octets (Good/Bad) Count Half/Full */
9472 #define BITP_EMAC_MMC_TXINT_T65TO127          5                               /* Tx 65-to-127 Octets (Good/Bad) Count Half/Full */
9473 #define BITP_EMAC_MMC_TXINT_T64               4                               /* Tx 64 Octets (Good/Bad) Count Half/Full */
9474 #define BITP_EMAC_MMC_TXINT_MCASTG            3                               /* Tx Multicast Frames (Good) Count Half/Full */
9475 #define BITP_EMAC_MMC_TXINT_BCASTG            2                               /* Tx Broadcast Frames (Good) Count Half/Full */
9476 #define BITP_EMAC_MMC_TXINT_FRCNTGB           1                               /* Tx Frame Count (Good/Bad) Count Half/Full */
9477 #define BITP_EMAC_MMC_TXINT_OCTCNTGB          0                               /* Tx Octet Count (Good/Bad) Count Half/Full */
9478 #define BITM_EMAC_MMC_TXINT_VLANFRGB         (_ADI_MSK(0x01000000,uint32_t))  /* Tx VLAN Frames (Good) Count Half/Full */
9479 #define BITM_EMAC_MMC_TXINT_PAUSEFRM         (_ADI_MSK(0x00800000,uint32_t))  /* Tx Pause Frames Count Half/Full */
9480 #define BITM_EMAC_MMC_TXINT_EXCESSDEF        (_ADI_MSK(0x00400000,uint32_t))  /* Tx Excess Deferred Count Half/Full */
9481 #define BITM_EMAC_MMC_TXINT_FRCNTG           (_ADI_MSK(0x00200000,uint32_t))  /* Tx Frame Count (Good) Count Half/Full */
9482 #define BITM_EMAC_MMC_TXINT_OCTCNTG          (_ADI_MSK(0x00100000,uint32_t))  /* Tx Octet Count (Good) Count Half/Full */
9483 #define BITM_EMAC_MMC_TXINT_CARRERR          (_ADI_MSK(0x00080000,uint32_t))  /* Tx Carrier Error Count Half/Full */
9484 #define BITM_EMAC_MMC_TXINT_EXCESSCOL        (_ADI_MSK(0x00040000,uint32_t))  /* Tx Exess Collision Count Half/Full */
9485 #define BITM_EMAC_MMC_TXINT_LATECOL          (_ADI_MSK(0x00020000,uint32_t))  /* Tx Late Collision Count Half/Full */
9486 #define BITM_EMAC_MMC_TXINT_DEFERRED         (_ADI_MSK(0x00010000,uint32_t))  /* Tx Deffered Count Half/Full */
9487 #define BITM_EMAC_MMC_TXINT_MULTCOLG         (_ADI_MSK(0x00008000,uint32_t))  /* Tx Multiple collision (Good) Count Half/Full */
9488 #define BITM_EMAC_MMC_TXINT_SNGCOLG          (_ADI_MSK(0x00004000,uint32_t))  /* Tx Single Collision (Good) Count Half/Full */
9489 #define BITM_EMAC_MMC_TXINT_UNDERR           (_ADI_MSK(0x00002000,uint32_t))  /* Tx Underflow Error Count Half/Full */
9490 #define BITM_EMAC_MMC_TXINT_BCASTGB          (_ADI_MSK(0x00001000,uint32_t))  /* Tx Broadcast Frames (Good/Bad) Count Half/Full */
9491 #define BITM_EMAC_MMC_TXINT_MCASTGB          (_ADI_MSK(0x00000800,uint32_t))  /* Tx Multicast Frames (Good/Bad) Count Half/Full */
9492 #define BITM_EMAC_MMC_TXINT_UCASTGB          (_ADI_MSK(0x00000400,uint32_t))  /* Tx Unicast Frames (Good/Bad) Count Half/Full */
9493 #define BITM_EMAC_MMC_TXINT_T1024TOMAX       (_ADI_MSK(0x00000200,uint32_t))  /* Tx 1024-to-max Octets (Good/Bad) Count Half/Full */
9494 #define BITM_EMAC_MMC_TXINT_T512TO1023       (_ADI_MSK(0x00000100,uint32_t))  /* Tx 512-to-1023 Octets (Good/Bad) Count Half/Full */
9495 #define BITM_EMAC_MMC_TXINT_T256TO511        (_ADI_MSK(0x00000080,uint32_t))  /* Tx 256-to-511 Octets (Good/Bad) Count Half/Full */
9496 #define BITM_EMAC_MMC_TXINT_T128TO255        (_ADI_MSK(0x00000040,uint32_t))  /* Tx 128-to-255 Octets (Good/Bad) Count Half/Full */
9497 #define BITM_EMAC_MMC_TXINT_T65TO127         (_ADI_MSK(0x00000020,uint32_t))  /* Tx 65-to-127 Octets (Good/Bad) Count Half/Full */
9498 #define BITM_EMAC_MMC_TXINT_T64              (_ADI_MSK(0x00000010,uint32_t))  /* Tx 64 Octets (Good/Bad) Count Half/Full */
9499 #define BITM_EMAC_MMC_TXINT_MCASTG           (_ADI_MSK(0x00000008,uint32_t))  /* Tx Multicast Frames (Good) Count Half/Full */
9500 #define BITM_EMAC_MMC_TXINT_BCASTG           (_ADI_MSK(0x00000004,uint32_t))  /* Tx Broadcast Frames (Good) Count Half/Full */
9501 #define BITM_EMAC_MMC_TXINT_FRCNTGB          (_ADI_MSK(0x00000002,uint32_t))  /* Tx Frame Count (Good/Bad) Count Half/Full */
9502 #define BITM_EMAC_MMC_TXINT_OCTCNTGB         (_ADI_MSK(0x00000001,uint32_t))  /* Tx Octet Count (Good/Bad) Count Half/Full */
9503
9504 /* ------------------------------------------------------------------------------------------------------------------------
9505         EMAC_MMC_RXIMSK                      Pos/Masks                        Description
9506    ------------------------------------------------------------------------------------------------------------------------ */
9507 #define BITP_EMAC_MMC_RXIMSK_WATCHERR        23                               /* Rx Watch Dog Error Count Half/Full Mask */
9508 #define BITP_EMAC_MMC_RXIMSK_VLANFRGB        22                               /* Rx VLAN Frames (Good/Bad) Count Half/Full Mask */
9509 #define BITP_EMAC_MMC_RXIMSK_FIFOOV          21                               /* Rx FIFO Overflow Count Half/Full Mask */
9510 #define BITP_EMAC_MMC_RXIMSK_PAUSEFRM        20                               /* Rx Pause Frames Count Half/Full Mask */
9511 #define BITP_EMAC_MMC_RXIMSK_OUTRANGE        19                               /* Rx Out Of Range Type Count Half/Full Mask */
9512 #define BITP_EMAC_MMC_RXIMSK_LENERR          18                               /* Rx Length Error Count Half/Full Mask */
9513 #define BITP_EMAC_MMC_RXIMSK_UCASTG          17                               /* Rx Unicast Frames (Good) Count Half/Full Mask */
9514 #define BITP_EMAC_MMC_RXIMSK_R1024TOMAX      16                               /* Rx 1024-to-max Octets (Good/Bad) Count Half/Full Mask */
9515 #define BITP_EMAC_MMC_RXIMSK_R512TO1023      15                               /* Rx 512-to-1023 Octets (Good/Bad) Count Half/Full Mask */
9516 #define BITP_EMAC_MMC_RXIMSK_R256TO511       14                               /* Rx 255-to-511 Octets (Good/Bad) Count Half/Full Mask */
9517 #define BITP_EMAC_MMC_RXIMSK_R128TO255       13                               /* Rx 128-to-255 Octets (Good/Bad) Count Half/Full Mask */
9518 #define BITP_EMAC_MMC_RXIMSK_R65TO127        12                               /* Rx 65-to-127 Octets (Good/Bad) Count Half/Full Mask */
9519 #define BITP_EMAC_MMC_RXIMSK_R64             11                               /* Rx 64 Octets (Good/Bad) Count Half/Full Mask */
9520 #define BITP_EMAC_MMC_RXIMSK_OSIZEG          10                               /* Rx Oversize (Good) Count Half/Full Mask */
9521 #define BITP_EMAC_MMC_RXIMSK_USIZEG           9                               /* Rx Undersize (Good) Count Half/Full Mask */
9522 #define BITP_EMAC_MMC_RXIMSK_JABERR           8                               /* Rx Jabber Error Count Half/Full Mask */
9523 #define BITP_EMAC_MMC_RXIMSK_RUNTERR          7                               /* Rx Runt Error Count Half/Full Mask */
9524 #define BITP_EMAC_MMC_RXIMSK_ALIGNERR         6                               /* Rx Alignment Error Count Half/Full Mask */
9525 #define BITP_EMAC_MMC_RXIMSK_CRCERR           5                               /* Rx CRC Error Count Half/Full Mask */
9526 #define BITP_EMAC_MMC_RXIMSK_MCASTG           4                               /* Rx Multicast Frames (Good) Count Half/Full Mask */
9527 #define BITP_EMAC_MMC_RXIMSK_BCASTG           3                               /* Rx Broadcast Frames (Good) Count Half/Full Mask */
9528 #define BITP_EMAC_MMC_RXIMSK_OCTCNTG          2                               /* Rx Octet Count (Good) Count Half/Full Mask */
9529 #define BITP_EMAC_MMC_RXIMSK_OCTCNTGB         1                               /* Rx Octet Count (Good/Bad) Count Half/Full Mask */
9530 #define BITP_EMAC_MMC_RXIMSK_FRCNTGB          0                               /* Rx Frame Count (Good/Bad) Count Half/Full Mask */
9531 #define BITM_EMAC_MMC_RXIMSK_WATCHERR        (_ADI_MSK(0x00800000,uint32_t))  /* Rx Watch Dog Error Count Half/Full Mask */
9532 #define BITM_EMAC_MMC_RXIMSK_VLANFRGB        (_ADI_MSK(0x00400000,uint32_t))  /* Rx VLAN Frames (Good/Bad) Count Half/Full Mask */
9533 #define BITM_EMAC_MMC_RXIMSK_FIFOOV          (_ADI_MSK(0x00200000,uint32_t))  /* Rx FIFO Overflow Count Half/Full Mask */
9534 #define BITM_EMAC_MMC_RXIMSK_PAUSEFRM        (_ADI_MSK(0x00100000,uint32_t))  /* Rx Pause Frames Count Half/Full Mask */
9535 #define BITM_EMAC_MMC_RXIMSK_OUTRANGE        (_ADI_MSK(0x00080000,uint32_t))  /* Rx Out Of Range Type Count Half/Full Mask */
9536 #define BITM_EMAC_MMC_RXIMSK_LENERR          (_ADI_MSK(0x00040000,uint32_t))  /* Rx Length Error Count Half/Full Mask */
9537 #define BITM_EMAC_MMC_RXIMSK_UCASTG          (_ADI_MSK(0x00020000,uint32_t))  /* Rx Unicast Frames (Good) Count Half/Full Mask */
9538 #define BITM_EMAC_MMC_RXIMSK_R1024TOMAX      (_ADI_MSK(0x00010000,uint32_t))  /* Rx 1024-to-max Octets (Good/Bad) Count Half/Full Mask */
9539 #define BITM_EMAC_MMC_RXIMSK_R512TO1023      (_ADI_MSK(0x00008000,uint32_t))  /* Rx 512-to-1023 Octets (Good/Bad) Count Half/Full Mask */
9540 #define BITM_EMAC_MMC_RXIMSK_R256TO511       (_ADI_MSK(0x00004000,uint32_t))  /* Rx 255-to-511 Octets (Good/Bad) Count Half/Full Mask */
9541 #define BITM_EMAC_MMC_RXIMSK_R128TO255       (_ADI_MSK(0x00002000,uint32_t))  /* Rx 128-to-255 Octets (Good/Bad) Count Half/Full Mask */
9542 #define BITM_EMAC_MMC_RXIMSK_R65TO127        (_ADI_MSK(0x00001000,uint32_t))  /* Rx 65-to-127 Octets (Good/Bad) Count Half/Full Mask */
9543 #define BITM_EMAC_MMC_RXIMSK_R64             (_ADI_MSK(0x00000800,uint32_t))  /* Rx 64 Octets (Good/Bad) Count Half/Full Mask */
9544 #define BITM_EMAC_MMC_RXIMSK_OSIZEG          (_ADI_MSK(0x00000400,uint32_t))  /* Rx Oversize (Good) Count Half/Full Mask */
9545 #define BITM_EMAC_MMC_RXIMSK_USIZEG          (_ADI_MSK(0x00000200,uint32_t))  /* Rx Undersize (Good) Count Half/Full Mask */
9546 #define BITM_EMAC_MMC_RXIMSK_JABERR          (_ADI_MSK(0x00000100,uint32_t))  /* Rx Jabber Error Count Half/Full Mask */
9547 #define BITM_EMAC_MMC_RXIMSK_RUNTERR         (_ADI_MSK(0x00000080,uint32_t))  /* Rx Runt Error Count Half/Full Mask */
9548 #define BITM_EMAC_MMC_RXIMSK_ALIGNERR        (_ADI_MSK(0x00000040,uint32_t))  /* Rx Alignment Error Count Half/Full Mask */
9549 #define BITM_EMAC_MMC_RXIMSK_CRCERR          (_ADI_MSK(0x00000020,uint32_t))  /* Rx CRC Error Count Half/Full Mask */
9550 #define BITM_EMAC_MMC_RXIMSK_MCASTG          (_ADI_MSK(0x00000010,uint32_t))  /* Rx Multicast Frames (Good) Count Half/Full Mask */
9551 #define BITM_EMAC_MMC_RXIMSK_BCASTG          (_ADI_MSK(0x00000008,uint32_t))  /* Rx Broadcast Frames (Good) Count Half/Full Mask */
9552 #define BITM_EMAC_MMC_RXIMSK_OCTCNTG         (_ADI_MSK(0x00000004,uint32_t))  /* Rx Octet Count (Good) Count Half/Full Mask */
9553 #define BITM_EMAC_MMC_RXIMSK_OCTCNTGB        (_ADI_MSK(0x00000002,uint32_t))  /* Rx Octet Count (Good/Bad) Count Half/Full Mask */
9554 #define BITM_EMAC_MMC_RXIMSK_FRCNTGB         (_ADI_MSK(0x00000001,uint32_t))  /* Rx Frame Count (Good/Bad) Count Half/Full Mask */
9555
9556 /* ------------------------------------------------------------------------------------------------------------------------
9557         EMAC_MMC_TXIMSK                      Pos/Masks                        Description
9558    ------------------------------------------------------------------------------------------------------------------------ */
9559 #define BITP_EMAC_MMC_TXIMSK_VLANFRG         24                               /* Tx VLAN Frames (Good) Count Half/Full Mask */
9560 #define BITP_EMAC_MMC_TXIMSK_PAUSEFRM        23                               /* Tx Pause Frames Count Half/Full Mask */
9561 #define BITP_EMAC_MMC_TXIMSK_EXCESSDEF       22                               /* Tx Excess Deferred Count Half/Full Mask */
9562 #define BITP_EMAC_MMC_TXIMSK_FRCNTG          21                               /* Tx Frame Count (Good) Count Half/Full Mask */
9563 #define BITP_EMAC_MMC_TXIMSK_OCTCNTG         20                               /* Tx Octet Count (Good) Count Half/Full Mask */
9564 #define BITP_EMAC_MMC_TXIMSK_CARRERR         19                               /* Tx Carrier Error Count Half/Full Mask */
9565 #define BITP_EMAC_MMC_TXIMSK_EXCESSCOL       18                               /* Tx Exess collision Count Half/Full Mask */
9566 #define BITP_EMAC_MMC_TXIMSK_LATECOL         17                               /* Tx Late Collision Count Half/Full Mask */
9567 #define BITP_EMAC_MMC_TXIMSK_DEFERRED        16                               /* Tx Deferred Count Half/Full Mask */
9568 #define BITP_EMAC_MMC_TXIMSK_MULTCOLG        15                               /* Tx Multiple Collisions (Good) Count Mask */
9569 #define BITP_EMAC_MMC_TXIMSK_SNGCOLG         14                               /* Tx Single Collision (Good) Count Half/Full Mask */
9570 #define BITP_EMAC_MMC_TXIMSK_UNDERR          13                               /* Tx Underflow Error Count Half/Full Mask */
9571 #define BITP_EMAC_MMC_TXIMSK_BCASTGB         12                               /* Tx Broadcast Frames (Good/Bad) Count Half/Full Mask */
9572 #define BITP_EMAC_MMC_TXIMSK_MCASTGB         11                               /* Tx Multicast Frames (Good/Bad) Count Half/Full Mask */
9573 #define BITP_EMAC_MMC_TXIMSK_UCASTGB         10                               /* Tx Unicast Frames (Good/Bad) Count Half/Full Mask */
9574 #define BITP_EMAC_MMC_TXIMSK_T1024TOMAX       9                               /* Tx 1024-to-max Octets (Good/Bad) Count Half/Full Mask */
9575 #define BITP_EMAC_MMC_TXIMSK_T512TO1023       8                               /* Tx 512-to-1023 Octets (Good/Bad) Count Half/Full Mask */
9576 #define BITP_EMAC_MMC_TXIMSK_T256TO511        7                               /* Tx 256-to-511 Octets (Good/Bad) Count Half/Full Mask */
9577 #define BITP_EMAC_MMC_TXIMSK_T128TO255        6                               /* Tx 128-to-255 Octets (Good/Bad) Count Half/Full Mask */
9578 #define BITP_EMAC_MMC_TXIMSK_T65TO127         5                               /* Tx 65-to-127 Octets (Good/Bad) Count Half/Full Mask */
9579 #define BITP_EMAC_MMC_TXIMSK_T64              4                               /* Tx 64 Octets (Good/Bad) Count Half/Full Mask */
9580 #define BITP_EMAC_MMC_TXIMSK_MCASTG           3                               /* Tx Multicast Frames (Good) Count Half/Full Mask */
9581 #define BITP_EMAC_MMC_TXIMSK_BCASTG           2                               /* Tx Broadcast Frames (Good) Count Half/Full Mask */
9582 #define BITP_EMAC_MMC_TXIMSK_FRCNTGB          1                               /* Tx Frame Count (Good/Bad) Count Half/Full Mask */
9583 #define BITP_EMAC_MMC_TXIMSK_OCTCNTGB         0                               /* Tx Octet Count (Good/Bad) Count Half/Full Mask */
9584 #define BITM_EMAC_MMC_TXIMSK_VLANFRG         (_ADI_MSK(0x01000000,uint32_t))  /* Tx VLAN Frames (Good) Count Half/Full Mask */
9585 #define BITM_EMAC_MMC_TXIMSK_PAUSEFRM        (_ADI_MSK(0x00800000,uint32_t))  /* Tx Pause Frames Count Half/Full Mask */
9586 #define BITM_EMAC_MMC_TXIMSK_EXCESSDEF       (_ADI_MSK(0x00400000,uint32_t))  /* Tx Excess Deferred Count Half/Full Mask */
9587 #define BITM_EMAC_MMC_TXIMSK_FRCNTG          (_ADI_MSK(0x00200000,uint32_t))  /* Tx Frame Count (Good) Count Half/Full Mask */
9588 #define BITM_EMAC_MMC_TXIMSK_OCTCNTG         (_ADI_MSK(0x00100000,uint32_t))  /* Tx Octet Count (Good) Count Half/Full Mask */
9589 #define BITM_EMAC_MMC_TXIMSK_CARRERR         (_ADI_MSK(0x00080000,uint32_t))  /* Tx Carrier Error Count Half/Full Mask */
9590 #define BITM_EMAC_MMC_TXIMSK_EXCESSCOL       (_ADI_MSK(0x00040000,uint32_t))  /* Tx Exess collision Count Half/Full Mask */
9591 #define BITM_EMAC_MMC_TXIMSK_LATECOL         (_ADI_MSK(0x00020000,uint32_t))  /* Tx Late Collision Count Half/Full Mask */
9592 #define BITM_EMAC_MMC_TXIMSK_DEFERRED        (_ADI_MSK(0x00010000,uint32_t))  /* Tx Deferred Count Half/Full Mask */
9593 #define BITM_EMAC_MMC_TXIMSK_MULTCOLG        (_ADI_MSK(0x00008000,uint32_t))  /* Tx Multiple Collisions (Good) Count Mask */
9594 #define BITM_EMAC_MMC_TXIMSK_SNGCOLG         (_ADI_MSK(0x00004000,uint32_t))  /* Tx Single Collision (Good) Count Half/Full Mask */
9595 #define BITM_EMAC_MMC_TXIMSK_UNDERR          (_ADI_MSK(0x00002000,uint32_t))  /* Tx Underflow Error Count Half/Full Mask */
9596 #define BITM_EMAC_MMC_TXIMSK_BCASTGB         (_ADI_MSK(0x00001000,uint32_t))  /* Tx Broadcast Frames (Good/Bad) Count Half/Full Mask */
9597 #define BITM_EMAC_MMC_TXIMSK_MCASTGB         (_ADI_MSK(0x00000800,uint32_t))  /* Tx Multicast Frames (Good/Bad) Count Half/Full Mask */
9598 #define BITM_EMAC_MMC_TXIMSK_UCASTGB         (_ADI_MSK(0x00000400,uint32_t))  /* Tx Unicast Frames (Good/Bad) Count Half/Full Mask */
9599 #define BITM_EMAC_MMC_TXIMSK_T1024TOMAX      (_ADI_MSK(0x00000200,uint32_t))  /* Tx 1024-to-max Octets (Good/Bad) Count Half/Full Mask */
9600 #define BITM_EMAC_MMC_TXIMSK_T512TO1023      (_ADI_MSK(0x00000100,uint32_t))  /* Tx 512-to-1023 Octets (Good/Bad) Count Half/Full Mask */
9601 #define BITM_EMAC_MMC_TXIMSK_T256TO511       (_ADI_MSK(0x00000080,uint32_t))  /* Tx 256-to-511 Octets (Good/Bad) Count Half/Full Mask */
9602 #define BITM_EMAC_MMC_TXIMSK_T128TO255       (_ADI_MSK(0x00000040,uint32_t))  /* Tx 128-to-255 Octets (Good/Bad) Count Half/Full Mask */
9603 #define BITM_EMAC_MMC_TXIMSK_T65TO127        (_ADI_MSK(0x00000020,uint32_t))  /* Tx 65-to-127 Octets (Good/Bad) Count Half/Full Mask */
9604 #define BITM_EMAC_MMC_TXIMSK_T64             (_ADI_MSK(0x00000010,uint32_t))  /* Tx 64 Octets (Good/Bad) Count Half/Full Mask */
9605 #define BITM_EMAC_MMC_TXIMSK_MCASTG          (_ADI_MSK(0x00000008,uint32_t))  /* Tx Multicast Frames (Good) Count Half/Full Mask */
9606 #define BITM_EMAC_MMC_TXIMSK_BCASTG          (_ADI_MSK(0x00000004,uint32_t))  /* Tx Broadcast Frames (Good) Count Half/Full Mask */
9607 #define BITM_EMAC_MMC_TXIMSK_FRCNTGB         (_ADI_MSK(0x00000002,uint32_t))  /* Tx Frame Count (Good/Bad) Count Half/Full Mask */
9608 #define BITM_EMAC_MMC_TXIMSK_OCTCNTGB        (_ADI_MSK(0x00000001,uint32_t))  /* Tx Octet Count (Good/Bad) Count Half/Full Mask */
9609
9610 /* ------------------------------------------------------------------------------------------------------------------------
9611         EMAC_IPC_RXIMSK                      Pos/Masks                        Description
9612    ------------------------------------------------------------------------------------------------------------------------ */
9613 #define BITP_EMAC_IPC_RXIMSK_ICMPERROCT      29                               /* Rx ICMP Error Octets Count Half/Full Mask */
9614 #define BITP_EMAC_IPC_RXIMSK_ICMPGOCT        28                               /* Rx ICMP (Good) Octets Count Half/Full Mask */
9615 #define BITP_EMAC_IPC_RXIMSK_TCPERROCT       27                               /* Rx TCP Error Octets Count Half/Full Mask */
9616 #define BITP_EMAC_IPC_RXIMSK_TCPGOCT         26                               /* Rx TCP (Good) Octets Count Half/Full Mask */
9617 #define BITP_EMAC_IPC_RXIMSK_UDPERROCT       25                               /* Rx UDP Error Octets Count Half/Full Mask */
9618 #define BITP_EMAC_IPC_RXIMSK_UDPGOCT         24                               /* Rx UDP (Good) Octets Count Half/Full Mask */
9619 #define BITP_EMAC_IPC_RXIMSK_V6NOPAYOCT      23                               /* Rx IPv6 No Payload Octets Count Half/Full Mask */
9620 #define BITP_EMAC_IPC_RXIMSK_V6HDERROCT      22                               /* Rx IPv6 Header Error Octets Count Half/Full Mask */
9621 #define BITP_EMAC_IPC_RXIMSK_V6GOCT          21                               /* Rx IPv6 (Good) Octets Count Half/Full Mask */
9622 #define BITP_EMAC_IPC_RXIMSK_V4UDSBLOCT      20                               /* Rx IPv4 UDS Disable Octets Count Half/Full Mask */
9623 #define BITP_EMAC_IPC_RXIMSK_V4FRAGOCT       19                               /* Rx IPv4 Fragmented Octets Count Half/Full Mask */
9624 #define BITP_EMAC_IPC_RXIMSK_V4NOPAYOCT      18                               /* Rx IPv4 No Payload Octets Count Half/Full Mask */
9625 #define BITP_EMAC_IPC_RXIMSK_V4HDERROCT      17                               /* Rx IPv4 Header Error Octets Count Half/Full Mask */
9626 #define BITP_EMAC_IPC_RXIMSK_V4GOCT          16                               /* Rx IPv4 (Good) Octets Count Half/Full Mask */
9627 #define BITP_EMAC_IPC_RXIMSK_ICMPERRFRM      13                               /* Rx ICMP Error Frames Count Half/Full Mask */
9628 #define BITP_EMAC_IPC_RXIMSK_ICMPGFRM        12                               /* Rx ICMP (Good) Frames Count Half/Full Mask */
9629 #define BITP_EMAC_IPC_RXIMSK_TCPERRFRM       11                               /* Rx TCP Error Frames Count Half/Full Mask */
9630 #define BITP_EMAC_IPC_RXIMSK_TCPGFRM         10                               /* Rx TCP (Good) Frames Count Half/Full Mask */
9631 #define BITP_EMAC_IPC_RXIMSK_UDPERRFRM        9                               /* Rx UDP Error Frames Count Half/Full Mask */
9632 #define BITP_EMAC_IPC_RXIMSK_UDPGFRM          8                               /* Rx UDP (Good) Frames Count Half/Full Mask */
9633 #define BITP_EMAC_IPC_RXIMSK_V6NOPAYFRM       7                               /* Rx IPv6 No Payload Frames Count Half/Full Mask */
9634 #define BITP_EMAC_IPC_RXIMSK_V6HDERRFRM       6                               /* Rx IPv6 Header Error Frames Count Half/Full Mask */
9635 #define BITP_EMAC_IPC_RXIMSK_V6GFRM           5                               /* Rx IPv6 (Good) Frames Count Half/Full Mask */
9636 #define BITP_EMAC_IPC_RXIMSK_V4UDSBLFRM       4                               /* Rx IPv4 UDS Disable Frames Count Half/Full Mask */
9637 #define BITP_EMAC_IPC_RXIMSK_V4FRAGFRM        3                               /* Rx IPv4 Fragmented Frames Count Half/Full Mask */
9638 #define BITP_EMAC_IPC_RXIMSK_V4NOPAYFRM       2                               /* Rx IPv4 No Payload Frame Count Half/Full Mask */
9639 #define BITP_EMAC_IPC_RXIMSK_V4HDERRFRM       1                               /* Rx IPv4 Header Error Frame Count Half/Full Mask */
9640 #define BITP_EMAC_IPC_RXIMSK_V4GFRM           0                               /* Rx IPv4 (Good) Frames Count Half/Full Mask */
9641 #define BITM_EMAC_IPC_RXIMSK_ICMPERROCT      (_ADI_MSK(0x20000000,uint32_t))  /* Rx ICMP Error Octets Count Half/Full Mask */
9642 #define BITM_EMAC_IPC_RXIMSK_ICMPGOCT        (_ADI_MSK(0x10000000,uint32_t))  /* Rx ICMP (Good) Octets Count Half/Full Mask */
9643 #define BITM_EMAC_IPC_RXIMSK_TCPERROCT       (_ADI_MSK(0x08000000,uint32_t))  /* Rx TCP Error Octets Count Half/Full Mask */
9644 #define BITM_EMAC_IPC_RXIMSK_TCPGOCT         (_ADI_MSK(0x04000000,uint32_t))  /* Rx TCP (Good) Octets Count Half/Full Mask */
9645 #define BITM_EMAC_IPC_RXIMSK_UDPERROCT       (_ADI_MSK(0x02000000,uint32_t))  /* Rx UDP Error Octets Count Half/Full Mask */
9646 #define BITM_EMAC_IPC_RXIMSK_UDPGOCT         (_ADI_MSK(0x01000000,uint32_t))  /* Rx UDP (Good) Octets Count Half/Full Mask */
9647 #define BITM_EMAC_IPC_RXIMSK_V6NOPAYOCT      (_ADI_MSK(0x00800000,uint32_t))  /* Rx IPv6 No Payload Octets Count Half/Full Mask */
9648 #define BITM_EMAC_IPC_RXIMSK_V6HDERROCT      (_ADI_MSK(0x00400000,uint32_t))  /* Rx IPv6 Header Error Octets Count Half/Full Mask */
9649 #define BITM_EMAC_IPC_RXIMSK_V6GOCT          (_ADI_MSK(0x00200000,uint32_t))  /* Rx IPv6 (Good) Octets Count Half/Full Mask */
9650 #define BITM_EMAC_IPC_RXIMSK_V4UDSBLOCT      (_ADI_MSK(0x00100000,uint32_t))  /* Rx IPv4 UDS Disable Octets Count Half/Full Mask */
9651 #define BITM_EMAC_IPC_RXIMSK_V4FRAGOCT       (_ADI_MSK(0x00080000,uint32_t))  /* Rx IPv4 Fragmented Octets Count Half/Full Mask */
9652 #define BITM_EMAC_IPC_RXIMSK_V4NOPAYOCT      (_ADI_MSK(0x00040000,uint32_t))  /* Rx IPv4 No Payload Octets Count Half/Full Mask */
9653 #define BITM_EMAC_IPC_RXIMSK_V4HDERROCT      (_ADI_MSK(0x00020000,uint32_t))  /* Rx IPv4 Header Error Octets Count Half/Full Mask */
9654 #define BITM_EMAC_IPC_RXIMSK_V4GOCT          (_ADI_MSK(0x00010000,uint32_t))  /* Rx IPv4 (Good) Octets Count Half/Full Mask */
9655 #define BITM_EMAC_IPC_RXIMSK_ICMPERRFRM      (_ADI_MSK(0x00002000,uint32_t))  /* Rx ICMP Error Frames Count Half/Full Mask */
9656 #define BITM_EMAC_IPC_RXIMSK_ICMPGFRM        (_ADI_MSK(0x00001000,uint32_t))  /* Rx ICMP (Good) Frames Count Half/Full Mask */
9657 #define BITM_EMAC_IPC_RXIMSK_TCPERRFRM       (_ADI_MSK(0x00000800,uint32_t))  /* Rx TCP Error Frames Count Half/Full Mask */
9658 #define BITM_EMAC_IPC_RXIMSK_TCPGFRM         (_ADI_MSK(0x00000400,uint32_t))  /* Rx TCP (Good) Frames Count Half/Full Mask */
9659 #define BITM_EMAC_IPC_RXIMSK_UDPERRFRM       (_ADI_MSK(0x00000200,uint32_t))  /* Rx UDP Error Frames Count Half/Full Mask */
9660 #define BITM_EMAC_IPC_RXIMSK_UDPGFRM         (_ADI_MSK(0x00000100,uint32_t))  /* Rx UDP (Good) Frames Count Half/Full Mask */
9661 #define BITM_EMAC_IPC_RXIMSK_V6NOPAYFRM      (_ADI_MSK(0x00000080,uint32_t))  /* Rx IPv6 No Payload Frames Count Half/Full Mask */
9662 #define BITM_EMAC_IPC_RXIMSK_V6HDERRFRM      (_ADI_MSK(0x00000040,uint32_t))  /* Rx IPv6 Header Error Frames Count Half/Full Mask */
9663 #define BITM_EMAC_IPC_RXIMSK_V6GFRM          (_ADI_MSK(0x00000020,uint32_t))  /* Rx IPv6 (Good) Frames Count Half/Full Mask */
9664 #define BITM_EMAC_IPC_RXIMSK_V4UDSBLFRM      (_ADI_MSK(0x00000010,uint32_t))  /* Rx IPv4 UDS Disable Frames Count Half/Full Mask */
9665 #define BITM_EMAC_IPC_RXIMSK_V4FRAGFRM       (_ADI_MSK(0x00000008,uint32_t))  /* Rx IPv4 Fragmented Frames Count Half/Full Mask */
9666 #define BITM_EMAC_IPC_RXIMSK_V4NOPAYFRM      (_ADI_MSK(0x00000004,uint32_t))  /* Rx IPv4 No Payload Frame Count Half/Full Mask */
9667 #define BITM_EMAC_IPC_RXIMSK_V4HDERRFRM      (_ADI_MSK(0x00000002,uint32_t))  /* Rx IPv4 Header Error Frame Count Half/Full Mask */
9668 #define BITM_EMAC_IPC_RXIMSK_V4GFRM          (_ADI_MSK(0x00000001,uint32_t))  /* Rx IPv4 (Good) Frames Count Half/Full Mask */
9669
9670 /* ------------------------------------------------------------------------------------------------------------------------
9671         EMAC_IPC_RXINT                       Pos/Masks                        Description
9672    ------------------------------------------------------------------------------------------------------------------------ */
9673 #define BITP_EMAC_IPC_RXINT_ICMPERROCT       29                               /* Rx ICMP Error Octets Count Half/Full Interrupt */
9674 #define BITP_EMAC_IPC_RXINT_ICMPGOCT         28                               /* Rx ICMP (Good) Octets Count Half/Full Interrupt */
9675 #define BITP_EMAC_IPC_RXINT_TCPERROCT        27                               /* Rx TCP Error Octets Count Half/Full Interrupt */
9676 #define BITP_EMAC_IPC_RXINT_TCPGOCT          26                               /* Rx TCP (Good) Octets Count Half/Full Interrupt */
9677 #define BITP_EMAC_IPC_RXINT_UDPERROCT        25                               /* Rx UDP Error Octets Count Half/Full Interrupt */
9678 #define BITP_EMAC_IPC_RXINT_UDPGOCT          24                               /* Rx UDP (Good) Octets Count Half/Full Interrupt */
9679 #define BITP_EMAC_IPC_RXINT_V6NOPAYOCT       23                               /* Rx IPv6 No Payload Octets Count Half/Full Interrupt */
9680 #define BITP_EMAC_IPC_RXINT_V6HDERROCT       22                               /* Rx IPv6 Header Error Octets Count Half/Full Interrupt */
9681 #define BITP_EMAC_IPC_RXINT_V6GOCT           21                               /* Rx IPv6 (Good) Octets Count Half/Full Interrupt */
9682 #define BITP_EMAC_IPC_RXINT_V4UDSBLOCT       20                               /* Rx IPv4 UDS Disable Octets Count Half/Full Interrupt */
9683 #define BITP_EMAC_IPC_RXINT_V4FRAGOCT        19                               /* Rx IPv4 Fragmented Octets Count Half/Full Interrupt */
9684 #define BITP_EMAC_IPC_RXINT_V4NOPAYOCT       18                               /* Rx IPv4 No Payload Octets Count Half/Full Interrupt */
9685 #define BITP_EMAC_IPC_RXINT_V4HDERROCT       17                               /* Rx IPv4 Header Error Octets Count Half/Full Interrupt */
9686 #define BITP_EMAC_IPC_RXINT_V4GOCT           16                               /* Rx IPv4 (Good) Octets Count Half/Full Interrupt */
9687 #define BITP_EMAC_IPC_RXINT_ICMPERRFRM       13                               /* Rx ICMP Error Frames Count Half/Full Interrupt */
9688 #define BITP_EMAC_IPC_RXINT_ICMPGFRM         12                               /* Rx ICMP (Good) Frames Count Half/Full Interrupt */
9689 #define BITP_EMAC_IPC_RXINT_TCPERRFRM        11                               /* Rx TCP Error Frames Count Half/Full Interrupt */
9690 #define BITP_EMAC_IPC_RXINT_TCPGFRM          10                               /* Rx TCP (Good) Frames Count Half/Full Interrupt */
9691 #define BITP_EMAC_IPC_RXINT_UDPERRFRM         9                               /* Rx IDP Error Frames Count Half/Full Interrupt */
9692 #define BITP_EMAC_IPC_RXINT_UDPGFRM           8                               /* Rx UDP (Good) Frames Count Half/Full Interrupt */
9693 #define BITP_EMAC_IPC_RXINT_V6NOPAYFRM        7                               /* Rx IPv6 No Payload Frames Count Half/Full Interrupt */
9694 #define BITP_EMAC_IPC_RXINT_V6HDERRFRM        6                               /* Rx IPv6 Header Error Frames Count Half/Full Interrupt */
9695 #define BITP_EMAC_IPC_RXINT_V6GFRM            5                               /* Rx IPv6 (Good) Frames Count Half/Full Interrupt */
9696 #define BITP_EMAC_IPC_RXINT_V4UDSBLFRM        4                               /* Rx IPv4 UDS Disable Frames Count Half/Full Interrupt */
9697 #define BITP_EMAC_IPC_RXINT_V4FRAGFRM         3                               /* Rx IPv4 Fragmented Frames Count Half/Full Interrupt */
9698 #define BITP_EMAC_IPC_RXINT_V4NOPAYFRM        2                               /* Rx IPv4 No Payload Frames Count Half/Full Interrupt */
9699 #define BITP_EMAC_IPC_RXINT_V4HDERRFRM        1                               /* Rx IPv4 Header Error Frames Count Half/Full Interrupt */
9700 #define BITP_EMAC_IPC_RXINT_V4GFRM            0                               /* Rx IPv4 (Good) Frames Count Half/Full Interrupt */
9701 #define BITM_EMAC_IPC_RXINT_ICMPERROCT       (_ADI_MSK(0x20000000,uint32_t))  /* Rx ICMP Error Octets Count Half/Full Interrupt */
9702 #define BITM_EMAC_IPC_RXINT_ICMPGOCT         (_ADI_MSK(0x10000000,uint32_t))  /* Rx ICMP (Good) Octets Count Half/Full Interrupt */
9703 #define BITM_EMAC_IPC_RXINT_TCPERROCT        (_ADI_MSK(0x08000000,uint32_t))  /* Rx TCP Error Octets Count Half/Full Interrupt */
9704 #define BITM_EMAC_IPC_RXINT_TCPGOCT          (_ADI_MSK(0x04000000,uint32_t))  /* Rx TCP (Good) Octets Count Half/Full Interrupt */
9705 #define BITM_EMAC_IPC_RXINT_UDPERROCT        (_ADI_MSK(0x02000000,uint32_t))  /* Rx UDP Error Octets Count Half/Full Interrupt */
9706 #define BITM_EMAC_IPC_RXINT_UDPGOCT          (_ADI_MSK(0x01000000,uint32_t))  /* Rx UDP (Good) Octets Count Half/Full Interrupt */
9707 #define BITM_EMAC_IPC_RXINT_V6NOPAYOCT       (_ADI_MSK(0x00800000,uint32_t))  /* Rx IPv6 No Payload Octets Count Half/Full Interrupt */
9708 #define BITM_EMAC_IPC_RXINT_V6HDERROCT       (_ADI_MSK(0x00400000,uint32_t))  /* Rx IPv6 Header Error Octets Count Half/Full Interrupt */
9709 #define BITM_EMAC_IPC_RXINT_V6GOCT           (_ADI_MSK(0x00200000,uint32_t))  /* Rx IPv6 (Good) Octets Count Half/Full Interrupt */
9710 #define BITM_EMAC_IPC_RXINT_V4UDSBLOCT       (_ADI_MSK(0x00100000,uint32_t))  /* Rx IPv4 UDS Disable Octets Count Half/Full Interrupt */
9711 #define BITM_EMAC_IPC_RXINT_V4FRAGOCT        (_ADI_MSK(0x00080000,uint32_t))  /* Rx IPv4 Fragmented Octets Count Half/Full Interrupt */
9712 #define BITM_EMAC_IPC_RXINT_V4NOPAYOCT       (_ADI_MSK(0x00040000,uint32_t))  /* Rx IPv4 No Payload Octets Count Half/Full Interrupt */
9713 #define BITM_EMAC_IPC_RXINT_V4HDERROCT       (_ADI_MSK(0x00020000,uint32_t))  /* Rx IPv4 Header Error Octets Count Half/Full Interrupt */
9714 #define BITM_EMAC_IPC_RXINT_V4GOCT           (_ADI_MSK(0x00010000,uint32_t))  /* Rx IPv4 (Good) Octets Count Half/Full Interrupt */
9715 #define BITM_EMAC_IPC_RXINT_ICMPERRFRM       (_ADI_MSK(0x00002000,uint32_t))  /* Rx ICMP Error Frames Count Half/Full Interrupt */
9716 #define BITM_EMAC_IPC_RXINT_ICMPGFRM         (_ADI_MSK(0x00001000,uint32_t))  /* Rx ICMP (Good) Frames Count Half/Full Interrupt */
9717 #define BITM_EMAC_IPC_RXINT_TCPERRFRM        (_ADI_MSK(0x00000800,uint32_t))  /* Rx TCP Error Frames Count Half/Full Interrupt */
9718 #define BITM_EMAC_IPC_RXINT_TCPGFRM          (_ADI_MSK(0x00000400,uint32_t))  /* Rx TCP (Good) Frames Count Half/Full Interrupt */
9719 #define BITM_EMAC_IPC_RXINT_UDPERRFRM        (_ADI_MSK(0x00000200,uint32_t))  /* Rx IDP Error Frames Count Half/Full Interrupt */
9720 #define BITM_EMAC_IPC_RXINT_UDPGFRM          (_ADI_MSK(0x00000100,uint32_t))  /* Rx UDP (Good) Frames Count Half/Full Interrupt */
9721 #define BITM_EMAC_IPC_RXINT_V6NOPAYFRM       (_ADI_MSK(0x00000080,uint32_t))  /* Rx IPv6 No Payload Frames Count Half/Full Interrupt */
9722 #define BITM_EMAC_IPC_RXINT_V6HDERRFRM       (_ADI_MSK(0x00000040,uint32_t))  /* Rx IPv6 Header Error Frames Count Half/Full Interrupt */
9723 #define BITM_EMAC_IPC_RXINT_V6GFRM           (_ADI_MSK(0x00000020,uint32_t))  /* Rx IPv6 (Good) Frames Count Half/Full Interrupt */
9724 #define BITM_EMAC_IPC_RXINT_V4UDSBLFRM       (_ADI_MSK(0x00000010,uint32_t))  /* Rx IPv4 UDS Disable Frames Count Half/Full Interrupt */
9725 #define BITM_EMAC_IPC_RXINT_V4FRAGFRM        (_ADI_MSK(0x00000008,uint32_t))  /* Rx IPv4 Fragmented Frames Count Half/Full Interrupt */
9726 #define BITM_EMAC_IPC_RXINT_V4NOPAYFRM       (_ADI_MSK(0x00000004,uint32_t))  /* Rx IPv4 No Payload Frames Count Half/Full Interrupt */
9727 #define BITM_EMAC_IPC_RXINT_V4HDERRFRM       (_ADI_MSK(0x00000002,uint32_t))  /* Rx IPv4 Header Error Frames Count Half/Full Interrupt */
9728 #define BITM_EMAC_IPC_RXINT_V4GFRM           (_ADI_MSK(0x00000001,uint32_t))  /* Rx IPv4 (Good) Frames Count Half/Full Interrupt */
9729
9730 /* ------------------------------------------------------------------------------------------------------------------------
9731         EMAC_TM_CTL                          Pos/Masks                        Description
9732    ------------------------------------------------------------------------------------------------------------------------ */
9733 #define BITP_EMAC_TM_CTL_ATSFC               24                               /* Auxilary Time Stamp FIFO Clear */
9734 #define BITP_EMAC_TM_CTL_TSENMACADDR         18                               /* Time Stamp Enable MAC Address */
9735 #define BITP_EMAC_TM_CTL_SNAPTYPSEL          16                               /* Snapshot Type Select */
9736 #define BITP_EMAC_TM_CTL_TSMSTRENA           15                               /* Time Stamp Master (Frames) Enable */
9737 #define BITP_EMAC_TM_CTL_TSEVNTENA           14                               /* Time Stamp Event (PTP Frames) Enable */
9738 #define BITP_EMAC_TM_CTL_TSIPV4ENA           13                               /* Time Stamp IPV4 (PTP Frames) Enable */
9739 #define BITP_EMAC_TM_CTL_TSIPV6ENA           12                               /* Time Stamp IPV6 (PTP Frames) Enable */
9740 #define BITP_EMAC_TM_CTL_TSIPENA             11                               /* Time Stamp IP Enable */
9741 #define BITP_EMAC_TM_CTL_TSVER2ENA           10                               /* Time Stamp VER2 (Snooping) Enable */
9742 #define BITP_EMAC_TM_CTL_TSCTRLSSR            9                               /* Time Stamp Control Nanosecond Rollover */
9743 #define BITP_EMAC_TM_CTL_TSENALL              8                               /* Time Stamp Enable All (Frames) */
9744 #define BITP_EMAC_TM_CTL_TSADDREG             5                               /* Time Stamp Addend Register Update */
9745 #define BITP_EMAC_TM_CTL_TSTRIG               4                               /* Time Stamp (Target Time) Trigger Enable */
9746 #define BITP_EMAC_TM_CTL_TSUPDT               3                               /* Time Stamp (System Time) Update */
9747 #define BITP_EMAC_TM_CTL_TSINIT               2                               /* Time Stamp (System Time) Initialize */
9748 #define BITP_EMAC_TM_CTL_TSCFUPDT             1                               /* Time Stamp (System Time) Fine/Coarse Update */
9749 #define BITP_EMAC_TM_CTL_TSENA                0                               /* Time Stamp (PTP) Enable */
9750 #define BITM_EMAC_TM_CTL_ATSFC               (_ADI_MSK(0x01000000,uint32_t))  /* Auxilary Time Stamp FIFO Clear */
9751
9752 #define BITM_EMAC_TM_CTL_TSENMACADDR         (_ADI_MSK(0x00040000,uint32_t))  /* Time Stamp Enable MAC Address */
9753 #define ENUM_EMAC_TM_CTL_D_PTP_ADDRFILT      (_ADI_MSK(0x00000000,uint32_t))  /* TSENMACADDR: Disable PTP MAC address filter */
9754 #define ENUM_EMAC_TM_CTL_E_PTP_ADDRFILT      (_ADI_MSK(0x00040000,uint32_t))  /* TSENMACADDR: Enable PTP MAC address filter */
9755 #define BITM_EMAC_TM_CTL_SNAPTYPSEL          (_ADI_MSK(0x00030000,uint32_t))  /* Snapshot Type Select */
9756
9757 #define BITM_EMAC_TM_CTL_TSMSTRENA           (_ADI_MSK(0x00008000,uint32_t))  /* Time Stamp Master (Frames) Enable */
9758 #define ENUM_EMAC_TM_CTL_E_SLVSNPT_MSGS      (_ADI_MSK(0x00000000,uint32_t))  /* TSMSTRENA: Enable Snapshot for Slave Messages */
9759 #define ENUM_EMAC_TM_CTL_E_MSSNPST_MSGS      (_ADI_MSK(0x00008000,uint32_t))  /* TSMSTRENA: Enable Snapshot for Master Messages */
9760
9761 #define BITM_EMAC_TM_CTL_TSEVNTENA           (_ADI_MSK(0x00004000,uint32_t))  /* Time Stamp Event (PTP Frames) Enable */
9762 #define ENUM_EMAC_TM_CTL_E_ATSTMP_MSGS       (_ADI_MSK(0x00000000,uint32_t))  /* TSEVNTENA: Enable Time Stamp for All Messages */
9763 #define ENUM_EMAC_TM_CTL_E_ETSTMP_MSGS       (_ADI_MSK(0x00004000,uint32_t))  /* TSEVNTENA: Enable Time Stamp for Event Messages Only */
9764
9765 #define BITM_EMAC_TM_CTL_TSIPV4ENA           (_ADI_MSK(0x00002000,uint32_t))  /* Time Stamp IPV4 (PTP Frames) Enable */
9766 #define ENUM_EMAC_TM_CTL_D_TSTMP_IPV4        (_ADI_MSK(0x00000000,uint32_t))  /* TSIPV4ENA: Disable Time Stamp for PTP Over IPv4 Frames */
9767 #define ENUM_EMAC_TM_CTL_E_TSTMP_IPV4        (_ADI_MSK(0x00002000,uint32_t))  /* TSIPV4ENA: Enable Time Stamp for PTP Over IPv4 Frames */
9768
9769 #define BITM_EMAC_TM_CTL_TSIPV6ENA           (_ADI_MSK(0x00001000,uint32_t))  /* Time Stamp IPV6 (PTP Frames) Enable */
9770 #define ENUM_EMAC_TM_CTL_D_TSTMP_IPV6        (_ADI_MSK(0x00000000,uint32_t))  /* TSIPV6ENA: Disable Time Stamp for PTP Over IPv6 frames */
9771 #define ENUM_EMAC_TM_CTL_E_TSTMP_IPV6        (_ADI_MSK(0x00001000,uint32_t))  /* TSIPV6ENA: Enable Time Stamp for PTP Over IPv6 Frames */
9772
9773 #define BITM_EMAC_TM_CTL_TSIPENA             (_ADI_MSK(0x00000800,uint32_t))  /* Time Stamp IP Enable */
9774 #define ENUM_EMAC_TM_CTL_D_PTP_OV_ETHER      (_ADI_MSK(0x00000000,uint32_t))  /* TSIPENA: Disable PTP Over Ethernet Frames */
9775 #define ENUM_EMAC_TM_CTL_E_PTP_OV_ETHER      (_ADI_MSK(0x00000800,uint32_t))  /* TSIPENA: Enable PTP Over Ethernet Frames */
9776
9777 #define BITM_EMAC_TM_CTL_TSVER2ENA           (_ADI_MSK(0x00000400,uint32_t))  /* Time Stamp VER2 (Snooping) Enable */
9778 #define ENUM_EMAC_TM_CTL_D_PKT_SNOOP_V2      (_ADI_MSK(0x00000000,uint32_t))  /* TSVER2ENA: Disable packet snooping for V2 frames */
9779 #define ENUM_EMAC_TM_CTL_E_PKT_SNOOP_V2      (_ADI_MSK(0x00000400,uint32_t))  /* TSVER2ENA: Enable packet snooping for V2 frames */
9780
9781 #define BITM_EMAC_TM_CTL_TSCTRLSSR           (_ADI_MSK(0x00000200,uint32_t))  /* Time Stamp Control Nanosecond Rollover */
9782 #define ENUM_EMAC_TM_CTL_RO_SUBSEC_RES       (_ADI_MSK(0x00000000,uint32_t))  /* TSCTRLSSR: Roll Over Nanosecond After 0x7FFFFFFF */
9783 #define ENUM_EMAC_TM_CTL_RO_NANO_RES         (_ADI_MSK(0x00000200,uint32_t))  /* TSCTRLSSR: Roll Over Nanosecond After 0x3B9AC9FF */
9784
9785 #define BITM_EMAC_TM_CTL_TSENALL             (_ADI_MSK(0x00000100,uint32_t))  /* Time Stamp Enable All (Frames) */
9786 #define ENUM_EMAC_TM_CTL_D_TSALL_FRAMES      (_ADI_MSK(0x00000000,uint32_t))  /* TSENALL: Disable timestamp for all frames */
9787 #define ENUM_EMAC_TM_CTL_E_TSALL_FRAMES      (_ADI_MSK(0x00000100,uint32_t))  /* TSENALL: Enable timestamp for all frames */
9788 #define BITM_EMAC_TM_CTL_TSADDREG            (_ADI_MSK(0x00000020,uint32_t))  /* Time Stamp Addend Register Update */
9789
9790 #define BITM_EMAC_TM_CTL_TSTRIG              (_ADI_MSK(0x00000010,uint32_t))  /* Time Stamp (Target Time) Trigger Enable */
9791 #define ENUM_EMAC_TM_CTL_EN_TRIGGER          (_ADI_MSK(0x00000010,uint32_t))  /* TSTRIG: Interrupt (TS) if system time is greater than target time register */
9792
9793 #define BITM_EMAC_TM_CTL_TSUPDT              (_ADI_MSK(0x00000008,uint32_t))  /* Time Stamp (System Time) Update */
9794 #define ENUM_EMAC_TM_CTL_EN_UPDATE           (_ADI_MSK(0x00000008,uint32_t))  /* TSUPDT: System time updated with Time stamp register values */
9795
9796 #define BITM_EMAC_TM_CTL_TSINIT              (_ADI_MSK(0x00000004,uint32_t))  /* Time Stamp (System Time) Initialize */
9797 #define ENUM_EMAC_TM_CTL_EN_TS_INIT          (_ADI_MSK(0x00000004,uint32_t))  /* TSINIT: System time initialized with Time stamp register values */
9798
9799 #define BITM_EMAC_TM_CTL_TSCFUPDT            (_ADI_MSK(0x00000002,uint32_t))  /* Time Stamp (System Time) Fine/Coarse Update */
9800 #define ENUM_EMAC_TM_CTL_EN_COARSE_UPDT      (_ADI_MSK(0x00000000,uint32_t))  /* TSCFUPDT: Use Coarse Correction Method for System Time Update */
9801 #define ENUM_EMAC_TM_CTL_EN_FINE_UPDT        (_ADI_MSK(0x00000002,uint32_t))  /* TSCFUPDT: Use Fine Correction Method for System Time Update */
9802
9803 #define BITM_EMAC_TM_CTL_TSENA               (_ADI_MSK(0x00000001,uint32_t))  /* Time Stamp (PTP) Enable */
9804 #define ENUM_EMAC_TM_CTL_DTS                 (_ADI_MSK(0x00000000,uint32_t))  /* TSENA: Disable PTP Module */
9805 #define ENUM_EMAC_TM_CTL_TS                  (_ADI_MSK(0x00000001,uint32_t))  /* TSENA: Enable PTP Module */
9806
9807 /* ------------------------------------------------------------------------------------------------------------------------
9808         EMAC_TM_SUBSEC                       Pos/Masks                        Description
9809    ------------------------------------------------------------------------------------------------------------------------ */
9810 #define BITP_EMAC_TM_SUBSEC_SSINC             0                               /* Sub-Second Increment Value */
9811 #define BITM_EMAC_TM_SUBSEC_SSINC            (_ADI_MSK(0x000000FF,uint32_t))  /* Sub-Second Increment Value */
9812
9813 /* ------------------------------------------------------------------------------------------------------------------------
9814         EMAC_TM_NSEC                         Pos/Masks                        Description
9815    ------------------------------------------------------------------------------------------------------------------------ */
9816 #define BITP_EMAC_TM_NSEC_TSSS                0                               /* Time Stamp Nanoseconds */
9817 #define BITM_EMAC_TM_NSEC_TSSS               (_ADI_MSK(0x7FFFFFFF,uint32_t))  /* Time Stamp Nanoseconds */
9818
9819 /* ------------------------------------------------------------------------------------------------------------------------
9820         EMAC_TM_NSECUPDT                     Pos/Masks                        Description
9821    ------------------------------------------------------------------------------------------------------------------------ */
9822 #define BITP_EMAC_TM_NSECUPDT_ADDSUB         31                               /* Add or Subtract the Time */
9823 #define BITP_EMAC_TM_NSECUPDT_TSSS            0                               /* Time Stamp Sub Second Initialize/Increment */
9824 #define BITM_EMAC_TM_NSECUPDT_ADDSUB         (_ADI_MSK(0x80000000,uint32_t))  /* Add or Subtract the Time */
9825 #define BITM_EMAC_TM_NSECUPDT_TSSS           (_ADI_MSK(0x7FFFFFFF,uint32_t))  /* Time Stamp Sub Second Initialize/Increment */
9826
9827 /* ------------------------------------------------------------------------------------------------------------------------
9828         EMAC_TM_NTGTM                        Pos/Masks                        Description
9829    ------------------------------------------------------------------------------------------------------------------------ */
9830 #define BITP_EMAC_TM_NTGTM_TSTRBUSY          31                               /* Target Time Register Busy */
9831 #define BITP_EMAC_TM_NTGTM_TSTR               0                               /* Target Time Nano Seconds */
9832 #define BITM_EMAC_TM_NTGTM_TSTRBUSY          (_ADI_MSK(0x80000000,uint32_t))  /* Target Time Register Busy */
9833 #define BITM_EMAC_TM_NTGTM_TSTR              (_ADI_MSK(0x7FFFFFFF,uint32_t))  /* Target Time Nano Seconds */
9834
9835 /* ------------------------------------------------------------------------------------------------------------------------
9836         EMAC_TM_HISEC                        Pos/Masks                        Description
9837    ------------------------------------------------------------------------------------------------------------------------ */
9838 #define BITP_EMAC_TM_HISEC_TSHWR              0                               /* Time Stamp Higher Word Seconds Register */
9839 #define BITM_EMAC_TM_HISEC_TSHWR             (_ADI_MSK(0x0000FFFF,uint32_t))  /* Time Stamp Higher Word Seconds Register */
9840
9841 /* ------------------------------------------------------------------------------------------------------------------------
9842         EMAC_TM_STMPSTAT                     Pos/Masks                        Description
9843    ------------------------------------------------------------------------------------------------------------------------ */
9844 #define BITP_EMAC_TM_STMPSTAT_ATSNS          25                               /* Auxilary Time Stamp Number of Snapshots */
9845 #define BITP_EMAC_TM_STMPSTAT_ATSSTM         24                               /* Auxilary Time Stamp Snapshot Trigger Missed */
9846 #define BITP_EMAC_TM_STMPSTAT_TSTRGTERR       3                               /* Time Stamp Target Time Programming Error */
9847 #define BITP_EMAC_TM_STMPSTAT_ATSTS           2                               /* Auxilary Time Stamp Trigger Snapshot */
9848 #define BITP_EMAC_TM_STMPSTAT_TSTARGT         1                               /* Time Stamp Target Time Reached */
9849 #define BITP_EMAC_TM_STMPSTAT_TSSOVF          0                               /* Time Stamp Seconds Overflow */
9850 #define BITM_EMAC_TM_STMPSTAT_ATSNS          (_ADI_MSK(0x0E000000,uint32_t))  /* Auxilary Time Stamp Number of Snapshots */
9851 #define BITM_EMAC_TM_STMPSTAT_ATSSTM         (_ADI_MSK(0x01000000,uint32_t))  /* Auxilary Time Stamp Snapshot Trigger Missed */
9852 #define BITM_EMAC_TM_STMPSTAT_TSTRGTERR      (_ADI_MSK(0x00000008,uint32_t))  /* Time Stamp Target Time Programming Error */
9853 #define BITM_EMAC_TM_STMPSTAT_ATSTS          (_ADI_MSK(0x00000004,uint32_t))  /* Auxilary Time Stamp Trigger Snapshot */
9854 #define BITM_EMAC_TM_STMPSTAT_TSTARGT        (_ADI_MSK(0x00000002,uint32_t))  /* Time Stamp Target Time Reached */
9855 #define BITM_EMAC_TM_STMPSTAT_TSSOVF         (_ADI_MSK(0x00000001,uint32_t))  /* Time Stamp Seconds Overflow */
9856
9857 /* ------------------------------------------------------------------------------------------------------------------------
9858         EMAC_TM_PPSCTL                       Pos/Masks                        Description
9859    ------------------------------------------------------------------------------------------------------------------------ */
9860 #define BITP_EMAC_TM_PPSCTL_TRGTMODSEL        5                               /* Target Time Register Mode */
9861 #define BITP_EMAC_TM_PPSCTL_PPSEN             4                               /* Enable the flexible PPS output mode */
9862 #define BITP_EMAC_TM_PPSCTL_PPSCTL            0                               /* PPS Frequency Control */
9863 #define BITM_EMAC_TM_PPSCTL_TRGTMODSEL       (_ADI_MSK(0x00000060,uint32_t))  /* Target Time Register Mode */
9864 #define BITM_EMAC_TM_PPSCTL_PPSEN            (_ADI_MSK(0x00000010,uint32_t))  /* Enable the flexible PPS output mode */
9865 #define BITM_EMAC_TM_PPSCTL_PPSCTL           (_ADI_MSK(0x0000000F,uint32_t))  /* PPS Frequency Control */
9866
9867 /* ------------------------------------------------------------------------------------------------------------------------
9868         EMAC_DMA_BUSMODE                     Pos/Masks                        Description
9869    ------------------------------------------------------------------------------------------------------------------------ */
9870 #define BITP_EMAC_DMA_BUSMODE_AAL            25                               /* Address Aligned Bursts */
9871 #define BITP_EMAC_DMA_BUSMODE_PBL8           24                               /* PBL * 8 */
9872 #define BITP_EMAC_DMA_BUSMODE_USP            23                               /* Use Separate PBL */
9873 #define BITP_EMAC_DMA_BUSMODE_RPBL           17                               /* Receive Programmable Burst Length */
9874 #define BITP_EMAC_DMA_BUSMODE_FB             16                               /* Fixed Burst */
9875 #define BITP_EMAC_DMA_BUSMODE_PBL             8                               /* Programmable Burst Length */
9876 #define BITP_EMAC_DMA_BUSMODE_ATDS            7                               /* Alternate Descriptor Size */
9877 #define BITP_EMAC_DMA_BUSMODE_DSL             2                               /* Descriptor Skip Length */
9878 #define BITP_EMAC_DMA_BUSMODE_SWR             0                               /* Software Reset */
9879 #define BITM_EMAC_DMA_BUSMODE_AAL            (_ADI_MSK(0x02000000,uint32_t))  /* Address Aligned Bursts */
9880 #define BITM_EMAC_DMA_BUSMODE_PBL8           (_ADI_MSK(0x01000000,uint32_t))  /* PBL * 8 */
9881 #define BITM_EMAC_DMA_BUSMODE_USP            (_ADI_MSK(0x00800000,uint32_t))  /* Use Separate PBL */
9882 #define BITM_EMAC_DMA_BUSMODE_RPBL           (_ADI_MSK(0x007E0000,uint32_t))  /* Receive Programmable Burst Length */
9883 #define BITM_EMAC_DMA_BUSMODE_FB             (_ADI_MSK(0x00010000,uint32_t))  /* Fixed Burst */
9884 #define BITM_EMAC_DMA_BUSMODE_PBL            (_ADI_MSK(0x00003F00,uint32_t))  /* Programmable Burst Length */
9885 #define BITM_EMAC_DMA_BUSMODE_ATDS           (_ADI_MSK(0x00000080,uint32_t))  /* Alternate Descriptor Size */
9886 #define BITM_EMAC_DMA_BUSMODE_DSL            (_ADI_MSK(0x0000007C,uint32_t))  /* Descriptor Skip Length */
9887 #define BITM_EMAC_DMA_BUSMODE_SWR            (_ADI_MSK(0x00000001,uint32_t))  /* Software Reset */
9888
9889 /* ------------------------------------------------------------------------------------------------------------------------
9890         EMAC_DMA_STAT                        Pos/Masks                        Description
9891    ------------------------------------------------------------------------------------------------------------------------ */
9892 #define BITP_EMAC_DMA_STAT_TTI               29                               /* Time Stamp Trigger Interrupt */
9893 #define BITP_EMAC_DMA_STAT_MCI               27                               /* MAC MMC Interrupt */
9894 #define BITP_EMAC_DMA_STAT_EB                23                               /* Error Bits */
9895 #define BITP_EMAC_DMA_STAT_TS                20                               /* Transmit Process State */
9896 #define BITP_EMAC_DMA_STAT_RS                17                               /* Receive Process State */
9897 #define BITP_EMAC_DMA_STAT_NIS               16                               /* Normal Interrupt Summary */
9898 #define BITP_EMAC_DMA_STAT_AIS               15                               /* Abnormal Interrupt Summary */
9899 #define BITP_EMAC_DMA_STAT_ERI               14                               /* Early Receive Interrupt */
9900 #define BITP_EMAC_DMA_STAT_FBI               13                               /* Fatal Bus Error Interrupt */
9901 #define BITP_EMAC_DMA_STAT_ETI               10                               /* Early Transmit Interrupt */
9902 #define BITP_EMAC_DMA_STAT_RWT                9                               /* Receive WatchDog Timeout */
9903 #define BITP_EMAC_DMA_STAT_RPS                8                               /* Receive Process Stopped */
9904 #define BITP_EMAC_DMA_STAT_RU                 7                               /* Receive Buffer Unavailable */
9905 #define BITP_EMAC_DMA_STAT_RI                 6                               /* Receive Interrupt */
9906 #define BITP_EMAC_DMA_STAT_UNF                5                               /* Transmit Buffer Underflow */
9907 #define BITP_EMAC_DMA_STAT_OVF                4                               /* Receive Buffer Overflow */
9908 #define BITP_EMAC_DMA_STAT_TJT                3                               /* Transmit Jabber Timeout */
9909 #define BITP_EMAC_DMA_STAT_TU                 2                               /* Transmit Buffer Unavailable */
9910 #define BITP_EMAC_DMA_STAT_TPS                1                               /* Transmit Process Stopped */
9911 #define BITP_EMAC_DMA_STAT_TI                 0                               /* Transmit Interrupt */
9912 #define BITM_EMAC_DMA_STAT_TTI               (_ADI_MSK(0x20000000,uint32_t))  /* Time Stamp Trigger Interrupt */
9913 #define BITM_EMAC_DMA_STAT_MCI               (_ADI_MSK(0x08000000,uint32_t))  /* MAC MMC Interrupt */
9914 #define BITM_EMAC_DMA_STAT_EB                (_ADI_MSK(0x03800000,uint32_t))  /* Error Bits */
9915
9916 #define BITM_EMAC_DMA_STAT_TS                (_ADI_MSK(0x00700000,uint32_t))  /* Transmit Process State */
9917 #define ENUM_EMAC_DMA_STAT_TS_STOPPED        (_ADI_MSK(0x00000000,uint32_t))  /* TS: Stopped; Reset or Stop Transmit Command issued */
9918 #define ENUM_EMAC_DMA_STAT_TS_R_FTD          (_ADI_MSK(0x00100000,uint32_t))  /* TS: Running; Fetching Transmit Transfer Descriptor */
9919 #define ENUM_EMAC_DMA_STAT_TS_R_WSTAT        (_ADI_MSK(0x00200000,uint32_t))  /* TS: Running; Waiting for status */
9920 #define ENUM_EMAC_DMA_STAT_TS_R_TXHMBUF      (_ADI_MSK(0x00300000,uint32_t))  /* TS: Reading Data from host memory buffer and queuing it to TX buffer */
9921 #define ENUM_EMAC_DMA_STAT_TS_WR_TSTMP       (_ADI_MSK(0x00400000,uint32_t))  /* TS: TIME_STAMP write state */
9922 #define ENUM_EMAC_DMA_STAT_TS_SUSPENDED      (_ADI_MSK(0x00600000,uint32_t))  /* TS: Suspended; Transmit Descriptor Unavailable or TX Buffer Underflow */
9923 #define ENUM_EMAC_DMA_STAT_TS_R_CLSTD        (_ADI_MSK(0x00700000,uint32_t))  /* TS: Closing Transmit Descriptor */
9924
9925 #define BITM_EMAC_DMA_STAT_RS                (_ADI_MSK(0x000E0000,uint32_t))  /* Receive Process State */
9926 #define ENUM_EMAC_DMA_STAT_RS_STOPPED        (_ADI_MSK(0x00000000,uint32_t))  /* RS: Stopped: Reset or Stop Receive Command issued. */
9927 #define ENUM_EMAC_DMA_STAT_RS_R_FRD          (_ADI_MSK(0x00020000,uint32_t))  /* RS: Running: Fetching Receive Transfer Descriptor. */
9928 #define ENUM_EMAC_DMA_STAT_RS_R_WTRX         (_ADI_MSK(0x00060000,uint32_t))  /* RS: Running: Waiting for receive packet */
9929 #define ENUM_EMAC_DMA_STAT_RS_SUSPENDED      (_ADI_MSK(0x00080000,uint32_t))  /* RS: Suspended: Receive Descriptor Unavailable */
9930 #define ENUM_EMAC_DMA_STAT_RS_R_CLSRD        (_ADI_MSK(0x000A0000,uint32_t))  /* RS: Running: Closing Receive Descriptor */
9931 #define ENUM_EMAC_DMA_STAT_RS_WR_TSTMP       (_ADI_MSK(0x000C0000,uint32_t))  /* RS: TIME_STAMP write state */
9932 #define ENUM_EMAC_DMA_STAT_RS_R_RXWRHM       (_ADI_MSK(0x000E0000,uint32_t))  /* RS: Running: Transferring RX packet data from RX buffer to host memory */
9933 #define BITM_EMAC_DMA_STAT_NIS               (_ADI_MSK(0x00010000,uint32_t))  /* Normal Interrupt Summary */
9934 #define BITM_EMAC_DMA_STAT_AIS               (_ADI_MSK(0x00008000,uint32_t))  /* Abnormal Interrupt Summary */
9935 #define BITM_EMAC_DMA_STAT_ERI               (_ADI_MSK(0x00004000,uint32_t))  /* Early Receive Interrupt */
9936 #define BITM_EMAC_DMA_STAT_FBI               (_ADI_MSK(0x00002000,uint32_t))  /* Fatal Bus Error Interrupt */
9937 #define BITM_EMAC_DMA_STAT_ETI               (_ADI_MSK(0x00000400,uint32_t))  /* Early Transmit Interrupt */
9938 #define BITM_EMAC_DMA_STAT_RWT               (_ADI_MSK(0x00000200,uint32_t))  /* Receive WatchDog Timeout */
9939 #define BITM_EMAC_DMA_STAT_RPS               (_ADI_MSK(0x00000100,uint32_t))  /* Receive Process Stopped */
9940 #define BITM_EMAC_DMA_STAT_RU                (_ADI_MSK(0x00000080,uint32_t))  /* Receive Buffer Unavailable */
9941 #define BITM_EMAC_DMA_STAT_RI                (_ADI_MSK(0x00000040,uint32_t))  /* Receive Interrupt */
9942 #define BITM_EMAC_DMA_STAT_UNF               (_ADI_MSK(0x00000020,uint32_t))  /* Transmit Buffer Underflow */
9943 #define BITM_EMAC_DMA_STAT_OVF               (_ADI_MSK(0x00000010,uint32_t))  /* Receive Buffer Overflow */
9944 #define BITM_EMAC_DMA_STAT_TJT               (_ADI_MSK(0x00000008,uint32_t))  /* Transmit Jabber Timeout */
9945 #define BITM_EMAC_DMA_STAT_TU                (_ADI_MSK(0x00000004,uint32_t))  /* Transmit Buffer Unavailable */
9946 #define BITM_EMAC_DMA_STAT_TPS               (_ADI_MSK(0x00000002,uint32_t))  /* Transmit Process Stopped */
9947 #define BITM_EMAC_DMA_STAT_TI                (_ADI_MSK(0x00000001,uint32_t))  /* Transmit Interrupt */
9948
9949 /* ------------------------------------------------------------------------------------------------------------------------
9950         EMAC_DMA_OPMODE                      Pos/Masks                        Description
9951    ------------------------------------------------------------------------------------------------------------------------ */
9952 #define BITP_EMAC_DMA_OPMODE_DT              26                               /* Disable Dropping TCP/IP Errors */
9953 #define BITP_EMAC_DMA_OPMODE_RSF             25                               /* Receive Store and Forward */
9954 #define BITP_EMAC_DMA_OPMODE_DFF             24                               /* Disable Flushing of received Frames */
9955 #define BITP_EMAC_DMA_OPMODE_TSF             21                               /* Transmit Store and Forward */
9956 #define BITP_EMAC_DMA_OPMODE_FTF             20                               /* Flush Transmit FIFO */
9957 #define BITP_EMAC_DMA_OPMODE_TTC             14                               /* Transmit Threshold Control */
9958 #define BITP_EMAC_DMA_OPMODE_ST              13                               /* Start/Stop Transmission */
9959 #define BITP_EMAC_DMA_OPMODE_FEF              7                               /* Forward Error Frames */
9960 #define BITP_EMAC_DMA_OPMODE_FUF              6                               /* Forward Undersized good Frames */
9961 #define BITP_EMAC_DMA_OPMODE_RTC              3                               /* Receive Threshold Control */
9962 #define BITP_EMAC_DMA_OPMODE_OSF              2                               /* Operate on Second Frame */
9963 #define BITP_EMAC_DMA_OPMODE_SR               1                               /* Start/Stop Receive */
9964 #define BITM_EMAC_DMA_OPMODE_DT              (_ADI_MSK(0x04000000,uint32_t))  /* Disable Dropping TCP/IP Errors */
9965 #define BITM_EMAC_DMA_OPMODE_RSF             (_ADI_MSK(0x02000000,uint32_t))  /* Receive Store and Forward */
9966 #define BITM_EMAC_DMA_OPMODE_DFF             (_ADI_MSK(0x01000000,uint32_t))  /* Disable Flushing of received Frames */
9967 #define BITM_EMAC_DMA_OPMODE_TSF             (_ADI_MSK(0x00200000,uint32_t))  /* Transmit Store and Forward */
9968 #define BITM_EMAC_DMA_OPMODE_FTF             (_ADI_MSK(0x00100000,uint32_t))  /* Flush Transmit FIFO */
9969
9970 #define BITM_EMAC_DMA_OPMODE_TTC             (_ADI_MSK(0x0001C000,uint32_t))  /* Transmit Threshold Control */
9971 #define ENUM_EMAC_DMA_OPMODE_TTC_64          (_ADI_MSK(0x00000000,uint32_t))  /* TTC: 64 */
9972 #define ENUM_EMAC_DMA_OPMODE_TTC_128         (_ADI_MSK(0x00004000,uint32_t))  /* TTC: 128 */
9973 #define ENUM_EMAC_DMA_OPMODE_TTC_192         (_ADI_MSK(0x00008000,uint32_t))  /* TTC: 192 */
9974 #define ENUM_EMAC_DMA_OPMODE_TTC_256         (_ADI_MSK(0x0000C000,uint32_t))  /* TTC: 256 */
9975 #define ENUM_EMAC_DMA_OPMODE_TTC_40          (_ADI_MSK(0x00010000,uint32_t))  /* TTC: 40 */
9976 #define ENUM_EMAC_DMA_OPMODE_TTC_32          (_ADI_MSK(0x00014000,uint32_t))  /* TTC: 32 */
9977 #define ENUM_EMAC_DMA_OPMODE_TTC_24          (_ADI_MSK(0x00018000,uint32_t))  /* TTC: 24 */
9978 #define ENUM_EMAC_DMA_OPMODE_TTC_16          (_ADI_MSK(0x0001C000,uint32_t))  /* TTC: 16 */
9979 #define BITM_EMAC_DMA_OPMODE_ST              (_ADI_MSK(0x00002000,uint32_t))  /* Start/Stop Transmission */
9980 #define BITM_EMAC_DMA_OPMODE_FEF             (_ADI_MSK(0x00000080,uint32_t))  /* Forward Error Frames */
9981 #define BITM_EMAC_DMA_OPMODE_FUF             (_ADI_MSK(0x00000040,uint32_t))  /* Forward Undersized good Frames */
9982
9983 #define BITM_EMAC_DMA_OPMODE_RTC             (_ADI_MSK(0x00000018,uint32_t))  /* Receive Threshold Control */
9984 #define ENUM_EMAC_DMA_OPMODE_RTC_64          (_ADI_MSK(0x00000000,uint32_t))  /* RTC: 64 */
9985 #define ENUM_EMAC_DMA_OPMODE_RTC_32          (_ADI_MSK(0x00000008,uint32_t))  /* RTC: 32 */
9986 #define ENUM_EMAC_DMA_OPMODE_RTC_96          (_ADI_MSK(0x00000010,uint32_t))  /* RTC: 96 */
9987 #define ENUM_EMAC_DMA_OPMODE_RTC_128         (_ADI_MSK(0x00000018,uint32_t))  /* RTC: 128 */
9988 #define BITM_EMAC_DMA_OPMODE_OSF             (_ADI_MSK(0x00000004,uint32_t))  /* Operate on Second Frame */
9989 #define BITM_EMAC_DMA_OPMODE_SR              (_ADI_MSK(0x00000002,uint32_t))  /* Start/Stop Receive */
9990
9991 /* ------------------------------------------------------------------------------------------------------------------------
9992         EMAC_DMA_IEN                         Pos/Masks                        Description
9993    ------------------------------------------------------------------------------------------------------------------------ */
9994 #define BITP_EMAC_DMA_IEN_NIS                16                               /* Normal Interrupt Summary Enable */
9995 #define BITP_EMAC_DMA_IEN_AIS                15                               /* Abnormal Interrupt Summary Enable */
9996 #define BITP_EMAC_DMA_IEN_ERI                14                               /* Early Receive Interrupt Enable */
9997 #define BITP_EMAC_DMA_IEN_FBI                13                               /* Fatal Bus Error Enable */
9998 #define BITP_EMAC_DMA_IEN_ETI                10                               /* Early Transmit Interrupt Enable */
9999 #define BITP_EMAC_DMA_IEN_RWT                 9                               /* Receive WatchdogTimeout Enable */
10000 #define BITP_EMAC_DMA_IEN_RPS                 8                               /* Receive Stopped Enable */
10001 #define BITP_EMAC_DMA_IEN_RU                  7                               /* Receive Buffer Unavailable Enable */
10002 #define BITP_EMAC_DMA_IEN_RI                  6                               /* Receive Interrupt Enable */
10003 #define BITP_EMAC_DMA_IEN_UNF                 5                               /* Underflow Interrupt Enable */
10004 #define BITP_EMAC_DMA_IEN_OVF                 4                               /* Overflow Interrupt Enable */
10005 #define BITP_EMAC_DMA_IEN_TJT                 3                               /* Transmit Jabber Timeout Enable */
10006 #define BITP_EMAC_DMA_IEN_TU                  2                               /* Transmit Buffer Unavailable Enable */
10007 #define BITP_EMAC_DMA_IEN_TPS                 1                               /* Transmit Stopped Enable */
10008 #define BITP_EMAC_DMA_IEN_TI                  0                               /* Transmit Interrupt Enable */
10009 #define BITM_EMAC_DMA_IEN_NIS                (_ADI_MSK(0x00010000,uint32_t))  /* Normal Interrupt Summary Enable */
10010 #define BITM_EMAC_DMA_IEN_AIS                (_ADI_MSK(0x00008000,uint32_t))  /* Abnormal Interrupt Summary Enable */
10011 #define BITM_EMAC_DMA_IEN_ERI                (_ADI_MSK(0x00004000,uint32_t))  /* Early Receive Interrupt Enable */
10012 #define BITM_EMAC_DMA_IEN_FBI                (_ADI_MSK(0x00002000,uint32_t))  /* Fatal Bus Error Enable */
10013 #define BITM_EMAC_DMA_IEN_ETI                (_ADI_MSK(0x00000400,uint32_t))  /* Early Transmit Interrupt Enable */
10014 #define BITM_EMAC_DMA_IEN_RWT                (_ADI_MSK(0x00000200,uint32_t))  /* Receive WatchdogTimeout Enable */
10015 #define BITM_EMAC_DMA_IEN_RPS                (_ADI_MSK(0x00000100,uint32_t))  /* Receive Stopped Enable */
10016 #define BITM_EMAC_DMA_IEN_RU                 (_ADI_MSK(0x00000080,uint32_t))  /* Receive Buffer Unavailable Enable */
10017 #define BITM_EMAC_DMA_IEN_RI                 (_ADI_MSK(0x00000040,uint32_t))  /* Receive Interrupt Enable */
10018 #define BITM_EMAC_DMA_IEN_UNF                (_ADI_MSK(0x00000020,uint32_t))  /* Underflow Interrupt Enable */
10019 #define BITM_EMAC_DMA_IEN_OVF                (_ADI_MSK(0x00000010,uint32_t))  /* Overflow Interrupt Enable */
10020 #define BITM_EMAC_DMA_IEN_TJT                (_ADI_MSK(0x00000008,uint32_t))  /* Transmit Jabber Timeout Enable */
10021 #define BITM_EMAC_DMA_IEN_TU                 (_ADI_MSK(0x00000004,uint32_t))  /* Transmit Buffer Unavailable Enable */
10022 #define BITM_EMAC_DMA_IEN_TPS                (_ADI_MSK(0x00000002,uint32_t))  /* Transmit Stopped Enable */
10023 #define BITM_EMAC_DMA_IEN_TI                 (_ADI_MSK(0x00000001,uint32_t))  /* Transmit Interrupt Enable */
10024
10025 /* ------------------------------------------------------------------------------------------------------------------------
10026         EMAC_DMA_MISS_FRM                    Pos/Masks                        Description
10027    ------------------------------------------------------------------------------------------------------------------------ */
10028 #define BITP_EMAC_DMA_MISS_FRM_OVFFIFO       28                               /* Overflow bit for FIFO Overflow Counter */
10029 #define BITP_EMAC_DMA_MISS_FRM_MISSFROV      17                               /* Missed Frames Buffer Overflow */
10030 #define BITP_EMAC_DMA_MISS_FRM_OVFMISS       16                               /* Overflow bit for Missed Frame Counter */
10031 #define BITP_EMAC_DMA_MISS_FRM_MISSFRUN       0                               /* Missed Frames Unavailable Buffer */
10032 #define BITM_EMAC_DMA_MISS_FRM_OVFFIFO       (_ADI_MSK(0x10000000,uint32_t))  /* Overflow bit for FIFO Overflow Counter */
10033 #define BITM_EMAC_DMA_MISS_FRM_MISSFROV      (_ADI_MSK(0x0FFE0000,uint32_t))  /* Missed Frames Buffer Overflow */
10034 #define BITM_EMAC_DMA_MISS_FRM_OVFMISS       (_ADI_MSK(0x00010000,uint32_t))  /* Overflow bit for Missed Frame Counter */
10035 #define BITM_EMAC_DMA_MISS_FRM_MISSFRUN      (_ADI_MSK(0x0000FFFF,uint32_t))  /* Missed Frames Unavailable Buffer */
10036
10037 /* ------------------------------------------------------------------------------------------------------------------------
10038         EMAC_DMA_RXIWDOG                     Pos/Masks                        Description
10039    ------------------------------------------------------------------------------------------------------------------------ */
10040 #define BITP_EMAC_DMA_RXIWDOG_RIWT            0                               /* RI WatchDog Timer Count */
10041 #define BITM_EMAC_DMA_RXIWDOG_RIWT           (_ADI_MSK(0x000000FF,uint32_t))  /* RI WatchDog Timer Count */
10042
10043 /* ------------------------------------------------------------------------------------------------------------------------
10044         EMAC_DMA_BMMODE                      Pos/Masks                        Description
10045    ------------------------------------------------------------------------------------------------------------------------ */
10046 #define BITP_EMAC_DMA_BMMODE_WROSRLMT        20                               /* SCB Maximum Write Outstanding Request */
10047 #define BITP_EMAC_DMA_BMMODE_RDOSRLMT        16                               /* SCB Maximum Read Outstanding Request */
10048 #define BITP_EMAC_DMA_BMMODE_AAL             12                               /* Address Aligned Beats */
10049 #define BITP_EMAC_DMA_BMMODE_BLEN16           3                               /* SCB Burst Length 16 */
10050 #define BITP_EMAC_DMA_BMMODE_BLEN8            2                               /* SCB Burst Length 8 */
10051 #define BITP_EMAC_DMA_BMMODE_BLEN4            1                               /* SCB Burst Length 4 */
10052 #define BITP_EMAC_DMA_BMMODE_UNDEF            0                               /* SCB Undefined Burst Length */
10053 #define BITM_EMAC_DMA_BMMODE_WROSRLMT        (_ADI_MSK(0x00700000,uint32_t))  /* SCB Maximum Write Outstanding Request */
10054 #define BITM_EMAC_DMA_BMMODE_RDOSRLMT        (_ADI_MSK(0x00070000,uint32_t))  /* SCB Maximum Read Outstanding Request */
10055 #define BITM_EMAC_DMA_BMMODE_AAL             (_ADI_MSK(0x00001000,uint32_t))  /* Address Aligned Beats */
10056 #define BITM_EMAC_DMA_BMMODE_BLEN16          (_ADI_MSK(0x00000008,uint32_t))  /* SCB Burst Length 16 */
10057 #define BITM_EMAC_DMA_BMMODE_BLEN8           (_ADI_MSK(0x00000004,uint32_t))  /* SCB Burst Length 8 */
10058 #define BITM_EMAC_DMA_BMMODE_BLEN4           (_ADI_MSK(0x00000002,uint32_t))  /* SCB Burst Length 4 */
10059 #define BITM_EMAC_DMA_BMMODE_UNDEF           (_ADI_MSK(0x00000001,uint32_t))  /* SCB Undefined Burst Length */
10060
10061 /* ------------------------------------------------------------------------------------------------------------------------
10062         EMAC_DMA_BMSTAT                      Pos/Masks                        Description
10063    ------------------------------------------------------------------------------------------------------------------------ */
10064 #define BITP_EMAC_DMA_BMSTAT_BUSRD            1                               /* Bus (SCB master) Read Active */
10065 #define BITP_EMAC_DMA_BMSTAT_BUSWR            0                               /* Bus (SCB master) Write Active */
10066 #define BITM_EMAC_DMA_BMSTAT_BUSRD           (_ADI_MSK(0x00000002,uint32_t))  /* Bus (SCB master) Read Active */
10067 #define BITM_EMAC_DMA_BMSTAT_BUSWR           (_ADI_MSK(0x00000001,uint32_t))  /* Bus (SCB master) Write Active */
10068
10069 /* ==================================================
10070         Serial Port Registers
10071    ================================================== */
10072
10073 /* =========================
10074         SPORT0
10075    ========================= */
10076 #define REG_SPORT0_CTL_A                0xFFC40000         /* SPORT0 Half SPORT 'A' Control Register */
10077 #define REG_SPORT0_DIV_A                0xFFC40004         /* SPORT0 Half SPORT 'A' Divisor Register */
10078 #define REG_SPORT0_MCTL_A               0xFFC40008         /* SPORT0 Half SPORT 'A' Multi-channel Control Register */
10079 #define REG_SPORT0_CS0_A                0xFFC4000C         /* SPORT0 Half SPORT 'A' Multi-channel 0-31 Select Register */
10080 #define REG_SPORT0_CS1_A                0xFFC40010         /* SPORT0 Half SPORT 'A' Multi-channel 32-63 Select Register */
10081 #define REG_SPORT0_CS2_A                0xFFC40014         /* SPORT0 Half SPORT 'A' Multi-channel 64-95 Select Register */
10082 #define REG_SPORT0_CS3_A                0xFFC40018         /* SPORT0 Half SPORT 'A' Multi-channel 96-127 Select Register */
10083 #define REG_SPORT0_ERR_A                0xFFC40020         /* SPORT0 Half SPORT 'A' Error Register */
10084 #define REG_SPORT0_MSTAT_A              0xFFC40024         /* SPORT0 Half SPORT 'A' Multi-channel Status Register */
10085 #define REG_SPORT0_CTL2_A               0xFFC40028         /* SPORT0 Half SPORT 'A' Control 2 Register */
10086 #define REG_SPORT0_TXPRI_A              0xFFC40040         /* SPORT0 Half SPORT 'A' Tx Buffer (Primary) Register */
10087 #define REG_SPORT0_RXPRI_A              0xFFC40044         /* SPORT0 Half SPORT 'A' Rx Buffer (Primary) Register */
10088 #define REG_SPORT0_TXSEC_A              0xFFC40048         /* SPORT0 Half SPORT 'A' Tx Buffer (Secondary) Register */
10089 #define REG_SPORT0_RXSEC_A              0xFFC4004C         /* SPORT0 Half SPORT 'A' Rx Buffer (Secondary) Register */
10090 #define REG_SPORT0_CTL_B                0xFFC40080         /* SPORT0 Half SPORT 'B' Control Register */
10091 #define REG_SPORT0_DIV_B                0xFFC40084         /* SPORT0 Half SPORT 'B' Divisor Register */
10092 #define REG_SPORT0_MCTL_B               0xFFC40088         /* SPORT0 Half SPORT 'B' Multi-channel Control Register */
10093 #define REG_SPORT0_CS0_B                0xFFC4008C         /* SPORT0 Half SPORT 'B' Multi-channel 0-31 Select Register */
10094 #define REG_SPORT0_CS1_B                0xFFC40090         /* SPORT0 Half SPORT 'B' Multi-channel 32-63 Select Register */
10095 #define REG_SPORT0_CS2_B                0xFFC40094         /* SPORT0 Half SPORT 'B' Multichannel 64-95 Select Register */
10096 #define REG_SPORT0_CS3_B                0xFFC40098         /* SPORT0 Half SPORT 'B' Multichannel 96-127 Select Register */
10097 #define REG_SPORT0_ERR_B                0xFFC400A0         /* SPORT0 Half SPORT 'B' Error Register */
10098 #define REG_SPORT0_MSTAT_B              0xFFC400A4         /* SPORT0 Half SPORT 'B' Multi-channel Status Register */
10099 #define REG_SPORT0_CTL2_B               0xFFC400A8         /* SPORT0 Half SPORT 'B' Control 2 Register */
10100 #define REG_SPORT0_TXPRI_B              0xFFC400C0         /* SPORT0 Half SPORT 'B' Tx Buffer (Primary) Register */
10101 #define REG_SPORT0_RXPRI_B              0xFFC400C4         /* SPORT0 Half SPORT 'B' Rx Buffer (Primary) Register */
10102 #define REG_SPORT0_TXSEC_B              0xFFC400C8         /* SPORT0 Half SPORT 'B' Tx Buffer (Secondary) Register */
10103 #define REG_SPORT0_RXSEC_B              0xFFC400CC         /* SPORT0 Half SPORT 'B' Rx Buffer (Secondary) Register */
10104
10105 /* =========================
10106         SPORT1
10107    ========================= */
10108 #define REG_SPORT1_CTL_A                0xFFC40100         /* SPORT1 Half SPORT 'A' Control Register */
10109 #define REG_SPORT1_DIV_A                0xFFC40104         /* SPORT1 Half SPORT 'A' Divisor Register */
10110 #define REG_SPORT1_MCTL_A               0xFFC40108         /* SPORT1 Half SPORT 'A' Multi-channel Control Register */
10111 #define REG_SPORT1_CS0_A                0xFFC4010C         /* SPORT1 Half SPORT 'A' Multi-channel 0-31 Select Register */
10112 #define REG_SPORT1_CS1_A                0xFFC40110         /* SPORT1 Half SPORT 'A' Multi-channel 32-63 Select Register */
10113 #define REG_SPORT1_CS2_A                0xFFC40114         /* SPORT1 Half SPORT 'A' Multi-channel 64-95 Select Register */
10114 #define REG_SPORT1_CS3_A                0xFFC40118         /* SPORT1 Half SPORT 'A' Multi-channel 96-127 Select Register */
10115 #define REG_SPORT1_ERR_A                0xFFC40120         /* SPORT1 Half SPORT 'A' Error Register */
10116 #define REG_SPORT1_MSTAT_A              0xFFC40124         /* SPORT1 Half SPORT 'A' Multi-channel Status Register */
10117 #define REG_SPORT1_CTL2_A               0xFFC40128         /* SPORT1 Half SPORT 'A' Control 2 Register */
10118 #define REG_SPORT1_TXPRI_A              0xFFC40140         /* SPORT1 Half SPORT 'A' Tx Buffer (Primary) Register */
10119 #define REG_SPORT1_RXPRI_A              0xFFC40144         /* SPORT1 Half SPORT 'A' Rx Buffer (Primary) Register */
10120 #define REG_SPORT1_TXSEC_A              0xFFC40148         /* SPORT1 Half SPORT 'A' Tx Buffer (Secondary) Register */
10121 #define REG_SPORT1_RXSEC_A              0xFFC4014C         /* SPORT1 Half SPORT 'A' Rx Buffer (Secondary) Register */
10122 #define REG_SPORT1_CTL_B                0xFFC40180         /* SPORT1 Half SPORT 'B' Control Register */
10123 #define REG_SPORT1_DIV_B                0xFFC40184         /* SPORT1 Half SPORT 'B' Divisor Register */
10124 #define REG_SPORT1_MCTL_B               0xFFC40188         /* SPORT1 Half SPORT 'B' Multi-channel Control Register */
10125 #define REG_SPORT1_CS0_B                0xFFC4018C         /* SPORT1 Half SPORT 'B' Multi-channel 0-31 Select Register */
10126 #define REG_SPORT1_CS1_B                0xFFC40190         /* SPORT1 Half SPORT 'B' Multi-channel 32-63 Select Register */
10127 #define REG_SPORT1_CS2_B                0xFFC40194         /* SPORT1 Half SPORT 'B' Multichannel 64-95 Select Register */
10128 #define REG_SPORT1_CS3_B                0xFFC40198         /* SPORT1 Half SPORT 'B' Multichannel 96-127 Select Register */
10129 #define REG_SPORT1_ERR_B                0xFFC401A0         /* SPORT1 Half SPORT 'B' Error Register */
10130 #define REG_SPORT1_MSTAT_B              0xFFC401A4         /* SPORT1 Half SPORT 'B' Multi-channel Status Register */
10131 #define REG_SPORT1_CTL2_B               0xFFC401A8         /* SPORT1 Half SPORT 'B' Control 2 Register */
10132 #define REG_SPORT1_TXPRI_B              0xFFC401C0         /* SPORT1 Half SPORT 'B' Tx Buffer (Primary) Register */
10133 #define REG_SPORT1_RXPRI_B              0xFFC401C4         /* SPORT1 Half SPORT 'B' Rx Buffer (Primary) Register */
10134 #define REG_SPORT1_TXSEC_B              0xFFC401C8         /* SPORT1 Half SPORT 'B' Tx Buffer (Secondary) Register */
10135 #define REG_SPORT1_RXSEC_B              0xFFC401CC         /* SPORT1 Half SPORT 'B' Rx Buffer (Secondary) Register */
10136
10137 /* =========================
10138         SPORT2
10139    ========================= */
10140 #define REG_SPORT2_CTL_A                0xFFC40200         /* SPORT2 Half SPORT 'A' Control Register */
10141 #define REG_SPORT2_DIV_A                0xFFC40204         /* SPORT2 Half SPORT 'A' Divisor Register */
10142 #define REG_SPORT2_MCTL_A               0xFFC40208         /* SPORT2 Half SPORT 'A' Multi-channel Control Register */
10143 #define REG_SPORT2_CS0_A                0xFFC4020C         /* SPORT2 Half SPORT 'A' Multi-channel 0-31 Select Register */
10144 #define REG_SPORT2_CS1_A                0xFFC40210         /* SPORT2 Half SPORT 'A' Multi-channel 32-63 Select Register */
10145 #define REG_SPORT2_CS2_A                0xFFC40214         /* SPORT2 Half SPORT 'A' Multi-channel 64-95 Select Register */
10146 #define REG_SPORT2_CS3_A                0xFFC40218         /* SPORT2 Half SPORT 'A' Multi-channel 96-127 Select Register */
10147 #define REG_SPORT2_ERR_A                0xFFC40220         /* SPORT2 Half SPORT 'A' Error Register */
10148 #define REG_SPORT2_MSTAT_A              0xFFC40224         /* SPORT2 Half SPORT 'A' Multi-channel Status Register */
10149 #define REG_SPORT2_CTL2_A               0xFFC40228         /* SPORT2 Half SPORT 'A' Control 2 Register */
10150 #define REG_SPORT2_TXPRI_A              0xFFC40240         /* SPORT2 Half SPORT 'A' Tx Buffer (Primary) Register */
10151 #define REG_SPORT2_RXPRI_A              0xFFC40244         /* SPORT2 Half SPORT 'A' Rx Buffer (Primary) Register */
10152 #define REG_SPORT2_TXSEC_A              0xFFC40248         /* SPORT2 Half SPORT 'A' Tx Buffer (Secondary) Register */
10153 #define REG_SPORT2_RXSEC_A              0xFFC4024C         /* SPORT2 Half SPORT 'A' Rx Buffer (Secondary) Register */
10154 #define REG_SPORT2_CTL_B                0xFFC40280         /* SPORT2 Half SPORT 'B' Control Register */
10155 #define REG_SPORT2_DIV_B                0xFFC40284         /* SPORT2 Half SPORT 'B' Divisor Register */
10156 #define REG_SPORT2_MCTL_B               0xFFC40288         /* SPORT2 Half SPORT 'B' Multi-channel Control Register */
10157 #define REG_SPORT2_CS0_B                0xFFC4028C         /* SPORT2 Half SPORT 'B' Multi-channel 0-31 Select Register */
10158 #define REG_SPORT2_CS1_B                0xFFC40290         /* SPORT2 Half SPORT 'B' Multi-channel 32-63 Select Register */
10159 #define REG_SPORT2_CS2_B                0xFFC40294         /* SPORT2 Half SPORT 'B' Multichannel 64-95 Select Register */
10160 #define REG_SPORT2_CS3_B                0xFFC40298         /* SPORT2 Half SPORT 'B' Multichannel 96-127 Select Register */
10161 #define REG_SPORT2_ERR_B                0xFFC402A0         /* SPORT2 Half SPORT 'B' Error Register */
10162 #define REG_SPORT2_MSTAT_B              0xFFC402A4         /* SPORT2 Half SPORT 'B' Multi-channel Status Register */
10163 #define REG_SPORT2_CTL2_B               0xFFC402A8         /* SPORT2 Half SPORT 'B' Control 2 Register */
10164 #define REG_SPORT2_TXPRI_B              0xFFC402C0         /* SPORT2 Half SPORT 'B' Tx Buffer (Primary) Register */
10165 #define REG_SPORT2_RXPRI_B              0xFFC402C4         /* SPORT2 Half SPORT 'B' Rx Buffer (Primary) Register */
10166 #define REG_SPORT2_TXSEC_B              0xFFC402C8         /* SPORT2 Half SPORT 'B' Tx Buffer (Secondary) Register */
10167 #define REG_SPORT2_RXSEC_B              0xFFC402CC         /* SPORT2 Half SPORT 'B' Rx Buffer (Secondary) Register */
10168
10169 /* =========================
10170         SPORT
10171    ========================= */
10172 /* ------------------------------------------------------------------------------------------------------------------------
10173         SPORT_CTL_A                          Pos/Masks                        Description
10174    ------------------------------------------------------------------------------------------------------------------------ */
10175 #define BITP_SPORT_CTL_A_DXSPRI              30                               /* Data Transfer Buffer Status (Primary) */
10176 #define BITP_SPORT_CTL_DXSPRI                30                               /* Data Transfer Buffer Status (Primary) */
10177 #define BITP_SPORT_CTL_A_DERRPRI             29                               /* Data Error Status (Primary) */
10178 #define BITP_SPORT_CTL_DERRPRI               29                               /* Data Error Status (Primary) */
10179 #define BITP_SPORT_CTL_A_DXSSEC              27                               /* Data Transfer Buffer Status (Secondary) */
10180 #define BITP_SPORT_CTL_DXSSEC                27                               /* Data Transfer Buffer Status (Secondary) */
10181 #define BITP_SPORT_CTL_A_DERRSEC             26                               /* Data Error Status (Secondary) */
10182 #define BITP_SPORT_CTL_DERRSEC               26                               /* Data Error Status (Secondary) */
10183 #define BITP_SPORT_CTL_A_SPTRAN              25                               /* Serial Port Transfer Direction */
10184 #define BITP_SPORT_CTL_SPTRAN                25                               /* Serial Port Transfer Direction */
10185 #define BITP_SPORT_CTL_A_SPENSEC             24                               /* Serial Port Enable (Secondary) */
10186 #define BITP_SPORT_CTL_SPENSEC               24                               /* Serial Port Enable (Secondary) */
10187 #define BITP_SPORT_CTL_A_GCLKEN              21                               /* Gated Clock Enable */
10188 #define BITP_SPORT_CTL_GCLKEN                21                               /* Gated Clock Enable */
10189 #define BITP_SPORT_CTL_A_TFIEN               20                               /* Transmit Finish Interrupt Enable */
10190 #define BITP_SPORT_CTL_TFIEN                 20                               /* Transmit Finish Interrupt Enable */
10191 #define BITP_SPORT_CTL_A_FSED                19                               /* Frame Sync Edge Detect */
10192 #define BITP_SPORT_CTL_FSED                  19                               /* Frame Sync Edge Detect */
10193 #define BITP_SPORT_CTL_A_RJUST               18                               /* Right-Justified Operation Mode */
10194 #define BITP_SPORT_CTL_RJUST                 18                               /* Right-Justified Operation Mode */
10195 #define BITP_SPORT_CTL_A_LAFS                17                               /* Late Frame Sync / OPMODE2 */
10196 #define BITP_SPORT_CTL_LAFS                  17                               /* Late Frame Sync / OPMODE2 */
10197 #define BITP_SPORT_CTL_A_LFS                 16                               /* Active-Low Frame Sync / L_FIRST / PLFS */
10198 #define BITP_SPORT_CTL_LFS                   16                               /* Active-Low Frame Sync / L_FIRST / PLFS */
10199 #define BITP_SPORT_CTL_A_DIFS                15                               /* Data-Independent Frame Sync */
10200 #define BITP_SPORT_CTL_DIFS                  15                               /* Data-Independent Frame Sync */
10201 #define BITP_SPORT_CTL_A_IFS                 14                               /* Internal Frame Sync */
10202 #define BITP_SPORT_CTL_IFS                   14                               /* Internal Frame Sync */
10203 #define BITP_SPORT_CTL_A_FSR                 13                               /* Frame Sync Required */
10204 #define BITP_SPORT_CTL_FSR                   13                               /* Frame Sync Required */
10205 #define BITP_SPORT_CTL_A_CKRE                12                               /* Clock Rising Edge */
10206 #define BITP_SPORT_CTL_CKRE                  12                               /* Clock Rising Edge */
10207 #define BITP_SPORT_CTL_A_OPMODE              11                               /* Operation mode */
10208 #define BITP_SPORT_CTL_OPMODE                11                               /* Operation mode */
10209 #define BITP_SPORT_CTL_A_ICLK                10                               /* Internal Clock */
10210 #define BITP_SPORT_CTL_ICLK                  10                               /* Internal Clock */
10211 #define BITP_SPORT_CTL_A_PACK                 9                               /* Packing Enable */
10212 #define BITP_SPORT_CTL_PACK                   9                               /* Packing Enable */
10213 #define BITP_SPORT_CTL_A_SLEN                 4                               /* Serial Word Length */
10214 #define BITP_SPORT_CTL_SLEN                   4                               /* Serial Word Length */
10215 #define BITP_SPORT_CTL_A_LSBF                 3                               /* Least-Significant Bit First */
10216 #define BITP_SPORT_CTL_LSBF                   3                               /* Least-Significant Bit First */
10217 #define BITP_SPORT_CTL_A_DTYPE                1                               /* Data Type */
10218 #define BITP_SPORT_CTL_DTYPE                  1                               /* Data Type */
10219 #define BITP_SPORT_CTL_A_SPENPRI              0                               /* Serial Port Enable (Primary) */
10220 #define BITP_SPORT_CTL_SPENPRI                0                               /* Serial Port Enable (Primary) */
10221
10222 #define BITM_SPORT_CTL_A_DXSPRI              (_ADI_MSK(0xC0000000,uint32_t))  /* Data Transfer Buffer Status (Primary) */
10223 #define BITM_SPORT_CTL_DXSPRI                (_ADI_MSK(0xC0000000,uint32_t))  /* Data Transfer Buffer Status (Primary) */
10224 #define ENUM_SPORT_CTL_PRM_EMPTY             (_ADI_MSK(0x00000000,uint32_t))  /* DXSPRI: Empty */
10225 #define ENUM_SPORT_CTL_PRM_PART_FULL         (_ADI_MSK(0x80000000,uint32_t))  /* DXSPRI: Partially full */
10226 #define ENUM_SPORT_CTL_PRM_FULL              (_ADI_MSK(0xC0000000,uint32_t))  /* DXSPRI: Full */
10227
10228 #define BITM_SPORT_CTL_A_DERRPRI             (_ADI_MSK(0x20000000,uint32_t))  /* Data Error Status (Primary) */
10229 #define BITM_SPORT_CTL_DERRPRI               (_ADI_MSK(0x20000000,uint32_t))  /* Data Error Status (Primary) */
10230 #define ENUM_SPORT_CTL_PRM_NO_ERR            (_ADI_MSK(0x00000000,uint32_t))  /* DERRPRI: No error */
10231 #define ENUM_SPORT_CTL_PRM_ERR               (_ADI_MSK(0x20000000,uint32_t))  /* DERRPRI: Error (Tx underflow or Rx overflow) */
10232
10233 #define BITM_SPORT_CTL_A_DXSSEC              (_ADI_MSK(0x18000000,uint32_t))  /* Data Transfer Buffer Status (Secondary) */
10234 #define BITM_SPORT_CTL_DXSSEC                (_ADI_MSK(0x18000000,uint32_t))  /* Data Transfer Buffer Status (Secondary) */
10235 #define ENUM_SPORT_CTL_SEC_EMPTY             (_ADI_MSK(0x00000000,uint32_t))  /* DXSSEC: Empty */
10236 #define ENUM_SPORT_CTL_SEC_PART_FULL         (_ADI_MSK(0x10000000,uint32_t))  /* DXSSEC: Partially full */
10237 #define ENUM_SPORT_CTL_SEC_FULL              (_ADI_MSK(0x18000000,uint32_t))  /* DXSSEC: Full */
10238
10239 #define BITM_SPORT_CTL_A_DERRSEC             (_ADI_MSK(0x04000000,uint32_t))  /* Data Error Status (Secondary) */
10240 #define BITM_SPORT_CTL_DERRSEC               (_ADI_MSK(0x04000000,uint32_t))  /* Data Error Status (Secondary) */
10241 #define ENUM_SPORT_CTL_SEC_NO_ERR            (_ADI_MSK(0x00000000,uint32_t))  /* DERRSEC: No error */
10242 #define ENUM_SPORT_CTL_SEC_ERR               (_ADI_MSK(0x04000000,uint32_t))  /* DERRSEC: Error (Tx underflow or Rx overflow) */
10243
10244 #define BITM_SPORT_CTL_A_SPTRAN              (_ADI_MSK(0x02000000,uint32_t))  /* Serial Port Transfer Direction */
10245 #define BITM_SPORT_CTL_SPTRAN                (_ADI_MSK(0x02000000,uint32_t))  /* Serial Port Transfer Direction */
10246 #define ENUM_SPORT_CTL_RX                    (_ADI_MSK(0x00000000,uint32_t))  /* SPTRAN: Receive */
10247 #define ENUM_SPORT_CTL_TX                    (_ADI_MSK(0x02000000,uint32_t))  /* SPTRAN: Transmit */
10248
10249 #define BITM_SPORT_CTL_A_SPENSEC             (_ADI_MSK(0x01000000,uint32_t))  /* Serial Port Enable (Secondary) */
10250 #define BITM_SPORT_CTL_SPENSEC               (_ADI_MSK(0x01000000,uint32_t))  /* Serial Port Enable (Secondary) */
10251 #define ENUM_SPORT_CTL_SECONDARY_DIS         (_ADI_MSK(0x00000000,uint32_t))  /* SPENSEC: Disable */
10252 #define ENUM_SPORT_CTL_SECONDARY_EN          (_ADI_MSK(0x01000000,uint32_t))  /* SPENSEC: Enable */
10253
10254 #define BITM_SPORT_CTL_A_GCLKEN              (_ADI_MSK(0x00200000,uint32_t))  /* Gated Clock Enable */
10255 #define BITM_SPORT_CTL_GCLKEN                (_ADI_MSK(0x00200000,uint32_t))  /* Gated Clock Enable */
10256 #define ENUM_SPORT_CTL_GCLK_DIS              (_ADI_MSK(0x00000000,uint32_t))  /* GCLKEN: Disable */
10257 #define ENUM_SPORT_CTL_GCLK_EN               (_ADI_MSK(0x00200000,uint32_t))  /* GCLKEN: Enable */
10258
10259 #define BITM_SPORT_CTL_A_TFIEN               (_ADI_MSK(0x00100000,uint32_t))  /* Transmit Finish Interrupt Enable */
10260 #define BITM_SPORT_CTL_TFIEN                 (_ADI_MSK(0x00100000,uint32_t))  /* Transmit Finish Interrupt Enable */
10261 #define ENUM_SPORT_CTL_TXFIN_DIS             (_ADI_MSK(0x00000000,uint32_t))  /* TFIEN: Last word sent (DMA count done) interrupt */
10262 #define ENUM_SPORT_CTL_TXFIN_EN              (_ADI_MSK(0x00100000,uint32_t))  /* TFIEN: Last bit sent (Tx buffer done) interrupt */
10263
10264 #define BITM_SPORT_CTL_A_FSED                (_ADI_MSK(0x00080000,uint32_t))  /* Frame Sync Edge Detect */
10265 #define BITM_SPORT_CTL_FSED                  (_ADI_MSK(0x00080000,uint32_t))  /* Frame Sync Edge Detect */
10266 #define ENUM_SPORT_CTL_LEVEL_FS              (_ADI_MSK(0x00000000,uint32_t))  /* FSED: Level detect frame sync */
10267 #define ENUM_SPORT_CTL_EDGE_FS               (_ADI_MSK(0x00080000,uint32_t))  /* FSED: Edge detect frame sync */
10268
10269 #define BITM_SPORT_CTL_A_RJUST               (_ADI_MSK(0x00040000,uint32_t))  /* Right-Justified Operation Mode */
10270 #define BITM_SPORT_CTL_RJUST                 (_ADI_MSK(0x00040000,uint32_t))  /* Right-Justified Operation Mode */
10271 #define ENUM_SPORT_CTL_RJUST_DIS             (_ADI_MSK(0x00000000,uint32_t))  /* RJUST: Disable */
10272 #define ENUM_SPORT_CTL_RJUST_EN              (_ADI_MSK(0x00040000,uint32_t))  /* RJUST: Enable */
10273
10274 #define BITM_SPORT_CTL_A_LAFS                (_ADI_MSK(0x00020000,uint32_t))  /* Late Frame Sync / OPMODE2 */
10275 #define BITM_SPORT_CTL_LAFS                  (_ADI_MSK(0x00020000,uint32_t))  /* Late Frame Sync / OPMODE2 */
10276 #define ENUM_SPORT_CTL_EARLY_FS              (_ADI_MSK(0x00000000,uint32_t))  /* LAFS: Early frame sync */
10277 #define ENUM_SPORT_CTL_LATE_FS               (_ADI_MSK(0x00020000,uint32_t))  /* LAFS: Late frame sync */
10278
10279 #define BITM_SPORT_CTL_A_LFS                 (_ADI_MSK(0x00010000,uint32_t))  /* Active-Low Frame Sync / L_FIRST / PLFS */
10280 #define BITM_SPORT_CTL_LFS                   (_ADI_MSK(0x00010000,uint32_t))  /* Active-Low Frame Sync / L_FIRST / PLFS */
10281 #define ENUM_SPORT_CTL_FS_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* LFS: Active high frame sync (DSP standard mode) */
10282 #define ENUM_SPORT_CTL_FS_HI                 (_ADI_MSK(0x00010000,uint32_t))  /* LFS: Active low frame sync (DSP standard mode) */
10283
10284 #define BITM_SPORT_CTL_A_DIFS                (_ADI_MSK(0x00008000,uint32_t))  /* Data-Independent Frame Sync */
10285 #define BITM_SPORT_CTL_DIFS                  (_ADI_MSK(0x00008000,uint32_t))  /* Data-Independent Frame Sync */
10286 #define ENUM_SPORT_CTL_DATA_DEP_FS           (_ADI_MSK(0x00000000,uint32_t))  /* DIFS: Data-dependent frame sync */
10287 #define ENUM_SPORT_CTL_DATA_INDP_FS          (_ADI_MSK(0x00008000,uint32_t))  /* DIFS: Data-independent frame sync */
10288
10289 #define BITM_SPORT_CTL_A_IFS                 (_ADI_MSK(0x00004000,uint32_t))  /* Internal Frame Sync */
10290 #define BITM_SPORT_CTL_IFS                   (_ADI_MSK(0x00004000,uint32_t))  /* Internal Frame Sync */
10291 #define ENUM_SPORT_CTL_EXTERNAL_FS           (_ADI_MSK(0x00000000,uint32_t))  /* IFS: External frame sync */
10292 #define ENUM_SPORT_CTL_INTERNAL_FS           (_ADI_MSK(0x00004000,uint32_t))  /* IFS: Internal frame sync */
10293
10294 #define BITM_SPORT_CTL_A_FSR                 (_ADI_MSK(0x00002000,uint32_t))  /* Frame Sync Required */
10295 #define BITM_SPORT_CTL_FSR                   (_ADI_MSK(0x00002000,uint32_t))  /* Frame Sync Required */
10296 #define ENUM_SPORT_CTL_FS_NOT_REQ            (_ADI_MSK(0x00000000,uint32_t))  /* FSR: No frame sync required */
10297 #define ENUM_SPORT_CTL_FS_REQ                (_ADI_MSK(0x00002000,uint32_t))  /* FSR: Frame sync required */
10298
10299 #define BITM_SPORT_CTL_A_CKRE                (_ADI_MSK(0x00001000,uint32_t))  /* Clock Rising Edge */
10300 #define BITM_SPORT_CTL_CKRE                  (_ADI_MSK(0x00001000,uint32_t))  /* Clock Rising Edge */
10301 #define ENUM_SPORT_CTL_CLK_FALL_EDGE         (_ADI_MSK(0x00000000,uint32_t))  /* CKRE: Clock falling edge */
10302 #define ENUM_SPORT_CTL_CLK_RISE_EDGE         (_ADI_MSK(0x00001000,uint32_t))  /* CKRE: Clock rising edge */
10303
10304 #define BITM_SPORT_CTL_A_OPMODE              (_ADI_MSK(0x00000800,uint32_t))  /* Operation mode */
10305 #define BITM_SPORT_CTL_OPMODE                (_ADI_MSK(0x00000800,uint32_t))  /* Operation mode */
10306 #define ENUM_SPORT_CTL_SERIAL_MC_MODE        (_ADI_MSK(0x00000000,uint32_t))  /* OPMODE: DSP standard/multi-channel mode */
10307 #define ENUM_SPORT_CTL_I2S_MODE              (_ADI_MSK(0x00000800,uint32_t))  /* OPMODE: I2S/packed/left-justified mode */
10308
10309 #define BITM_SPORT_CTL_A_ICLK                (_ADI_MSK(0x00000400,uint32_t))  /* Internal Clock */
10310 #define BITM_SPORT_CTL_ICLK                  (_ADI_MSK(0x00000400,uint32_t))  /* Internal Clock */
10311 #define ENUM_SPORT_CTL_EXTERNAL_CLK          (_ADI_MSK(0x00000000,uint32_t))  /* ICLK: External clock */
10312 #define ENUM_SPORT_CTL_INTERNAL_CLK          (_ADI_MSK(0x00000400,uint32_t))  /* ICLK: Internal clock */
10313
10314 #define BITM_SPORT_CTL_A_PACK                (_ADI_MSK(0x00000200,uint32_t))  /* Packing Enable */
10315 #define BITM_SPORT_CTL_PACK                  (_ADI_MSK(0x00000200,uint32_t))  /* Packing Enable */
10316 #define ENUM_SPORT_CTL_PACK_DIS              (_ADI_MSK(0x00000000,uint32_t))  /* PACK: Disable */
10317 #define ENUM_SPORT_CTL_PACK_EN               (_ADI_MSK(0x00000200,uint32_t))  /* PACK: Enable */
10318 #define BITM_SPORT_CTL_A_SLEN                (_ADI_MSK(0x000001F0,uint32_t))  /* Serial Word Length */
10319 #define BITM_SPORT_CTL_SLEN                  (_ADI_MSK(0x000001F0,uint32_t))  /* Serial Word Length */
10320
10321 #define BITM_SPORT_CTL_A_LSBF                (_ADI_MSK(0x00000008,uint32_t))  /* Least-Significant Bit First */
10322 #define BITM_SPORT_CTL_LSBF                  (_ADI_MSK(0x00000008,uint32_t))  /* Least-Significant Bit First */
10323 #define ENUM_SPORT_CTL_MSB_FIRST             (_ADI_MSK(0x00000000,uint32_t))  /* LSBF: MSB first sent/received (big endian) */
10324 #define ENUM_SPORT_CTL_LSB_FIRST             (_ADI_MSK(0x00000008,uint32_t))  /* LSBF: LSB first sent/received (little endian) */
10325
10326 #define BITM_SPORT_CTL_A_DTYPE               (_ADI_MSK(0x00000006,uint32_t))  /* Data Type */
10327 #define BITM_SPORT_CTL_DTYPE                 (_ADI_MSK(0x00000006,uint32_t))  /* Data Type */
10328 #define ENUM_SPORT_CTL_RJUSTIFY_ZFILL        (_ADI_MSK(0x00000000,uint32_t))  /* DTYPE: Right-justify data, zero-fill unused MSBs */
10329 #define ENUM_SPORT_CTL_RJUSTIFY_SFILL        (_ADI_MSK(0x00000002,uint32_t))  /* DTYPE: Right-justify data, sign-extend unused MSBs */
10330 #define ENUM_SPORT_CTL_USE_U_LAW             (_ADI_MSK(0x00000004,uint32_t))  /* DTYPE: m-law compand data */
10331 #define ENUM_SPORT_CTL_USE_A_LAW             (_ADI_MSK(0x00000006,uint32_t))  /* DTYPE: A-law compand data */
10332
10333 #define BITM_SPORT_CTL_A_SPENPRI             (_ADI_MSK(0x00000001,uint32_t))  /* Serial Port Enable (Primary) */
10334 #define BITM_SPORT_CTL_SPENPRI               (_ADI_MSK(0x00000001,uint32_t))  /* Serial Port Enable (Primary) */
10335 #define ENUM_SPORT_CTL_DIS                   (_ADI_MSK(0x00000000,uint32_t))  /* SPENPRI: Disable */
10336 #define ENUM_SPORT_CTL_EN                    (_ADI_MSK(0x00000001,uint32_t))  /* SPENPRI: Enable */
10337
10338 /* ------------------------------------------------------------------------------------------------------------------------
10339         SPORT_DIV_A                          Pos/Masks                        Description
10340    ------------------------------------------------------------------------------------------------------------------------ */
10341 #define BITP_SPORT_DIV_A_FSDIV               16                               /* Frame Sync Divisor */
10342 #define BITP_SPORT_DIV_FSDIV                 16                               /* Frame Sync Divisor */
10343 #define BITP_SPORT_DIV_A_CLKDIV               0                               /* Clock Divisor */
10344 #define BITP_SPORT_DIV_CLKDIV                 0                               /* Clock Divisor */
10345 #define BITM_SPORT_DIV_A_FSDIV               (_ADI_MSK(0xFFFF0000,uint32_t))  /* Frame Sync Divisor */
10346 #define BITM_SPORT_DIV_FSDIV                 (_ADI_MSK(0xFFFF0000,uint32_t))  /* Frame Sync Divisor */
10347 #define BITM_SPORT_DIV_A_CLKDIV              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Clock Divisor */
10348 #define BITM_SPORT_DIV_CLKDIV                (_ADI_MSK(0x0000FFFF,uint32_t))  /* Clock Divisor */
10349
10350 /* ------------------------------------------------------------------------------------------------------------------------
10351         SPORT_MCTL_A                         Pos/Masks                        Description
10352    ------------------------------------------------------------------------------------------------------------------------ */
10353 #define BITP_SPORT_MCTL_A_WOFFSET            16                               /* Window Offset */
10354 #define BITP_SPORT_MCTL_WOFFSET              16                               /* Window Offset */
10355 #define BITP_SPORT_MCTL_A_WSIZE               8                               /* Window Size */
10356 #define BITP_SPORT_MCTL_WSIZE                 8                               /* Window Size */
10357 #define BITP_SPORT_MCTL_A_MFD                 4                               /* Multi-channel Frame Delay */
10358 #define BITP_SPORT_MCTL_MFD                   4                               /* Multi-channel Frame Delay */
10359 #define BITP_SPORT_MCTL_A_MCPDE               2                               /* Multi-Channel Packing DMA Enable */
10360 #define BITP_SPORT_MCTL_MCPDE                 2                               /* Multi-Channel Packing DMA Enable */
10361 #define BITP_SPORT_MCTL_A_MCE                 0                               /* Multichannel enable */
10362 #define BITP_SPORT_MCTL_MCE                   0                               /* Multichannel enable */
10363 #define BITM_SPORT_MCTL_A_WOFFSET            (_ADI_MSK(0x03FF0000,uint32_t))  /* Window Offset */
10364 #define BITM_SPORT_MCTL_WOFFSET              (_ADI_MSK(0x03FF0000,uint32_t))  /* Window Offset */
10365 #define BITM_SPORT_MCTL_A_WSIZE              (_ADI_MSK(0x00007F00,uint32_t))  /* Window Size */
10366 #define BITM_SPORT_MCTL_WSIZE                (_ADI_MSK(0x00007F00,uint32_t))  /* Window Size */
10367 #define BITM_SPORT_MCTL_A_MFD                (_ADI_MSK(0x000000F0,uint32_t))  /* Multi-channel Frame Delay */
10368 #define BITM_SPORT_MCTL_MFD                  (_ADI_MSK(0x000000F0,uint32_t))  /* Multi-channel Frame Delay */
10369
10370 #define BITM_SPORT_MCTL_A_MCPDE              (_ADI_MSK(0x00000004,uint32_t))  /* Multi-Channel Packing DMA Enable */
10371 #define BITM_SPORT_MCTL_MCPDE                (_ADI_MSK(0x00000004,uint32_t))  /* Multi-Channel Packing DMA Enable */
10372 #define ENUM_SPORT_MCTL_MCPD_DIS             (_ADI_MSK(0x00000000,uint32_t))  /* MCPDE: Disable */
10373 #define ENUM_SPORT_MCTL_MCPD_EN              (_ADI_MSK(0x00000004,uint32_t))  /* MCPDE: Enable */
10374
10375 #define BITM_SPORT_MCTL_A_MCE                (_ADI_MSK(0x00000001,uint32_t))  /* Multichannel enable */
10376 #define BITM_SPORT_MCTL_MCE                  (_ADI_MSK(0x00000001,uint32_t))  /* Multichannel enable */
10377 #define ENUM_SPORT_MCTL_DIS                  (_ADI_MSK(0x00000000,uint32_t))  /* MCE: Disable */
10378 #define ENUM_SPORT_MCTL_EN                   (_ADI_MSK(0x00000001,uint32_t))  /* MCE: Enable */
10379
10380 /* ------------------------------------------------------------------------------------------------------------------------
10381         SPORT_ERR_A                          Pos/Masks                        Description
10382    ------------------------------------------------------------------------------------------------------------------------ */
10383 #define BITP_SPORT_ERR_A_FSERRSTAT            6                               /* Frame Sync Error Status */
10384 #define BITP_SPORT_ERR_FSERRSTAT              6                               /* Frame Sync Error Status */
10385 #define BITP_SPORT_ERR_A_DERRSSTAT            5                               /* Data Error Secondary Status */
10386 #define BITP_SPORT_ERR_DERRSSTAT              5                               /* Data Error Secondary Status */
10387 #define BITP_SPORT_ERR_A_DERRPSTAT            4                               /* Data Error Primary Status */
10388 #define BITP_SPORT_ERR_DERRPSTAT              4                               /* Data Error Primary Status */
10389 #define BITP_SPORT_ERR_A_FSERRMSK             2                               /* Frame Sync Error (Interrupt) Mask */
10390 #define BITP_SPORT_ERR_FSERRMSK               2                               /* Frame Sync Error (Interrupt) Mask */
10391 #define BITP_SPORT_ERR_A_DERRSMSK             1                               /* Data Error Secondary (Interrupt) Mask */
10392 #define BITP_SPORT_ERR_DERRSMSK               1                               /* Data Error Secondary (Interrupt) Mask */
10393 #define BITP_SPORT_ERR_A_DERRPMSK             0                               /* Data Error Primary (Interrupt) Mask */
10394 #define BITP_SPORT_ERR_DERRPMSK               0                               /* Data Error Primary (Interrupt) Mask */
10395 #define BITM_SPORT_ERR_A_FSERRSTAT           (_ADI_MSK(0x00000040,uint32_t))  /* Frame Sync Error Status */
10396 #define BITM_SPORT_ERR_FSERRSTAT             (_ADI_MSK(0x00000040,uint32_t))  /* Frame Sync Error Status */
10397 #define BITM_SPORT_ERR_A_DERRSSTAT           (_ADI_MSK(0x00000020,uint32_t))  /* Data Error Secondary Status */
10398 #define BITM_SPORT_ERR_DERRSSTAT             (_ADI_MSK(0x00000020,uint32_t))  /* Data Error Secondary Status */
10399 #define BITM_SPORT_ERR_A_DERRPSTAT           (_ADI_MSK(0x00000010,uint32_t))  /* Data Error Primary Status */
10400 #define BITM_SPORT_ERR_DERRPSTAT             (_ADI_MSK(0x00000010,uint32_t))  /* Data Error Primary Status */
10401 #define BITM_SPORT_ERR_A_FSERRMSK            (_ADI_MSK(0x00000004,uint32_t))  /* Frame Sync Error (Interrupt) Mask */
10402 #define BITM_SPORT_ERR_FSERRMSK              (_ADI_MSK(0x00000004,uint32_t))  /* Frame Sync Error (Interrupt) Mask */
10403 #define BITM_SPORT_ERR_A_DERRSMSK            (_ADI_MSK(0x00000002,uint32_t))  /* Data Error Secondary (Interrupt) Mask */
10404 #define BITM_SPORT_ERR_DERRSMSK              (_ADI_MSK(0x00000002,uint32_t))  /* Data Error Secondary (Interrupt) Mask */
10405 #define BITM_SPORT_ERR_A_DERRPMSK            (_ADI_MSK(0x00000001,uint32_t))  /* Data Error Primary (Interrupt) Mask */
10406 #define BITM_SPORT_ERR_DERRPMSK              (_ADI_MSK(0x00000001,uint32_t))  /* Data Error Primary (Interrupt) Mask */
10407
10408 /* ------------------------------------------------------------------------------------------------------------------------
10409         SPORT_MSTAT_A                        Pos/Masks                        Description
10410    ------------------------------------------------------------------------------------------------------------------------ */
10411 #define BITP_SPORT_MSTAT_A_CURCHAN            0                               /* Current Channel */
10412 #define BITP_SPORT_MSTAT_CURCHAN              0                               /* Current Channel */
10413 #define BITM_SPORT_MSTAT_A_CURCHAN           (_ADI_MSK(0x000003FF,uint32_t))  /* Current Channel */
10414 #define BITM_SPORT_MSTAT_CURCHAN             (_ADI_MSK(0x000003FF,uint32_t))  /* Current Channel */
10415
10416 /* ------------------------------------------------------------------------------------------------------------------------
10417         SPORT_CTL2_A                         Pos/Masks                        Description
10418    ------------------------------------------------------------------------------------------------------------------------ */
10419 #define BITP_SPORT_CTL2_A_CKMUXSEL            1                               /* Clock Multiplexer Select */
10420 #define BITP_SPORT_CTL2_CKMUXSEL              1                               /* Clock Multiplexer Select */
10421 #define BITP_SPORT_CTL2_A_FSMUXSEL            0                               /* Frame Sync Multiplexer Select */
10422 #define BITP_SPORT_CTL2_FSMUXSEL              0                               /* Frame Sync Multiplexer Select */
10423
10424 #define BITM_SPORT_CTL2_A_CKMUXSEL           (_ADI_MSK(0x00000002,uint32_t))  /* Clock Multiplexer Select */
10425 #define BITM_SPORT_CTL2_CKMUXSEL             (_ADI_MSK(0x00000002,uint32_t))  /* Clock Multiplexer Select */
10426 #define ENUM_SPORT_CTL2_CLK_MUX_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* CKMUXSEL: Disable serial clock multiplexing */
10427 #define ENUM_SPORT_CTL2_CLK_MUX_EN           (_ADI_MSK(0x00000002,uint32_t))  /* CKMUXSEL: Enable serial clock multiplexing */
10428
10429 #define BITM_SPORT_CTL2_A_FSMUXSEL           (_ADI_MSK(0x00000001,uint32_t))  /* Frame Sync Multiplexer Select */
10430 #define BITM_SPORT_CTL2_FSMUXSEL             (_ADI_MSK(0x00000001,uint32_t))  /* Frame Sync Multiplexer Select */
10431 #define ENUM_SPORT_CTL2_FS_MUX_DIS           (_ADI_MSK(0x00000000,uint32_t))  /* FSMUXSEL: Disable frame sync multiplexing */
10432 #define ENUM_SPORT_CTL2_FS_MUX_EN            (_ADI_MSK(0x00000001,uint32_t))  /* FSMUXSEL: Enable frame sync multiplexing */
10433
10434 /* ------------------------------------------------------------------------------------------------------------------------
10435         SPORT_CTL_B                          Pos/Masks                        Description
10436    ------------------------------------------------------------------------------------------------------------------------ */
10437 #define BITP_SPORT_CTL_B_DXSPRI              30                               /* Data Transfer Buffer Status (Primary) */
10438 #define BITP_SPORT_CTL_B_DERRPRI             29                               /* Data Error Status (Primary) */
10439 #define BITP_SPORT_CTL_B_DXSSEC              27                               /* Data Transfer Buffer Status (Secondary) */
10440 #define BITP_SPORT_CTL_B_DERRSEC             26                               /* Data Error Status (Secondary) */
10441 #define BITP_SPORT_CTL_B_SPTRAN              25                               /* Serial Port Transfer Direction */
10442 #define BITP_SPORT_CTL_B_SPENSEC             24                               /* Serial Port Enable (Secondary) */
10443 #define BITP_SPORT_CTL_B_GCLKEN              21                               /* Gated Clock Enable */
10444 #define BITP_SPORT_CTL_B_TFIEN               20                               /* Transmit Finish Interrupt Enable */
10445 #define BITP_SPORT_CTL_B_FSED                19                               /* Frame Sync Edge Detect */
10446 #define BITP_SPORT_CTL_B_RJUST               18                               /* Right-Justified Operation Mode */
10447 #define BITP_SPORT_CTL_B_LAFS                17                               /* Late Frame Sync / OPMODE2 */
10448 #define BITP_SPORT_CTL_B_LFS                 16                               /* Active-Low Frame Sync / L_FIRST / PLFS */
10449 #define BITP_SPORT_CTL_B_DIFS                15                               /* Data-Independent Frame Sync */
10450 #define BITP_SPORT_CTL_B_IFS                 14                               /* Internal Frame Sync */
10451 #define BITP_SPORT_CTL_B_FSR                 13                               /* Frame Sync Required */
10452 #define BITP_SPORT_CTL_B_CKRE                12                               /* Clock Rising Edge */
10453 #define BITP_SPORT_CTL_B_OPMODE              11                               /* Operation mode */
10454 #define BITP_SPORT_CTL_B_ICLK                10                               /* Internal Clock */
10455 #define BITP_SPORT_CTL_B_PACK                 9                               /* Packing Enable */
10456 #define BITP_SPORT_CTL_B_SLEN                 4                               /* Serial Word Length */
10457 #define BITP_SPORT_CTL_B_LSBF                 3                               /* Least-Significant Bit First */
10458 #define BITP_SPORT_CTL_B_DTYPE                1                               /* Data Type */
10459 #define BITP_SPORT_CTL_B_SPENPRI              0                               /* Serial Port Enable (Primary) */
10460
10461 /* The fields and enumerations for SPORT_CTL_B are also in SPORT - see the common set of ENUM_SPORT_* #defines located with register SPORT_CTL_A */
10462
10463 #define BITM_SPORT_CTL_B_DXSPRI              (_ADI_MSK(0xC0000000,uint32_t))  /* Data Transfer Buffer Status (Primary) */
10464 #define BITM_SPORT_CTL_B_DERRPRI             (_ADI_MSK(0x20000000,uint32_t))  /* Data Error Status (Primary) */
10465 #define BITM_SPORT_CTL_B_DXSSEC              (_ADI_MSK(0x18000000,uint32_t))  /* Data Transfer Buffer Status (Secondary) */
10466 #define BITM_SPORT_CTL_B_DERRSEC             (_ADI_MSK(0x04000000,uint32_t))  /* Data Error Status (Secondary) */
10467 #define BITM_SPORT_CTL_B_SPTRAN              (_ADI_MSK(0x02000000,uint32_t))  /* Serial Port Transfer Direction */
10468 #define BITM_SPORT_CTL_B_SPENSEC             (_ADI_MSK(0x01000000,uint32_t))  /* Serial Port Enable (Secondary) */
10469 #define BITM_SPORT_CTL_B_GCLKEN              (_ADI_MSK(0x00200000,uint32_t))  /* Gated Clock Enable */
10470 #define BITM_SPORT_CTL_B_TFIEN               (_ADI_MSK(0x00100000,uint32_t))  /* Transmit Finish Interrupt Enable */
10471 #define BITM_SPORT_CTL_B_FSED                (_ADI_MSK(0x00080000,uint32_t))  /* Frame Sync Edge Detect */
10472 #define BITM_SPORT_CTL_B_RJUST               (_ADI_MSK(0x00040000,uint32_t))  /* Right-Justified Operation Mode */
10473 #define BITM_SPORT_CTL_B_LAFS                (_ADI_MSK(0x00020000,uint32_t))  /* Late Frame Sync / OPMODE2 */
10474 #define BITM_SPORT_CTL_B_LFS                 (_ADI_MSK(0x00010000,uint32_t))  /* Active-Low Frame Sync / L_FIRST / PLFS */
10475 #define BITM_SPORT_CTL_B_DIFS                (_ADI_MSK(0x00008000,uint32_t))  /* Data-Independent Frame Sync */
10476 #define BITM_SPORT_CTL_B_IFS                 (_ADI_MSK(0x00004000,uint32_t))  /* Internal Frame Sync */
10477 #define BITM_SPORT_CTL_B_FSR                 (_ADI_MSK(0x00002000,uint32_t))  /* Frame Sync Required */
10478 #define BITM_SPORT_CTL_B_CKRE                (_ADI_MSK(0x00001000,uint32_t))  /* Clock Rising Edge */
10479 #define BITM_SPORT_CTL_B_OPMODE              (_ADI_MSK(0x00000800,uint32_t))  /* Operation mode */
10480 #define BITM_SPORT_CTL_B_ICLK                (_ADI_MSK(0x00000400,uint32_t))  /* Internal Clock */
10481 #define BITM_SPORT_CTL_B_PACK                (_ADI_MSK(0x00000200,uint32_t))  /* Packing Enable */
10482 #define BITM_SPORT_CTL_B_SLEN                (_ADI_MSK(0x000001F0,uint32_t))  /* Serial Word Length */
10483 #define BITM_SPORT_CTL_B_LSBF                (_ADI_MSK(0x00000008,uint32_t))  /* Least-Significant Bit First */
10484 #define BITM_SPORT_CTL_B_DTYPE               (_ADI_MSK(0x00000006,uint32_t))  /* Data Type */
10485 #define BITM_SPORT_CTL_B_SPENPRI             (_ADI_MSK(0x00000001,uint32_t))  /* Serial Port Enable (Primary) */
10486
10487 /* ------------------------------------------------------------------------------------------------------------------------
10488         SPORT_DIV_B                          Pos/Masks                        Description
10489    ------------------------------------------------------------------------------------------------------------------------ */
10490 #define BITP_SPORT_DIV_B_FSDIV               16                               /* Frame Sync Divisor */
10491 #define BITP_SPORT_DIV_B_CLKDIV               0                               /* Clock Divisor */
10492
10493 /* The fields and enumerations for SPORT_DIV_B are also in SPORT - see the common set of ENUM_SPORT_* #defines located with register SPORT_DIV_A */
10494
10495 #define BITM_SPORT_DIV_B_FSDIV               (_ADI_MSK(0xFFFF0000,uint32_t))  /* Frame Sync Divisor */
10496 #define BITM_SPORT_DIV_B_CLKDIV              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Clock Divisor */
10497
10498 /* ------------------------------------------------------------------------------------------------------------------------
10499         SPORT_MCTL_B                         Pos/Masks                        Description
10500    ------------------------------------------------------------------------------------------------------------------------ */
10501 #define BITP_SPORT_MCTL_B_WOFFSET            16                               /* Window Offset */
10502 #define BITP_SPORT_MCTL_B_WSIZE               8                               /* Window Size */
10503 #define BITP_SPORT_MCTL_B_MFD                 4                               /* Multi-channel Frame Delay */
10504 #define BITP_SPORT_MCTL_B_MCPDE               2                               /* Multi-Channel Packing DMA Enable */
10505 #define BITP_SPORT_MCTL_B_MCE                 0                               /* Multi-Channel Enable */
10506
10507 /* The fields and enumerations for SPORT_MCTL_B are also in SPORT - see the common set of ENUM_SPORT_* #defines located with register SPORT_MCTL_A */
10508
10509 #define BITM_SPORT_MCTL_B_WOFFSET            (_ADI_MSK(0x03FF0000,uint32_t))  /* Window Offset */
10510 #define BITM_SPORT_MCTL_B_WSIZE              (_ADI_MSK(0x00007F00,uint32_t))  /* Window Size */
10511 #define BITM_SPORT_MCTL_B_MFD                (_ADI_MSK(0x000000F0,uint32_t))  /* Multi-channel Frame Delay */
10512 #define BITM_SPORT_MCTL_B_MCPDE              (_ADI_MSK(0x00000004,uint32_t))  /* Multi-Channel Packing DMA Enable */
10513 #define BITM_SPORT_MCTL_B_MCE                (_ADI_MSK(0x00000001,uint32_t))  /* Multi-Channel Enable */
10514
10515 /* ------------------------------------------------------------------------------------------------------------------------
10516         SPORT_ERR_B                          Pos/Masks                        Description
10517    ------------------------------------------------------------------------------------------------------------------------ */
10518 #define BITP_SPORT_ERR_B_FSERRSTAT            6                               /* Frame Sync Error Status */
10519 #define BITP_SPORT_ERR_B_DERRSSTAT            5                               /* Data Error Secondary Status */
10520 #define BITP_SPORT_ERR_B_DERRPSTAT            4                               /* Data Error Primary Status */
10521 #define BITP_SPORT_ERR_B_FSERRMSK             2                               /* Frame Sync Error (Interrupt) Mask */
10522 #define BITP_SPORT_ERR_B_DERRSMSK             1                               /* Data Error Secondary (Interrupt) Mask */
10523 #define BITP_SPORT_ERR_B_DERRPMSK             0                               /* Data Error Primary (Interrupt) Mask */
10524
10525 /* The fields and enumerations for SPORT_ERR_B are also in SPORT - see the common set of ENUM_SPORT_* #defines located with register SPORT_ERR_A */
10526
10527 #define BITM_SPORT_ERR_B_FSERRSTAT           (_ADI_MSK(0x00000040,uint32_t))  /* Frame Sync Error Status */
10528 #define BITM_SPORT_ERR_B_DERRSSTAT           (_ADI_MSK(0x00000020,uint32_t))  /* Data Error Secondary Status */
10529 #define BITM_SPORT_ERR_B_DERRPSTAT           (_ADI_MSK(0x00000010,uint32_t))  /* Data Error Primary Status */
10530 #define BITM_SPORT_ERR_B_FSERRMSK            (_ADI_MSK(0x00000004,uint32_t))  /* Frame Sync Error (Interrupt) Mask */
10531 #define BITM_SPORT_ERR_B_DERRSMSK            (_ADI_MSK(0x00000002,uint32_t))  /* Data Error Secondary (Interrupt) Mask */
10532 #define BITM_SPORT_ERR_B_DERRPMSK            (_ADI_MSK(0x00000001,uint32_t))  /* Data Error Primary (Interrupt) Mask */
10533
10534 /* ------------------------------------------------------------------------------------------------------------------------
10535         SPORT_MSTAT_B                        Pos/Masks                        Description
10536    ------------------------------------------------------------------------------------------------------------------------ */
10537 #define BITP_SPORT_MSTAT_B_CURCHAN            0                               /* Current Channel */
10538
10539 /* The fields and enumerations for SPORT_MSTAT_B are also in SPORT - see the common set of ENUM_SPORT_* #defines located with register SPORT_MSTAT_A */
10540
10541 #define BITM_SPORT_MSTAT_B_CURCHAN           (_ADI_MSK(0x000003FF,uint32_t))  /* Current Channel */
10542
10543 /* ------------------------------------------------------------------------------------------------------------------------
10544         SPORT_CTL2_B                         Pos/Masks                        Description
10545    ------------------------------------------------------------------------------------------------------------------------ */
10546 #define BITP_SPORT_CTL2_B_CKMUXSEL            1                               /* Clock Multiplexer Select */
10547 #define BITP_SPORT_CTL2_B_FSMUXSEL            0                               /* Frame Sync Multiplexer Select */
10548
10549 /* The fields and enumerations for SPORT_CTL2_B are also in SPORT - see the common set of ENUM_SPORT_* #defines located with register SPORT_CTL2_A */
10550
10551 #define BITM_SPORT_CTL2_B_CKMUXSEL           (_ADI_MSK(0x00000002,uint32_t))  /* Clock Multiplexer Select */
10552 #define BITM_SPORT_CTL2_B_FSMUXSEL           (_ADI_MSK(0x00000001,uint32_t))  /* Frame Sync Multiplexer Select */
10553
10554 /* ==================================================
10555         Serial Peripheral Interface Registers
10556    ================================================== */
10557
10558 /* =========================
10559         SPI0
10560    ========================= */
10561 #define REG_SPI0_CTL                    0xFFC40404         /* SPI0 Control Register */
10562 #define REG_SPI0_RXCTL                  0xFFC40408         /* SPI0 Receive Control Register */
10563 #define REG_SPI0_TXCTL                  0xFFC4040C         /* SPI0 Transmit Control Register */
10564 #define REG_SPI0_CLK                    0xFFC40410         /* SPI0 Clock Rate Register */
10565 #define REG_SPI0_DLY                    0xFFC40414         /* SPI0 Delay Register */
10566 #define REG_SPI0_SLVSEL                 0xFFC40418         /* SPI0 Slave Select Register */
10567 #define REG_SPI0_RWC                    0xFFC4041C         /* SPI0 Received Word Count Register */
10568 #define REG_SPI0_RWCR                   0xFFC40420         /* SPI0 Received Word Count Reload Register */
10569 #define REG_SPI0_TWC                    0xFFC40424         /* SPI0 Transmitted Word Count Register */
10570 #define REG_SPI0_TWCR                   0xFFC40428         /* SPI0 Transmitted Word Count Reload Register */
10571 #define REG_SPI0_IMSK                   0xFFC40430         /* SPI0 Interrupt Mask Register */
10572 #define REG_SPI0_IMSK_CLR               0xFFC40434         /* SPI0 Interrupt Mask Clear Register */
10573 #define REG_SPI0_IMSK_SET               0xFFC40438         /* SPI0 Interrupt Mask Set Register */
10574 #define REG_SPI0_STAT                   0xFFC40440         /* SPI0 Status Register */
10575 #define REG_SPI0_ILAT                   0xFFC40444         /* SPI0 Masked Interrupt Condition Register */
10576 #define REG_SPI0_ILAT_CLR               0xFFC40448         /* SPI0 Masked Interrupt Clear Register */
10577 #define REG_SPI0_RFIFO                  0xFFC40450         /* SPI0 Receive FIFO Data Register */
10578 #define REG_SPI0_TFIFO                  0xFFC40458         /* SPI0 Transmit FIFO Data Register */
10579
10580 /* =========================
10581         SPI1
10582    ========================= */
10583 #define REG_SPI1_CTL                    0xFFC40504         /* SPI1 Control Register */
10584 #define REG_SPI1_RXCTL                  0xFFC40508         /* SPI1 Receive Control Register */
10585 #define REG_SPI1_TXCTL                  0xFFC4050C         /* SPI1 Transmit Control Register */
10586 #define REG_SPI1_CLK                    0xFFC40510         /* SPI1 Clock Rate Register */
10587 #define REG_SPI1_DLY                    0xFFC40514         /* SPI1 Delay Register */
10588 #define REG_SPI1_SLVSEL                 0xFFC40518         /* SPI1 Slave Select Register */
10589 #define REG_SPI1_RWC                    0xFFC4051C         /* SPI1 Received Word Count Register */
10590 #define REG_SPI1_RWCR                   0xFFC40520         /* SPI1 Received Word Count Reload Register */
10591 #define REG_SPI1_TWC                    0xFFC40524         /* SPI1 Transmitted Word Count Register */
10592 #define REG_SPI1_TWCR                   0xFFC40528         /* SPI1 Transmitted Word Count Reload Register */
10593 #define REG_SPI1_IMSK                   0xFFC40530         /* SPI1 Interrupt Mask Register */
10594 #define REG_SPI1_IMSK_CLR               0xFFC40534         /* SPI1 Interrupt Mask Clear Register */
10595 #define REG_SPI1_IMSK_SET               0xFFC40538         /* SPI1 Interrupt Mask Set Register */
10596 #define REG_SPI1_STAT                   0xFFC40540         /* SPI1 Status Register */
10597 #define REG_SPI1_ILAT                   0xFFC40544         /* SPI1 Masked Interrupt Condition Register */
10598 #define REG_SPI1_ILAT_CLR               0xFFC40548         /* SPI1 Masked Interrupt Clear Register */
10599 #define REG_SPI1_RFIFO                  0xFFC40550         /* SPI1 Receive FIFO Data Register */
10600 #define REG_SPI1_TFIFO                  0xFFC40558         /* SPI1 Transmit FIFO Data Register */
10601
10602 /* =========================
10603         SPI
10604    ========================= */
10605 /* ------------------------------------------------------------------------------------------------------------------------
10606         SPI_CTL                              Pos/Masks                        Description
10607    ------------------------------------------------------------------------------------------------------------------------ */
10608 #define BITP_SPI_CTL_SOSI                    22                               /* Start on MOSI */
10609 #define BITP_SPI_CTL_MIOM                    20                               /* Multiple I/O Mode */
10610 #define BITP_SPI_CTL_FMODE                   18                               /* Fast-Mode Enable */
10611 #define BITP_SPI_CTL_FCWM                    16                               /* Flow Control Watermark */
10612 #define BITP_SPI_CTL_FCPL                    15                               /* Flow Control Polarity */
10613 #define BITP_SPI_CTL_FCCH                    14                               /* Flow Control Channel Selection */
10614 #define BITP_SPI_CTL_FCEN                    13                               /* Flow Control Enable */
10615 #define BITP_SPI_CTL_LSBF                    12                               /* Least Significant Bit First */
10616 #define BITP_SPI_CTL_SIZE                     9                               /* Word Transfer Size */
10617 #define BITP_SPI_CTL_EMISO                    8                               /* Enable MISO */
10618 #define BITP_SPI_CTL_SELST                    7                               /* Slave Select Polarity Between Transfers */
10619 #define BITP_SPI_CTL_ASSEL                    6                               /* Slave Select Pin Control */
10620 #define BITP_SPI_CTL_CPOL                     5                               /* Clock Polarity */
10621 #define BITP_SPI_CTL_CPHA                     4                               /* Clock Phase */
10622 #define BITP_SPI_CTL_ODM                      3                               /* Open Drain Mode */
10623 #define BITP_SPI_CTL_PSSE                     2                               /* Protected Slave Select Enable */
10624 #define BITP_SPI_CTL_MSTR                     1                               /* Master / Slave */
10625 #define BITP_SPI_CTL_EN                       0                               /* Enable */
10626
10627 #define BITM_SPI_CTL_SOSI                    (_ADI_MSK(0x00400000,uint32_t))  /* Start on MOSI */
10628 #define ENUM_SPI_CTL_STMISO                  (_ADI_MSK(0x00000000,uint32_t))  /* SOSI: Bit 1 on MISO (DIOM) or on D3 (QIOM) */
10629 #define ENUM_SPI_CTL_STMOSI                  (_ADI_MSK(0x00400000,uint32_t))  /* SOSI: Bit 1 on MOSI (DIOM and QIOM) */
10630
10631 #define BITM_SPI_CTL_MIOM                    (_ADI_MSK(0x00300000,uint32_t))  /* Multiple I/O Mode */
10632 #define ENUM_SPI_CTL_MIO_DIS                 (_ADI_MSK(0x00000000,uint32_t))  /* MIOM: No MIOM (disabled) */
10633 #define ENUM_SPI_CTL_MIO_DUAL                (_ADI_MSK(0x00100000,uint32_t))  /* MIOM: DIOM operation */
10634 #define ENUM_SPI_CTL_MIO_QUAD                (_ADI_MSK(0x00200000,uint32_t))  /* MIOM: QIOM operation */
10635
10636 #define BITM_SPI_CTL_FMODE                   (_ADI_MSK(0x00040000,uint32_t))  /* Fast-Mode Enable */
10637 #define ENUM_SPI_CTL_FAST_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* FMODE: Disable */
10638 #define ENUM_SPI_CTL_FAST_EN                 (_ADI_MSK(0x00040000,uint32_t))  /* FMODE: Enable */
10639
10640 #define BITM_SPI_CTL_FCWM                    (_ADI_MSK(0x00030000,uint32_t))  /* Flow Control Watermark */
10641 #define ENUM_SPI_CTL_FIFO0                   (_ADI_MSK(0x00000000,uint32_t))  /* FCWM: TFIFO empty or RFIFO full */
10642 #define ENUM_SPI_CTL_FIFO1                   (_ADI_MSK(0x00010000,uint32_t))  /* FCWM: TFIFO 75% or more empty, or RFIFO full */
10643 #define ENUM_SPI_CTL_FIFO2                   (_ADI_MSK(0x00020000,uint32_t))  /* FCWM: TFIFO 50% or more empty, or RFIFO full */
10644
10645 #define BITM_SPI_CTL_FCPL                    (_ADI_MSK(0x00008000,uint32_t))  /* Flow Control Polarity */
10646 #define ENUM_SPI_CTL_FLOW_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* FCPL: Active-low RDY */
10647 #define ENUM_SPI_CTL_FLOW_HI                 (_ADI_MSK(0x00008000,uint32_t))  /* FCPL: Active-high RDY */
10648
10649 #define BITM_SPI_CTL_FCCH                    (_ADI_MSK(0x00004000,uint32_t))  /* Flow Control Channel Selection */
10650 #define ENUM_SPI_CTL_FLOW_RX                 (_ADI_MSK(0x00000000,uint32_t))  /* FCCH: Flow control on RX buffer */
10651 #define ENUM_SPI_CTL_FLOW_TX                 (_ADI_MSK(0x00004000,uint32_t))  /* FCCH: Flow control on TX buffer */
10652
10653 #define BITM_SPI_CTL_FCEN                    (_ADI_MSK(0x00002000,uint32_t))  /* Flow Control Enable */
10654 #define ENUM_SPI_CTL_FLOW_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* FCEN: Disable */
10655 #define ENUM_SPI_CTL_FLOW_EN                 (_ADI_MSK(0x00002000,uint32_t))  /* FCEN: Enable */
10656
10657 #define BITM_SPI_CTL_LSBF                    (_ADI_MSK(0x00001000,uint32_t))  /* Least Significant Bit First */
10658 #define ENUM_SPI_CTL_MSB_FIRST               (_ADI_MSK(0x00000000,uint32_t))  /* LSBF: MSB sent/received first (big endian) */
10659 #define ENUM_SPI_CTL_LSB_FIRST               (_ADI_MSK(0x00001000,uint32_t))  /* LSBF: LSB sent/received first (little endian) */
10660
10661 #define BITM_SPI_CTL_SIZE                    (_ADI_MSK(0x00000600,uint32_t))  /* Word Transfer Size */
10662 #define ENUM_SPI_CTL_SIZE08                  (_ADI_MSK(0x00000000,uint32_t))  /* SIZE: 8-bit word */
10663 #define ENUM_SPI_CTL_SIZE16                  (_ADI_MSK(0x00000200,uint32_t))  /* SIZE: 16-bit word */
10664 #define ENUM_SPI_CTL_SIZE32                  (_ADI_MSK(0x00000400,uint32_t))  /* SIZE: 32-bit word */
10665
10666 #define BITM_SPI_CTL_EMISO                   (_ADI_MSK(0x00000100,uint32_t))  /* Enable MISO */
10667 #define ENUM_SPI_CTL_MISO_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* EMISO: Disable */
10668 #define ENUM_SPI_CTL_MISO_EN                 (_ADI_MSK(0x00000100,uint32_t))  /* EMISO: Enable */
10669
10670 #define BITM_SPI_CTL_SELST                   (_ADI_MSK(0x00000080,uint32_t))  /* Slave Select Polarity Between Transfers */
10671 #define ENUM_SPI_CTL_DEASSRT_SSEL            (_ADI_MSK(0x00000000,uint32_t))  /* SELST: De-assert slave select (high) */
10672 #define ENUM_SPI_CTL_ASSRT_SSEL              (_ADI_MSK(0x00000080,uint32_t))  /* SELST: Assert slave select (low) */
10673
10674 #define BITM_SPI_CTL_ASSEL                   (_ADI_MSK(0x00000040,uint32_t))  /* Slave Select Pin Control */
10675 #define ENUM_SPI_CTL_SW_SSEL                 (_ADI_MSK(0x00000000,uint32_t))  /* ASSEL: Software Slave Select Control */
10676 #define ENUM_SPI_CTL_HW_SSEL                 (_ADI_MSK(0x00000040,uint32_t))  /* ASSEL: Hardware Slave Select Control */
10677
10678 #define BITM_SPI_CTL_CPOL                    (_ADI_MSK(0x00000020,uint32_t))  /* Clock Polarity */
10679 #define ENUM_SPI_CTL_SCKHI                   (_ADI_MSK(0x00000000,uint32_t))  /* CPOL: Active-high SPI CLK */
10680 #define ENUM_SPI_CTL_SCKLO                   (_ADI_MSK(0x00000020,uint32_t))  /* CPOL: Active-low SPI CLK */
10681
10682 #define BITM_SPI_CTL_CPHA                    (_ADI_MSK(0x00000010,uint32_t))  /* Clock Phase */
10683 #define ENUM_SPI_CTL_SCKMID                  (_ADI_MSK(0x00000000,uint32_t))  /* CPHA: SPI CLK toggles from middle */
10684 #define ENUM_SPI_CTL_SCKBEG                  (_ADI_MSK(0x00000010,uint32_t))  /* CPHA: SPI CLK toggles from start */
10685
10686 #define BITM_SPI_CTL_ODM                     (_ADI_MSK(0x00000008,uint32_t))  /* Open Drain Mode */
10687 #define ENUM_SPI_CTL_ODM_DIS                 (_ADI_MSK(0x00000000,uint32_t))  /* ODM: Disable */
10688 #define ENUM_SPI_CTL_ODM_EN                  (_ADI_MSK(0x00000008,uint32_t))  /* ODM: Enable */
10689
10690 #define BITM_SPI_CTL_PSSE                    (_ADI_MSK(0x00000004,uint32_t))  /* Protected Slave Select Enable */
10691 #define ENUM_SPI_CTL_PSSE_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* PSSE: Disable */
10692 #define ENUM_SPI_CTL_PSSE_EN                 (_ADI_MSK(0x00000004,uint32_t))  /* PSSE: Enable */
10693
10694 #define BITM_SPI_CTL_MSTR                    (_ADI_MSK(0x00000002,uint32_t))  /* Master / Slave */
10695 #define ENUM_SPI_CTL_SLAVE                   (_ADI_MSK(0x00000000,uint32_t))  /* MSTR: Slave */
10696 #define ENUM_SPI_CTL_MASTER                  (_ADI_MSK(0x00000002,uint32_t))  /* MSTR: Master */
10697
10698 #define BITM_SPI_CTL_EN                      (_ADI_MSK(0x00000001,uint32_t))  /* Enable */
10699 #define ENUM_SPI_CTL_DIS                     (_ADI_MSK(0x00000000,uint32_t))  /* EN: Disable SPI module */
10700 #define ENUM_SPI_CTL_EN                      (_ADI_MSK(0x00000001,uint32_t))  /* EN: Enable */
10701
10702 /* ------------------------------------------------------------------------------------------------------------------------
10703         SPI_RXCTL                            Pos/Masks                        Description
10704    ------------------------------------------------------------------------------------------------------------------------ */
10705 #define BITP_SPI_RXCTL_RUWM                  16                               /* Receive FIFO Urgent Watermark */
10706 #define BITP_SPI_RXCTL_RRWM                  12                               /* Receive FIFO Regular Watermark */
10707 #define BITP_SPI_RXCTL_RDO                    8                               /* Receive Data Overrun */
10708 #define BITP_SPI_RXCTL_RDR                    4                               /* Receive Data Request */
10709 #define BITP_SPI_RXCTL_RWCEN                  3                               /* Receive Word Counter Enable */
10710 #define BITP_SPI_RXCTL_RTI                    2                               /* Receive Transfer Initiate */
10711 #define BITP_SPI_RXCTL_REN                    0                               /* Receive Enable */
10712
10713 #define BITM_SPI_RXCTL_RUWM                  (_ADI_MSK(0x00070000,uint32_t))  /* Receive FIFO Urgent Watermark */
10714 #define ENUM_SPI_RXCTL_UWM_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* RUWM: Disabled */
10715 #define ENUM_SPI_RXCTL_UWM_25                (_ADI_MSK(0x00010000,uint32_t))  /* RUWM: 25% full RFIFO */
10716 #define ENUM_SPI_RXCTL_UWM_50                (_ADI_MSK(0x00020000,uint32_t))  /* RUWM: 50% full RFIFO */
10717 #define ENUM_SPI_RXCTL_UWM_75                (_ADI_MSK(0x00030000,uint32_t))  /* RUWM: 75% full RFIFO */
10718 #define ENUM_SPI_RXCTL_UWM_FULL              (_ADI_MSK(0x00040000,uint32_t))  /* RUWM: Full RFIFO */
10719
10720 #define BITM_SPI_RXCTL_RRWM                  (_ADI_MSK(0x00003000,uint32_t))  /* Receive FIFO Regular Watermark */
10721 #define ENUM_SPI_RXCTL_RWM_0                 (_ADI_MSK(0x00000000,uint32_t))  /* RRWM: Empty RFIFO */
10722 #define ENUM_SPI_RXCTL_RWM_25                (_ADI_MSK(0x00001000,uint32_t))  /* RRWM: 25% full RFIFO */
10723 #define ENUM_SPI_RXCTL_RWM_50                (_ADI_MSK(0x00002000,uint32_t))  /* RRWM: 50% full RFIFO */
10724 #define ENUM_SPI_RXCTL_RWM_75                (_ADI_MSK(0x00003000,uint32_t))  /* RRWM: 75% full RFIFO */
10725
10726 #define BITM_SPI_RXCTL_RDO                   (_ADI_MSK(0x00000100,uint32_t))  /* Receive Data Overrun */
10727 #define ENUM_SPI_RXCTL_DISCARD               (_ADI_MSK(0x00000000,uint32_t))  /* RDO: KeDiscard incoming data if SPI_RFIFO is full */
10728 #define ENUM_SPI_RXCTL_OVERWRITE             (_ADI_MSK(0x00000100,uint32_t))  /* RDO: Overwrite old data if SPI_RFIFO is full */
10729
10730 #define BITM_SPI_RXCTL_RDR                   (_ADI_MSK(0x00000070,uint32_t))  /* Receive Data Request */
10731 #define ENUM_SPI_RXCTL_RDR_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* RDR: Disabled */
10732 #define ENUM_SPI_RXCTL_RDR_NE                (_ADI_MSK(0x00000010,uint32_t))  /* RDR: Not empty RFIFO */
10733 #define ENUM_SPI_RXCTL_RDR_25                (_ADI_MSK(0x00000020,uint32_t))  /* RDR: 25% full RFIFO */
10734 #define ENUM_SPI_RXCTL_RDR_50                (_ADI_MSK(0x00000030,uint32_t))  /* RDR: 50% full RFIFO */
10735 #define ENUM_SPI_RXCTL_RDR_75                (_ADI_MSK(0x00000040,uint32_t))  /* RDR: 75% full RFIFO */
10736 #define ENUM_SPI_RXCTL_RDR_FULL              (_ADI_MSK(0x00000050,uint32_t))  /* RDR: Full RFIFO */
10737
10738 #define BITM_SPI_RXCTL_RWCEN                 (_ADI_MSK(0x00000008,uint32_t))  /* Receive Word Counter Enable */
10739 #define ENUM_SPI_RXCTL_RWC_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* RWCEN: Disable */
10740 #define ENUM_SPI_RXCTL_RWC_EN                (_ADI_MSK(0x00000008,uint32_t))  /* RWCEN: Enable */
10741
10742 #define BITM_SPI_RXCTL_RTI                   (_ADI_MSK(0x00000004,uint32_t))  /* Receive Transfer Initiate */
10743 #define ENUM_SPI_RXCTL_RTI_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* RTI: Disable */
10744 #define ENUM_SPI_RXCTL_RTI_EN                (_ADI_MSK(0x00000004,uint32_t))  /* RTI: Enable */
10745
10746 #define BITM_SPI_RXCTL_REN                   (_ADI_MSK(0x00000001,uint32_t))  /* Receive Enable */
10747 #define ENUM_SPI_RXCTL_RX_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* REN: Disable */
10748 #define ENUM_SPI_RXCTL_RX_EN                 (_ADI_MSK(0x00000001,uint32_t))  /* REN: Enable */
10749
10750 /* ------------------------------------------------------------------------------------------------------------------------
10751         SPI_TXCTL                            Pos/Masks                        Description
10752    ------------------------------------------------------------------------------------------------------------------------ */
10753 #define BITP_SPI_TXCTL_TUWM                  16                               /* FIFO Urgent Watermark */
10754 #define BITP_SPI_TXCTL_TRWM                  12                               /* FIFO Regular Watermark */
10755 #define BITP_SPI_TXCTL_TDU                    8                               /* Transmit Data Under-run */
10756 #define BITP_SPI_TXCTL_TDR                    4                               /* Transmit Data Request */
10757 #define BITP_SPI_TXCTL_TWCEN                  3                               /* Transmit Word Counter Enable */
10758 #define BITP_SPI_TXCTL_TTI                    2                               /* Transmit Transfer Initiate */
10759 #define BITP_SPI_TXCTL_TEN                    0                               /* Transmit Enable */
10760
10761 #define BITM_SPI_TXCTL_TUWM                  (_ADI_MSK(0x00070000,uint32_t))  /* FIFO Urgent Watermark */
10762 #define ENUM_SPI_TXCTL_UWM_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* TUWM: Disabled */
10763 #define ENUM_SPI_TXCTL_UWM_25                (_ADI_MSK(0x00010000,uint32_t))  /* TUWM: 25% empty TFIFO */
10764 #define ENUM_SPI_TXCTL_UWM_50                (_ADI_MSK(0x00020000,uint32_t))  /* TUWM: 50% empty TFIFO */
10765 #define ENUM_SPI_TXCTL_UWM_75                (_ADI_MSK(0x00030000,uint32_t))  /* TUWM: 75% empty TFIFO */
10766 #define ENUM_SPI_TXCTL_UWM_EMPTY             (_ADI_MSK(0x00040000,uint32_t))  /* TUWM: Empty TFIFO */
10767
10768 #define BITM_SPI_TXCTL_TRWM                  (_ADI_MSK(0x00003000,uint32_t))  /* FIFO Regular Watermark */
10769 #define ENUM_SPI_TXCTL_RWM_FULL              (_ADI_MSK(0x00000000,uint32_t))  /* TRWM: Full TFIFO */
10770 #define ENUM_SPI_TXCTL_RWM_25                (_ADI_MSK(0x00001000,uint32_t))  /* TRWM: 25% empty TFIFO */
10771 #define ENUM_SPI_TXCTL_RWM_50                (_ADI_MSK(0x00002000,uint32_t))  /* TRWM: 50% empty TFIFO */
10772 #define ENUM_SPI_TXCTL_RWM_75                (_ADI_MSK(0x00003000,uint32_t))  /* TRWM: 75% empty TFIFO */
10773
10774 #define BITM_SPI_TXCTL_TDU                   (_ADI_MSK(0x00000100,uint32_t))  /* Transmit Data Under-run */
10775 #define ENUM_SPI_TXCTL_LASTWD                (_ADI_MSK(0x00000000,uint32_t))  /* TDU: Send last word when SPI_TFIFO is empty */
10776 #define ENUM_SPI_TXCTL_ZERO                  (_ADI_MSK(0x00000100,uint32_t))  /* TDU: Send zeros when SPI_TFIFO is empty */
10777
10778 #define BITM_SPI_TXCTL_TDR                   (_ADI_MSK(0x00000070,uint32_t))  /* Transmit Data Request */
10779 #define ENUM_SPI_TXCTL_TDR_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* TDR: Disabled */
10780 #define ENUM_SPI_TXCTL_TDR_NF                (_ADI_MSK(0x00000010,uint32_t))  /* TDR: Not full TFIFO */
10781 #define ENUM_SPI_TXCTL_TDR_25                (_ADI_MSK(0x00000020,uint32_t))  /* TDR: 25% empty TFIFO */
10782 #define ENUM_SPI_TXCTL_TDR_50                (_ADI_MSK(0x00000030,uint32_t))  /* TDR: 50% empty TFIFO */
10783 #define ENUM_SPI_TXCTL_TDR_75                (_ADI_MSK(0x00000040,uint32_t))  /* TDR: 75% empty TFIFO */
10784 #define ENUM_SPI_TXCTL_TDR_EMPTY             (_ADI_MSK(0x00000050,uint32_t))  /* TDR: Empty TFIFO */
10785
10786 #define BITM_SPI_TXCTL_TWCEN                 (_ADI_MSK(0x00000008,uint32_t))  /* Transmit Word Counter Enable */
10787 #define ENUM_SPI_TXCTL_TWC_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* TWCEN: Disable */
10788 #define ENUM_SPI_TXCTL_TWC_EN                (_ADI_MSK(0x00000008,uint32_t))  /* TWCEN: Enable */
10789
10790 #define BITM_SPI_TXCTL_TTI                   (_ADI_MSK(0x00000004,uint32_t))  /* Transmit Transfer Initiate */
10791 #define ENUM_SPI_TXCTL_TTI_DIS               (_ADI_MSK(0x00000000,uint32_t))  /* TTI: Disable */
10792 #define ENUM_SPI_TXCTL_TTI_EN                (_ADI_MSK(0x00000004,uint32_t))  /* TTI: Enable */
10793
10794 #define BITM_SPI_TXCTL_TEN                   (_ADI_MSK(0x00000001,uint32_t))  /* Transmit Enable */
10795 #define ENUM_SPI_TXCTL_TX_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* TEN: Disable */
10796 #define ENUM_SPI_TXCTL_TX_EN                 (_ADI_MSK(0x00000001,uint32_t))  /* TEN: Enable */
10797
10798 /* ------------------------------------------------------------------------------------------------------------------------
10799         SPI_CLK                              Pos/Masks                        Description
10800    ------------------------------------------------------------------------------------------------------------------------ */
10801 #define BITP_SPI_CLK_BAUD                     0                               /* Baud Rate */
10802 #define BITM_SPI_CLK_BAUD                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* Baud Rate */
10803
10804 /* ------------------------------------------------------------------------------------------------------------------------
10805         SPI_DLY                              Pos/Masks                        Description
10806    ------------------------------------------------------------------------------------------------------------------------ */
10807 #define BITP_SPI_DLY_LAGX                     9                               /* Extended SPI Clock Lag Control */
10808 #define BITP_SPI_DLY_LEADX                    8                               /* Extended SPI Clock Lead Control */
10809 #define BITP_SPI_DLY_STOP                     0                               /* Transfer delay time in multiples of SPI clock period */
10810 #define BITM_SPI_DLY_LAGX                    (_ADI_MSK(0x00000200,uint32_t))  /* Extended SPI Clock Lag Control */
10811 #define BITM_SPI_DLY_LEADX                   (_ADI_MSK(0x00000100,uint32_t))  /* Extended SPI Clock Lead Control */
10812 #define BITM_SPI_DLY_STOP                    (_ADI_MSK(0x000000FF,uint32_t))  /* Transfer delay time in multiples of SPI clock period */
10813
10814 /* ------------------------------------------------------------------------------------------------------------------------
10815         SPI_SLVSEL                           Pos/Masks                        Description
10816    ------------------------------------------------------------------------------------------------------------------------ */
10817 #define BITP_SPI_SLVSEL_SSEL7                15                               /* Slave Select 7 Input */
10818 #define BITP_SPI_SLVSEL_SSEL6                14                               /* Slave Select 6 Input */
10819 #define BITP_SPI_SLVSEL_SSEL5                13                               /* Slave Select 5 Input */
10820 #define BITP_SPI_SLVSEL_SSEL4                12                               /* Slave Select 4 Input */
10821 #define BITP_SPI_SLVSEL_SSEL3                11                               /* Slave Select 3 Input */
10822 #define BITP_SPI_SLVSEL_SSEL2                10                               /* Slave Select 2 Input */
10823 #define BITP_SPI_SLVSEL_SSEL1                 9                               /* Slave Select 1 Input */
10824 #define BITP_SPI_SLVSEL_SSE7                  7                               /* Slave Select 7 Enable */
10825 #define BITP_SPI_SLVSEL_SSE6                  6                               /* Slave Select 6 Enable */
10826 #define BITP_SPI_SLVSEL_SSE5                  5                               /* Slave Select 5 Enable */
10827 #define BITP_SPI_SLVSEL_SSE4                  4                               /* Slave Select 4 Enable */
10828 #define BITP_SPI_SLVSEL_SSE3                  3                               /* Slave Select 3 Enable */
10829 #define BITP_SPI_SLVSEL_SSE2                  2                               /* Slave Select 2 Enable */
10830 #define BITP_SPI_SLVSEL_SSE1                  1                               /* Slave Select 1 Enable */
10831
10832 #define BITM_SPI_SLVSEL_SSEL7                (_ADI_MSK(0x00008000,uint32_t))  /* Slave Select 7 Input */
10833 #define ENUM_SPI_SLVSEL_SSEL7_LO             (_ADI_MSK(0x00000000,uint32_t))  /* SSEL7: Low */
10834 #define ENUM_SPI_SLVSEL_SSEL7_HI             (_ADI_MSK(0x00008000,uint32_t))  /* SSEL7: High */
10835
10836 #define BITM_SPI_SLVSEL_SSEL6                (_ADI_MSK(0x00004000,uint32_t))  /* Slave Select 6 Input */
10837 #define ENUM_SPI_SLVSEL_SSEL6_LO             (_ADI_MSK(0x00000000,uint32_t))  /* SSEL6: Low */
10838 #define ENUM_SPI_SLVSEL_SSEL6_HI             (_ADI_MSK(0x00004000,uint32_t))  /* SSEL6: High */
10839
10840 #define BITM_SPI_SLVSEL_SSEL5                (_ADI_MSK(0x00002000,uint32_t))  /* Slave Select 5 Input */
10841 #define ENUM_SPI_SLVSEL_SSEL5_LO             (_ADI_MSK(0x00000000,uint32_t))  /* SSEL5: Low */
10842 #define ENUM_SPI_SLVSEL_SSEL5_HI             (_ADI_MSK(0x00002000,uint32_t))  /* SSEL5: High */
10843
10844 #define BITM_SPI_SLVSEL_SSEL4                (_ADI_MSK(0x00001000,uint32_t))  /* Slave Select 4 Input */
10845 #define ENUM_SPI_SLVSEL_SSEL4_LO             (_ADI_MSK(0x00000000,uint32_t))  /* SSEL4: Low */
10846 #define ENUM_SPI_SLVSEL_SSEL4_HI             (_ADI_MSK(0x00001000,uint32_t))  /* SSEL4: High */
10847
10848 #define BITM_SPI_SLVSEL_SSEL3                (_ADI_MSK(0x00000800,uint32_t))  /* Slave Select 3 Input */
10849 #define ENUM_SPI_SLVSEL_SSEL3_LO             (_ADI_MSK(0x00000000,uint32_t))  /* SSEL3: Low */
10850 #define ENUM_SPI_SLVSEL_SSEL3_HI             (_ADI_MSK(0x00000800,uint32_t))  /* SSEL3: High */
10851
10852 #define BITM_SPI_SLVSEL_SSEL2                (_ADI_MSK(0x00000400,uint32_t))  /* Slave Select 2 Input */
10853 #define ENUM_SPI_SLVSEL_SSEL2_LO             (_ADI_MSK(0x00000000,uint32_t))  /* SSEL2: Low */
10854 #define ENUM_SPI_SLVSEL_SSEL2_HI             (_ADI_MSK(0x00000400,uint32_t))  /* SSEL2: High */
10855
10856 #define BITM_SPI_SLVSEL_SSEL1                (_ADI_MSK(0x00000200,uint32_t))  /* Slave Select 1 Input */
10857 #define ENUM_SPI_SLVSEL_SSEL1_LO             (_ADI_MSK(0x00000000,uint32_t))  /* SSEL1: Low */
10858 #define ENUM_SPI_SLVSEL_SSEL1_HI             (_ADI_MSK(0x00000200,uint32_t))  /* SSEL1: High */
10859
10860 #define BITM_SPI_SLVSEL_SSE7                 (_ADI_MSK(0x00000080,uint32_t))  /* Slave Select 7 Enable */
10861 #define ENUM_SPI_SLVSEL_SSEL7_DIS            (_ADI_MSK(0x00000000,uint32_t))  /* SSE7: Disable */
10862 #define ENUM_SPI_SLVSEL_SSEL7_EN             (_ADI_MSK(0x00000080,uint32_t))  /* SSE7: Enable */
10863
10864 #define BITM_SPI_SLVSEL_SSE6                 (_ADI_MSK(0x00000040,uint32_t))  /* Slave Select 6 Enable */
10865 #define ENUM_SPI_SLVSEL_SSEL6_DIS            (_ADI_MSK(0x00000000,uint32_t))  /* SSE6: Disable */
10866 #define ENUM_SPI_SLVSEL_SSEL6_EN             (_ADI_MSK(0x00000040,uint32_t))  /* SSE6: Enable */
10867
10868 #define BITM_SPI_SLVSEL_SSE5                 (_ADI_MSK(0x00000020,uint32_t))  /* Slave Select 5 Enable */
10869 #define ENUM_SPI_SLVSEL_SSEL5_DIS            (_ADI_MSK(0x00000000,uint32_t))  /* SSE5: Disable */
10870 #define ENUM_SPI_SLVSEL_SSEL5_EN             (_ADI_MSK(0x00000020,uint32_t))  /* SSE5: Enable */
10871
10872 #define BITM_SPI_SLVSEL_SSE4                 (_ADI_MSK(0x00000010,uint32_t))  /* Slave Select 4 Enable */
10873 #define ENUM_SPI_SLVSEL_SSEL4_DIS            (_ADI_MSK(0x00000000,uint32_t))  /* SSE4: Disable */
10874 #define ENUM_SPI_SLVSEL_SSEL4_EN             (_ADI_MSK(0x00000010,uint32_t))  /* SSE4: Enable */
10875
10876 #define BITM_SPI_SLVSEL_SSE3                 (_ADI_MSK(0x00000008,uint32_t))  /* Slave Select 3 Enable */
10877 #define ENUM_SPI_SLVSEL_SSEL3_DIS            (_ADI_MSK(0x00000000,uint32_t))  /* SSE3: Disable */
10878 #define ENUM_SPI_SLVSEL_SSEL3_EN             (_ADI_MSK(0x00000008,uint32_t))  /* SSE3: Enable */
10879
10880 #define BITM_SPI_SLVSEL_SSE2                 (_ADI_MSK(0x00000004,uint32_t))  /* Slave Select 2 Enable */
10881 #define ENUM_SPI_SLVSEL_SSEL2_DIS            (_ADI_MSK(0x00000000,uint32_t))  /* SSE2: Disable */
10882 #define ENUM_SPI_SLVSEL_SSEL2_EN             (_ADI_MSK(0x00000004,uint32_t))  /* SSE2: Enable */
10883
10884 #define BITM_SPI_SLVSEL_SSE1                 (_ADI_MSK(0x00000002,uint32_t))  /* Slave Select 1 Enable */
10885 #define ENUM_SPI_SLVSEL_SSEL1_DIS            (_ADI_MSK(0x00000000,uint32_t))  /* SSE1: Disable */
10886 #define ENUM_SPI_SLVSEL_SSEL1_EN             (_ADI_MSK(0x00000002,uint32_t))  /* SSE1: Enable */
10887
10888 /* ------------------------------------------------------------------------------------------------------------------------
10889         SPI_RWC                              Pos/Masks                        Description
10890    ------------------------------------------------------------------------------------------------------------------------ */
10891 #define BITP_SPI_RWC_VALUE                    0                               /* Received Word Count */
10892 #define BITM_SPI_RWC_VALUE                   (_ADI_MSK(0x0000FFFF,uint32_t))  /* Received Word Count */
10893
10894 /* ------------------------------------------------------------------------------------------------------------------------
10895         SPI_RWCR                             Pos/Masks                        Description
10896    ------------------------------------------------------------------------------------------------------------------------ */
10897 #define BITP_SPI_RWCR_VALUE                   0                               /* Received Word Count Reload */
10898 #define BITM_SPI_RWCR_VALUE                  (_ADI_MSK(0x0000FFFF,uint32_t))  /* Received Word Count Reload */
10899
10900 /* ------------------------------------------------------------------------------------------------------------------------
10901         SPI_TWC                              Pos/Masks                        Description
10902    ------------------------------------------------------------------------------------------------------------------------ */
10903 #define BITP_SPI_TWC_VALUE                    0                               /* Transmitted Word Count */
10904 #define BITM_SPI_TWC_VALUE                   (_ADI_MSK(0x0000FFFF,uint32_t))  /* Transmitted Word Count */
10905
10906 /* ------------------------------------------------------------------------------------------------------------------------
10907         SPI_TWCR                             Pos/Masks                        Description
10908    ------------------------------------------------------------------------------------------------------------------------ */
10909 #define BITP_SPI_TWCR_VALUE                   0                               /* Transmitted Word Count Reload */
10910 #define BITM_SPI_TWCR_VALUE                  (_ADI_MSK(0x0000FFFF,uint32_t))  /* Transmitted Word Count Reload */
10911
10912 /* ------------------------------------------------------------------------------------------------------------------------
10913         SPI_IMSK                             Pos/Masks                        Description
10914    ------------------------------------------------------------------------------------------------------------------------ */
10915 #define BITP_SPI_IMSK_TF                     11                               /* Transmit Finish Interrupt Mask */
10916 #define BITP_SPI_IMSK_RF                     10                               /* Receive Finish Interrupt Mask */
10917 #define BITP_SPI_IMSK_TS                      9                               /* Transmit Start Interrupt Mask */
10918 #define BITP_SPI_IMSK_RS                      8                               /* Receive Start Interrupt Mask */
10919 #define BITP_SPI_IMSK_MF                      7                               /* Mode Fault Interrupt Mask */
10920 #define BITP_SPI_IMSK_TC                      6                               /* Transmit Collision Interrupt Mask */
10921 #define BITP_SPI_IMSK_TUR                     5                               /* Transmit Underrun Interrupt Mask */
10922 #define BITP_SPI_IMSK_ROR                     4                               /* Receive Overrun Interrupt Mask */
10923 #define BITP_SPI_IMSK_TUWM                    2                               /* Transmit Urgent Watermark Interrupt Mask */
10924 #define BITP_SPI_IMSK_RUWM                    1                               /* Receive Urgent Watermark Interrupt Mask */
10925
10926 #define BITM_SPI_IMSK_TF                     (_ADI_MSK(0x00000800,uint32_t))  /* Transmit Finish Interrupt Mask */
10927 #define ENUM_SPI_TF_LO                       (_ADI_MSK(0x00000000,uint32_t))  /* TF: Disable (mask) interrupt */
10928 #define ENUM_SPI_TF_HI                       (_ADI_MSK(0x00000800,uint32_t))  /* TF: Enable (unmask) interrupt */
10929
10930 #define BITM_SPI_IMSK_RF                     (_ADI_MSK(0x00000400,uint32_t))  /* Receive Finish Interrupt Mask */
10931 #define ENUM_SPI_RF_LO                       (_ADI_MSK(0x00000000,uint32_t))  /* RF: Disable (mask) interrupt */
10932 #define ENUM_SPI_RF_HI                       (_ADI_MSK(0x00000400,uint32_t))  /* RF: Enable (unmask) interrupt */
10933
10934 #define BITM_SPI_IMSK_TS                     (_ADI_MSK(0x00000200,uint32_t))  /* Transmit Start Interrupt Mask */
10935 #define ENUM_SPI_TS_LO                       (_ADI_MSK(0x00000000,uint32_t))  /* TS: Disable (mask) interrupt */
10936 #define ENUM_SPI_TS_HI                       (_ADI_MSK(0x00000200,uint32_t))  /* TS: Enable (unmask) interrupt */
10937
10938 #define BITM_SPI_IMSK_RS                     (_ADI_MSK(0x00000100,uint32_t))  /* Receive Start Interrupt Mask */
10939 #define ENUM_SPI_RS_LO                       (_ADI_MSK(0x00000000,uint32_t))  /* RS: Disable (mask) interrupt */
10940 #define ENUM_SPI_RS_HI                       (_ADI_MSK(0x00000100,uint32_t))  /* RS: Enable (unmask) interrupt */
10941
10942 #define BITM_SPI_IMSK_MF                     (_ADI_MSK(0x00000080,uint32_t))  /* Mode Fault Interrupt Mask */
10943 #define ENUM_SPI_MF_LO                       (_ADI_MSK(0x00000000,uint32_t))  /* MF: Disable (mask) interrupt */
10944 #define ENUM_SPI_MF_HI                       (_ADI_MSK(0x00000080,uint32_t))  /* MF: Enable (unmask) interrupt */
10945
10946 #define BITM_SPI_IMSK_TC                     (_ADI_MSK(0x00000040,uint32_t))  /* Transmit Collision Interrupt Mask */
10947 #define ENUM_SPI_TC_LO                       (_ADI_MSK(0x00000000,uint32_t))  /* TC: Disable (mask) interrupt */
10948 #define ENUM_SPI_TC_HI                       (_ADI_MSK(0x00000040,uint32_t))  /* TC: Enable (unmask) interrupt */
10949
10950 #define BITM_SPI_IMSK_TUR                    (_ADI_MSK(0x00000020,uint32_t))  /* Transmit Underrun Interrupt Mask */
10951 #define ENUM_SPI_TUR_LO                      (_ADI_MSK(0x00000000,uint32_t))  /* TUR: Disable (mask) interrupt */
10952 #define ENUM_SPI_TUR_HI                      (_ADI_MSK(0x00000020,uint32_t))  /* TUR: Enable (unmask) interrupt */
10953
10954 #define BITM_SPI_IMSK_ROR                    (_ADI_MSK(0x00000010,uint32_t))  /* Receive Overrun Interrupt Mask */
10955 #define ENUM_SPI_ROR_LO                      (_ADI_MSK(0x00000000,uint32_t))  /* ROR: Disable (mask) interrupt */
10956 #define ENUM_SPI_ROR_HI                      (_ADI_MSK(0x00000010,uint32_t))  /* ROR: Enable (unmask) interrupt */
10957
10958 #define BITM_SPI_IMSK_TUWM                   (_ADI_MSK(0x00000004,uint32_t))  /* Transmit Urgent Watermark Interrupt Mask */
10959 #define ENUM_SPI_TUWM_LO                     (_ADI_MSK(0x00000000,uint32_t))  /* TUWM: Disable (mask) interrupt */
10960 #define ENUM_SPI_TUWM_HI                     (_ADI_MSK(0x00000004,uint32_t))  /* TUWM: Enable (unmask) interrupt */
10961
10962 #define BITM_SPI_IMSK_RUWM                   (_ADI_MSK(0x00000002,uint32_t))  /* Receive Urgent Watermark Interrupt Mask */
10963 #define ENUM_SPI_RUWM_LO                     (_ADI_MSK(0x00000000,uint32_t))  /* RUWM: Disable (mask) interrupt */
10964 #define ENUM_SPI_RUWM_HI                     (_ADI_MSK(0x00000002,uint32_t))  /* RUWM: Enable (unmask) interrupt */
10965
10966 /* ------------------------------------------------------------------------------------------------------------------------
10967         SPI_IMSK_CLR                         Pos/Masks                        Description
10968    ------------------------------------------------------------------------------------------------------------------------ */
10969 #define BITP_SPI_IMSK_CLR_TF                 11                               /* Clear Transmit Finish Interrupt Mask */
10970 #define BITP_SPI_IMSK_CLR_RF                 10                               /* Clear Receive Finish Interrupt Mask */
10971 #define BITP_SPI_IMSK_CLR_TS                  9                               /* Clear Transmit Start Interrupt Mask */
10972 #define BITP_SPI_IMSK_CLR_RS                  8                               /* Clear Receive Start Interrupt Mask */
10973 #define BITP_SPI_IMSK_CLR_MF                  7                               /* Clear Mode Fault Interrupt Mask */
10974 #define BITP_SPI_IMSK_CLR_TC                  6                               /* Clear Transmit Collision Interrupt Mask */
10975 #define BITP_SPI_IMSK_CLR_TUR                 5                               /* Clear Transmit Under-run Interrupt Mask */
10976 #define BITP_SPI_IMSK_CLR_ROR                 4                               /* Clear Receive Overrun Interrupt Mask */
10977 #define BITP_SPI_IMSK_CLR_TUWM                2                               /* Clear Transmit Urgent Watermark Interrupt Mask */
10978 #define BITP_SPI_IMSK_CLR_RUWM                1                               /* Clear Receive Urgent Watermark Interrupt Mask */
10979
10980 /* The fields and enumerations for SPI_IMSK_CLR are also in SPI - see the common set of ENUM_SPI_* #defines located with register SPI_IMSK */
10981
10982 #define BITM_SPI_IMSK_CLR_TF                 (_ADI_MSK(0x00000800,uint32_t))  /* Clear Transmit Finish Interrupt Mask */
10983 #define BITM_SPI_IMSK_CLR_RF                 (_ADI_MSK(0x00000400,uint32_t))  /* Clear Receive Finish Interrupt Mask */
10984 #define BITM_SPI_IMSK_CLR_TS                 (_ADI_MSK(0x00000200,uint32_t))  /* Clear Transmit Start Interrupt Mask */
10985 #define BITM_SPI_IMSK_CLR_RS                 (_ADI_MSK(0x00000100,uint32_t))  /* Clear Receive Start Interrupt Mask */
10986 #define BITM_SPI_IMSK_CLR_MF                 (_ADI_MSK(0x00000080,uint32_t))  /* Clear Mode Fault Interrupt Mask */
10987 #define BITM_SPI_IMSK_CLR_TC                 (_ADI_MSK(0x00000040,uint32_t))  /* Clear Transmit Collision Interrupt Mask */
10988 #define BITM_SPI_IMSK_CLR_TUR                (_ADI_MSK(0x00000020,uint32_t))  /* Clear Transmit Under-run Interrupt Mask */
10989 #define BITM_SPI_IMSK_CLR_ROR                (_ADI_MSK(0x00000010,uint32_t))  /* Clear Receive Overrun Interrupt Mask */
10990 #define BITM_SPI_IMSK_CLR_TUWM               (_ADI_MSK(0x00000004,uint32_t))  /* Clear Transmit Urgent Watermark Interrupt Mask */
10991 #define BITM_SPI_IMSK_CLR_RUWM               (_ADI_MSK(0x00000002,uint32_t))  /* Clear Receive Urgent Watermark Interrupt Mask */
10992
10993 /* ------------------------------------------------------------------------------------------------------------------------
10994         SPI_IMSK_SET                         Pos/Masks                        Description
10995    ------------------------------------------------------------------------------------------------------------------------ */
10996 #define BITP_SPI_IMSK_SET_TF                 11                               /* Set Transmit Finish Interrupt Mask */
10997 #define BITP_SPI_IMSK_SET_RF                 10                               /* Set Receive Finish Interrupt Mask */
10998 #define BITP_SPI_IMSK_SET_TS                  9                               /* Set Transmit Start Interrupt Mask */
10999 #define BITP_SPI_IMSK_SET_RS                  8                               /* Set Receive Start Interrupt Mask */
11000 #define BITP_SPI_IMSK_SET_MF                  7                               /* Set Mode Fault Interrupt Mask */
11001 #define BITP_SPI_IMSK_SET_TC                  6                               /* Set Transmit Collision Interrupt Mask */
11002 #define BITP_SPI_IMSK_SET_TUR                 5                               /* Set Transmit Under-run  Interrupt Mask */
11003 #define BITP_SPI_IMSK_SET_ROR                 4                               /* Set Receive Overrun Interrupt Mask */
11004 #define BITP_SPI_IMSK_SET_TUWM                2                               /* Set Transmit Urgent Watermark Interrupt Mask */
11005 #define BITP_SPI_IMSK_SET_RUWM                1                               /* Set Receive Urgent Watermark Interrupt Mask */
11006
11007 /* The fields and enumerations for SPI_IMSK_SET are also in SPI - see the common set of ENUM_SPI_* #defines located with register SPI_IMSK */
11008
11009 #define BITM_SPI_IMSK_SET_TF                 (_ADI_MSK(0x00000800,uint32_t))  /* Set Transmit Finish Interrupt Mask */
11010 #define BITM_SPI_IMSK_SET_RF                 (_ADI_MSK(0x00000400,uint32_t))  /* Set Receive Finish Interrupt Mask */
11011 #define BITM_SPI_IMSK_SET_TS                 (_ADI_MSK(0x00000200,uint32_t))  /* Set Transmit Start Interrupt Mask */
11012 #define BITM_SPI_IMSK_SET_RS                 (_ADI_MSK(0x00000100,uint32_t))  /* Set Receive Start Interrupt Mask */
11013 #define BITM_SPI_IMSK_SET_MF                 (_ADI_MSK(0x00000080,uint32_t))  /* Set Mode Fault Interrupt Mask */
11014 #define BITM_SPI_IMSK_SET_TC                 (_ADI_MSK(0x00000040,uint32_t))  /* Set Transmit Collision Interrupt Mask */
11015 #define BITM_SPI_IMSK_SET_TUR                (_ADI_MSK(0x00000020,uint32_t))  /* Set Transmit Under-run  Interrupt Mask */
11016 #define BITM_SPI_IMSK_SET_ROR                (_ADI_MSK(0x00000010,uint32_t))  /* Set Receive Overrun Interrupt Mask */
11017 #define BITM_SPI_IMSK_SET_TUWM               (_ADI_MSK(0x00000004,uint32_t))  /* Set Transmit Urgent Watermark Interrupt Mask */
11018 #define BITM_SPI_IMSK_SET_RUWM               (_ADI_MSK(0x00000002,uint32_t))  /* Set Receive Urgent Watermark Interrupt Mask */
11019
11020 /* ------------------------------------------------------------------------------------------------------------------------
11021         SPI_STAT                             Pos/Masks                        Description
11022    ------------------------------------------------------------------------------------------------------------------------ */
11023 #define BITP_SPI_STAT_TFF                    23                               /* SPI_TFIFO Full */
11024 #define BITP_SPI_STAT_RFE                    22                               /* SPI_RFIFO Empty */
11025 #define BITP_SPI_STAT_FCS                    20                               /* Flow Control Stall Indication */
11026 #define BITP_SPI_STAT_TFS                    16                               /* SPI_TFIFO Status */
11027 #define BITP_SPI_STAT_RFS                    12                               /* SPI_RFIFO Status */
11028 #define BITP_SPI_STAT_TF                     11                               /* Transmit Finish Indication */
11029 #define BITP_SPI_STAT_RF                     10                               /* Receive Finish Indication */
11030 #define BITP_SPI_STAT_TS                      9                               /* Transmit Start */
11031 #define BITP_SPI_STAT_RS                      8                               /* Receive Start */
11032 #define BITP_SPI_STAT_MF                      7                               /* Mode Fault Indication */
11033 #define BITP_SPI_STAT_TC                      6                               /* Transmit Collision Indication */
11034 #define BITP_SPI_STAT_TUR                     5                               /* Transmit Underrun Indication */
11035 #define BITP_SPI_STAT_ROR                     4                               /* Receive Overrun Indication */
11036 #define BITP_SPI_STAT_TUWM                    2                               /* Transmit Urgent Watermark Breached */
11037 #define BITP_SPI_STAT_RUWM                    1                               /* Receive Urgent Watermark Breached */
11038 #define BITP_SPI_STAT_SPIF                    0                               /* SPI Finished */
11039
11040 #define BITM_SPI_STAT_TFF                    (_ADI_MSK(0x00800000,uint32_t))  /* SPI_TFIFO Full */
11041 #define ENUM_SPI_STAT_TFIFO_NF               (_ADI_MSK(0x00000000,uint32_t))  /* TFF: Not full Tx FIFO */
11042 #define ENUM_SPI_STAT_TFIFO_F                (_ADI_MSK(0x00800000,uint32_t))  /* TFF: Full Tx FIFO */
11043
11044 #define BITM_SPI_STAT_RFE                    (_ADI_MSK(0x00400000,uint32_t))  /* SPI_RFIFO Empty */
11045 #define ENUM_SPI_STAT_RFIFO_E                (_ADI_MSK(0x00000000,uint32_t))  /* RFE: Empty Rx FIFO */
11046 #define ENUM_SPI_STAT_RFIFO_NE               (_ADI_MSK(0x00400000,uint32_t))  /* RFE: Not empty Rx FIFO */
11047
11048 #define BITM_SPI_STAT_FCS                    (_ADI_MSK(0x00100000,uint32_t))  /* Flow Control Stall Indication */
11049 #define ENUM_SPI_STAT_STALL                  (_ADI_MSK(0x00000000,uint32_t))  /* FCS: Stall (RDY pin asserted) */
11050 #define ENUM_SPI_STAT_NOSTALL                (_ADI_MSK(0x00100000,uint32_t))  /* FCS: No stall (RDY pin de-asserted) */
11051
11052 #define BITM_SPI_STAT_TFS                    (_ADI_MSK(0x00070000,uint32_t))  /* SPI_TFIFO Status */
11053 #define ENUM_SPI_STAT_TFIFO_FULL             (_ADI_MSK(0x00000000,uint32_t))  /* TFS: Full TFIFO */
11054 #define ENUM_SPI_STAT_TFIFO_25               (_ADI_MSK(0x00010000,uint32_t))  /* TFS: 25% empty TFIFO */
11055 #define ENUM_SPI_STAT_TFIFO_50               (_ADI_MSK(0x00020000,uint32_t))  /* TFS: 50% empty TFIFO */
11056 #define ENUM_SPI_STAT_TFIFO_75               (_ADI_MSK(0x00030000,uint32_t))  /* TFS: 75% empty TFIFO */
11057 #define ENUM_SPI_STAT_TFIFO_EMPTY            (_ADI_MSK(0x00040000,uint32_t))  /* TFS: Empty TFIFO */
11058
11059 #define BITM_SPI_STAT_RFS                    (_ADI_MSK(0x00007000,uint32_t))  /* SPI_RFIFO Status */
11060 #define ENUM_SPI_STAT_RFIFO_EMPTY            (_ADI_MSK(0x00000000,uint32_t))  /* RFS: Empty RFIFO */
11061 #define ENUM_SPI_STAT_RFIFO_25               (_ADI_MSK(0x00001000,uint32_t))  /* RFS: 25% full RFIFO */
11062 #define ENUM_SPI_STAT_RFIFO_50               (_ADI_MSK(0x00002000,uint32_t))  /* RFS: 50% full RFIFO */
11063 #define ENUM_SPI_STAT_RFIFO_75               (_ADI_MSK(0x00003000,uint32_t))  /* RFS: 75% full RFIFO */
11064 #define ENUM_SPI_STAT_RFIFO_FULL             (_ADI_MSK(0x00004000,uint32_t))  /* RFS: Full RFIFO */
11065
11066 #define BITM_SPI_STAT_TF                     (_ADI_MSK(0x00000800,uint32_t))  /* Transmit Finish Indication */
11067 #define ENUM_SPI_STAT_TF_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* TF: No status */
11068 #define ENUM_SPI_STAT_TF_HI                  (_ADI_MSK(0x00000800,uint32_t))  /* TF: Transmit finish detected */
11069
11070 #define BITM_SPI_STAT_RF                     (_ADI_MSK(0x00000400,uint32_t))  /* Receive Finish Indication */
11071 #define ENUM_SPI_STAT_RF_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* RF: No status */
11072 #define ENUM_SPI_STAT_RF_HI                  (_ADI_MSK(0x00000400,uint32_t))  /* RF: Receive finish detected */
11073
11074 #define BITM_SPI_STAT_TS                     (_ADI_MSK(0x00000200,uint32_t))  /* Transmit Start */
11075 #define ENUM_SPI_STAT_TS_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* TS: No status */
11076 #define ENUM_SPI_STAT_TS_HI                  (_ADI_MSK(0x00000200,uint32_t))  /* TS: Transmit start detected */
11077
11078 #define BITM_SPI_STAT_RS                     (_ADI_MSK(0x00000100,uint32_t))  /* Receive Start */
11079 #define ENUM_SPI_STAT_RS_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* RS: No status */
11080 #define ENUM_SPI_STAT_RS_HI                  (_ADI_MSK(0x00000100,uint32_t))  /* RS: Receive start detected */
11081
11082 #define BITM_SPI_STAT_MF                     (_ADI_MSK(0x00000080,uint32_t))  /* Mode Fault Indication */
11083 #define ENUM_SPI_STAT_MF_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* MF: No status */
11084 #define ENUM_SPI_STAT_MF_HI                  (_ADI_MSK(0x00000080,uint32_t))  /* MF: Mode fault occurred */
11085
11086 #define BITM_SPI_STAT_TC                     (_ADI_MSK(0x00000040,uint32_t))  /* Transmit Collision Indication */
11087 #define ENUM_SPI_STAT_TC_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* TC: No status */
11088 #define ENUM_SPI_STAT_TC_HI                  (_ADI_MSK(0x00000040,uint32_t))  /* TC: Transmit collision occurred */
11089
11090 #define BITM_SPI_STAT_TUR                    (_ADI_MSK(0x00000020,uint32_t))  /* Transmit Underrun Indication */
11091 #define ENUM_SPI_STAT_TUR_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* TUR: No status */
11092 #define ENUM_SPI_STAT_TUR_HI                 (_ADI_MSK(0x00000020,uint32_t))  /* TUR: Transmit underrun occurred */
11093
11094 #define BITM_SPI_STAT_ROR                    (_ADI_MSK(0x00000010,uint32_t))  /* Receive Overrun Indication */
11095 #define ENUM_SPI_STAT_ROR_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* ROR: No status */
11096 #define ENUM_SPI_STAT_ROR_HI                 (_ADI_MSK(0x00000010,uint32_t))  /* ROR: Receive overrun occurred */
11097
11098 #define BITM_SPI_STAT_TUWM                   (_ADI_MSK(0x00000004,uint32_t))  /* Transmit Urgent Watermark Breached */
11099 #define ENUM_SPI_STAT_TUWM_LO                (_ADI_MSK(0x00000000,uint32_t))  /* TUWM: TX Regular Watermark reached */
11100 #define ENUM_SPI_STAT_TUWM_HI                (_ADI_MSK(0x00000004,uint32_t))  /* TUWM: TX Urgent Watermark breached */
11101
11102 #define BITM_SPI_STAT_RUWM                   (_ADI_MSK(0x00000002,uint32_t))  /* Receive Urgent Watermark Breached */
11103 #define ENUM_SPI_STAT_RUWM_LO                (_ADI_MSK(0x00000000,uint32_t))  /* RUWM: RX Regular Watermark reached */
11104 #define ENUM_SPI_STAT_RUWM_HI                (_ADI_MSK(0x00000002,uint32_t))  /* RUWM: RX Urgent Watermark breached */
11105
11106 #define BITM_SPI_STAT_SPIF                   (_ADI_MSK(0x00000001,uint32_t))  /* SPI Finished */
11107 #define ENUM_SPI_STAT_SPIF_LO                (_ADI_MSK(0x00000000,uint32_t))  /* SPIF: No status */
11108 #define ENUM_SPI_STAT_SPIF_HI                (_ADI_MSK(0x00000001,uint32_t))  /* SPIF: Completed single-word transfer */
11109
11110 /* ------------------------------------------------------------------------------------------------------------------------
11111         SPI_ILAT                             Pos/Masks                        Description
11112    ------------------------------------------------------------------------------------------------------------------------ */
11113 #define BITP_SPI_ILAT_TF                     11                               /* Transmit Finish Interrupt Latch */
11114 #define BITP_SPI_ILAT_RF                     10                               /* Receive Finish Interrupt Latch */
11115 #define BITP_SPI_ILAT_TS                      9                               /* Transmit Start Interrupt Latch */
11116 #define BITP_SPI_ILAT_RS                      8                               /* Receive Start Interrupt Latch */
11117 #define BITP_SPI_ILAT_MF                      7                               /* Mode Fault Interrupt Latch */
11118 #define BITP_SPI_ILAT_TC                      6                               /* Transmit Collision Interrupt Latch */
11119 #define BITP_SPI_ILAT_TUR                     5                               /* Transmit Under-run Interrupt Latch */
11120 #define BITP_SPI_ILAT_ROR                     4                               /* Receive Overrun Interrupt Latch */
11121 #define BITP_SPI_ILAT_TUWM                    2                               /* Transmit Urgent Watermark Interrupt Latch */
11122 #define BITP_SPI_ILAT_RUWM                    1                               /* Receive Urgent Watermark Interrupt Latch */
11123
11124 /* The fields and enumerations for SPI_ILAT are also in SPI - see the common set of ENUM_SPI_* #defines located with register SPI_IMSK */
11125
11126
11127 #define BITM_SPI_ILAT_TF                     (_ADI_MSK(0x00000800,uint32_t))  /* Transmit Finish Interrupt Latch */
11128 #define ENUM_SPI_ILAT_TF_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* TF: No interrupt */
11129 #define ENUM_SPI_ILAT_TF_HI                  (_ADI_MSK(0x00000800,uint32_t))  /* TF: Latched interrupt */
11130
11131 #define BITM_SPI_ILAT_RF                     (_ADI_MSK(0x00000400,uint32_t))  /* Receive Finish Interrupt Latch */
11132 #define ENUM_SPI_ILAT_RF_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* RF: No interrupt */
11133 #define ENUM_SPI_ILAT_RF_HI                  (_ADI_MSK(0x00000400,uint32_t))  /* RF: Latched interrupt */
11134
11135 #define BITM_SPI_ILAT_TS                     (_ADI_MSK(0x00000200,uint32_t))  /* Transmit Start Interrupt Latch */
11136 #define ENUM_SPI_ILAT_TS_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* TS: No interrupt */
11137 #define ENUM_SPI_ILAT_TS_HI                  (_ADI_MSK(0x00000200,uint32_t))  /* TS: Latched interrupt */
11138
11139 #define BITM_SPI_ILAT_RS                     (_ADI_MSK(0x00000100,uint32_t))  /* Receive Start Interrupt Latch */
11140 #define ENUM_SPI_ILAT_RS_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* RS: No interrupt */
11141 #define ENUM_SPI_ILAT_RS_HI                  (_ADI_MSK(0x00000100,uint32_t))  /* RS: Latched interrupt */
11142
11143 #define BITM_SPI_ILAT_MF                     (_ADI_MSK(0x00000080,uint32_t))  /* Mode Fault Interrupt Latch */
11144 #define ENUM_SPI_ILAT_MF_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* MF: No interrupt */
11145 #define ENUM_SPI_ILAT_MF_HI                  (_ADI_MSK(0x00000080,uint32_t))  /* MF: Latched interrupt */
11146
11147 #define BITM_SPI_ILAT_TC                     (_ADI_MSK(0x00000040,uint32_t))  /* Transmit Collision Interrupt Latch */
11148 #define ENUM_SPI_ILAT_TC_LO                  (_ADI_MSK(0x00000000,uint32_t))  /* TC: No interrupt */
11149 #define ENUM_SPI_ILAT_TC_HI                  (_ADI_MSK(0x00000040,uint32_t))  /* TC: Latched interrupt */
11150
11151 #define BITM_SPI_ILAT_TUR                    (_ADI_MSK(0x00000020,uint32_t))  /* Transmit Under-run Interrupt Latch */
11152 #define ENUM_SPI_ILAT_TUR_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* TUR: No interrupt */
11153 #define ENUM_SPI_ILAT_TUR_HI                 (_ADI_MSK(0x00000020,uint32_t))  /* TUR: Latched interrupt */
11154
11155 #define BITM_SPI_ILAT_ROR                    (_ADI_MSK(0x00000010,uint32_t))  /* Receive Overrun Interrupt Latch */
11156 #define ENUM_SPI_ILAT_ROR_LO                 (_ADI_MSK(0x00000000,uint32_t))  /* ROR: No interrupt */
11157 #define ENUM_SPI_ILAT_ROR_HI                 (_ADI_MSK(0x00000010,uint32_t))  /* ROR: Latched interrupt */
11158
11159 #define BITM_SPI_ILAT_TUWM                   (_ADI_MSK(0x00000004,uint32_t))  /* Transmit Urgent Watermark Interrupt Latch */
11160 #define ENUM_SPI_ILAT_TUWM_LO                (_ADI_MSK(0x00000000,uint32_t))  /* TUWM: No interrupt */
11161 #define ENUM_SPI_ILAT_TUWM_HI                (_ADI_MSK(0x00000004,uint32_t))  /* TUWM: Latched interrupt */
11162
11163 #define BITM_SPI_ILAT_RUWM                   (_ADI_MSK(0x00000002,uint32_t))  /* Receive Urgent Watermark Interrupt Latch */
11164 #define ENUM_SPI_ILAT_RUWM_LO                (_ADI_MSK(0x00000000,uint32_t))  /* RUWM: No interrupt */
11165 #define ENUM_SPI_ILAT_RUWM_HI                (_ADI_MSK(0x00000002,uint32_t))  /* RUWM: Latched interrupt */
11166
11167 /* ------------------------------------------------------------------------------------------------------------------------
11168         SPI_ILAT_CLR                         Pos/Masks                        Description
11169    ------------------------------------------------------------------------------------------------------------------------ */
11170 #define BITP_SPI_ILAT_CLR_TF                 11                               /* Clear Transmit Finish Interrupt Latch */
11171 #define BITP_SPI_ILAT_CLR_RF                 10                               /* Clear Receive Finish Interrupt Latch */
11172 #define BITP_SPI_ILAT_CLR_TS                  9                               /* Clear Transmit Start Interrupt Latch */
11173 #define BITP_SPI_ILAT_CLR_RS                  8                               /* Clear Receive Start Interrupt Latch */
11174 #define BITP_SPI_ILAT_CLR_MF                  7                               /* Clear Mode Fault Interrupt Latch */
11175 #define BITP_SPI_ILAT_CLR_TC                  6                               /* Clear Transmit Collision Interrupt Latch */
11176 #define BITP_SPI_ILAT_CLR_TUR                 5                               /* Clear Transmit Under-run Interrupt Latch */
11177 #define BITP_SPI_ILAT_CLR_ROR                 4                               /* Clear Receive Overrun Interrupt Latch */
11178 #define BITP_SPI_ILAT_CLR_TUWM                2                               /* Clear Transmit Urgent Watermark Interrupt Latch */
11179 #define BITP_SPI_ILAT_CLR_RUWM                1                               /* Clear Receive Urgent Watermark Interrupt Latch */
11180
11181 /* The fields and enumerations for SPI_ILAT_CLR are also in SPI - see the common set of ENUM_SPI_* #defines located with register SPI_IMSK */
11182
11183 #define BITM_SPI_ILAT_CLR_TF                 (_ADI_MSK(0x00000800,uint32_t))  /* Clear Transmit Finish Interrupt Latch */
11184 #define BITM_SPI_ILAT_CLR_RF                 (_ADI_MSK(0x00000400,uint32_t))  /* Clear Receive Finish Interrupt Latch */
11185 #define BITM_SPI_ILAT_CLR_TS                 (_ADI_MSK(0x00000200,uint32_t))  /* Clear Transmit Start Interrupt Latch */
11186 #define BITM_SPI_ILAT_CLR_RS                 (_ADI_MSK(0x00000100,uint32_t))  /* Clear Receive Start Interrupt Latch */
11187 #define BITM_SPI_ILAT_CLR_MF                 (_ADI_MSK(0x00000080,uint32_t))  /* Clear Mode Fault Interrupt Latch */
11188 #define BITM_SPI_ILAT_CLR_TC                 (_ADI_MSK(0x00000040,uint32_t))  /* Clear Transmit Collision Interrupt Latch */
11189 #define BITM_SPI_ILAT_CLR_TUR                (_ADI_MSK(0x00000020,uint32_t))  /* Clear Transmit Under-run Interrupt Latch */
11190 #define BITM_SPI_ILAT_CLR_ROR                (_ADI_MSK(0x00000010,uint32_t))  /* Clear Receive Overrun Interrupt Latch */
11191 #define BITM_SPI_ILAT_CLR_TUWM               (_ADI_MSK(0x00000004,uint32_t))  /* Clear Transmit Urgent Watermark Interrupt Latch */
11192 #define BITM_SPI_ILAT_CLR_RUWM               (_ADI_MSK(0x00000002,uint32_t))  /* Clear Receive Urgent Watermark Interrupt Latch */
11193
11194 /* ==================================================
11195         DMA Channel Registers
11196    ================================================== */
11197
11198 /* =========================
11199         DMA0
11200    ========================= */
11201 #define REG_DMA0_DSCPTR_NXT             0xFFC41000         /* DMA0 Pointer to Next Initial Descriptor */
11202 #define REG_DMA0_ADDRSTART              0xFFC41004         /* DMA0 Start Address of Current Buffer */
11203 #define REG_DMA0_CFG                    0xFFC41008         /* DMA0 Configuration Register */
11204 #define REG_DMA0_XCNT                   0xFFC4100C         /* DMA0 Inner Loop Count Start Value */
11205 #define REG_DMA0_XMOD                   0xFFC41010         /* DMA0 Inner Loop Address Increment */
11206 #define REG_DMA0_YCNT                   0xFFC41014         /* DMA0 Outer Loop Count Start Value (2D only) */
11207 #define REG_DMA0_YMOD                   0xFFC41018         /* DMA0 Outer Loop Address Increment (2D only) */
11208 #define REG_DMA0_DSCPTR_CUR             0xFFC41024         /* DMA0 Current Descriptor Pointer */
11209 #define REG_DMA0_DSCPTR_PRV             0xFFC41028         /* DMA0 Previous Initial Descriptor Pointer */
11210 #define REG_DMA0_ADDR_CUR               0xFFC4102C         /* DMA0 Current Address */
11211 #define REG_DMA0_STAT                   0xFFC41030         /* DMA0 Status Register */
11212 #define REG_DMA0_XCNT_CUR               0xFFC41034         /* DMA0 Current Count(1D) or intra-row XCNT (2D) */
11213 #define REG_DMA0_YCNT_CUR               0xFFC41038         /* DMA0 Current Row Count (2D only) */
11214 #define REG_DMA0_BWLCNT                 0xFFC41040         /* DMA0 Bandwidth Limit Count */
11215 #define REG_DMA0_BWLCNT_CUR             0xFFC41044         /* DMA0 Bandwidth Limit Count Current */
11216 #define REG_DMA0_BWMCNT                 0xFFC41048         /* DMA0 Bandwidth Monitor Count */
11217 #define REG_DMA0_BWMCNT_CUR             0xFFC4104C         /* DMA0 Bandwidth Monitor Count Current */
11218
11219 /* =========================
11220         DMA1
11221    ========================= */
11222 #define REG_DMA1_DSCPTR_NXT             0xFFC41080         /* DMA1 Pointer to Next Initial Descriptor */
11223 #define REG_DMA1_ADDRSTART              0xFFC41084         /* DMA1 Start Address of Current Buffer */
11224 #define REG_DMA1_CFG                    0xFFC41088         /* DMA1 Configuration Register */
11225 #define REG_DMA1_XCNT                   0xFFC4108C         /* DMA1 Inner Loop Count Start Value */
11226 #define REG_DMA1_XMOD                   0xFFC41090         /* DMA1 Inner Loop Address Increment */
11227 #define REG_DMA1_YCNT                   0xFFC41094         /* DMA1 Outer Loop Count Start Value (2D only) */
11228 #define REG_DMA1_YMOD                   0xFFC41098         /* DMA1 Outer Loop Address Increment (2D only) */
11229 #define REG_DMA1_DSCPTR_CUR             0xFFC410A4         /* DMA1 Current Descriptor Pointer */
11230 #define REG_DMA1_DSCPTR_PRV             0xFFC410A8         /* DMA1 Previous Initial Descriptor Pointer */
11231 #define REG_DMA1_ADDR_CUR               0xFFC410AC         /* DMA1 Current Address */
11232 #define REG_DMA1_STAT                   0xFFC410B0         /* DMA1 Status Register */
11233 #define REG_DMA1_XCNT_CUR               0xFFC410B4         /* DMA1 Current Count(1D) or intra-row XCNT (2D) */
11234 #define REG_DMA1_YCNT_CUR               0xFFC410B8         /* DMA1 Current Row Count (2D only) */
11235 #define REG_DMA1_BWLCNT                 0xFFC410C0         /* DMA1 Bandwidth Limit Count */
11236 #define REG_DMA1_BWLCNT_CUR             0xFFC410C4         /* DMA1 Bandwidth Limit Count Current */
11237 #define REG_DMA1_BWMCNT                 0xFFC410C8         /* DMA1 Bandwidth Monitor Count */
11238 #define REG_DMA1_BWMCNT_CUR             0xFFC410CC         /* DMA1 Bandwidth Monitor Count Current */
11239
11240 /* =========================
11241         DMA2
11242    ========================= */
11243 #define REG_DMA2_DSCPTR_NXT             0xFFC41100         /* DMA2 Pointer to Next Initial Descriptor */
11244 #define REG_DMA2_ADDRSTART              0xFFC41104         /* DMA2 Start Address of Current Buffer */
11245 #define REG_DMA2_CFG                    0xFFC41108         /* DMA2 Configuration Register */
11246 #define REG_DMA2_XCNT                   0xFFC4110C         /* DMA2 Inner Loop Count Start Value */
11247 #define REG_DMA2_XMOD                   0xFFC41110         /* DMA2 Inner Loop Address Increment */
11248 #define REG_DMA2_YCNT                   0xFFC41114         /* DMA2 Outer Loop Count Start Value (2D only) */
11249 #define REG_DMA2_YMOD                   0xFFC41118         /* DMA2 Outer Loop Address Increment (2D only) */
11250 #define REG_DMA2_DSCPTR_CUR             0xFFC41124         /* DMA2 Current Descriptor Pointer */
11251 #define REG_DMA2_DSCPTR_PRV             0xFFC41128         /* DMA2 Previous Initial Descriptor Pointer */
11252 #define REG_DMA2_ADDR_CUR               0xFFC4112C         /* DMA2 Current Address */
11253 #define REG_DMA2_STAT                   0xFFC41130         /* DMA2 Status Register */
11254 #define REG_DMA2_XCNT_CUR               0xFFC41134         /* DMA2 Current Count(1D) or intra-row XCNT (2D) */
11255 #define REG_DMA2_YCNT_CUR               0xFFC41138         /* DMA2 Current Row Count (2D only) */
11256 #define REG_DMA2_BWLCNT                 0xFFC41140         /* DMA2 Bandwidth Limit Count */
11257 #define REG_DMA2_BWLCNT_CUR             0xFFC41144         /* DMA2 Bandwidth Limit Count Current */
11258 #define REG_DMA2_BWMCNT                 0xFFC41148         /* DMA2 Bandwidth Monitor Count */
11259 #define REG_DMA2_BWMCNT_CUR             0xFFC4114C         /* DMA2 Bandwidth Monitor Count Current */
11260
11261 /* =========================
11262         DMA3
11263    ========================= */
11264 #define REG_DMA3_DSCPTR_NXT             0xFFC41180         /* DMA3 Pointer to Next Initial Descriptor */
11265 #define REG_DMA3_ADDRSTART              0xFFC41184         /* DMA3 Start Address of Current Buffer */
11266 #define REG_DMA3_CFG                    0xFFC41188         /* DMA3 Configuration Register */
11267 #define REG_DMA3_XCNT                   0xFFC4118C         /* DMA3 Inner Loop Count Start Value */
11268 #define REG_DMA3_XMOD                   0xFFC41190         /* DMA3 Inner Loop Address Increment */
11269 #define REG_DMA3_YCNT                   0xFFC41194         /* DMA3 Outer Loop Count Start Value (2D only) */
11270 #define REG_DMA3_YMOD                   0xFFC41198         /* DMA3 Outer Loop Address Increment (2D only) */
11271 #define REG_DMA3_DSCPTR_CUR             0xFFC411A4         /* DMA3 Current Descriptor Pointer */
11272 #define REG_DMA3_DSCPTR_PRV             0xFFC411A8         /* DMA3 Previous Initial Descriptor Pointer */
11273 #define REG_DMA3_ADDR_CUR               0xFFC411AC         /* DMA3 Current Address */
11274 #define REG_DMA3_STAT                   0xFFC411B0         /* DMA3 Status Register */
11275 #define REG_DMA3_XCNT_CUR               0xFFC411B4         /* DMA3 Current Count(1D) or intra-row XCNT (2D) */
11276 #define REG_DMA3_YCNT_CUR               0xFFC411B8         /* DMA3 Current Row Count (2D only) */
11277 #define REG_DMA3_BWLCNT                 0xFFC411C0         /* DMA3 Bandwidth Limit Count */
11278 #define REG_DMA3_BWLCNT_CUR             0xFFC411C4         /* DMA3 Bandwidth Limit Count Current */
11279 #define REG_DMA3_BWMCNT                 0xFFC411C8         /* DMA3 Bandwidth Monitor Count */
11280 #define REG_DMA3_BWMCNT_CUR             0xFFC411CC         /* DMA3 Bandwidth Monitor Count Current */
11281
11282 /* =========================
11283         DMA4
11284    ========================= */
11285 #define REG_DMA4_DSCPTR_NXT             0xFFC41200         /* DMA4 Pointer to Next Initial Descriptor */
11286 #define REG_DMA4_ADDRSTART              0xFFC41204         /* DMA4 Start Address of Current Buffer */
11287 #define REG_DMA4_CFG                    0xFFC41208         /* DMA4 Configuration Register */
11288 #define REG_DMA4_XCNT                   0xFFC4120C         /* DMA4 Inner Loop Count Start Value */
11289 #define REG_DMA4_XMOD                   0xFFC41210         /* DMA4 Inner Loop Address Increment */
11290 #define REG_DMA4_YCNT                   0xFFC41214         /* DMA4 Outer Loop Count Start Value (2D only) */
11291 #define REG_DMA4_YMOD                   0xFFC41218         /* DMA4 Outer Loop Address Increment (2D only) */
11292 #define REG_DMA4_DSCPTR_CUR             0xFFC41224         /* DMA4 Current Descriptor Pointer */
11293 #define REG_DMA4_DSCPTR_PRV             0xFFC41228         /* DMA4 Previous Initial Descriptor Pointer */
11294 #define REG_DMA4_ADDR_CUR               0xFFC4122C         /* DMA4 Current Address */
11295 #define REG_DMA4_STAT                   0xFFC41230         /* DMA4 Status Register */
11296 #define REG_DMA4_XCNT_CUR               0xFFC41234         /* DMA4 Current Count(1D) or intra-row XCNT (2D) */
11297 #define REG_DMA4_YCNT_CUR               0xFFC41238         /* DMA4 Current Row Count (2D only) */
11298 #define REG_DMA4_BWLCNT                 0xFFC41240         /* DMA4 Bandwidth Limit Count */
11299 #define REG_DMA4_BWLCNT_CUR             0xFFC41244         /* DMA4 Bandwidth Limit Count Current */
11300 #define REG_DMA4_BWMCNT                 0xFFC41248         /* DMA4 Bandwidth Monitor Count */
11301 #define REG_DMA4_BWMCNT_CUR             0xFFC4124C         /* DMA4 Bandwidth Monitor Count Current */
11302
11303 /* =========================
11304         DMA5
11305    ========================= */
11306 #define REG_DMA5_DSCPTR_NXT             0xFFC41280         /* DMA5 Pointer to Next Initial Descriptor */
11307 #define REG_DMA5_ADDRSTART              0xFFC41284         /* DMA5 Start Address of Current Buffer */
11308 #define REG_DMA5_CFG                    0xFFC41288         /* DMA5 Configuration Register */
11309 #define REG_DMA5_XCNT                   0xFFC4128C         /* DMA5 Inner Loop Count Start Value */
11310 #define REG_DMA5_XMOD                   0xFFC41290         /* DMA5 Inner Loop Address Increment */
11311 #define REG_DMA5_YCNT                   0xFFC41294         /* DMA5 Outer Loop Count Start Value (2D only) */
11312 #define REG_DMA5_YMOD                   0xFFC41298         /* DMA5 Outer Loop Address Increment (2D only) */
11313 #define REG_DMA5_DSCPTR_CUR             0xFFC412A4         /* DMA5 Current Descriptor Pointer */
11314 #define REG_DMA5_DSCPTR_PRV             0xFFC412A8         /* DMA5 Previous Initial Descriptor Pointer */
11315 #define REG_DMA5_ADDR_CUR               0xFFC412AC         /* DMA5 Current Address */
11316 #define REG_DMA5_STAT                   0xFFC412B0         /* DMA5 Status Register */
11317 #define REG_DMA5_XCNT_CUR               0xFFC412B4         /* DMA5 Current Count(1D) or intra-row XCNT (2D) */
11318 #define REG_DMA5_YCNT_CUR               0xFFC412B8         /* DMA5 Current Row Count (2D only) */
11319 #define REG_DMA5_BWLCNT                 0xFFC412C0         /* DMA5 Bandwidth Limit Count */
11320 #define REG_DMA5_BWLCNT_CUR             0xFFC412C4         /* DMA5 Bandwidth Limit Count Current */
11321 #define REG_DMA5_BWMCNT                 0xFFC412C8         /* DMA5 Bandwidth Monitor Count */
11322 #define REG_DMA5_BWMCNT_CUR             0xFFC412CC         /* DMA5 Bandwidth Monitor Count Current */
11323
11324 /* =========================
11325         DMA6
11326    ========================= */
11327 #define REG_DMA6_DSCPTR_NXT             0xFFC41300         /* DMA6 Pointer to Next Initial Descriptor */
11328 #define REG_DMA6_ADDRSTART              0xFFC41304         /* DMA6 Start Address of Current Buffer */
11329 #define REG_DMA6_CFG                    0xFFC41308         /* DMA6 Configuration Register */
11330 #define REG_DMA6_XCNT                   0xFFC4130C         /* DMA6 Inner Loop Count Start Value */
11331 #define REG_DMA6_XMOD                   0xFFC41310         /* DMA6 Inner Loop Address Increment */
11332 #define REG_DMA6_YCNT                   0xFFC41314         /* DMA6 Outer Loop Count Start Value (2D only) */
11333 #define REG_DMA6_YMOD                   0xFFC41318         /* DMA6 Outer Loop Address Increment (2D only) */
11334 #define REG_DMA6_DSCPTR_CUR             0xFFC41324         /* DMA6 Current Descriptor Pointer */
11335 #define REG_DMA6_DSCPTR_PRV             0xFFC41328         /* DMA6 Previous Initial Descriptor Pointer */
11336 #define REG_DMA6_ADDR_CUR               0xFFC4132C         /* DMA6 Current Address */
11337 #define REG_DMA6_STAT                   0xFFC41330         /* DMA6 Status Register */
11338 #define REG_DMA6_XCNT_CUR               0xFFC41334         /* DMA6 Current Count(1D) or intra-row XCNT (2D) */
11339 #define REG_DMA6_YCNT_CUR               0xFFC41338         /* DMA6 Current Row Count (2D only) */
11340 #define REG_DMA6_BWLCNT                 0xFFC41340         /* DMA6 Bandwidth Limit Count */
11341 #define REG_DMA6_BWLCNT_CUR             0xFFC41344         /* DMA6 Bandwidth Limit Count Current */
11342 #define REG_DMA6_BWMCNT                 0xFFC41348         /* DMA6 Bandwidth Monitor Count */
11343 #define REG_DMA6_BWMCNT_CUR             0xFFC4134C         /* DMA6 Bandwidth Monitor Count Current */
11344
11345 /* =========================
11346         DMA7
11347    ========================= */
11348 #define REG_DMA7_DSCPTR_NXT             0xFFC41380         /* DMA7 Pointer to Next Initial Descriptor */
11349 #define REG_DMA7_ADDRSTART              0xFFC41384         /* DMA7 Start Address of Current Buffer */
11350 #define REG_DMA7_CFG                    0xFFC41388         /* DMA7 Configuration Register */
11351 #define REG_DMA7_XCNT                   0xFFC4138C         /* DMA7 Inner Loop Count Start Value */
11352 #define REG_DMA7_XMOD                   0xFFC41390         /* DMA7 Inner Loop Address Increment */
11353 #define REG_DMA7_YCNT                   0xFFC41394         /* DMA7 Outer Loop Count Start Value (2D only) */
11354 #define REG_DMA7_YMOD                   0xFFC41398         /* DMA7 Outer Loop Address Increment (2D only) */
11355 #define REG_DMA7_DSCPTR_CUR             0xFFC413A4         /* DMA7 Current Descriptor Pointer */
11356 #define REG_DMA7_DSCPTR_PRV             0xFFC413A8         /* DMA7 Previous Initial Descriptor Pointer */
11357 #define REG_DMA7_ADDR_CUR               0xFFC413AC         /* DMA7 Current Address */
11358 #define REG_DMA7_STAT                   0xFFC413B0         /* DMA7 Status Register */
11359 #define REG_DMA7_XCNT_CUR               0xFFC413B4         /* DMA7 Current Count(1D) or intra-row XCNT (2D) */
11360 #define REG_DMA7_YCNT_CUR               0xFFC413B8         /* DMA7 Current Row Count (2D only) */
11361 #define REG_DMA7_BWLCNT                 0xFFC413C0         /* DMA7 Bandwidth Limit Count */
11362 #define REG_DMA7_BWLCNT_CUR             0xFFC413C4         /* DMA7 Bandwidth Limit Count Current */
11363 #define REG_DMA7_BWMCNT                 0xFFC413C8         /* DMA7 Bandwidth Monitor Count */
11364 #define REG_DMA7_BWMCNT_CUR             0xFFC413CC         /* DMA7 Bandwidth Monitor Count Current */
11365
11366 /* =========================
11367         DMA8
11368    ========================= */
11369 #define REG_DMA8_DSCPTR_NXT             0xFFC41400         /* DMA8 Pointer to Next Initial Descriptor */
11370 #define REG_DMA8_ADDRSTART              0xFFC41404         /* DMA8 Start Address of Current Buffer */
11371 #define REG_DMA8_CFG                    0xFFC41408         /* DMA8 Configuration Register */
11372 #define REG_DMA8_XCNT                   0xFFC4140C         /* DMA8 Inner Loop Count Start Value */
11373 #define REG_DMA8_XMOD                   0xFFC41410         /* DMA8 Inner Loop Address Increment */
11374 #define REG_DMA8_YCNT                   0xFFC41414         /* DMA8 Outer Loop Count Start Value (2D only) */
11375 #define REG_DMA8_YMOD                   0xFFC41418         /* DMA8 Outer Loop Address Increment (2D only) */
11376 #define REG_DMA8_DSCPTR_CUR             0xFFC41424         /* DMA8 Current Descriptor Pointer */
11377 #define REG_DMA8_DSCPTR_PRV             0xFFC41428         /* DMA8 Previous Initial Descriptor Pointer */
11378 #define REG_DMA8_ADDR_CUR               0xFFC4142C         /* DMA8 Current Address */
11379 #define REG_DMA8_STAT                   0xFFC41430         /* DMA8 Status Register */
11380 #define REG_DMA8_XCNT_CUR               0xFFC41434         /* DMA8 Current Count(1D) or intra-row XCNT (2D) */
11381 #define REG_DMA8_YCNT_CUR               0xFFC41438         /* DMA8 Current Row Count (2D only) */
11382 #define REG_DMA8_BWLCNT                 0xFFC41440         /* DMA8 Bandwidth Limit Count */
11383 #define REG_DMA8_BWLCNT_CUR             0xFFC41444         /* DMA8 Bandwidth Limit Count Current */
11384 #define REG_DMA8_BWMCNT                 0xFFC41448         /* DMA8 Bandwidth Monitor Count */
11385 #define REG_DMA8_BWMCNT_CUR             0xFFC4144C         /* DMA8 Bandwidth Monitor Count Current */
11386
11387 /* =========================
11388         DMA9
11389    ========================= */
11390 #define REG_DMA9_DSCPTR_NXT             0xFFC41480         /* DMA9 Pointer to Next Initial Descriptor */
11391 #define REG_DMA9_ADDRSTART              0xFFC41484         /* DMA9 Start Address of Current Buffer */
11392 #define REG_DMA9_CFG                    0xFFC41488         /* DMA9 Configuration Register */
11393 #define REG_DMA9_XCNT                   0xFFC4148C         /* DMA9 Inner Loop Count Start Value */
11394 #define REG_DMA9_XMOD                   0xFFC41490         /* DMA9 Inner Loop Address Increment */
11395 #define REG_DMA9_YCNT                   0xFFC41494         /* DMA9 Outer Loop Count Start Value (2D only) */
11396 #define REG_DMA9_YMOD                   0xFFC41498         /* DMA9 Outer Loop Address Increment (2D only) */
11397 #define REG_DMA9_DSCPTR_CUR             0xFFC414A4         /* DMA9 Current Descriptor Pointer */
11398 #define REG_DMA9_DSCPTR_PRV             0xFFC414A8         /* DMA9 Previous Initial Descriptor Pointer */
11399 #define REG_DMA9_ADDR_CUR               0xFFC414AC         /* DMA9 Current Address */
11400 #define REG_DMA9_STAT                   0xFFC414B0         /* DMA9 Status Register */
11401 #define REG_DMA9_XCNT_CUR               0xFFC414B4         /* DMA9 Current Count(1D) or intra-row XCNT (2D) */
11402 #define REG_DMA9_YCNT_CUR               0xFFC414B8         /* DMA9 Current Row Count (2D only) */
11403 #define REG_DMA9_BWLCNT                 0xFFC414C0         /* DMA9 Bandwidth Limit Count */
11404 #define REG_DMA9_BWLCNT_CUR             0xFFC414C4         /* DMA9 Bandwidth Limit Count Current */
11405 #define REG_DMA9_BWMCNT                 0xFFC414C8         /* DMA9 Bandwidth Monitor Count */
11406 #define REG_DMA9_BWMCNT_CUR             0xFFC414CC         /* DMA9 Bandwidth Monitor Count Current */
11407
11408 /* =========================
11409         DMA10
11410    ========================= */
11411 #define REG_DMA10_DSCPTR_NXT            0xFFC05000         /* DMA10 Pointer to Next Initial Descriptor */
11412 #define REG_DMA10_ADDRSTART             0xFFC05004         /* DMA10 Start Address of Current Buffer */
11413 #define REG_DMA10_CFG                   0xFFC05008         /* DMA10 Configuration Register */
11414 #define REG_DMA10_XCNT                  0xFFC0500C         /* DMA10 Inner Loop Count Start Value */
11415 #define REG_DMA10_XMOD                  0xFFC05010         /* DMA10 Inner Loop Address Increment */
11416 #define REG_DMA10_YCNT                  0xFFC05014         /* DMA10 Outer Loop Count Start Value (2D only) */
11417 #define REG_DMA10_YMOD                  0xFFC05018         /* DMA10 Outer Loop Address Increment (2D only) */
11418 #define REG_DMA10_DSCPTR_CUR            0xFFC05024         /* DMA10 Current Descriptor Pointer */
11419 #define REG_DMA10_DSCPTR_PRV            0xFFC05028         /* DMA10 Previous Initial Descriptor Pointer */
11420 #define REG_DMA10_ADDR_CUR              0xFFC0502C         /* DMA10 Current Address */
11421 #define REG_DMA10_STAT                  0xFFC05030         /* DMA10 Status Register */
11422 #define REG_DMA10_XCNT_CUR              0xFFC05034         /* DMA10 Current Count(1D) or intra-row XCNT (2D) */
11423 #define REG_DMA10_YCNT_CUR              0xFFC05038         /* DMA10 Current Row Count (2D only) */
11424 #define REG_DMA10_BWLCNT                0xFFC05040         /* DMA10 Bandwidth Limit Count */
11425 #define REG_DMA10_BWLCNT_CUR            0xFFC05044         /* DMA10 Bandwidth Limit Count Current */
11426 #define REG_DMA10_BWMCNT                0xFFC05048         /* DMA10 Bandwidth Monitor Count */
11427 #define REG_DMA10_BWMCNT_CUR            0xFFC0504C         /* DMA10 Bandwidth Monitor Count Current */
11428
11429 /* =========================
11430         DMA11
11431    ========================= */
11432 #define REG_DMA11_DSCPTR_NXT            0xFFC05080         /* DMA11 Pointer to Next Initial Descriptor */
11433 #define REG_DMA11_ADDRSTART             0xFFC05084         /* DMA11 Start Address of Current Buffer */
11434 #define REG_DMA11_CFG                   0xFFC05088         /* DMA11 Configuration Register */
11435 #define REG_DMA11_XCNT                  0xFFC0508C         /* DMA11 Inner Loop Count Start Value */
11436 #define REG_DMA11_XMOD                  0xFFC05090         /* DMA11 Inner Loop Address Increment */
11437 #define REG_DMA11_YCNT                  0xFFC05094         /* DMA11 Outer Loop Count Start Value (2D only) */
11438 #define REG_DMA11_YMOD                  0xFFC05098         /* DMA11 Outer Loop Address Increment (2D only) */
11439 #define REG_DMA11_DSCPTR_CUR            0xFFC050A4         /* DMA11 Current Descriptor Pointer */
11440 #define REG_DMA11_DSCPTR_PRV            0xFFC050A8         /* DMA11 Previous Initial Descriptor Pointer */
11441 #define REG_DMA11_ADDR_CUR              0xFFC050AC         /* DMA11 Current Address */
11442 #define REG_DMA11_STAT                  0xFFC050B0         /* DMA11 Status Register */
11443 #define REG_DMA11_XCNT_CUR              0xFFC050B4         /* DMA11 Current Count(1D) or intra-row XCNT (2D) */
11444 #define REG_DMA11_YCNT_CUR              0xFFC050B8         /* DMA11 Current Row Count (2D only) */
11445 #define REG_DMA11_BWLCNT                0xFFC050C0         /* DMA11 Bandwidth Limit Count */
11446 #define REG_DMA11_BWLCNT_CUR            0xFFC050C4         /* DMA11 Bandwidth Limit Count Current */
11447 #define REG_DMA11_BWMCNT                0xFFC050C8         /* DMA11 Bandwidth Monitor Count */
11448 #define REG_DMA11_BWMCNT_CUR            0xFFC050CC         /* DMA11 Bandwidth Monitor Count Current */
11449
11450 /* =========================
11451         DMA12
11452    ========================= */
11453 #define REG_DMA12_DSCPTR_NXT            0xFFC05100         /* DMA12 Pointer to Next Initial Descriptor */
11454 #define REG_DMA12_ADDRSTART             0xFFC05104         /* DMA12 Start Address of Current Buffer */
11455 #define REG_DMA12_CFG                   0xFFC05108         /* DMA12 Configuration Register */
11456 #define REG_DMA12_XCNT                  0xFFC0510C         /* DMA12 Inner Loop Count Start Value */
11457 #define REG_DMA12_XMOD                  0xFFC05110         /* DMA12 Inner Loop Address Increment */
11458 #define REG_DMA12_YCNT                  0xFFC05114         /* DMA12 Outer Loop Count Start Value (2D only) */
11459 #define REG_DMA12_YMOD                  0xFFC05118         /* DMA12 Outer Loop Address Increment (2D only) */
11460 #define REG_DMA12_DSCPTR_CUR            0xFFC05124         /* DMA12 Current Descriptor Pointer */
11461 #define REG_DMA12_DSCPTR_PRV            0xFFC05128         /* DMA12 Previous Initial Descriptor Pointer */
11462 #define REG_DMA12_ADDR_CUR              0xFFC0512C         /* DMA12 Current Address */
11463 #define REG_DMA12_STAT                  0xFFC05130         /* DMA12 Status Register */
11464 #define REG_DMA12_XCNT_CUR              0xFFC05134         /* DMA12 Current Count(1D) or intra-row XCNT (2D) */
11465 #define REG_DMA12_YCNT_CUR              0xFFC05138         /* DMA12 Current Row Count (2D only) */
11466 #define REG_DMA12_BWLCNT                0xFFC05140         /* DMA12 Bandwidth Limit Count */
11467 #define REG_DMA12_BWLCNT_CUR            0xFFC05144         /* DMA12 Bandwidth Limit Count Current */
11468 #define REG_DMA12_BWMCNT                0xFFC05148         /* DMA12 Bandwidth Monitor Count */
11469 #define REG_DMA12_BWMCNT_CUR            0xFFC0514C         /* DMA12 Bandwidth Monitor Count Current */
11470
11471 /* =========================
11472         DMA13
11473    ========================= */
11474 #define REG_DMA13_DSCPTR_NXT            0xFFC07000         /* DMA13 Pointer to Next Initial Descriptor */
11475 #define REG_DMA13_ADDRSTART             0xFFC07004         /* DMA13 Start Address of Current Buffer */
11476 #define REG_DMA13_CFG                   0xFFC07008         /* DMA13 Configuration Register */
11477 #define REG_DMA13_XCNT                  0xFFC0700C         /* DMA13 Inner Loop Count Start Value */
11478 #define REG_DMA13_XMOD                  0xFFC07010         /* DMA13 Inner Loop Address Increment */
11479 #define REG_DMA13_YCNT                  0xFFC07014         /* DMA13 Outer Loop Count Start Value (2D only) */
11480 #define REG_DMA13_YMOD                  0xFFC07018         /* DMA13 Outer Loop Address Increment (2D only) */
11481 #define REG_DMA13_DSCPTR_CUR            0xFFC07024         /* DMA13 Current Descriptor Pointer */
11482 #define REG_DMA13_DSCPTR_PRV            0xFFC07028         /* DMA13 Previous Initial Descriptor Pointer */
11483 #define REG_DMA13_ADDR_CUR              0xFFC0702C         /* DMA13 Current Address */
11484 #define REG_DMA13_STAT                  0xFFC07030         /* DMA13 Status Register */
11485 #define REG_DMA13_XCNT_CUR              0xFFC07034         /* DMA13 Current Count(1D) or intra-row XCNT (2D) */
11486 #define REG_DMA13_YCNT_CUR              0xFFC07038         /* DMA13 Current Row Count (2D only) */
11487 #define REG_DMA13_BWLCNT                0xFFC07040         /* DMA13 Bandwidth Limit Count */
11488 #define REG_DMA13_BWLCNT_CUR            0xFFC07044         /* DMA13 Bandwidth Limit Count Current */
11489 #define REG_DMA13_BWMCNT                0xFFC07048         /* DMA13 Bandwidth Monitor Count */
11490 #define REG_DMA13_BWMCNT_CUR            0xFFC0704C         /* DMA13 Bandwidth Monitor Count Current */
11491
11492 /* =========================
11493         DMA14
11494    ========================= */
11495 #define REG_DMA14_DSCPTR_NXT            0xFFC07080         /* DMA14 Pointer to Next Initial Descriptor */
11496 #define REG_DMA14_ADDRSTART             0xFFC07084         /* DMA14 Start Address of Current Buffer */
11497 #define REG_DMA14_CFG                   0xFFC07088         /* DMA14 Configuration Register */
11498 #define REG_DMA14_XCNT                  0xFFC0708C         /* DMA14 Inner Loop Count Start Value */
11499 #define REG_DMA14_XMOD                  0xFFC07090         /* DMA14 Inner Loop Address Increment */
11500 #define REG_DMA14_YCNT                  0xFFC07094         /* DMA14 Outer Loop Count Start Value (2D only) */
11501 #define REG_DMA14_YMOD                  0xFFC07098         /* DMA14 Outer Loop Address Increment (2D only) */
11502 #define REG_DMA14_DSCPTR_CUR            0xFFC070A4         /* DMA14 Current Descriptor Pointer */
11503 #define REG_DMA14_DSCPTR_PRV            0xFFC070A8         /* DMA14 Previous Initial Descriptor Pointer */
11504 #define REG_DMA14_ADDR_CUR              0xFFC070AC         /* DMA14 Current Address */
11505 #define REG_DMA14_STAT                  0xFFC070B0         /* DMA14 Status Register */
11506 #define REG_DMA14_XCNT_CUR              0xFFC070B4         /* DMA14 Current Count(1D) or intra-row XCNT (2D) */
11507 #define REG_DMA14_YCNT_CUR              0xFFC070B8         /* DMA14 Current Row Count (2D only) */
11508 #define REG_DMA14_BWLCNT                0xFFC070C0         /* DMA14 Bandwidth Limit Count */
11509 #define REG_DMA14_BWLCNT_CUR            0xFFC070C4         /* DMA14 Bandwidth Limit Count Current */
11510 #define REG_DMA14_BWMCNT                0xFFC070C8         /* DMA14 Bandwidth Monitor Count */
11511 #define REG_DMA14_BWMCNT_CUR            0xFFC070CC         /* DMA14 Bandwidth Monitor Count Current */
11512
11513 /* =========================
11514         DMA15
11515    ========================= */
11516 #define REG_DMA15_DSCPTR_NXT            0xFFC07100         /* DMA15 Pointer to Next Initial Descriptor */
11517 #define REG_DMA15_ADDRSTART             0xFFC07104         /* DMA15 Start Address of Current Buffer */
11518 #define REG_DMA15_CFG                   0xFFC07108         /* DMA15 Configuration Register */
11519 #define REG_DMA15_XCNT                  0xFFC0710C         /* DMA15 Inner Loop Count Start Value */
11520 #define REG_DMA15_XMOD                  0xFFC07110         /* DMA15 Inner Loop Address Increment */
11521 #define REG_DMA15_YCNT                  0xFFC07114         /* DMA15 Outer Loop Count Start Value (2D only) */
11522 #define REG_DMA15_YMOD                  0xFFC07118         /* DMA15 Outer Loop Address Increment (2D only) */
11523 #define REG_DMA15_DSCPTR_CUR            0xFFC07124         /* DMA15 Current Descriptor Pointer */
11524 #define REG_DMA15_DSCPTR_PRV            0xFFC07128         /* DMA15 Previous Initial Descriptor Pointer */
11525 #define REG_DMA15_ADDR_CUR              0xFFC0712C         /* DMA15 Current Address */
11526 #define REG_DMA15_STAT                  0xFFC07130         /* DMA15 Status Register */
11527 #define REG_DMA15_XCNT_CUR              0xFFC07134         /* DMA15 Current Count(1D) or intra-row XCNT (2D) */
11528 #define REG_DMA15_YCNT_CUR              0xFFC07138         /* DMA15 Current Row Count (2D only) */
11529 #define REG_DMA15_BWLCNT                0xFFC07140         /* DMA15 Bandwidth Limit Count */
11530 #define REG_DMA15_BWLCNT_CUR            0xFFC07144         /* DMA15 Bandwidth Limit Count Current */
11531 #define REG_DMA15_BWMCNT                0xFFC07148         /* DMA15 Bandwidth Monitor Count */
11532 #define REG_DMA15_BWMCNT_CUR            0xFFC0714C         /* DMA15 Bandwidth Monitor Count Current */
11533
11534 /* =========================
11535         DMA16
11536    ========================= */
11537 #define REG_DMA16_DSCPTR_NXT            0xFFC07180         /* DMA16 Pointer to Next Initial Descriptor */
11538 #define REG_DMA16_ADDRSTART             0xFFC07184         /* DMA16 Start Address of Current Buffer */
11539 #define REG_DMA16_CFG                   0xFFC07188         /* DMA16 Configuration Register */
11540 #define REG_DMA16_XCNT                  0xFFC0718C         /* DMA16 Inner Loop Count Start Value */
11541 #define REG_DMA16_XMOD                  0xFFC07190         /* DMA16 Inner Loop Address Increment */
11542 #define REG_DMA16_YCNT                  0xFFC07194         /* DMA16 Outer Loop Count Start Value (2D only) */
11543 #define REG_DMA16_YMOD                  0xFFC07198         /* DMA16 Outer Loop Address Increment (2D only) */
11544 #define REG_DMA16_DSCPTR_CUR            0xFFC071A4         /* DMA16 Current Descriptor Pointer */
11545 #define REG_DMA16_DSCPTR_PRV            0xFFC071A8         /* DMA16 Previous Initial Descriptor Pointer */
11546 #define REG_DMA16_ADDR_CUR              0xFFC071AC         /* DMA16 Current Address */
11547 #define REG_DMA16_STAT                  0xFFC071B0         /* DMA16 Status Register */
11548 #define REG_DMA16_XCNT_CUR              0xFFC071B4         /* DMA16 Current Count(1D) or intra-row XCNT (2D) */
11549 #define REG_DMA16_YCNT_CUR              0xFFC071B8         /* DMA16 Current Row Count (2D only) */
11550 #define REG_DMA16_BWLCNT                0xFFC071C0         /* DMA16 Bandwidth Limit Count */
11551 #define REG_DMA16_BWLCNT_CUR            0xFFC071C4         /* DMA16 Bandwidth Limit Count Current */
11552 #define REG_DMA16_BWMCNT                0xFFC071C8         /* DMA16 Bandwidth Monitor Count */
11553 #define REG_DMA16_BWMCNT_CUR            0xFFC071CC         /* DMA16 Bandwidth Monitor Count Current */
11554
11555 /* =========================
11556         DMA17
11557    ========================= */
11558 #define REG_DMA17_DSCPTR_NXT            0xFFC07200         /* DMA17 Pointer to Next Initial Descriptor */
11559 #define REG_DMA17_ADDRSTART             0xFFC07204         /* DMA17 Start Address of Current Buffer */
11560 #define REG_DMA17_CFG                   0xFFC07208         /* DMA17 Configuration Register */
11561 #define REG_DMA17_XCNT                  0xFFC0720C         /* DMA17 Inner Loop Count Start Value */
11562 #define REG_DMA17_XMOD                  0xFFC07210         /* DMA17 Inner Loop Address Increment */
11563 #define REG_DMA17_YCNT                  0xFFC07214         /* DMA17 Outer Loop Count Start Value (2D only) */
11564 #define REG_DMA17_YMOD                  0xFFC07218         /* DMA17 Outer Loop Address Increment (2D only) */
11565 #define REG_DMA17_DSCPTR_CUR            0xFFC07224         /* DMA17 Current Descriptor Pointer */
11566 #define REG_DMA17_DSCPTR_PRV            0xFFC07228         /* DMA17 Previous Initial Descriptor Pointer */
11567 #define REG_DMA17_ADDR_CUR              0xFFC0722C         /* DMA17 Current Address */
11568 #define REG_DMA17_STAT                  0xFFC07230         /* DMA17 Status Register */
11569 #define REG_DMA17_XCNT_CUR              0xFFC07234         /* DMA17 Current Count(1D) or intra-row XCNT (2D) */
11570 #define REG_DMA17_YCNT_CUR              0xFFC07238         /* DMA17 Current Row Count (2D only) */
11571 #define REG_DMA17_BWLCNT                0xFFC07240         /* DMA17 Bandwidth Limit Count */
11572 #define REG_DMA17_BWLCNT_CUR            0xFFC07244         /* DMA17 Bandwidth Limit Count Current */
11573 #define REG_DMA17_BWMCNT                0xFFC07248         /* DMA17 Bandwidth Monitor Count */
11574 #define REG_DMA17_BWMCNT_CUR            0xFFC0724C         /* DMA17 Bandwidth Monitor Count Current */
11575
11576 /* =========================
11577         DMA18
11578    ========================= */
11579 #define REG_DMA18_DSCPTR_NXT            0xFFC07280         /* DMA18 Pointer to Next Initial Descriptor */
11580 #define REG_DMA18_ADDRSTART             0xFFC07284         /* DMA18 Start Address of Current Buffer */
11581 #define REG_DMA18_CFG                   0xFFC07288         /* DMA18 Configuration Register */
11582 #define REG_DMA18_XCNT                  0xFFC0728C         /* DMA18 Inner Loop Count Start Value */
11583 #define REG_DMA18_XMOD                  0xFFC07290         /* DMA18 Inner Loop Address Increment */
11584 #define REG_DMA18_YCNT                  0xFFC07294         /* DMA18 Outer Loop Count Start Value (2D only) */
11585 #define REG_DMA18_YMOD                  0xFFC07298         /* DMA18 Outer Loop Address Increment (2D only) */
11586 #define REG_DMA18_DSCPTR_CUR            0xFFC072A4         /* DMA18 Current Descriptor Pointer */
11587 #define REG_DMA18_DSCPTR_PRV            0xFFC072A8         /* DMA18 Previous Initial Descriptor Pointer */
11588 #define REG_DMA18_ADDR_CUR              0xFFC072AC         /* DMA18 Current Address */
11589 #define REG_DMA18_STAT                  0xFFC072B0         /* DMA18 Status Register */
11590 #define REG_DMA18_XCNT_CUR              0xFFC072B4         /* DMA18 Current Count(1D) or intra-row XCNT (2D) */
11591 #define REG_DMA18_YCNT_CUR              0xFFC072B8         /* DMA18 Current Row Count (2D only) */
11592 #define REG_DMA18_BWLCNT                0xFFC072C0         /* DMA18 Bandwidth Limit Count */
11593 #define REG_DMA18_BWLCNT_CUR            0xFFC072C4         /* DMA18 Bandwidth Limit Count Current */
11594 #define REG_DMA18_BWMCNT                0xFFC072C8         /* DMA18 Bandwidth Monitor Count */
11595 #define REG_DMA18_BWMCNT_CUR            0xFFC072CC         /* DMA18 Bandwidth Monitor Count Current */
11596
11597 /* =========================
11598         DMA19
11599    ========================= */
11600 #define REG_DMA19_DSCPTR_NXT            0xFFC07300         /* DMA19 Pointer to Next Initial Descriptor */
11601 #define REG_DMA19_ADDRSTART             0xFFC07304         /* DMA19 Start Address of Current Buffer */
11602 #define REG_DMA19_CFG                   0xFFC07308         /* DMA19 Configuration Register */
11603 #define REG_DMA19_XCNT                  0xFFC0730C         /* DMA19 Inner Loop Count Start Value */
11604 #define REG_DMA19_XMOD                  0xFFC07310         /* DMA19 Inner Loop Address Increment */
11605 #define REG_DMA19_YCNT                  0xFFC07314         /* DMA19 Outer Loop Count Start Value (2D only) */
11606 #define REG_DMA19_YMOD                  0xFFC07318         /* DMA19 Outer Loop Address Increment (2D only) */
11607 #define REG_DMA19_DSCPTR_CUR            0xFFC07324         /* DMA19 Current Descriptor Pointer */
11608 #define REG_DMA19_DSCPTR_PRV            0xFFC07328         /* DMA19 Previous Initial Descriptor Pointer */
11609 #define REG_DMA19_ADDR_CUR              0xFFC0732C         /* DMA19 Current Address */
11610 #define REG_DMA19_STAT                  0xFFC07330         /* DMA19 Status Register */
11611 #define REG_DMA19_XCNT_CUR              0xFFC07334         /* DMA19 Current Count(1D) or intra-row XCNT (2D) */
11612 #define REG_DMA19_YCNT_CUR              0xFFC07338         /* DMA19 Current Row Count (2D only) */
11613 #define REG_DMA19_BWLCNT                0xFFC07340         /* DMA19 Bandwidth Limit Count */
11614 #define REG_DMA19_BWLCNT_CUR            0xFFC07344         /* DMA19 Bandwidth Limit Count Current */
11615 #define REG_DMA19_BWMCNT                0xFFC07348         /* DMA19 Bandwidth Monitor Count */
11616 #define REG_DMA19_BWMCNT_CUR            0xFFC0734C         /* DMA19 Bandwidth Monitor Count Current */
11617
11618 /* =========================
11619         DMA20
11620    ========================= */
11621 #define REG_DMA20_DSCPTR_NXT            0xFFC07380         /* DMA20 Pointer to Next Initial Descriptor */
11622 #define REG_DMA20_ADDRSTART             0xFFC07384         /* DMA20 Start Address of Current Buffer */
11623 #define REG_DMA20_CFG                   0xFFC07388         /* DMA20 Configuration Register */
11624 #define REG_DMA20_XCNT                  0xFFC0738C         /* DMA20 Inner Loop Count Start Value */
11625 #define REG_DMA20_XMOD                  0xFFC07390         /* DMA20 Inner Loop Address Increment */
11626 #define REG_DMA20_YCNT                  0xFFC07394         /* DMA20 Outer Loop Count Start Value (2D only) */
11627 #define REG_DMA20_YMOD                  0xFFC07398         /* DMA20 Outer Loop Address Increment (2D only) */
11628 #define REG_DMA20_DSCPTR_CUR            0xFFC073A4         /* DMA20 Current Descriptor Pointer */
11629 #define REG_DMA20_DSCPTR_PRV            0xFFC073A8         /* DMA20 Previous Initial Descriptor Pointer */
11630 #define REG_DMA20_ADDR_CUR              0xFFC073AC         /* DMA20 Current Address */
11631 #define REG_DMA20_STAT                  0xFFC073B0         /* DMA20 Status Register */
11632 #define REG_DMA20_XCNT_CUR              0xFFC073B4         /* DMA20 Current Count(1D) or intra-row XCNT (2D) */
11633 #define REG_DMA20_YCNT_CUR              0xFFC073B8         /* DMA20 Current Row Count (2D only) */
11634 #define REG_DMA20_BWLCNT                0xFFC073C0         /* DMA20 Bandwidth Limit Count */
11635 #define REG_DMA20_BWLCNT_CUR            0xFFC073C4         /* DMA20 Bandwidth Limit Count Current */
11636 #define REG_DMA20_BWMCNT                0xFFC073C8         /* DMA20 Bandwidth Monitor Count */
11637 #define REG_DMA20_BWMCNT_CUR            0xFFC073CC         /* DMA20 Bandwidth Monitor Count Current */
11638
11639 /* =========================
11640         DMA21
11641    ========================= */
11642 #define REG_DMA21_DSCPTR_NXT            0xFFC09000         /* DMA21 Pointer to Next Initial Descriptor */
11643 #define REG_DMA21_ADDRSTART             0xFFC09004         /* DMA21 Start Address of Current Buffer */
11644 #define REG_DMA21_CFG                   0xFFC09008         /* DMA21 Configuration Register */
11645 #define REG_DMA21_XCNT                  0xFFC0900C         /* DMA21 Inner Loop Count Start Value */
11646 #define REG_DMA21_XMOD                  0xFFC09010         /* DMA21 Inner Loop Address Increment */
11647 #define REG_DMA21_YCNT                  0xFFC09014         /* DMA21 Outer Loop Count Start Value (2D only) */
11648 #define REG_DMA21_YMOD                  0xFFC09018         /* DMA21 Outer Loop Address Increment (2D only) */
11649 #define REG_DMA21_DSCPTR_CUR            0xFFC09024         /* DMA21 Current Descriptor Pointer */
11650 #define REG_DMA21_DSCPTR_PRV            0xFFC09028         /* DMA21 Previous Initial Descriptor Pointer */
11651 #define REG_DMA21_ADDR_CUR              0xFFC0902C         /* DMA21 Current Address */
11652 #define REG_DMA21_STAT                  0xFFC09030         /* DMA21 Status Register */
11653 #define REG_DMA21_XCNT_CUR              0xFFC09034         /* DMA21 Current Count(1D) or intra-row XCNT (2D) */
11654 #define REG_DMA21_YCNT_CUR              0xFFC09038         /* DMA21 Current Row Count (2D only) */
11655 #define REG_DMA21_BWLCNT                0xFFC09040         /* DMA21 Bandwidth Limit Count */
11656 #define REG_DMA21_BWLCNT_CUR            0xFFC09044         /* DMA21 Bandwidth Limit Count Current */
11657 #define REG_DMA21_BWMCNT                0xFFC09048         /* DMA21 Bandwidth Monitor Count */
11658 #define REG_DMA21_BWMCNT_CUR            0xFFC0904C         /* DMA21 Bandwidth Monitor Count Current */
11659
11660 /* =========================
11661         DMA22
11662    ========================= */
11663 #define REG_DMA22_DSCPTR_NXT            0xFFC09080         /* DMA22 Pointer to Next Initial Descriptor */
11664 #define REG_DMA22_ADDRSTART             0xFFC09084         /* DMA22 Start Address of Current Buffer */
11665 #define REG_DMA22_CFG                   0xFFC09088         /* DMA22 Configuration Register */
11666 #define REG_DMA22_XCNT                  0xFFC0908C         /* DMA22 Inner Loop Count Start Value */
11667 #define REG_DMA22_XMOD                  0xFFC09090         /* DMA22 Inner Loop Address Increment */
11668 #define REG_DMA22_YCNT                  0xFFC09094         /* DMA22 Outer Loop Count Start Value (2D only) */
11669 #define REG_DMA22_YMOD                  0xFFC09098         /* DMA22 Outer Loop Address Increment (2D only) */
11670 #define REG_DMA22_DSCPTR_CUR            0xFFC090A4         /* DMA22 Current Descriptor Pointer */
11671 #define REG_DMA22_DSCPTR_PRV            0xFFC090A8         /* DMA22 Previous Initial Descriptor Pointer */
11672 #define REG_DMA22_ADDR_CUR              0xFFC090AC         /* DMA22 Current Address */
11673 #define REG_DMA22_STAT                  0xFFC090B0         /* DMA22 Status Register */
11674 #define REG_DMA22_XCNT_CUR              0xFFC090B4         /* DMA22 Current Count(1D) or intra-row XCNT (2D) */
11675 #define REG_DMA22_YCNT_CUR              0xFFC090B8         /* DMA22 Current Row Count (2D only) */
11676 #define REG_DMA22_BWLCNT                0xFFC090C0         /* DMA22 Bandwidth Limit Count */
11677 #define REG_DMA22_BWLCNT_CUR            0xFFC090C4         /* DMA22 Bandwidth Limit Count Current */
11678 #define REG_DMA22_BWMCNT                0xFFC090C8         /* DMA22 Bandwidth Monitor Count */
11679 #define REG_DMA22_BWMCNT_CUR            0xFFC090CC         /* DMA22 Bandwidth Monitor Count Current */
11680
11681 /* =========================
11682         DMA23
11683    ========================= */
11684 #define REG_DMA23_DSCPTR_NXT            0xFFC09100         /* DMA23 Pointer to Next Initial Descriptor */
11685 #define REG_DMA23_ADDRSTART             0xFFC09104         /* DMA23 Start Address of Current Buffer */
11686 #define REG_DMA23_CFG                   0xFFC09108         /* DMA23 Configuration Register */
11687 #define REG_DMA23_XCNT                  0xFFC0910C         /* DMA23 Inner Loop Count Start Value */
11688 #define REG_DMA23_XMOD                  0xFFC09110         /* DMA23 Inner Loop Address Increment */
11689 #define REG_DMA23_YCNT                  0xFFC09114         /* DMA23 Outer Loop Count Start Value (2D only) */
11690 #define REG_DMA23_YMOD                  0xFFC09118         /* DMA23 Outer Loop Address Increment (2D only) */
11691 #define REG_DMA23_DSCPTR_CUR            0xFFC09124         /* DMA23 Current Descriptor Pointer */
11692 #define REG_DMA23_DSCPTR_PRV            0xFFC09128         /* DMA23 Previous Initial Descriptor Pointer */
11693 #define REG_DMA23_ADDR_CUR              0xFFC0912C         /* DMA23 Current Address */
11694 #define REG_DMA23_STAT                  0xFFC09130         /* DMA23 Status Register */
11695 #define REG_DMA23_XCNT_CUR              0xFFC09134         /* DMA23 Current Count(1D) or intra-row XCNT (2D) */
11696 #define REG_DMA23_YCNT_CUR              0xFFC09138         /* DMA23 Current Row Count (2D only) */
11697 #define REG_DMA23_BWLCNT                0xFFC09140         /* DMA23 Bandwidth Limit Count */
11698 #define REG_DMA23_BWLCNT_CUR            0xFFC09144         /* DMA23 Bandwidth Limit Count Current */
11699 #define REG_DMA23_BWMCNT                0xFFC09148         /* DMA23 Bandwidth Monitor Count */
11700 #define REG_DMA23_BWMCNT_CUR            0xFFC0914C         /* DMA23 Bandwidth Monitor Count Current */
11701
11702 /* =========================
11703         DMA24
11704    ========================= */
11705 #define REG_DMA24_DSCPTR_NXT            0xFFC09180         /* DMA24 Pointer to Next Initial Descriptor */
11706 #define REG_DMA24_ADDRSTART             0xFFC09184         /* DMA24 Start Address of Current Buffer */
11707 #define REG_DMA24_CFG                   0xFFC09188         /* DMA24 Configuration Register */
11708 #define REG_DMA24_XCNT                  0xFFC0918C         /* DMA24 Inner Loop Count Start Value */
11709 #define REG_DMA24_XMOD                  0xFFC09190         /* DMA24 Inner Loop Address Increment */
11710 #define REG_DMA24_YCNT                  0xFFC09194         /* DMA24 Outer Loop Count Start Value (2D only) */
11711 #define REG_DMA24_YMOD                  0xFFC09198         /* DMA24 Outer Loop Address Increment (2D only) */
11712 #define REG_DMA24_DSCPTR_CUR            0xFFC091A4         /* DMA24 Current Descriptor Pointer */
11713 #define REG_DMA24_DSCPTR_PRV            0xFFC091A8         /* DMA24 Previous Initial Descriptor Pointer */
11714 #define REG_DMA24_ADDR_CUR              0xFFC091AC         /* DMA24 Current Address */
11715 #define REG_DMA24_STAT                  0xFFC091B0         /* DMA24 Status Register */
11716 #define REG_DMA24_XCNT_CUR              0xFFC091B4         /* DMA24 Current Count(1D) or intra-row XCNT (2D) */
11717 #define REG_DMA24_YCNT_CUR              0xFFC091B8         /* DMA24 Current Row Count (2D only) */
11718 #define REG_DMA24_BWLCNT                0xFFC091C0         /* DMA24 Bandwidth Limit Count */
11719 #define REG_DMA24_BWLCNT_CUR            0xFFC091C4         /* DMA24 Bandwidth Limit Count Current */
11720 #define REG_DMA24_BWMCNT                0xFFC091C8         /* DMA24 Bandwidth Monitor Count */
11721 #define REG_DMA24_BWMCNT_CUR            0xFFC091CC         /* DMA24 Bandwidth Monitor Count Current */
11722
11723 /* =========================
11724         DMA25
11725    ========================= */
11726 #define REG_DMA25_DSCPTR_NXT            0xFFC09200         /* DMA25 Pointer to Next Initial Descriptor */
11727 #define REG_DMA25_ADDRSTART             0xFFC09204         /* DMA25 Start Address of Current Buffer */
11728 #define REG_DMA25_CFG                   0xFFC09208         /* DMA25 Configuration Register */
11729 #define REG_DMA25_XCNT                  0xFFC0920C         /* DMA25 Inner Loop Count Start Value */
11730 #define REG_DMA25_XMOD                  0xFFC09210         /* DMA25 Inner Loop Address Increment */
11731 #define REG_DMA25_YCNT                  0xFFC09214         /* DMA25 Outer Loop Count Start Value (2D only) */
11732 #define REG_DMA25_YMOD                  0xFFC09218         /* DMA25 Outer Loop Address Increment (2D only) */
11733 #define REG_DMA25_DSCPTR_CUR            0xFFC09224         /* DMA25 Current Descriptor Pointer */
11734 #define REG_DMA25_DSCPTR_PRV            0xFFC09228         /* DMA25 Previous Initial Descriptor Pointer */
11735 #define REG_DMA25_ADDR_CUR              0xFFC0922C         /* DMA25 Current Address */
11736 #define REG_DMA25_STAT                  0xFFC09230         /* DMA25 Status Register */
11737 #define REG_DMA25_XCNT_CUR              0xFFC09234         /* DMA25 Current Count(1D) or intra-row XCNT (2D) */
11738 #define REG_DMA25_YCNT_CUR              0xFFC09238         /* DMA25 Current Row Count (2D only) */
11739 #define REG_DMA25_BWLCNT                0xFFC09240         /* DMA25 Bandwidth Limit Count */
11740 #define REG_DMA25_BWLCNT_CUR            0xFFC09244         /* DMA25 Bandwidth Limit Count Current */
11741 #define REG_DMA25_BWMCNT                0xFFC09248         /* DMA25 Bandwidth Monitor Count */
11742 #define REG_DMA25_BWMCNT_CUR            0xFFC0924C         /* DMA25 Bandwidth Monitor Count Current */
11743
11744 /* =========================
11745         DMA26
11746    ========================= */
11747 #define REG_DMA26_DSCPTR_NXT            0xFFC09280         /* DMA26 Pointer to Next Initial Descriptor */
11748 #define REG_DMA26_ADDRSTART             0xFFC09284         /* DMA26 Start Address of Current Buffer */
11749 #define REG_DMA26_CFG                   0xFFC09288         /* DMA26 Configuration Register */
11750 #define REG_DMA26_XCNT                  0xFFC0928C         /* DMA26 Inner Loop Count Start Value */
11751 #define REG_DMA26_XMOD                  0xFFC09290         /* DMA26 Inner Loop Address Increment */
11752 #define REG_DMA26_YCNT                  0xFFC09294         /* DMA26 Outer Loop Count Start Value (2D only) */
11753 #define REG_DMA26_YMOD                  0xFFC09298         /* DMA26 Outer Loop Address Increment (2D only) */
11754 #define REG_DMA26_DSCPTR_CUR            0xFFC092A4         /* DMA26 Current Descriptor Pointer */
11755 #define REG_DMA26_DSCPTR_PRV            0xFFC092A8         /* DMA26 Previous Initial Descriptor Pointer */
11756 #define REG_DMA26_ADDR_CUR              0xFFC092AC         /* DMA26 Current Address */
11757 #define REG_DMA26_STAT                  0xFFC092B0         /* DMA26 Status Register */
11758 #define REG_DMA26_XCNT_CUR              0xFFC092B4         /* DMA26 Current Count(1D) or intra-row XCNT (2D) */
11759 #define REG_DMA26_YCNT_CUR              0xFFC092B8         /* DMA26 Current Row Count (2D only) */
11760 #define REG_DMA26_BWLCNT                0xFFC092C0         /* DMA26 Bandwidth Limit Count */
11761 #define REG_DMA26_BWLCNT_CUR            0xFFC092C4         /* DMA26 Bandwidth Limit Count Current */
11762 #define REG_DMA26_BWMCNT                0xFFC092C8         /* DMA26 Bandwidth Monitor Count */
11763 #define REG_DMA26_BWMCNT_CUR            0xFFC092CC         /* DMA26 Bandwidth Monitor Count Current */
11764
11765 /* =========================
11766         DMA27
11767    ========================= */
11768 #define REG_DMA27_DSCPTR_NXT            0xFFC09300         /* DMA27 Pointer to Next Initial Descriptor */
11769 #define REG_DMA27_ADDRSTART             0xFFC09304         /* DMA27 Start Address of Current Buffer */
11770 #define REG_DMA27_CFG                   0xFFC09308         /* DMA27 Configuration Register */
11771 #define REG_DMA27_XCNT                  0xFFC0930C         /* DMA27 Inner Loop Count Start Value */
11772 #define REG_DMA27_XMOD                  0xFFC09310         /* DMA27 Inner Loop Address Increment */
11773 #define REG_DMA27_YCNT                  0xFFC09314         /* DMA27 Outer Loop Count Start Value (2D only) */
11774 #define REG_DMA27_YMOD                  0xFFC09318         /* DMA27 Outer Loop Address Increment (2D only) */
11775 #define REG_DMA27_DSCPTR_CUR            0xFFC09324         /* DMA27 Current Descriptor Pointer */
11776 #define REG_DMA27_DSCPTR_PRV            0xFFC09328         /* DMA27 Previous Initial Descriptor Pointer */
11777 #define REG_DMA27_ADDR_CUR              0xFFC0932C         /* DMA27 Current Address */
11778 #define REG_DMA27_STAT                  0xFFC09330         /* DMA27 Status Register */
11779 #define REG_DMA27_XCNT_CUR              0xFFC09334         /* DMA27 Current Count(1D) or intra-row XCNT (2D) */
11780 #define REG_DMA27_YCNT_CUR              0xFFC09338         /* DMA27 Current Row Count (2D only) */
11781 #define REG_DMA27_BWLCNT                0xFFC09340         /* DMA27 Bandwidth Limit Count */
11782 #define REG_DMA27_BWLCNT_CUR            0xFFC09344         /* DMA27 Bandwidth Limit Count Current */
11783 #define REG_DMA27_BWMCNT                0xFFC09348         /* DMA27 Bandwidth Monitor Count */
11784 #define REG_DMA27_BWMCNT_CUR            0xFFC0934C         /* DMA27 Bandwidth Monitor Count Current */
11785
11786 /* =========================
11787         DMA28
11788    ========================= */
11789 #define REG_DMA28_DSCPTR_NXT            0xFFC09380         /* DMA28 Pointer to Next Initial Descriptor */
11790 #define REG_DMA28_ADDRSTART             0xFFC09384         /* DMA28 Start Address of Current Buffer */
11791 #define REG_DMA28_CFG                   0xFFC09388         /* DMA28 Configuration Register */
11792 #define REG_DMA28_XCNT                  0xFFC0938C         /* DMA28 Inner Loop Count Start Value */
11793 #define REG_DMA28_XMOD                  0xFFC09390         /* DMA28 Inner Loop Address Increment */
11794 #define REG_DMA28_YCNT                  0xFFC09394         /* DMA28 Outer Loop Count Start Value (2D only) */
11795 #define REG_DMA28_YMOD                  0xFFC09398         /* DMA28 Outer Loop Address Increment (2D only) */
11796 #define REG_DMA28_DSCPTR_CUR            0xFFC093A4         /* DMA28 Current Descriptor Pointer */
11797 #define REG_DMA28_DSCPTR_PRV            0xFFC093A8         /* DMA28 Previous Initial Descriptor Pointer */
11798 #define REG_DMA28_ADDR_CUR              0xFFC093AC         /* DMA28 Current Address */
11799 #define REG_DMA28_STAT                  0xFFC093B0         /* DMA28 Status Register */
11800 #define REG_DMA28_XCNT_CUR              0xFFC093B4         /* DMA28 Current Count(1D) or intra-row XCNT (2D) */
11801 #define REG_DMA28_YCNT_CUR              0xFFC093B8         /* DMA28 Current Row Count (2D only) */
11802 #define REG_DMA28_BWLCNT                0xFFC093C0         /* DMA28 Bandwidth Limit Count */
11803 #define REG_DMA28_BWLCNT_CUR            0xFFC093C4         /* DMA28 Bandwidth Limit Count Current */
11804 #define REG_DMA28_BWMCNT                0xFFC093C8         /* DMA28 Bandwidth Monitor Count */
11805 #define REG_DMA28_BWMCNT_CUR            0xFFC093CC         /* DMA28 Bandwidth Monitor Count Current */
11806
11807 /* =========================
11808         DMA29
11809    ========================= */
11810 #define REG_DMA29_DSCPTR_NXT            0xFFC0B000         /* DMA29 Pointer to Next Initial Descriptor */
11811 #define REG_DMA29_ADDRSTART             0xFFC0B004         /* DMA29 Start Address of Current Buffer */
11812 #define REG_DMA29_CFG                   0xFFC0B008         /* DMA29 Configuration Register */
11813 #define REG_DMA29_XCNT                  0xFFC0B00C         /* DMA29 Inner Loop Count Start Value */
11814 #define REG_DMA29_XMOD                  0xFFC0B010         /* DMA29 Inner Loop Address Increment */
11815 #define REG_DMA29_YCNT                  0xFFC0B014         /* DMA29 Outer Loop Count Start Value (2D only) */
11816 #define REG_DMA29_YMOD                  0xFFC0B018         /* DMA29 Outer Loop Address Increment (2D only) */
11817 #define REG_DMA29_DSCPTR_CUR            0xFFC0B024         /* DMA29 Current Descriptor Pointer */
11818 #define REG_DMA29_DSCPTR_PRV            0xFFC0B028         /* DMA29 Previous Initial Descriptor Pointer */
11819 #define REG_DMA29_ADDR_CUR              0xFFC0B02C         /* DMA29 Current Address */
11820 #define REG_DMA29_STAT                  0xFFC0B030         /* DMA29 Status Register */
11821 #define REG_DMA29_XCNT_CUR              0xFFC0B034         /* DMA29 Current Count(1D) or intra-row XCNT (2D) */
11822 #define REG_DMA29_YCNT_CUR              0xFFC0B038         /* DMA29 Current Row Count (2D only) */
11823 #define REG_DMA29_BWLCNT                0xFFC0B040         /* DMA29 Bandwidth Limit Count */
11824 #define REG_DMA29_BWLCNT_CUR            0xFFC0B044         /* DMA29 Bandwidth Limit Count Current */
11825 #define REG_DMA29_BWMCNT                0xFFC0B048         /* DMA29 Bandwidth Monitor Count */
11826 #define REG_DMA29_BWMCNT_CUR            0xFFC0B04C         /* DMA29 Bandwidth Monitor Count Current */
11827
11828 /* =========================
11829         DMA30
11830    ========================= */
11831 #define REG_DMA30_DSCPTR_NXT            0xFFC0B080         /* DMA30 Pointer to Next Initial Descriptor */
11832 #define REG_DMA30_ADDRSTART             0xFFC0B084         /* DMA30 Start Address of Current Buffer */
11833 #define REG_DMA30_CFG                   0xFFC0B088         /* DMA30 Configuration Register */
11834 #define REG_DMA30_XCNT                  0xFFC0B08C         /* DMA30 Inner Loop Count Start Value */
11835 #define REG_DMA30_XMOD                  0xFFC0B090         /* DMA30 Inner Loop Address Increment */
11836 #define REG_DMA30_YCNT                  0xFFC0B094         /* DMA30 Outer Loop Count Start Value (2D only) */
11837 #define REG_DMA30_YMOD                  0xFFC0B098         /* DMA30 Outer Loop Address Increment (2D only) */
11838 #define REG_DMA30_DSCPTR_CUR            0xFFC0B0A4         /* DMA30 Current Descriptor Pointer */
11839 #define REG_DMA30_DSCPTR_PRV            0xFFC0B0A8         /* DMA30 Previous Initial Descriptor Pointer */
11840 #define REG_DMA30_ADDR_CUR              0xFFC0B0AC         /* DMA30 Current Address */
11841 #define REG_DMA30_STAT                  0xFFC0B0B0         /* DMA30 Status Register */
11842 #define REG_DMA30_XCNT_CUR              0xFFC0B0B4         /* DMA30 Current Count(1D) or intra-row XCNT (2D) */
11843 #define REG_DMA30_YCNT_CUR              0xFFC0B0B8         /* DMA30 Current Row Count (2D only) */
11844 #define REG_DMA30_BWLCNT                0xFFC0B0C0         /* DMA30 Bandwidth Limit Count */
11845 #define REG_DMA30_BWLCNT_CUR            0xFFC0B0C4         /* DMA30 Bandwidth Limit Count Current */
11846 #define REG_DMA30_BWMCNT                0xFFC0B0C8         /* DMA30 Bandwidth Monitor Count */
11847 #define REG_DMA30_BWMCNT_CUR            0xFFC0B0CC         /* DMA30 Bandwidth Monitor Count Current */
11848
11849 /* =========================
11850         DMA31
11851    ========================= */
11852 #define REG_DMA31_DSCPTR_NXT            0xFFC0B100         /* DMA31 Pointer to Next Initial Descriptor */
11853 #define REG_DMA31_ADDRSTART             0xFFC0B104         /* DMA31 Start Address of Current Buffer */
11854 #define REG_DMA31_CFG                   0xFFC0B108         /* DMA31 Configuration Register */
11855 #define REG_DMA31_XCNT                  0xFFC0B10C         /* DMA31 Inner Loop Count Start Value */
11856 #define REG_DMA31_XMOD                  0xFFC0B110         /* DMA31 Inner Loop Address Increment */
11857 #define REG_DMA31_YCNT                  0xFFC0B114         /* DMA31 Outer Loop Count Start Value (2D only) */
11858 #define REG_DMA31_YMOD                  0xFFC0B118         /* DMA31 Outer Loop Address Increment (2D only) */
11859 #define REG_DMA31_DSCPTR_CUR            0xFFC0B124         /* DMA31 Current Descriptor Pointer */
11860 #define REG_DMA31_DSCPTR_PRV            0xFFC0B128         /* DMA31 Previous Initial Descriptor Pointer */
11861 #define REG_DMA31_ADDR_CUR              0xFFC0B12C         /* DMA31 Current Address */
11862 #define REG_DMA31_STAT                  0xFFC0B130         /* DMA31 Status Register */
11863 #define REG_DMA31_XCNT_CUR              0xFFC0B134         /* DMA31 Current Count(1D) or intra-row XCNT (2D) */
11864 #define REG_DMA31_YCNT_CUR              0xFFC0B138         /* DMA31 Current Row Count (2D only) */
11865 #define REG_DMA31_BWLCNT                0xFFC0B140         /* DMA31 Bandwidth Limit Count */
11866 #define REG_DMA31_BWLCNT_CUR            0xFFC0B144         /* DMA31 Bandwidth Limit Count Current */
11867 #define REG_DMA31_BWMCNT                0xFFC0B148         /* DMA31 Bandwidth Monitor Count */
11868 #define REG_DMA31_BWMCNT_CUR            0xFFC0B14C         /* DMA31 Bandwidth Monitor Count Current */
11869
11870 /* =========================
11871         DMA32
11872    ========================= */
11873 #define REG_DMA32_DSCPTR_NXT            0xFFC0B180         /* DMA32 Pointer to Next Initial Descriptor */
11874 #define REG_DMA32_ADDRSTART             0xFFC0B184         /* DMA32 Start Address of Current Buffer */
11875 #define REG_DMA32_CFG                   0xFFC0B188         /* DMA32 Configuration Register */
11876 #define REG_DMA32_XCNT                  0xFFC0B18C         /* DMA32 Inner Loop Count Start Value */
11877 #define REG_DMA32_XMOD                  0xFFC0B190         /* DMA32 Inner Loop Address Increment */
11878 #define REG_DMA32_YCNT                  0xFFC0B194         /* DMA32 Outer Loop Count Start Value (2D only) */
11879 #define REG_DMA32_YMOD                  0xFFC0B198         /* DMA32 Outer Loop Address Increment (2D only) */
11880 #define REG_DMA32_DSCPTR_CUR            0xFFC0B1A4         /* DMA32 Current Descriptor Pointer */
11881 #define REG_DMA32_DSCPTR_PRV            0xFFC0B1A8         /* DMA32 Previous Initial Descriptor Pointer */
11882 #define REG_DMA32_ADDR_CUR              0xFFC0B1AC         /* DMA32 Current Address */
11883 #define REG_DMA32_STAT                  0xFFC0B1B0         /* DMA32 Status Register */
11884 #define REG_DMA32_XCNT_CUR              0xFFC0B1B4         /* DMA32 Current Count(1D) or intra-row XCNT (2D) */
11885 #define REG_DMA32_YCNT_CUR              0xFFC0B1B8         /* DMA32 Current Row Count (2D only) */
11886 #define REG_DMA32_BWLCNT                0xFFC0B1C0         /* DMA32 Bandwidth Limit Count */
11887 #define REG_DMA32_BWLCNT_CUR            0xFFC0B1C4         /* DMA32 Bandwidth Limit Count Current */
11888 #define REG_DMA32_BWMCNT                0xFFC0B1C8         /* DMA32 Bandwidth Monitor Count */
11889 #define REG_DMA32_BWMCNT_CUR            0xFFC0B1CC         /* DMA32 Bandwidth Monitor Count Current */
11890
11891 /* =========================
11892         DMA33
11893    ========================= */
11894 #define REG_DMA33_DSCPTR_NXT            0xFFC0D000         /* DMA33 Pointer to Next Initial Descriptor */
11895 #define REG_DMA33_ADDRSTART             0xFFC0D004         /* DMA33 Start Address of Current Buffer */
11896 #define REG_DMA33_CFG                   0xFFC0D008         /* DMA33 Configuration Register */
11897 #define REG_DMA33_XCNT                  0xFFC0D00C         /* DMA33 Inner Loop Count Start Value */
11898 #define REG_DMA33_XMOD                  0xFFC0D010         /* DMA33 Inner Loop Address Increment */
11899 #define REG_DMA33_YCNT                  0xFFC0D014         /* DMA33 Outer Loop Count Start Value (2D only) */
11900 #define REG_DMA33_YMOD                  0xFFC0D018         /* DMA33 Outer Loop Address Increment (2D only) */
11901 #define REG_DMA33_DSCPTR_CUR            0xFFC0D024         /* DMA33 Current Descriptor Pointer */
11902 #define REG_DMA33_DSCPTR_PRV            0xFFC0D028         /* DMA33 Previous Initial Descriptor Pointer */
11903 #define REG_DMA33_ADDR_CUR              0xFFC0D02C         /* DMA33 Current Address */
11904 #define REG_DMA33_STAT                  0xFFC0D030         /* DMA33 Status Register */
11905 #define REG_DMA33_XCNT_CUR              0xFFC0D034         /* DMA33 Current Count(1D) or intra-row XCNT (2D) */
11906 #define REG_DMA33_YCNT_CUR              0xFFC0D038         /* DMA33 Current Row Count (2D only) */
11907 #define REG_DMA33_BWLCNT                0xFFC0D040         /* DMA33 Bandwidth Limit Count */
11908 #define REG_DMA33_BWLCNT_CUR            0xFFC0D044         /* DMA33 Bandwidth Limit Count Current */
11909 #define REG_DMA33_BWMCNT                0xFFC0D048         /* DMA33 Bandwidth Monitor Count */
11910 #define REG_DMA33_BWMCNT_CUR            0xFFC0D04C         /* DMA33 Bandwidth Monitor Count Current */
11911
11912 /* =========================
11913         DMA34
11914    ========================= */
11915 #define REG_DMA34_DSCPTR_NXT            0xFFC0D080         /* DMA34 Pointer to Next Initial Descriptor */
11916 #define REG_DMA34_ADDRSTART             0xFFC0D084         /* DMA34 Start Address of Current Buffer */
11917 #define REG_DMA34_CFG                   0xFFC0D088         /* DMA34 Configuration Register */
11918 #define REG_DMA34_XCNT                  0xFFC0D08C         /* DMA34 Inner Loop Count Start Value */
11919 #define REG_DMA34_XMOD                  0xFFC0D090         /* DMA34 Inner Loop Address Increment */
11920 #define REG_DMA34_YCNT                  0xFFC0D094         /* DMA34 Outer Loop Count Start Value (2D only) */
11921 #define REG_DMA34_YMOD                  0xFFC0D098         /* DMA34 Outer Loop Address Increment (2D only) */
11922 #define REG_DMA34_DSCPTR_CUR            0xFFC0D0A4         /* DMA34 Current Descriptor Pointer */
11923 #define REG_DMA34_DSCPTR_PRV            0xFFC0D0A8         /* DMA34 Previous Initial Descriptor Pointer */
11924 #define REG_DMA34_ADDR_CUR              0xFFC0D0AC         /* DMA34 Current Address */
11925 #define REG_DMA34_STAT                  0xFFC0D0B0         /* DMA34 Status Register */
11926 #define REG_DMA34_XCNT_CUR              0xFFC0D0B4         /* DMA34 Current Count(1D) or intra-row XCNT (2D) */
11927 #define REG_DMA34_YCNT_CUR              0xFFC0D0B8         /* DMA34 Current Row Count (2D only) */
11928 #define REG_DMA34_BWLCNT                0xFFC0D0C0         /* DMA34 Bandwidth Limit Count */
11929 #define REG_DMA34_BWLCNT_CUR            0xFFC0D0C4         /* DMA34 Bandwidth Limit Count Current */
11930 #define REG_DMA34_BWMCNT                0xFFC0D0C8         /* DMA34 Bandwidth Monitor Count */
11931 #define REG_DMA34_BWMCNT_CUR            0xFFC0D0CC         /* DMA34 Bandwidth Monitor Count Current */
11932
11933 /* =========================
11934         DMA35
11935    ========================= */
11936 #define REG_DMA35_DSCPTR_NXT            0xFFC10000         /* DMA35 Pointer to Next Initial Descriptor */
11937 #define REG_DMA35_ADDRSTART             0xFFC10004         /* DMA35 Start Address of Current Buffer */
11938 #define REG_DMA35_CFG                   0xFFC10008         /* DMA35 Configuration Register */
11939 #define REG_DMA35_XCNT                  0xFFC1000C         /* DMA35 Inner Loop Count Start Value */
11940 #define REG_DMA35_XMOD                  0xFFC10010         /* DMA35 Inner Loop Address Increment */
11941 #define REG_DMA35_YCNT                  0xFFC10014         /* DMA35 Outer Loop Count Start Value (2D only) */
11942 #define REG_DMA35_YMOD                  0xFFC10018         /* DMA35 Outer Loop Address Increment (2D only) */
11943 #define REG_DMA35_DSCPTR_CUR            0xFFC10024         /* DMA35 Current Descriptor Pointer */
11944 #define REG_DMA35_DSCPTR_PRV            0xFFC10028         /* DMA35 Previous Initial Descriptor Pointer */
11945 #define REG_DMA35_ADDR_CUR              0xFFC1002C         /* DMA35 Current Address */
11946 #define REG_DMA35_STAT                  0xFFC10030         /* DMA35 Status Register */
11947 #define REG_DMA35_XCNT_CUR              0xFFC10034         /* DMA35 Current Count(1D) or intra-row XCNT (2D) */
11948 #define REG_DMA35_YCNT_CUR              0xFFC10038         /* DMA35 Current Row Count (2D only) */
11949 #define REG_DMA35_BWLCNT                0xFFC10040         /* DMA35 Bandwidth Limit Count */
11950 #define REG_DMA35_BWLCNT_CUR            0xFFC10044         /* DMA35 Bandwidth Limit Count Current */
11951 #define REG_DMA35_BWMCNT                0xFFC10048         /* DMA35 Bandwidth Monitor Count */
11952 #define REG_DMA35_BWMCNT_CUR            0xFFC1004C         /* DMA35 Bandwidth Monitor Count Current */
11953
11954 /* =========================
11955         DMA36
11956    ========================= */
11957 #define REG_DMA36_DSCPTR_NXT            0xFFC10080         /* DMA36 Pointer to Next Initial Descriptor */
11958 #define REG_DMA36_ADDRSTART             0xFFC10084         /* DMA36 Start Address of Current Buffer */
11959 #define REG_DMA36_CFG                   0xFFC10088         /* DMA36 Configuration Register */
11960 #define REG_DMA36_XCNT                  0xFFC1008C         /* DMA36 Inner Loop Count Start Value */
11961 #define REG_DMA36_XMOD                  0xFFC10090         /* DMA36 Inner Loop Address Increment */
11962 #define REG_DMA36_YCNT                  0xFFC10094         /* DMA36 Outer Loop Count Start Value (2D only) */
11963 #define REG_DMA36_YMOD                  0xFFC10098         /* DMA36 Outer Loop Address Increment (2D only) */
11964 #define REG_DMA36_DSCPTR_CUR            0xFFC100A4         /* DMA36 Current Descriptor Pointer */
11965 #define REG_DMA36_DSCPTR_PRV            0xFFC100A8         /* DMA36 Previous Initial Descriptor Pointer */
11966 #define REG_DMA36_ADDR_CUR              0xFFC100AC         /* DMA36 Current Address */
11967 #define REG_DMA36_STAT                  0xFFC100B0         /* DMA36 Status Register */
11968 #define REG_DMA36_XCNT_CUR              0xFFC100B4         /* DMA36 Current Count(1D) or intra-row XCNT (2D) */
11969 #define REG_DMA36_YCNT_CUR              0xFFC100B8         /* DMA36 Current Row Count (2D only) */
11970 #define REG_DMA36_BWLCNT                0xFFC100C0         /* DMA36 Bandwidth Limit Count */
11971 #define REG_DMA36_BWLCNT_CUR            0xFFC100C4         /* DMA36 Bandwidth Limit Count Current */
11972 #define REG_DMA36_BWMCNT                0xFFC100C8         /* DMA36 Bandwidth Monitor Count */
11973 #define REG_DMA36_BWMCNT_CUR            0xFFC100CC         /* DMA36 Bandwidth Monitor Count Current */
11974
11975 /* =========================
11976         DMA37
11977    ========================= */
11978 #define REG_DMA37_DSCPTR_NXT            0xFFC10100         /* DMA37 Pointer to Next Initial Descriptor */
11979 #define REG_DMA37_ADDRSTART             0xFFC10104         /* DMA37 Start Address of Current Buffer */
11980 #define REG_DMA37_CFG                   0xFFC10108         /* DMA37 Configuration Register */
11981 #define REG_DMA37_XCNT                  0xFFC1010C         /* DMA37 Inner Loop Count Start Value */
11982 #define REG_DMA37_XMOD                  0xFFC10110         /* DMA37 Inner Loop Address Increment */
11983 #define REG_DMA37_YCNT                  0xFFC10114         /* DMA37 Outer Loop Count Start Value (2D only) */
11984 #define REG_DMA37_YMOD                  0xFFC10118         /* DMA37 Outer Loop Address Increment (2D only) */
11985 #define REG_DMA37_DSCPTR_CUR            0xFFC10124         /* DMA37 Current Descriptor Pointer */
11986 #define REG_DMA37_DSCPTR_PRV            0xFFC10128         /* DMA37 Previous Initial Descriptor Pointer */
11987 #define REG_DMA37_ADDR_CUR              0xFFC1012C         /* DMA37 Current Address */
11988 #define REG_DMA37_STAT                  0xFFC10130         /* DMA37 Status Register */
11989 #define REG_DMA37_XCNT_CUR              0xFFC10134         /* DMA37 Current Count(1D) or intra-row XCNT (2D) */
11990 #define REG_DMA37_YCNT_CUR              0xFFC10138         /* DMA37 Current Row Count (2D only) */
11991 #define REG_DMA37_BWLCNT                0xFFC10140         /* DMA37 Bandwidth Limit Count */
11992 #define REG_DMA37_BWLCNT_CUR            0xFFC10144         /* DMA37 Bandwidth Limit Count Current */
11993 #define REG_DMA37_BWMCNT                0xFFC10148         /* DMA37 Bandwidth Monitor Count */
11994 #define REG_DMA37_BWMCNT_CUR            0xFFC1014C         /* DMA37 Bandwidth Monitor Count Current */
11995
11996 /* =========================
11997         DMA38
11998    ========================= */
11999 #define REG_DMA38_DSCPTR_NXT            0xFFC12000         /* DMA38 Pointer to Next Initial Descriptor */
12000 #define REG_DMA38_ADDRSTART             0xFFC12004         /* DMA38 Start Address of Current Buffer */
12001 #define REG_DMA38_CFG                   0xFFC12008         /* DMA38 Configuration Register */
12002 #define REG_DMA38_XCNT                  0xFFC1200C         /* DMA38 Inner Loop Count Start Value */
12003 #define REG_DMA38_XMOD                  0xFFC12010         /* DMA38 Inner Loop Address Increment */
12004 #define REG_DMA38_YCNT                  0xFFC12014         /* DMA38 Outer Loop Count Start Value (2D only) */
12005 #define REG_DMA38_YMOD                  0xFFC12018         /* DMA38 Outer Loop Address Increment (2D only) */
12006 #define REG_DMA38_DSCPTR_CUR            0xFFC12024         /* DMA38 Current Descriptor Pointer */
12007 #define REG_DMA38_DSCPTR_PRV            0xFFC12028         /* DMA38 Previous Initial Descriptor Pointer */
12008 #define REG_DMA38_ADDR_CUR              0xFFC1202C         /* DMA38 Current Address */
12009 #define REG_DMA38_STAT                  0xFFC12030         /* DMA38 Status Register */
12010 #define REG_DMA38_XCNT_CUR              0xFFC12034         /* DMA38 Current Count(1D) or intra-row XCNT (2D) */
12011 #define REG_DMA38_YCNT_CUR              0xFFC12038         /* DMA38 Current Row Count (2D only) */
12012 #define REG_DMA38_BWLCNT                0xFFC12040         /* DMA38 Bandwidth Limit Count */
12013 #define REG_DMA38_BWLCNT_CUR            0xFFC12044         /* DMA38 Bandwidth Limit Count Current */
12014 #define REG_DMA38_BWMCNT                0xFFC12048         /* DMA38 Bandwidth Monitor Count */
12015 #define REG_DMA38_BWMCNT_CUR            0xFFC1204C         /* DMA38 Bandwidth Monitor Count Current */
12016
12017 /* =========================
12018         DMA39
12019    ========================= */
12020 #define REG_DMA39_DSCPTR_NXT            0xFFC12080         /* DMA39 Pointer to Next Initial Descriptor */
12021 #define REG_DMA39_ADDRSTART             0xFFC12084         /* DMA39 Start Address of Current Buffer */
12022 #define REG_DMA39_CFG                   0xFFC12088         /* DMA39 Configuration Register */
12023 #define REG_DMA39_XCNT                  0xFFC1208C         /* DMA39 Inner Loop Count Start Value */
12024 #define REG_DMA39_XMOD                  0xFFC12090         /* DMA39 Inner Loop Address Increment */
12025 #define REG_DMA39_YCNT                  0xFFC12094         /* DMA39 Outer Loop Count Start Value (2D only) */
12026 #define REG_DMA39_YMOD                  0xFFC12098         /* DMA39 Outer Loop Address Increment (2D only) */
12027 #define REG_DMA39_DSCPTR_CUR            0xFFC120A4         /* DMA39 Current Descriptor Pointer */
12028 #define REG_DMA39_DSCPTR_PRV            0xFFC120A8         /* DMA39 Previous Initial Descriptor Pointer */
12029 #define REG_DMA39_ADDR_CUR              0xFFC120AC         /* DMA39 Current Address */
12030 #define REG_DMA39_STAT                  0xFFC120B0         /* DMA39 Status Register */
12031 #define REG_DMA39_XCNT_CUR              0xFFC120B4         /* DMA39 Current Count(1D) or intra-row XCNT (2D) */
12032 #define REG_DMA39_YCNT_CUR              0xFFC120B8         /* DMA39 Current Row Count (2D only) */
12033 #define REG_DMA39_BWLCNT                0xFFC120C0         /* DMA39 Bandwidth Limit Count */
12034 #define REG_DMA39_BWLCNT_CUR            0xFFC120C4         /* DMA39 Bandwidth Limit Count Current */
12035 #define REG_DMA39_BWMCNT                0xFFC120C8         /* DMA39 Bandwidth Monitor Count */
12036 #define REG_DMA39_BWMCNT_CUR            0xFFC120CC         /* DMA39 Bandwidth Monitor Count Current */
12037
12038 /* =========================
12039         DMA40
12040    ========================= */
12041 #define REG_DMA40_DSCPTR_NXT            0xFFC12100         /* DMA40 Pointer to Next Initial Descriptor */
12042 #define REG_DMA40_ADDRSTART             0xFFC12104         /* DMA40 Start Address of Current Buffer */
12043 #define REG_DMA40_CFG                   0xFFC12108         /* DMA40 Configuration Register */
12044 #define REG_DMA40_XCNT                  0xFFC1210C         /* DMA40 Inner Loop Count Start Value */
12045 #define REG_DMA40_XMOD                  0xFFC12110         /* DMA40 Inner Loop Address Increment */
12046 #define REG_DMA40_YCNT                  0xFFC12114         /* DMA40 Outer Loop Count Start Value (2D only) */
12047 #define REG_DMA40_YMOD                  0xFFC12118         /* DMA40 Outer Loop Address Increment (2D only) */
12048 #define REG_DMA40_DSCPTR_CUR            0xFFC12124         /* DMA40 Current Descriptor Pointer */
12049 #define REG_DMA40_DSCPTR_PRV            0xFFC12128         /* DMA40 Previous Initial Descriptor Pointer */
12050 #define REG_DMA40_ADDR_CUR              0xFFC1212C         /* DMA40 Current Address */
12051 #define REG_DMA40_STAT                  0xFFC12130         /* DMA40 Status Register */
12052 #define REG_DMA40_XCNT_CUR              0xFFC12134         /* DMA40 Current Count(1D) or intra-row XCNT (2D) */
12053 #define REG_DMA40_YCNT_CUR              0xFFC12138         /* DMA40 Current Row Count (2D only) */
12054 #define REG_DMA40_BWLCNT                0xFFC12140         /* DMA40 Bandwidth Limit Count */
12055 #define REG_DMA40_BWLCNT_CUR            0xFFC12144         /* DMA40 Bandwidth Limit Count Current */
12056 #define REG_DMA40_BWMCNT                0xFFC12148         /* DMA40 Bandwidth Monitor Count */
12057 #define REG_DMA40_BWMCNT_CUR            0xFFC1214C         /* DMA40 Bandwidth Monitor Count Current */
12058
12059 /* =========================
12060         DMA41
12061    ========================= */
12062 #define REG_DMA41_DSCPTR_NXT            0xFFC12180         /* DMA41 Pointer to Next Initial Descriptor */
12063 #define REG_DMA41_ADDRSTART             0xFFC12184         /* DMA41 Start Address of Current Buffer */
12064 #define REG_DMA41_CFG                   0xFFC12188         /* DMA41 Configuration Register */
12065 #define REG_DMA41_XCNT                  0xFFC1218C         /* DMA41 Inner Loop Count Start Value */
12066 #define REG_DMA41_XMOD                  0xFFC12190         /* DMA41 Inner Loop Address Increment */
12067 #define REG_DMA41_YCNT                  0xFFC12194         /* DMA41 Outer Loop Count Start Value (2D only) */
12068 #define REG_DMA41_YMOD                  0xFFC12198         /* DMA41 Outer Loop Address Increment (2D only) */
12069 #define REG_DMA41_DSCPTR_CUR            0xFFC121A4         /* DMA41 Current Descriptor Pointer */
12070 #define REG_DMA41_DSCPTR_PRV            0xFFC121A8         /* DMA41 Previous Initial Descriptor Pointer */
12071 #define REG_DMA41_ADDR_CUR              0xFFC121AC         /* DMA41 Current Address */
12072 #define REG_DMA41_STAT                  0xFFC121B0         /* DMA41 Status Register */
12073 #define REG_DMA41_XCNT_CUR              0xFFC121B4         /* DMA41 Current Count(1D) or intra-row XCNT (2D) */
12074 #define REG_DMA41_YCNT_CUR              0xFFC121B8         /* DMA41 Current Row Count (2D only) */
12075 #define REG_DMA41_BWLCNT                0xFFC121C0         /* DMA41 Bandwidth Limit Count */
12076 #define REG_DMA41_BWLCNT_CUR            0xFFC121C4         /* DMA41 Bandwidth Limit Count Current */
12077 #define REG_DMA41_BWMCNT                0xFFC121C8         /* DMA41 Bandwidth Monitor Count */
12078 #define REG_DMA41_BWMCNT_CUR            0xFFC121CC         /* DMA41 Bandwidth Monitor Count Current */
12079
12080 /* =========================
12081         DMA42
12082    ========================= */
12083 #define REG_DMA42_DSCPTR_NXT            0xFFC14000         /* DMA42 Pointer to Next Initial Descriptor */
12084 #define REG_DMA42_ADDRSTART             0xFFC14004         /* DMA42 Start Address of Current Buffer */
12085 #define REG_DMA42_CFG                   0xFFC14008         /* DMA42 Configuration Register */
12086 #define REG_DMA42_XCNT                  0xFFC1400C         /* DMA42 Inner Loop Count Start Value */
12087 #define REG_DMA42_XMOD                  0xFFC14010         /* DMA42 Inner Loop Address Increment */
12088 #define REG_DMA42_YCNT                  0xFFC14014         /* DMA42 Outer Loop Count Start Value (2D only) */
12089 #define REG_DMA42_YMOD                  0xFFC14018         /* DMA42 Outer Loop Address Increment (2D only) */
12090 #define REG_DMA42_DSCPTR_CUR            0xFFC14024         /* DMA42 Current Descriptor Pointer */
12091 #define REG_DMA42_DSCPTR_PRV            0xFFC14028         /* DMA42 Previous Initial Descriptor Pointer */
12092 #define REG_DMA42_ADDR_CUR              0xFFC1402C         /* DMA42 Current Address */
12093 #define REG_DMA42_STAT                  0xFFC14030         /* DMA42 Status Register */
12094 #define REG_DMA42_XCNT_CUR              0xFFC14034         /* DMA42 Current Count(1D) or intra-row XCNT (2D) */
12095 #define REG_DMA42_YCNT_CUR              0xFFC14038         /* DMA42 Current Row Count (2D only) */
12096 #define REG_DMA42_BWLCNT                0xFFC14040         /* DMA42 Bandwidth Limit Count */
12097 #define REG_DMA42_BWLCNT_CUR            0xFFC14044         /* DMA42 Bandwidth Limit Count Current */
12098 #define REG_DMA42_BWMCNT                0xFFC14048         /* DMA42 Bandwidth Monitor Count */
12099 #define REG_DMA42_BWMCNT_CUR            0xFFC1404C         /* DMA42 Bandwidth Monitor Count Current */
12100
12101 /* =========================
12102         DMA43
12103    ========================= */
12104 #define REG_DMA43_DSCPTR_NXT            0xFFC14080         /* DMA43 Pointer to Next Initial Descriptor */
12105 #define REG_DMA43_ADDRSTART             0xFFC14084         /* DMA43 Start Address of Current Buffer */
12106 #define REG_DMA43_CFG                   0xFFC14088         /* DMA43 Configuration Register */
12107 #define REG_DMA43_XCNT                  0xFFC1408C         /* DMA43 Inner Loop Count Start Value */
12108 #define REG_DMA43_XMOD                  0xFFC14090         /* DMA43 Inner Loop Address Increment */
12109 #define REG_DMA43_YCNT                  0xFFC14094         /* DMA43 Outer Loop Count Start Value (2D only) */
12110 #define REG_DMA43_YMOD                  0xFFC14098         /* DMA43 Outer Loop Address Increment (2D only) */
12111 #define REG_DMA43_DSCPTR_CUR            0xFFC140A4         /* DMA43 Current Descriptor Pointer */
12112 #define REG_DMA43_DSCPTR_PRV            0xFFC140A8         /* DMA43 Previous Initial Descriptor Pointer */
12113 #define REG_DMA43_ADDR_CUR              0xFFC140AC         /* DMA43 Current Address */
12114 #define REG_DMA43_STAT                  0xFFC140B0         /* DMA43 Status Register */
12115 #define REG_DMA43_XCNT_CUR              0xFFC140B4         /* DMA43 Current Count(1D) or intra-row XCNT (2D) */
12116 #define REG_DMA43_YCNT_CUR              0xFFC140B8         /* DMA43 Current Row Count (2D only) */
12117 #define REG_DMA43_BWLCNT                0xFFC140C0         /* DMA43 Bandwidth Limit Count */
12118 #define REG_DMA43_BWLCNT_CUR            0xFFC140C4         /* DMA43 Bandwidth Limit Count Current */
12119 #define REG_DMA43_BWMCNT                0xFFC140C8         /* DMA43 Bandwidth Monitor Count */
12120 #define REG_DMA43_BWMCNT_CUR            0xFFC140CC         /* DMA43 Bandwidth Monitor Count Current */
12121
12122 /* =========================
12123         DMA44
12124    ========================= */
12125 #define REG_DMA44_DSCPTR_NXT            0xFFC14100         /* DMA44 Pointer to Next Initial Descriptor */
12126 #define REG_DMA44_ADDRSTART             0xFFC14104         /* DMA44 Start Address of Current Buffer */
12127 #define REG_DMA44_CFG                   0xFFC14108         /* DMA44 Configuration Register */
12128 #define REG_DMA44_XCNT                  0xFFC1410C         /* DMA44 Inner Loop Count Start Value */
12129 #define REG_DMA44_XMOD                  0xFFC14110         /* DMA44 Inner Loop Address Increment */
12130 #define REG_DMA44_YCNT                  0xFFC14114         /* DMA44 Outer Loop Count Start Value (2D only) */
12131 #define REG_DMA44_YMOD                  0xFFC14118         /* DMA44 Outer Loop Address Increment (2D only) */
12132 #define REG_DMA44_DSCPTR_CUR            0xFFC14124         /* DMA44 Current Descriptor Pointer */
12133 #define REG_DMA44_DSCPTR_PRV            0xFFC14128         /* DMA44 Previous Initial Descriptor Pointer */
12134 #define REG_DMA44_ADDR_CUR              0xFFC1412C         /* DMA44 Current Address */
12135 #define REG_DMA44_STAT                  0xFFC14130         /* DMA44 Status Register */
12136 #define REG_DMA44_XCNT_CUR              0xFFC14134         /* DMA44 Current Count(1D) or intra-row XCNT (2D) */
12137 #define REG_DMA44_YCNT_CUR              0xFFC14138         /* DMA44 Current Row Count (2D only) */
12138 #define REG_DMA44_BWLCNT                0xFFC14140         /* DMA44 Bandwidth Limit Count */
12139 #define REG_DMA44_BWLCNT_CUR            0xFFC14144         /* DMA44 Bandwidth Limit Count Current */
12140 #define REG_DMA44_BWMCNT                0xFFC14148         /* DMA44 Bandwidth Monitor Count */
12141 #define REG_DMA44_BWMCNT_CUR            0xFFC1414C         /* DMA44 Bandwidth Monitor Count Current */
12142
12143 /* =========================
12144         DMA45
12145    ========================= */
12146 #define REG_DMA45_DSCPTR_NXT            0xFFC14180         /* DMA45 Pointer to Next Initial Descriptor */
12147 #define REG_DMA45_ADDRSTART             0xFFC14184         /* DMA45 Start Address of Current Buffer */
12148 #define REG_DMA45_CFG                   0xFFC14188         /* DMA45 Configuration Register */
12149 #define REG_DMA45_XCNT                  0xFFC1418C         /* DMA45 Inner Loop Count Start Value */
12150 #define REG_DMA45_XMOD                  0xFFC14190         /* DMA45 Inner Loop Address Increment */
12151 #define REG_DMA45_YCNT                  0xFFC14194         /* DMA45 Outer Loop Count Start Value (2D only) */
12152 #define REG_DMA45_YMOD                  0xFFC14198         /* DMA45 Outer Loop Address Increment (2D only) */
12153 #define REG_DMA45_DSCPTR_CUR            0xFFC141A4         /* DMA45 Current Descriptor Pointer */
12154 #define REG_DMA45_DSCPTR_PRV            0xFFC141A8         /* DMA45 Previous Initial Descriptor Pointer */
12155 #define REG_DMA45_ADDR_CUR              0xFFC141AC         /* DMA45 Current Address */
12156 #define REG_DMA45_STAT                  0xFFC141B0         /* DMA45 Status Register */
12157 #define REG_DMA45_XCNT_CUR              0xFFC141B4         /* DMA45 Current Count(1D) or intra-row XCNT (2D) */
12158 #define REG_DMA45_YCNT_CUR              0xFFC141B8         /* DMA45 Current Row Count (2D only) */
12159 #define REG_DMA45_BWLCNT                0xFFC141C0         /* DMA45 Bandwidth Limit Count */
12160 #define REG_DMA45_BWLCNT_CUR            0xFFC141C4         /* DMA45 Bandwidth Limit Count Current */
12161 #define REG_DMA45_BWMCNT                0xFFC141C8         /* DMA45 Bandwidth Monitor Count */
12162 #define REG_DMA45_BWMCNT_CUR            0xFFC141CC         /* DMA45 Bandwidth Monitor Count Current */
12163
12164 /* =========================
12165         DMA46
12166    ========================= */
12167 #define REG_DMA46_DSCPTR_NXT            0xFFC14200         /* DMA46 Pointer to Next Initial Descriptor */
12168 #define REG_DMA46_ADDRSTART             0xFFC14204         /* DMA46 Start Address of Current Buffer */
12169 #define REG_DMA46_CFG                   0xFFC14208         /* DMA46 Configuration Register */
12170 #define REG_DMA46_XCNT                  0xFFC1420C         /* DMA46 Inner Loop Count Start Value */
12171 #define REG_DMA46_XMOD                  0xFFC14210         /* DMA46 Inner Loop Address Increment */
12172 #define REG_DMA46_YCNT                  0xFFC14214         /* DMA46 Outer Loop Count Start Value (2D only) */
12173 #define REG_DMA46_YMOD                  0xFFC14218         /* DMA46 Outer Loop Address Increment (2D only) */
12174 #define REG_DMA46_DSCPTR_CUR            0xFFC14224         /* DMA46 Current Descriptor Pointer */
12175 #define REG_DMA46_DSCPTR_PRV            0xFFC14228         /* DMA46 Previous Initial Descriptor Pointer */
12176 #define REG_DMA46_ADDR_CUR              0xFFC1422C         /* DMA46 Current Address */
12177 #define REG_DMA46_STAT                  0xFFC14230         /* DMA46 Status Register */
12178 #define REG_DMA46_XCNT_CUR              0xFFC14234         /* DMA46 Current Count(1D) or intra-row XCNT (2D) */
12179 #define REG_DMA46_YCNT_CUR              0xFFC14238         /* DMA46 Current Row Count (2D only) */
12180 #define REG_DMA46_BWLCNT                0xFFC14240         /* DMA46 Bandwidth Limit Count */
12181 #define REG_DMA46_BWLCNT_CUR            0xFFC14244         /* DMA46 Bandwidth Limit Count Current */
12182 #define REG_DMA46_BWMCNT                0xFFC14248         /* DMA46 Bandwidth Monitor Count */
12183 #define REG_DMA46_BWMCNT_CUR            0xFFC1424C         /* DMA46 Bandwidth Monitor Count Current */
12184
12185 /* =========================
12186         DMA
12187    ========================= */
12188 /* ------------------------------------------------------------------------------------------------------------------------
12189         DMA_CFG                              Pos/Masks                        Description
12190    ------------------------------------------------------------------------------------------------------------------------ */
12191 #define BITP_DMA_CFG_PDRF                    28                               /* Peripheral Data Request Forward */
12192 #define BITP_DMA_CFG_TWOD                    26                               /* Two Dimension Addressing Enable */
12193 #define BITP_DMA_CFG_DESCIDCPY               25                               /* Descriptor ID Copy Control */
12194 #define BITP_DMA_CFG_TOVEN                   24                               /* Trigger Overrun Error Enable */
12195 #define BITP_DMA_CFG_TRIG                    22                               /* Generate Outgoing Trigger */
12196 #define BITP_DMA_CFG_INT                     20                               /* Generate Interrupt */
12197 #define BITP_DMA_CFG_NDSIZE                  16                               /* Next Descriptor Set Size */
12198 #define BITP_DMA_CFG_TWAIT                   15                               /* Wait for Trigger */
12199 #define BITP_DMA_CFG_FLOW                    12                               /* Next Operation */
12200 #define BITP_DMA_CFG_MSIZE                    8                               /* Memory Transfer Word Size */
12201 #define BITP_DMA_CFG_PSIZE                    4                               /* Peripheral Transfer Word Size */
12202 #define BITP_DMA_CFG_CADDR                    3                               /* Use Current Address */
12203 #define BITP_DMA_CFG_SYNC                     2                               /* Synchronize Work Unit Transitions */
12204 #define BITP_DMA_CFG_WNR                      1                               /* Write/Read Channel Direction */
12205 #define BITP_DMA_CFG_EN                       0                               /* DMA Channel Enable */
12206
12207 #define BITM_DMA_CFG_PDRF                    (_ADI_MSK(0x10000000,uint32_t))  /* Peripheral Data Request Forward */
12208 #define ENUM_DMA_CFG_PDAT_NOTFWD             (_ADI_MSK(0x00000000,uint32_t))  /* PDRF: Peripheral Data Request Not Forwarded */
12209 #define ENUM_DMA_CFG_PDAT_FWD                (_ADI_MSK(0x10000000,uint32_t))  /* PDRF: Peripheral Data Request Forwarded */
12210
12211 #define BITM_DMA_CFG_TWOD                    (_ADI_MSK(0x04000000,uint32_t))  /* Two Dimension Addressing Enable */
12212 #define ENUM_DMA_CFG_ADDR1D                  (_ADI_MSK(0x00000000,uint32_t))  /* TWOD: One-Dimensional Addressing */
12213 #define ENUM_DMA_CFG_ADDR2D                  (_ADI_MSK(0x04000000,uint32_t))  /* TWOD: Two-Dimensional Addressing */
12214
12215 #define BITM_DMA_CFG_DESCIDCPY               (_ADI_MSK(0x02000000,uint32_t))  /* Descriptor ID Copy Control */
12216 #define ENUM_DMA_CFG_NO_COPY                 (_ADI_MSK(0x00000000,uint32_t))  /* DESCIDCPY: Never Copy */
12217 #define ENUM_DMA_CFG_COPY                    (_ADI_MSK(0x02000000,uint32_t))  /* DESCIDCPY: Copy on Work Unit Complete */
12218
12219 #define BITM_DMA_CFG_TOVEN                   (_ADI_MSK(0x01000000,uint32_t))  /* Trigger Overrun Error Enable */
12220 #define ENUM_DMA_CFG_TOV_DIS                 (_ADI_MSK(0x00000000,uint32_t))  /* TOVEN: Ignore Trigger Overrun */
12221 #define ENUM_DMA_CFG_TOV_EN                  (_ADI_MSK(0x01000000,uint32_t))  /* TOVEN: Error on Trigger Overrun */
12222
12223 #define BITM_DMA_CFG_TRIG                    (_ADI_MSK(0x00C00000,uint32_t))  /* Generate Outgoing Trigger */
12224 #define ENUM_DMA_CFG_NO_TRIG                 (_ADI_MSK(0x00000000,uint32_t))  /* TRIG: Never assert Trigger */
12225 #define ENUM_DMA_CFG_XCNT_TRIG               (_ADI_MSK(0x00400000,uint32_t))  /* TRIG: Trigger when XCNTCUR reaches 0 */
12226 #define ENUM_DMA_CFG_YCNT_TRIG               (_ADI_MSK(0x00800000,uint32_t))  /* TRIG: Trigger when YCNTCUR reaches 0 */
12227
12228 #define BITM_DMA_CFG_INT                     (_ADI_MSK(0x00300000,uint32_t))  /* Generate Interrupt */
12229 #define ENUM_DMA_CFG_NO_INT                  (_ADI_MSK(0x00000000,uint32_t))  /* INT: Never assert Interrupt */
12230 #define ENUM_DMA_CFG_XCNT_INT                (_ADI_MSK(0x00100000,uint32_t))  /* INT: Interrupt when X Count Expires */
12231 #define ENUM_DMA_CFG_YCNT_INT                (_ADI_MSK(0x00200000,uint32_t))  /* INT: Interrupt when Y Count Expires */
12232 #define ENUM_DMA_CFG_PERIPH_INT              (_ADI_MSK(0x00300000,uint32_t))  /* INT: Peripheral Interrupt */
12233
12234 #define BITM_DMA_CFG_NDSIZE                  (_ADI_MSK(0x00070000,uint32_t))  /* Next Descriptor Set Size */
12235 #define ENUM_DMA_CFG_FETCH01                 (_ADI_MSK(0x00000000,uint32_t))  /* NDSIZE: Fetch one Descriptor Element */
12236 #define ENUM_DMA_CFG_FETCH02                 (_ADI_MSK(0x00010000,uint32_t))  /* NDSIZE: Fetch two Descriptor Elements */
12237 #define ENUM_DMA_CFG_FETCH03                 (_ADI_MSK(0x00020000,uint32_t))  /* NDSIZE: Fetch three Descriptor Elements */
12238 #define ENUM_DMA_CFG_FETCH04                 (_ADI_MSK(0x00030000,uint32_t))  /* NDSIZE: Fetch four Descriptor Elements */
12239 #define ENUM_DMA_CFG_FETCH05                 (_ADI_MSK(0x00040000,uint32_t))  /* NDSIZE: Fetch five Descriptor Elements */
12240 #define ENUM_DMA_CFG_FETCH06                 (_ADI_MSK(0x00050000,uint32_t))  /* NDSIZE: Fetch six Descriptor Elements */
12241 #define ENUM_DMA_CFG_FETCH07                 (_ADI_MSK(0x00060000,uint32_t))  /* NDSIZE: Fetch seven Descriptor Elements */
12242
12243 #define BITM_DMA_CFG_TWAIT                   (_ADI_MSK(0x00008000,uint32_t))  /* Wait for Trigger */
12244 #define ENUM_DMA_CFG_NO_TRGWAIT              (_ADI_MSK(0x00000000,uint32_t))  /* TWAIT: Begin Work Unit Automatically (No Wait) */
12245 #define ENUM_DMA_CFG_TRGWAIT                 (_ADI_MSK(0x00008000,uint32_t))  /* TWAIT: Wait for Trigger (Halt before Work Unit) */
12246
12247 #define BITM_DMA_CFG_FLOW                    (_ADI_MSK(0x00007000,uint32_t))  /* Next Operation */
12248 #define ENUM_DMA_CFG_STOP                    (_ADI_MSK(0x00000000,uint32_t))  /* FLOW: STOP - Stop */
12249 #define ENUM_DMA_CFG_AUTO                    (_ADI_MSK(0x00001000,uint32_t))  /* FLOW: AUTO - Autobuffer */
12250 #define ENUM_DMA_CFG_DSCLIST                 (_ADI_MSK(0x00004000,uint32_t))  /* FLOW: DSCL - Descriptor List */
12251 #define ENUM_DMA_CFG_DSCARRAY                (_ADI_MSK(0x00005000,uint32_t))  /* FLOW: DSCA - Descriptor Array */
12252 #define ENUM_DMA_CFG_DODLIST                 (_ADI_MSK(0x00006000,uint32_t))  /* FLOW: Descriptor On Demand List */
12253 #define ENUM_DMA_CFG_DODARRAY                (_ADI_MSK(0x00007000,uint32_t))  /* FLOW: Descriptor On Demand Array */
12254
12255 #define BITM_DMA_CFG_MSIZE                   (_ADI_MSK(0x00000700,uint32_t))  /* Memory Transfer Word Size */
12256 #define ENUM_DMA_CFG_MSIZE01                 (_ADI_MSK(0x00000000,uint32_t))  /* MSIZE: 1 Byte */
12257 #define ENUM_DMA_CFG_MSIZE02                 (_ADI_MSK(0x00000100,uint32_t))  /* MSIZE: 2 Bytes */
12258 #define ENUM_DMA_CFG_MSIZE04                 (_ADI_MSK(0x00000200,uint32_t))  /* MSIZE: 4 Bytes */
12259 #define ENUM_DMA_CFG_MSIZE08                 (_ADI_MSK(0x00000300,uint32_t))  /* MSIZE: 8 Bytes */
12260 #define ENUM_DMA_CFG_MSIZE16                 (_ADI_MSK(0x00000400,uint32_t))  /* MSIZE: 16 Bytes */
12261 #define ENUM_DMA_CFG_MSIZE32                 (_ADI_MSK(0x00000500,uint32_t))  /* MSIZE: 32 Bytes */
12262
12263 #define BITM_DMA_CFG_PSIZE                   (_ADI_MSK(0x00000070,uint32_t))  /* Peripheral Transfer Word Size */
12264 #define ENUM_DMA_CFG_PSIZE01                 (_ADI_MSK(0x00000000,uint32_t))  /* PSIZE: 1 Byte */
12265 #define ENUM_DMA_CFG_PSIZE02                 (_ADI_MSK(0x00000010,uint32_t))  /* PSIZE: 2 Bytes */
12266 #define ENUM_DMA_CFG_PSIZE04                 (_ADI_MSK(0x00000020,uint32_t))  /* PSIZE: 4 Bytes */
12267 #define ENUM_DMA_CFG_PSIZE08                 (_ADI_MSK(0x00000030,uint32_t))  /* PSIZE: 8 Bytes */
12268
12269 #define BITM_DMA_CFG_CADDR                   (_ADI_MSK(0x00000008,uint32_t))  /* Use Current Address */
12270 #define ENUM_DMA_CFG_LD_STARTADDR            (_ADI_MSK(0x00000000,uint32_t))  /* CADDR: Load Starting Address */
12271 #define ENUM_DMA_CFG_LD_CURADDR              (_ADI_MSK(0x00000008,uint32_t))  /* CADDR: Use Current Address */
12272
12273 #define BITM_DMA_CFG_SYNC                    (_ADI_MSK(0x00000004,uint32_t))  /* Synchronize Work Unit Transitions */
12274 #define ENUM_DMA_CFG_NO_SYNC                 (_ADI_MSK(0x00000000,uint32_t))  /* SYNC: No Synchronization */
12275 #define ENUM_DMA_CFG_SYNC                    (_ADI_MSK(0x00000004,uint32_t))  /* SYNC: Synchronize  Channel */
12276
12277 #define BITM_DMA_CFG_WNR                     (_ADI_MSK(0x00000002,uint32_t))  /* Write/Read Channel Direction */
12278 #define ENUM_DMA_CFG_READ                    (_ADI_MSK(0x00000000,uint32_t))  /* WNR: Transmit (Read from memory) */
12279 #define ENUM_DMA_CFG_WRITE                   (_ADI_MSK(0x00000002,uint32_t))  /* WNR: Receive (Write to memory) */
12280
12281 #define BITM_DMA_CFG_EN                      (_ADI_MSK(0x00000001,uint32_t))  /* DMA Channel Enable */
12282 #define ENUM_DMA_CFG_DIS                     (_ADI_MSK(0x00000000,uint32_t))  /* EN: Disable */
12283 #define ENUM_DMA_CFG_EN                      (_ADI_MSK(0x00000001,uint32_t))  /* EN: Enable */
12284
12285 /* ------------------------------------------------------------------------------------------------------------------------
12286         DMA_DSCPTR_PRV                       Pos/Masks                        Description
12287    ------------------------------------------------------------------------------------------------------------------------ */
12288 #define BITP_DMA_DSCPTR_PRV_DESCPPREV         2                               /* Pointer for Previous Descriptor Element */
12289 #define BITP_DMA_DSCPTR_PRV_PDPO              0                               /* Previous Descriptor Pointer Overrun */
12290 #define BITM_DMA_DSCPTR_PRV_DESCPPREV        (_ADI_MSK(0xFFFFFFFC,uint32_t))  /* Pointer for Previous Descriptor Element */
12291 #define BITM_DMA_DSCPTR_PRV_PDPO             (_ADI_MSK(0x00000001,uint32_t))  /* Previous Descriptor Pointer Overrun */
12292
12293 /* ------------------------------------------------------------------------------------------------------------------------
12294         DMA_STAT                             Pos/Masks                        Description
12295    ------------------------------------------------------------------------------------------------------------------------ */
12296 #define BITP_DMA_STAT_TWAIT                  20                               /* Trigger Wait Status */
12297 #define BITP_DMA_STAT_FIFOFILL               16                               /* FIFO Fill Status */
12298 #define BITP_DMA_STAT_MBWID                  14                               /* Memory Bus Width */
12299 #define BITP_DMA_STAT_PBWID                  12                               /* Peripheral Bus Width */
12300 #define BITP_DMA_STAT_RUN                     8                               /* Run Status */
12301 #define BITP_DMA_STAT_ERRC                    4                               /* Error Cause */
12302 #define BITP_DMA_STAT_PIRQ                    2                               /* Peripheral Interrupt Request */
12303 #define BITP_DMA_STAT_IRQERR                  1                               /* Error Interrupt */
12304 #define BITP_DMA_STAT_IRQDONE                 0                               /* Work Unit/Row Done Interrupt */
12305
12306 #define BITM_DMA_STAT_TWAIT                  (_ADI_MSK(0x00100000,uint32_t))  /* Trigger Wait Status */
12307 #define ENUM_DMA_STAT_NOTRIGRX               (_ADI_MSK(0x00000000,uint32_t))  /* TWAIT: No trigger received */
12308 #define ENUM_DMA_STAT_TRIGRX                 (_ADI_MSK(0x00100000,uint32_t))  /* TWAIT: Trigger received */
12309
12310 #define BITM_DMA_STAT_FIFOFILL               (_ADI_MSK(0x00070000,uint32_t))  /* FIFO Fill Status */
12311 #define ENUM_DMA_STAT_FIFOEMPTY              (_ADI_MSK(0x00000000,uint32_t))  /* FIFOFILL: Empty */
12312 #define ENUM_DMA_STAT_FIFO25                 (_ADI_MSK(0x00010000,uint32_t))  /* FIFOFILL: Empty < FIFO = 1/4 Full */
12313 #define ENUM_DMA_STAT_FIFO50                 (_ADI_MSK(0x00020000,uint32_t))  /* FIFOFILL: 1/4 Full < FIFO = 1/2 Full */
12314 #define ENUM_DMA_STAT_FIFO75                 (_ADI_MSK(0x00030000,uint32_t))  /* FIFOFILL: 1/2 Full < FIFO = 3/4 Full */
12315 #define ENUM_DMA_STAT_FIFONEARFULL           (_ADI_MSK(0x00040000,uint32_t))  /* FIFOFILL: 3/4 Full < FIFO = Full */
12316 #define ENUM_DMA_STAT_FIFOFULL               (_ADI_MSK(0x00070000,uint32_t))  /* FIFOFILL: Full */
12317
12318 #define BITM_DMA_STAT_MBWID                  (_ADI_MSK(0x0000C000,uint32_t))  /* Memory Bus Width */
12319 #define ENUM_DMA_STAT_MBUS02                 (_ADI_MSK(0x00000000,uint32_t))  /* MBWID: 2 Bytes */
12320 #define ENUM_DMA_STAT_MBUS04                 (_ADI_MSK(0x00004000,uint32_t))  /* MBWID: 4 Bytes */
12321 #define ENUM_DMA_STAT_MBUS08                 (_ADI_MSK(0x00008000,uint32_t))  /* MBWID: 8 Bytes */
12322 #define ENUM_DMA_STAT_MBUS16                 (_ADI_MSK(0x0000C000,uint32_t))  /* MBWID: 16 Bytes */
12323
12324 #define BITM_DMA_STAT_PBWID                  (_ADI_MSK(0x00003000,uint32_t))  /* Peripheral Bus Width */
12325 #define ENUM_DMA_STAT_PBUS01                 (_ADI_MSK(0x00000000,uint32_t))  /* PBWID: 1 Byte */
12326 #define ENUM_DMA_STAT_PBUS02                 (_ADI_MSK(0x00001000,uint32_t))  /* PBWID: 2 Bytes */
12327 #define ENUM_DMA_STAT_PBUS04                 (_ADI_MSK(0x00002000,uint32_t))  /* PBWID: 4 Bytes */
12328 #define ENUM_DMA_STAT_PBUS08                 (_ADI_MSK(0x00003000,uint32_t))  /* PBWID: 8 Bytes */
12329
12330 #define BITM_DMA_STAT_RUN                    (_ADI_MSK(0x00000700,uint32_t))  /* Run Status */
12331 #define ENUM_DMA_STAT_STOPPED                (_ADI_MSK(0x00000000,uint32_t))  /* RUN: Idle/Stop State */
12332 #define ENUM_DMA_STAT_DSCFETCH               (_ADI_MSK(0x00000100,uint32_t))  /* RUN: Descriptor Fetch */
12333 #define ENUM_DMA_STAT_DATAXFER               (_ADI_MSK(0x00000200,uint32_t))  /* RUN: Data Transfer */
12334 #define ENUM_DMA_STAT_TRGWAIT                (_ADI_MSK(0x00000300,uint32_t))  /* RUN: Waiting for Trigger */
12335 #define ENUM_DMA_STAT_ACKWAIT                (_ADI_MSK(0x00000400,uint32_t))  /* RUN: Waiting for Write ACK/FIFO Drain to Peripheral */
12336
12337 #define BITM_DMA_STAT_ERRC                   (_ADI_MSK(0x00000070,uint32_t))  /* Error Cause */
12338 #define ENUM_DMA_STAT_CFGERR                 (_ADI_MSK(0x00000000,uint32_t))  /* ERRC: Configuration Error */
12339 #define ENUM_DMA_STAT_ILLWRERR               (_ADI_MSK(0x00000010,uint32_t))  /* ERRC: Illegal Write Occurred While Channel Running */
12340 #define ENUM_DMA_STAT_ALGNERR                (_ADI_MSK(0x00000020,uint32_t))  /* ERRC: Address Alignment Error */
12341 #define ENUM_DMA_STAT_MEMERR                 (_ADI_MSK(0x00000030,uint32_t))  /* ERRC: Memory Access/Fabric Error */
12342 #define ENUM_DMA_STAT_TRGOVERR               (_ADI_MSK(0x00000050,uint32_t))  /* ERRC: Trigger Overrun */
12343 #define ENUM_DMA_STAT_BWMONERR               (_ADI_MSK(0x00000060,uint32_t))  /* ERRC: Bandwidth Monitor Error */
12344
12345 #define BITM_DMA_STAT_PIRQ                   (_ADI_MSK(0x00000004,uint32_t))  /* Peripheral Interrupt Request */
12346 #define ENUM_DMA_STAT_NO_PIRQ                (_ADI_MSK(0x00000000,uint32_t))  /* PIRQ: No Interrupt */
12347 #define ENUM_DMA_STAT_PIRQ                   (_ADI_MSK(0x00000004,uint32_t))  /* PIRQ: Interrupt Signaled by Peripheral */
12348
12349 #define BITM_DMA_STAT_IRQERR                 (_ADI_MSK(0x00000002,uint32_t))  /* Error Interrupt */
12350 #define ENUM_DMA_STAT_NO_IRQERR              (_ADI_MSK(0x00000000,uint32_t))  /* IRQERR: No Error */
12351 #define ENUM_DMA_STAT_IRQERR                 (_ADI_MSK(0x00000002,uint32_t))  /* IRQERR: Error Occurred */
12352
12353 #define BITM_DMA_STAT_IRQDONE                (_ADI_MSK(0x00000001,uint32_t))  /* Work Unit/Row Done Interrupt */
12354 #define ENUM_DMA_STAT_NO_IRQ                 (_ADI_MSK(0x00000000,uint32_t))  /* IRQDONE: Inactive */
12355 #define ENUM_DMA_STAT_IRQDONE                (_ADI_MSK(0x00000001,uint32_t))  /* IRQDONE: Active */
12356
12357 /* ------------------------------------------------------------------------------------------------------------------------
12358         DMA_BWLCNT                           Pos/Masks                        Description
12359    ------------------------------------------------------------------------------------------------------------------------ */
12360 #define BITP_DMA_BWLCNT_VALUE                 0                               /* Bandwidth Limit Count */
12361 #define BITM_DMA_BWLCNT_VALUE                (_ADI_MSK(0x0000FFFF,uint32_t))  /* Bandwidth Limit Count */
12362
12363 /* ------------------------------------------------------------------------------------------------------------------------
12364         DMA_BWLCNT_CUR                       Pos/Masks                        Description
12365    ------------------------------------------------------------------------------------------------------------------------ */
12366 #define BITP_DMA_BWLCNT_CUR_VALUE             0                               /* Bandwidth Limit Count Current */
12367 #define BITM_DMA_BWLCNT_CUR_VALUE            (_ADI_MSK(0x0000FFFF,uint32_t))  /* Bandwidth Limit Count Current */
12368
12369 /* ==================================================
12370         ACM Registers
12371    ================================================== */
12372
12373 /* =========================
12374         ACM0
12375    ========================= */
12376 #define REG_ACM0_CTL                    0xFFC45000         /* ACM0 ACM Control Register */
12377 #define REG_ACM0_TC0                    0xFFC45004         /* ACM0 ACM Timing Configuration 0 Register */
12378 #define REG_ACM0_TC1                    0xFFC45008         /* ACM0 ACM Timing Configuration 1 Register */
12379 #define REG_ACM0_STAT                   0xFFC4500C         /* ACM0 ACM Status Register */
12380 #define REG_ACM0_EVSTAT                 0xFFC45010         /* ACM0 ACM Event Status Register */
12381 #define REG_ACM0_EVMSK                  0xFFC45014         /* ACM0 ACM Completed Event Interrupt Mask Register */
12382 #define REG_ACM0_MEVSTAT                0xFFC45018         /* ACM0 ACM Missed Event Status Register */
12383 #define REG_ACM0_MEVMSK                 0xFFC4501C         /* ACM0 ACM Missed Event Interrupt Mask Register */
12384 #define REG_ACM0_EVCTL0                 0xFFC45020         /* ACM0 ACM Eventn Control Register */
12385 #define REG_ACM0_EVCTL1                 0xFFC45024         /* ACM0 ACM Eventn Control Register */
12386 #define REG_ACM0_EVCTL2                 0xFFC45028         /* ACM0 ACM Eventn Control Register */
12387 #define REG_ACM0_EVCTL3                 0xFFC4502C         /* ACM0 ACM Eventn Control Register */
12388 #define REG_ACM0_EVCTL4                 0xFFC45030         /* ACM0 ACM Eventn Control Register */
12389 #define REG_ACM0_EVCTL5                 0xFFC45034         /* ACM0 ACM Eventn Control Register */
12390 #define REG_ACM0_EVCTL6                 0xFFC45038         /* ACM0 ACM Eventn Control Register */
12391 #define REG_ACM0_EVCTL7                 0xFFC4503C         /* ACM0 ACM Eventn Control Register */
12392 #define REG_ACM0_EVCTL8                 0xFFC45040         /* ACM0 ACM Eventn Control Register */
12393 #define REG_ACM0_EVCTL9                 0xFFC45044         /* ACM0 ACM Eventn Control Register */
12394 #define REG_ACM0_EVCTL10                0xFFC45048         /* ACM0 ACM Eventn Control Register */
12395 #define REG_ACM0_EVCTL11                0xFFC4504C         /* ACM0 ACM Eventn Control Register */
12396 #define REG_ACM0_EVCTL12                0xFFC45050         /* ACM0 ACM Eventn Control Register */
12397 #define REG_ACM0_EVCTL13                0xFFC45054         /* ACM0 ACM Eventn Control Register */
12398 #define REG_ACM0_EVCTL14                0xFFC45058         /* ACM0 ACM Eventn Control Register */
12399 #define REG_ACM0_EVCTL15                0xFFC4505C         /* ACM0 ACM Eventn Control Register */
12400 #define REG_ACM0_EVTIME0                0xFFC45060         /* ACM0 ACM Eventn Time Register */
12401 #define REG_ACM0_EVTIME1                0xFFC45064         /* ACM0 ACM Eventn Time Register */
12402 #define REG_ACM0_EVTIME2                0xFFC45068         /* ACM0 ACM Eventn Time Register */
12403 #define REG_ACM0_EVTIME3                0xFFC4506C         /* ACM0 ACM Eventn Time Register */
12404 #define REG_ACM0_EVTIME4                0xFFC45070         /* ACM0 ACM Eventn Time Register */
12405 #define REG_ACM0_EVTIME5                0xFFC45074         /* ACM0 ACM Eventn Time Register */
12406 #define REG_ACM0_EVTIME6                0xFFC45078         /* ACM0 ACM Eventn Time Register */
12407 #define REG_ACM0_EVTIME7                0xFFC4507C         /* ACM0 ACM Eventn Time Register */
12408 #define REG_ACM0_EVTIME8                0xFFC45080         /* ACM0 ACM Eventn Time Register */
12409 #define REG_ACM0_EVTIME9                0xFFC45084         /* ACM0 ACM Eventn Time Register */
12410 #define REG_ACM0_EVTIME10               0xFFC45088         /* ACM0 ACM Eventn Time Register */
12411 #define REG_ACM0_EVTIME11               0xFFC4508C         /* ACM0 ACM Eventn Time Register */
12412 #define REG_ACM0_EVTIME12               0xFFC45090         /* ACM0 ACM Eventn Time Register */
12413 #define REG_ACM0_EVTIME13               0xFFC45094         /* ACM0 ACM Eventn Time Register */
12414 #define REG_ACM0_EVTIME14               0xFFC45098         /* ACM0 ACM Eventn Time Register */
12415 #define REG_ACM0_EVTIME15               0xFFC4509C         /* ACM0 ACM Eventn Time Register */
12416 #define REG_ACM0_EVORD0                 0xFFC450A0         /* ACM0 ACM Eventn Order Register */
12417 #define REG_ACM0_EVORD1                 0xFFC450A4         /* ACM0 ACM Eventn Order Register */
12418 #define REG_ACM0_EVORD2                 0xFFC450A8         /* ACM0 ACM Eventn Order Register */
12419 #define REG_ACM0_EVORD3                 0xFFC450AC         /* ACM0 ACM Eventn Order Register */
12420 #define REG_ACM0_EVORD4                 0xFFC450B0         /* ACM0 ACM Eventn Order Register */
12421 #define REG_ACM0_EVORD5                 0xFFC450B4         /* ACM0 ACM Eventn Order Register */
12422 #define REG_ACM0_EVORD6                 0xFFC450B8         /* ACM0 ACM Eventn Order Register */
12423 #define REG_ACM0_EVORD7                 0xFFC450BC         /* ACM0 ACM Eventn Order Register */
12424 #define REG_ACM0_EVORD8                 0xFFC450C0         /* ACM0 ACM Eventn Order Register */
12425 #define REG_ACM0_EVORD9                 0xFFC450C4         /* ACM0 ACM Eventn Order Register */
12426 #define REG_ACM0_EVORD10                0xFFC450C8         /* ACM0 ACM Eventn Order Register */
12427 #define REG_ACM0_EVORD11                0xFFC450CC         /* ACM0 ACM Eventn Order Register */
12428 #define REG_ACM0_EVORD12                0xFFC450D0         /* ACM0 ACM Eventn Order Register */
12429 #define REG_ACM0_EVORD13                0xFFC450D4         /* ACM0 ACM Eventn Order Register */
12430 #define REG_ACM0_EVORD14                0xFFC450D8         /* ACM0 ACM Eventn Order Register */
12431 #define REG_ACM0_EVORD15                0xFFC450DC         /* ACM0 ACM Eventn Order Register */
12432 #define REG_ACM0_TMR0                   0xFFC450E8         /* ACM0 ACM Timer 0 Register */
12433 #define REG_ACM0_TMR1                   0xFFC450EC         /* ACM0 ACM Timer 1 Register */
12434
12435 /* =========================
12436         ACM
12437    ========================= */
12438 /* ------------------------------------------------------------------------------------------------------------------------
12439         ACM_CTL                              Pos/Masks                        Description
12440    ------------------------------------------------------------------------------------------------------------------------ */
12441 #define BITP_ACM_CTL_EPS                     15                               /* External Peripheral Select */
12442 #define BITP_ACM_CTL_OTSEL                   14                               /* Trigger Select for Order Register Reset */
12443 #define BITP_ACM_CTL_AOREN                   13                               /* Automatic Order Reset Enable */
12444 #define BITP_ACM_CTL_ORST                    12                               /* Order Register Reset Bit */
12445 #define BITP_ACM_CTL_CLKMOD                  11                               /* ADC Clock Mode */
12446 #define BITP_ACM_CTL_CLKPOL                  10                               /* ADC_CLK Polarity */
12447 #define BITP_ACM_CTL_CSPOL                    9                               /* CS Polarity */
12448 #define BITP_ACM_CTL_TRGPOL1                  8                               /* Trigger Polarity for Timer1 Triggers */
12449 #define BITP_ACM_CTL_TRGPOL0                  7                               /* Trigger Polarity for Timer0 Triggers */
12450 #define BITP_ACM_CTL_TRGSEL1                  5                               /* Trigger Select 1 */
12451 #define BITP_ACM_CTL_TRGSEL0                  3                               /* Trigger Select 0 */
12452 #define BITP_ACM_CTL_TMR1EN                   2                               /* Enable ACM Timer1 */
12453 #define BITP_ACM_CTL_TMR0EN                   1                               /* Enable ACM Timer0 */
12454 #define BITP_ACM_CTL_EN                       0                               /* ACM Enable */
12455 #define BITM_ACM_CTL_EPS                     (_ADI_MSK(0x00008000,uint32_t))  /* External Peripheral Select */
12456 #define BITM_ACM_CTL_OTSEL                   (_ADI_MSK(0x00004000,uint32_t))  /* Trigger Select for Order Register Reset */
12457 #define BITM_ACM_CTL_AOREN                   (_ADI_MSK(0x00002000,uint32_t))  /* Automatic Order Reset Enable */
12458 #define BITM_ACM_CTL_ORST                    (_ADI_MSK(0x00001000,uint32_t))  /* Order Register Reset Bit */
12459 #define BITM_ACM_CTL_CLKMOD                  (_ADI_MSK(0x00000800,uint32_t))  /* ADC Clock Mode */
12460 #define BITM_ACM_CTL_CLKPOL                  (_ADI_MSK(0x00000400,uint32_t))  /* ADC_CLK Polarity */
12461 #define BITM_ACM_CTL_CSPOL                   (_ADI_MSK(0x00000200,uint32_t))  /* CS Polarity */
12462 #define BITM_ACM_CTL_TRGPOL1                 (_ADI_MSK(0x00000100,uint32_t))  /* Trigger Polarity for Timer1 Triggers */
12463 #define BITM_ACM_CTL_TRGPOL0                 (_ADI_MSK(0x00000080,uint32_t))  /* Trigger Polarity for Timer0 Triggers */
12464 #define BITM_ACM_CTL_TRGSEL1                 (_ADI_MSK(0x00000060,uint32_t))  /* Trigger Select 1 */
12465 #define BITM_ACM_CTL_TRGSEL0                 (_ADI_MSK(0x00000018,uint32_t))  /* Trigger Select 0 */
12466 #define BITM_ACM_CTL_TMR1EN                  (_ADI_MSK(0x00000004,uint32_t))  /* Enable ACM Timer1 */
12467 #define BITM_ACM_CTL_TMR0EN                  (_ADI_MSK(0x00000002,uint32_t))  /* Enable ACM Timer0 */
12468 #define BITM_ACM_CTL_EN                      (_ADI_MSK(0x00000001,uint32_t))  /* ACM Enable */
12469
12470 /* ------------------------------------------------------------------------------------------------------------------------
12471         ACM_TC0                              Pos/Masks                        Description
12472    ------------------------------------------------------------------------------------------------------------------------ */
12473 #define BITP_ACM_TC0_SC                      16                               /* Setup Cycle - ADC Control setup in SCLK cycles */
12474 #define BITP_ACM_TC0_CKDIV                    0                               /* Serial Clock Divide Modulus[7:0] CKDIV=0 is Reserved */
12475 #define BITM_ACM_TC0_SC                      (_ADI_MSK(0x0FFF0000,uint32_t))  /* Setup Cycle - ADC Control setup in SCLK cycles */
12476 #define BITM_ACM_TC0_CKDIV                   (_ADI_MSK(0x000000FF,uint32_t))  /* Serial Clock Divide Modulus[7:0] CKDIV=0 is Reserved */
12477
12478 /* ------------------------------------------------------------------------------------------------------------------------
12479         ACM_TC1                              Pos/Masks                        Description
12480    ------------------------------------------------------------------------------------------------------------------------ */
12481 #define BITP_ACM_TC1_ZC                      12                               /* Zero Cycle - ADC Control zero duration */
12482 #define BITP_ACM_TC1_HC                       8                               /* Hold Cycle - ADC Control hold in ACLK cycle */
12483 #define BITP_ACM_TC1_CSW                      0                               /* CS Width. Active duration of CS in ACLK cycles */
12484 #define BITM_ACM_TC1_ZC                      (_ADI_MSK(0x0000F000,uint32_t))  /* Zero Cycle - ADC Control zero duration */
12485 #define BITM_ACM_TC1_HC                      (_ADI_MSK(0x00000F00,uint32_t))  /* Hold Cycle - ADC Control hold in ACLK cycle */
12486 #define BITM_ACM_TC1_CSW                     (_ADI_MSK(0x000000FF,uint32_t))  /* CS Width. Active duration of CS in ACLK cycles */
12487
12488 /* ------------------------------------------------------------------------------------------------------------------------
12489         ACM_STAT                             Pos/Masks                        Description
12490    ------------------------------------------------------------------------------------------------------------------------ */
12491 #define BITP_ACM_STAT_CEVNT                   4                               /* Current Event. */
12492 #define BITP_ACM_STAT_ECOM1                   3                               /* ACM Timer1 Event Completion. This bit gets cleared with each trigger. */
12493 #define BITP_ACM_STAT_ECOM0                   2                               /* ACM Timer0 Event Completion. This bit gets cleared with each trigger. */
12494 #define BITP_ACM_STAT_EMISS                   1                               /* Event Missed This bit will be set if any of the bits in MEVSTAT is set, this bit has to be cleared by writing into the MEVSTAT register */
12495 #define BITP_ACM_STAT_BSY                     0                               /* ACM Busy */
12496 #define BITM_ACM_STAT_CEVNT                  (_ADI_MSK(0x000000F0,uint32_t))  /* Current Event. */
12497 #define BITM_ACM_STAT_ECOM1                  (_ADI_MSK(0x00000008,uint32_t))  /* ACM Timer1 Event Completion. This bit gets cleared with each trigger. */
12498 #define BITM_ACM_STAT_ECOM0                  (_ADI_MSK(0x00000004,uint32_t))  /* ACM Timer0 Event Completion. This bit gets cleared with each trigger. */
12499 #define BITM_ACM_STAT_EMISS                  (_ADI_MSK(0x00000002,uint32_t))  /* Event Missed This bit will be set if any of the bits in MEVSTAT is set, this bit has to be cleared by writing into the MEVSTAT register */
12500 #define BITM_ACM_STAT_BSY                    (_ADI_MSK(0x00000001,uint32_t))  /* ACM Busy */
12501
12502 /* ------------------------------------------------------------------------------------------------------------------------
12503         ACM_EVSTAT                           Pos/Masks                        Description
12504    ------------------------------------------------------------------------------------------------------------------------ */
12505 #define BITP_ACM_EVSTAT_ECOM1S               17                               /* Reflects the ECOM1 bit of ACM_STAT register but this bit will not be cleared by trigger. W1C bit */
12506 #define BITP_ACM_EVSTAT_ECOM0S               16                               /* Reflects the ECOM0 bit of ACM_STAT register but this bit will not be cleared by trigger. W1C bit */
12507 #define BITP_ACM_EVSTAT_EV15                 15                               /* Event15 Status. W1C bit. */
12508 #define BITP_ACM_EVSTAT_EV14                 14                               /* Event14 Status. W1C bit. */
12509 #define BITP_ACM_EVSTAT_EV13                 13                               /* Event13 Status. W1C bit. */
12510 #define BITP_ACM_EVSTAT_EV12                 12                               /* Event12 Status. W1C bit. */
12511 #define BITP_ACM_EVSTAT_EV11                 11                               /* Event11 Status. W1C bit. */
12512 #define BITP_ACM_EVSTAT_EV10                 10                               /* Event10 Status. W1C bit. */
12513 #define BITP_ACM_EVSTAT_EV9                   9                               /* Event9 Status. W1C bit. */
12514 #define BITP_ACM_EVSTAT_EV8                   8                               /* Event8 Status. W1C bit. */
12515 #define BITP_ACM_EVSTAT_EV7                   7                               /* Event7 Status. W1C bit. */
12516 #define BITP_ACM_EVSTAT_EV6                   6                               /* Event6 Status. W1C bit. */
12517 #define BITP_ACM_EVSTAT_EV5                   5                               /* Event5 Status. W1C bit. */
12518 #define BITP_ACM_EVSTAT_EV4                   4                               /* Event4 Status. W1C bit. */
12519 #define BITP_ACM_EVSTAT_EV3                   3                               /* Event3 Status. W1C bit. */
12520 #define BITP_ACM_EVSTAT_EV2                   2                               /* Event2 Status. W1C bit. */
12521 #define BITP_ACM_EVSTAT_EV1                   1                               /* Event1 Status. W1C bit. */
12522 #define BITP_ACM_EVSTAT_EV0                   0                               /* Event0 Status. W1C bit. Creates an interrupt if corresponding bit in EVMSK register is set. */
12523 #define BITM_ACM_EVSTAT_ECOM1S               (_ADI_MSK(0x00020000,uint32_t))  /* Reflects the ECOM1 bit of ACM_STAT register but this bit will not be cleared by trigger. W1C bit */
12524 #define BITM_ACM_EVSTAT_ECOM0S               (_ADI_MSK(0x00010000,uint32_t))  /* Reflects the ECOM0 bit of ACM_STAT register but this bit will not be cleared by trigger. W1C bit */
12525 #define BITM_ACM_EVSTAT_EV15                 (_ADI_MSK(0x00008000,uint32_t))  /* Event15 Status. W1C bit. */
12526 #define BITM_ACM_EVSTAT_EV14                 (_ADI_MSK(0x00004000,uint32_t))  /* Event14 Status. W1C bit. */
12527 #define BITM_ACM_EVSTAT_EV13                 (_ADI_MSK(0x00002000,uint32_t))  /* Event13 Status. W1C bit. */
12528 #define BITM_ACM_EVSTAT_EV12                 (_ADI_MSK(0x00001000,uint32_t))  /* Event12 Status. W1C bit. */
12529 #define BITM_ACM_EVSTAT_EV11                 (_ADI_MSK(0x00000800,uint32_t))  /* Event11 Status. W1C bit. */
12530 #define BITM_ACM_EVSTAT_EV10                 (_ADI_MSK(0x00000400,uint32_t))  /* Event10 Status. W1C bit. */
12531 #define BITM_ACM_EVSTAT_EV9                  (_ADI_MSK(0x00000200,uint32_t))  /* Event9 Status. W1C bit. */
12532 #define BITM_ACM_EVSTAT_EV8                  (_ADI_MSK(0x00000100,uint32_t))  /* Event8 Status. W1C bit. */
12533 #define BITM_ACM_EVSTAT_EV7                  (_ADI_MSK(0x00000080,uint32_t))  /* Event7 Status. W1C bit. */
12534 #define BITM_ACM_EVSTAT_EV6                  (_ADI_MSK(0x00000040,uint32_t))  /* Event6 Status. W1C bit. */
12535 #define BITM_ACM_EVSTAT_EV5                  (_ADI_MSK(0x00000020,uint32_t))  /* Event5 Status. W1C bit. */
12536 #define BITM_ACM_EVSTAT_EV4                  (_ADI_MSK(0x00000010,uint32_t))  /* Event4 Status. W1C bit. */
12537 #define BITM_ACM_EVSTAT_EV3                  (_ADI_MSK(0x00000008,uint32_t))  /* Event3 Status. W1C bit. */
12538 #define BITM_ACM_EVSTAT_EV2                  (_ADI_MSK(0x00000004,uint32_t))  /* Event2 Status. W1C bit. */
12539 #define BITM_ACM_EVSTAT_EV1                  (_ADI_MSK(0x00000002,uint32_t))  /* Event1 Status. W1C bit. */
12540 #define BITM_ACM_EVSTAT_EV0                  (_ADI_MSK(0x00000001,uint32_t))  /* Event0 Status. W1C bit. Creates an interrupt if corresponding bit in EVMSK register is set. */
12541
12542 /* ------------------------------------------------------------------------------------------------------------------------
12543         ACM_EVMSK                            Pos/Masks                        Description
12544    ------------------------------------------------------------------------------------------------------------------------ */
12545 #define BITP_ACM_EVMSK_IECOM1                17                               /* Timer1 Event Completion Status Interrupt Enable */
12546 #define BITP_ACM_EVMSK_IECOM0                16                               /* Timer0 Event Completion Status Interrupt Enable */
12547 #define BITP_ACM_EVMSK_EV15                  15                               /* Event15 Status Interrupt Enable */
12548 #define BITP_ACM_EVMSK_EV14                  14                               /* Event14 Status Interrupt Enable */
12549 #define BITP_ACM_EVMSK_EV13                  13                               /* Event13 Status Interrupt Enable */
12550 #define BITP_ACM_EVMSK_EV12                  12                               /* Event12 Status Interrupt Enable */
12551 #define BITP_ACM_EVMSK_EV11                  11                               /* Event11 Status Interrupt Enable */
12552 #define BITP_ACM_EVMSK_EV10                  10                               /* Event10 Status Interrupt Enable */
12553 #define BITP_ACM_EVMSK_EV9                    9                               /* Event9 Status Interrupt Enable */
12554 #define BITP_ACM_EVMSK_EV8                    8                               /* Event8 Status Interrupt Enable */
12555 #define BITP_ACM_EVMSK_EV7                    7                               /* Event7 Status Interrupt Enable */
12556 #define BITP_ACM_EVMSK_EV6                    6                               /* Event6 Status Interrupt Enable */
12557 #define BITP_ACM_EVMSK_EV5                    5                               /* Event5 Status Interrupt Enable */
12558 #define BITP_ACM_EVMSK_EV4                    4                               /* Event4 Status Interrupt Enable */
12559 #define BITP_ACM_EVMSK_EV3                    3                               /* Event3 Status Interrupt Enable */
12560 #define BITP_ACM_EVMSK_EV2                    2                               /* Event2 Status Interrupt Enable */
12561 #define BITP_ACM_EVMSK_EV1                    1                               /* Event1 Status Interrupt Enable */
12562 #define BITP_ACM_EVMSK_EV0                    0                               /* Event0 Status Interrupt Enable */
12563 #define BITM_ACM_EVMSK_IECOM1                (_ADI_MSK(0x00020000,uint32_t))  /* Timer1 Event Completion Status Interrupt Enable */
12564 #define BITM_ACM_EVMSK_IECOM0                (_ADI_MSK(0x00010000,uint32_t))  /* Timer0 Event Completion Status Interrupt Enable */
12565 #define BITM_ACM_EVMSK_EV15                  (_ADI_MSK(0x00008000,uint32_t))  /* Event15 Status Interrupt Enable */
12566 #define BITM_ACM_EVMSK_EV14                  (_ADI_MSK(0x00004000,uint32_t))  /* Event14 Status Interrupt Enable */
12567 #define BITM_ACM_EVMSK_EV13                  (_ADI_MSK(0x00002000,uint32_t))  /* Event13 Status Interrupt Enable */
12568 #define BITM_ACM_EVMSK_EV12                  (_ADI_MSK(0x00001000,uint32_t))  /* Event12 Status Interrupt Enable */
12569 #define BITM_ACM_EVMSK_EV11                  (_ADI_MSK(0x00000800,uint32_t))  /* Event11 Status Interrupt Enable */
12570 #define BITM_ACM_EVMSK_EV10                  (_ADI_MSK(0x00000400,uint32_t))  /* Event10 Status Interrupt Enable */
12571 #define BITM_ACM_EVMSK_EV9                   (_ADI_MSK(0x00000200,uint32_t))  /* Event9 Status Interrupt Enable */
12572 #define BITM_ACM_EVMSK_EV8                   (_ADI_MSK(0x00000100,uint32_t))  /* Event8 Status Interrupt Enable */
12573 #define BITM_ACM_EVMSK_EV7                   (_ADI_MSK(0x00000080,uint32_t))  /* Event7 Status Interrupt Enable */
12574 #define BITM_ACM_EVMSK_EV6                   (_ADI_MSK(0x00000040,uint32_t))  /* Event6 Status Interrupt Enable */
12575 #define BITM_ACM_EVMSK_EV5                   (_ADI_MSK(0x00000020,uint32_t))  /* Event5 Status Interrupt Enable */
12576 #define BITM_ACM_EVMSK_EV4                   (_ADI_MSK(0x00000010,uint32_t))  /* Event4 Status Interrupt Enable */
12577 #define BITM_ACM_EVMSK_EV3                   (_ADI_MSK(0x00000008,uint32_t))  /* Event3 Status Interrupt Enable */
12578 #define BITM_ACM_EVMSK_EV2                   (_ADI_MSK(0x00000004,uint32_t))  /* Event2 Status Interrupt Enable */
12579 #define BITM_ACM_EVMSK_EV1                   (_ADI_MSK(0x00000002,uint32_t))  /* Event1 Status Interrupt Enable */
12580 #define BITM_ACM_EVMSK_EV0                   (_ADI_MSK(0x00000001,uint32_t))  /* Event0 Status Interrupt Enable */
12581
12582 /* ------------------------------------------------------------------------------------------------------------------------
12583         ACM_MEVSTAT                          Pos/Masks                        Description
12584    ------------------------------------------------------------------------------------------------------------------------ */
12585 #define BITP_ACM_MEVSTAT_EV15                15                               /* Event15 Missed. W1C bit. */
12586 #define BITP_ACM_MEVSTAT_EV14                14                               /* Event14 Missed. W1C bit. */
12587 #define BITP_ACM_MEVSTAT_EV13                13                               /* Event13 Missed. W1C bit. */
12588 #define BITP_ACM_MEVSTAT_EV12                12                               /* Event12 Missed. W1C bit. */
12589 #define BITP_ACM_MEVSTAT_EV11                11                               /* Event11 Missed. W1C bit. */
12590 #define BITP_ACM_MEVSTAT_EV10                10                               /* Event10 Missed. W1C bit. */
12591 #define BITP_ACM_MEVSTAT_EV9                  9                               /* Event9 Missed. W1C bit. */
12592 #define BITP_ACM_MEVSTAT_EV8                  8                               /* Event8 Missed. W1C bit. */
12593 #define BITP_ACM_MEVSTAT_EV7                  7                               /* Event7 Missed. W1C bit. */
12594 #define BITP_ACM_MEVSTAT_EV6                  6                               /* Event6 Missed. W1C bit. */
12595 #define BITP_ACM_MEVSTAT_EV5                  5                               /* Event5 Missed. W1C bit. */
12596 #define BITP_ACM_MEVSTAT_EV4                  4                               /* Event4 Missed. W1C bit. */
12597 #define BITP_ACM_MEVSTAT_EV3                  3                               /* Event3 Missed. W1C bit. */
12598 #define BITP_ACM_MEVSTAT_EV2                  2                               /* Event2 Missed. W1C bit. */
12599 #define BITP_ACM_MEVSTAT_EV1                  1                               /* Event1 Missed. W1C bit. */
12600 #define BITP_ACM_MEVSTAT_EV0                  0                               /* Event0 Missed. W1C bit. Creates an interrupt if corresponding bit in MEVMSK register is set. */
12601 #define BITM_ACM_MEVSTAT_EV15                (_ADI_MSK(0x00008000,uint32_t))  /* Event15 Missed. W1C bit. */
12602 #define BITM_ACM_MEVSTAT_EV14                (_ADI_MSK(0x00004000,uint32_t))  /* Event14 Missed. W1C bit. */
12603 #define BITM_ACM_MEVSTAT_EV13                (_ADI_MSK(0x00002000,uint32_t))  /* Event13 Missed. W1C bit. */
12604 #define BITM_ACM_MEVSTAT_EV12                (_ADI_MSK(0x00001000,uint32_t))  /* Event12 Missed. W1C bit. */
12605 #define BITM_ACM_MEVSTAT_EV11                (_ADI_MSK(0x00000800,uint32_t))  /* Event11 Missed. W1C bit. */
12606 #define BITM_ACM_MEVSTAT_EV10                (_ADI_MSK(0x00000400,uint32_t))  /* Event10 Missed. W1C bit. */
12607 #define BITM_ACM_MEVSTAT_EV9                 (_ADI_MSK(0x00000200,uint32_t))  /* Event9 Missed. W1C bit. */
12608 #define BITM_ACM_MEVSTAT_EV8                 (_ADI_MSK(0x00000100,uint32_t))  /* Event8 Missed. W1C bit. */
12609 #define BITM_ACM_MEVSTAT_EV7                 (_ADI_MSK(0x00000080,uint32_t))  /* Event7 Missed. W1C bit. */
12610 #define BITM_ACM_MEVSTAT_EV6                 (_ADI_MSK(0x00000040,uint32_t))  /* Event6 Missed. W1C bit. */
12611 #define BITM_ACM_MEVSTAT_EV5                 (_ADI_MSK(0x00000020,uint32_t))  /* Event5 Missed. W1C bit. */
12612 #define BITM_ACM_MEVSTAT_EV4                 (_ADI_MSK(0x00000010,uint32_t))  /* Event4 Missed. W1C bit. */
12613 #define BITM_ACM_MEVSTAT_EV3                 (_ADI_MSK(0x00000008,uint32_t))  /* Event3 Missed. W1C bit. */
12614 #define BITM_ACM_MEVSTAT_EV2                 (_ADI_MSK(0x00000004,uint32_t))  /* Event2 Missed. W1C bit. */
12615 #define BITM_ACM_MEVSTAT_EV1                 (_ADI_MSK(0x00000002,uint32_t))  /* Event1 Missed. W1C bit. */
12616 #define BITM_ACM_MEVSTAT_EV0                 (_ADI_MSK(0x00000001,uint32_t))  /* Event0 Missed. W1C bit. Creates an interrupt if corresponding bit in MEVMSK register is set. */
12617
12618 /* ------------------------------------------------------------------------------------------------------------------------
12619         ACM_MEVMSK                           Pos/Masks                        Description
12620    ------------------------------------------------------------------------------------------------------------------------ */
12621 #define BITP_ACM_MEVMSK_EV15                 15                               /* Event15 Missed Interrupt Enable */
12622 #define BITP_ACM_MEVMSK_EV14                 14                               /* Event14 Missed Interrupt Enable */
12623 #define BITP_ACM_MEVMSK_EV13                 13                               /* Event13 Missed Interrupt Enable */
12624 #define BITP_ACM_MEVMSK_EV12                 12                               /* Event12 Missed Interrupt Enable */
12625 #define BITP_ACM_MEVMSK_EV11                 11                               /* Event11 Missed Interrupt Enable */
12626 #define BITP_ACM_MEVMSK_EV10                 10                               /* Event10 Missed Interrupt Enable */
12627 #define BITP_ACM_MEVMSK_EV9                   9                               /* Event9 Missed Interrupt Enable */
12628 #define BITP_ACM_MEVMSK_EV8                   8                               /* Event8 Missed Interrupt Enable */
12629 #define BITP_ACM_MEVMSK_EV7                   7                               /* Event7 Missed Interrupt Enable */
12630 #define BITP_ACM_MEVMSK_EV6                   6                               /* Event6 Missed Interrupt Enable */
12631 #define BITP_ACM_MEVMSK_EV5                   5                               /* Event5 Missed Interrupt Enable */
12632 #define BITP_ACM_MEVMSK_EV4                   4                               /* Event4 Missed Interrupt Enable */
12633 #define BITP_ACM_MEVMSK_EV3                   3                               /* Event3 Missed Interrupt Enable */
12634 #define BITP_ACM_MEVMSK_EV2                   2                               /* Event2 Missed Interrupt Enable */
12635 #define BITP_ACM_MEVMSK_EV1                   1                               /* Event1 Missed Interrupt Enable */
12636 #define BITP_ACM_MEVMSK_EV0                   0                               /* Event0 Missed Interrupt Enable */
12637 #define BITM_ACM_MEVMSK_EV15                 (_ADI_MSK(0x00008000,uint32_t))  /* Event15 Missed Interrupt Enable */
12638 #define BITM_ACM_MEVMSK_EV14                 (_ADI_MSK(0x00004000,uint32_t))  /* Event14 Missed Interrupt Enable */
12639 #define BITM_ACM_MEVMSK_EV13                 (_ADI_MSK(0x00002000,uint32_t))  /* Event13 Missed Interrupt Enable */
12640 #define BITM_ACM_MEVMSK_EV12                 (_ADI_MSK(0x00001000,uint32_t))  /* Event12 Missed Interrupt Enable */
12641 #define BITM_ACM_MEVMSK_EV11                 (_ADI_MSK(0x00000800,uint32_t))  /* Event11 Missed Interrupt Enable */
12642 #define BITM_ACM_MEVMSK_EV10                 (_ADI_MSK(0x00000400,uint32_t))  /* Event10 Missed Interrupt Enable */
12643 #define BITM_ACM_MEVMSK_EV9                  (_ADI_MSK(0x00000200,uint32_t))  /* Event9 Missed Interrupt Enable */
12644 #define BITM_ACM_MEVMSK_EV8                  (_ADI_MSK(0x00000100,uint32_t))  /* Event8 Missed Interrupt Enable */
12645 #define BITM_ACM_MEVMSK_EV7                  (_ADI_MSK(0x00000080,uint32_t))  /* Event7 Missed Interrupt Enable */
12646 #define BITM_ACM_MEVMSK_EV6                  (_ADI_MSK(0x00000040,uint32_t))  /* Event6 Missed Interrupt Enable */
12647 #define BITM_ACM_MEVMSK_EV5                  (_ADI_MSK(0x00000020,uint32_t))  /* Event5 Missed Interrupt Enable */
12648 #define BITM_ACM_MEVMSK_EV4                  (_ADI_MSK(0x00000010,uint32_t))  /* Event4 Missed Interrupt Enable */
12649 #define BITM_ACM_MEVMSK_EV3                  (_ADI_MSK(0x00000008,uint32_t))  /* Event3 Missed Interrupt Enable */
12650 #define BITM_ACM_MEVMSK_EV2                  (_ADI_MSK(0x00000004,uint32_t))  /* Event2 Missed Interrupt Enable */
12651 #define BITM_ACM_MEVMSK_EV1                  (_ADI_MSK(0x00000002,uint32_t))  /* Event1 Missed Interrupt Enable */
12652 #define BITM_ACM_MEVMSK_EV0                  (_ADI_MSK(0x00000001,uint32_t))  /* Event0 Missed Interrupt Enable */
12653
12654 /* ------------------------------------------------------------------------------------------------------------------------
12655         ACM_EVCTL                            Pos/Masks                        Description
12656    ------------------------------------------------------------------------------------------------------------------------ */
12657 #define BITP_ACM_EVCTL_EPF                    1                               /* Event Parameter Field. All EPF[4:0] has same external pin timing. */
12658 #define BITP_ACM_EVCTL_ENAEV                  0                               /* Enable Event */
12659 #define BITM_ACM_EVCTL_EPF                   (_ADI_MSK(0x0000003E,uint32_t))  /* Event Parameter Field. All EPF[4:0] has same external pin timing. */
12660 #define BITM_ACM_EVCTL_ENAEV                 (_ADI_MSK(0x00000001,uint32_t))  /* Enable Event */
12661
12662 /* ------------------------------------------------------------------------------------------------------------------------
12663         ACM_EVORD                            Pos/Masks                        Description
12664    ------------------------------------------------------------------------------------------------------------------------ */
12665 #define BITP_ACM_EVORD_EVSTAT                17                               /* Reflects the EVSTATn Bit in the EVSTAT Register */
12666 #define BITP_ACM_EVORD_MEVSTAT               16                               /* Reflects the MEVSTATn Bit in the MEVSTAT Register */
12667 #define BITP_ACM_EVORD_ORD                    0                               /* Order of Event Completion */
12668 #define BITM_ACM_EVORD_EVSTAT                (_ADI_MSK(0x00020000,uint32_t))  /* Reflects the EVSTATn Bit in the EVSTAT Register */
12669 #define BITM_ACM_EVORD_MEVSTAT               (_ADI_MSK(0x00010000,uint32_t))  /* Reflects the MEVSTATn Bit in the MEVSTAT Register */
12670 #define BITM_ACM_EVORD_ORD                   (_ADI_MSK(0x000000FF,uint32_t))  /* Order of Event Completion */
12671
12672 /* ==================================================
12673         DDR Registers
12674    ================================================== */
12675
12676 /* =========================
12677         DMC0
12678    ========================= */
12679 #define REG_DMC0_CTL                    0xFFC80004         /* DMC0 Control Register */
12680 #define REG_DMC0_STAT                   0xFFC80008         /* DMC0 Status Register */
12681 #define REG_DMC0_EFFCTL                 0xFFC8000C         /* DMC0 Efficiency Control Register */
12682 #define REG_DMC0_PRIO                   0xFFC80010         /* DMC0 Priority ID Register */
12683 #define REG_DMC0_PRIOMSK                0xFFC80014         /* DMC0 Priority ID Mask Register */
12684 #define REG_DMC0_CFG                    0xFFC80040         /* DMC0 Configuration Register */
12685 #define REG_DMC0_TR0                    0xFFC80044         /* DMC0 Timing 0 Register */
12686 #define REG_DMC0_TR1                    0xFFC80048         /* DMC0 Timing 1 Register */
12687 #define REG_DMC0_TR2                    0xFFC8004C         /* DMC0 Timing 2 Register */
12688 #define REG_DMC0_MSK                    0xFFC8005C         /* DMC0 Mask (Mode Register Shadow) Register */
12689 #define REG_DMC0_MR                     0xFFC80060         /* DMC0 Shadow MR Register */
12690 #define REG_DMC0_EMR1                   0xFFC80064         /* DMC0 Shadow EMR1 Register */
12691 #define REG_DMC0_EMR2                   0xFFC80068         /* DMC0 Shadow EMR2 Register */
12692 #define REG_DMC0_EMR3                   0xFFC8006C         /* DMC0 Shadow EMR3 Register */
12693 #define REG_DMC0_DLLCTL                 0xFFC80080         /* DMC0 DLL Control Register */
12694 #define REG_DMC0_PHY_CTL0               0xFFC80090         /* DMC0 PHY Control 0 Register */
12695 #define REG_DMC0_PHY_CTL1               0xFFC80094         /* DMC0 PHY Control 1 Register */
12696 #define REG_DMC0_PHY_CTL2               0xFFC80098         /* DMC0 PHY Control 2 Register */
12697 #define REG_DMC0_PHY_CTL3               0xFFC8009C         /* DMC0 PHY Control 3 Register */
12698 #define REG_DMC0_PADCTL                 0xFFC800C0         /* DMC0 PAD Control Register */
12699
12700 /* =========================
12701         DMC
12702    ========================= */
12703 /* ------------------------------------------------------------------------------------------------------------------------
12704         DMC_CTL                              Pos/Masks                        Description
12705    ------------------------------------------------------------------------------------------------------------------------ */
12706 #define BITP_DMC_CTL_DLLCAL                  13                               /* DLL Calibration Start */
12707 #define BITP_DMC_CTL_PPREF                   12                               /* Postpone Refresh */
12708 #define BITP_DMC_CTL_RDTOWR                   9                               /* Read-to-Write Cycle */
12709 #define BITP_DMC_CTL_ADDRMODE                 8                               /* Addressing (Page/Bank) Mode */
12710 #define BITP_DMC_CTL_PREC                     6                               /* Precharge */
12711 #define BITP_DMC_CTL_DPDREQ                   5                               /* Deep Power Down Request */
12712 #define BITP_DMC_CTL_PDREQ                    4                               /* Power Down Request */
12713 #define BITP_DMC_CTL_SRREQ                    3                               /* Self Refresh Request */
12714 #define BITP_DMC_CTL_INIT                     2                               /* Initialize DRAM Start */
12715 #define BITP_DMC_CTL_LPDDR                    1                               /* Low Power DDR Mode */
12716 #define BITM_DMC_CTL_DLLCAL                  (_ADI_MSK(0x00002000,uint32_t))  /* DLL Calibration Start */
12717 #define BITM_DMC_CTL_PPREF                   (_ADI_MSK(0x00001000,uint32_t))  /* Postpone Refresh */
12718
12719 #define BITM_DMC_CTL_RDTOWR                  (_ADI_MSK(0x00000E00,uint32_t))  /* Read-to-Write Cycle */
12720 #define ENUM_DMC_CTL_RDTOWR0                 (_ADI_MSK(0x00000000,uint32_t))  /* RDTOWR: 0 Cycles Added */
12721 #define ENUM_DMC_CTL_RDTOWR1                 (_ADI_MSK(0x00000200,uint32_t))  /* RDTOWR: 1 Cycle Added */
12722 #define ENUM_DMC_CTL_RDTOWR2                 (_ADI_MSK(0x00000400,uint32_t))  /* RDTOWR: 2 Cycles Added */
12723 #define ENUM_DMC_CTL_RDTOWR3                 (_ADI_MSK(0x00000600,uint32_t))  /* RDTOWR: 3 Cycles Added */
12724 #define ENUM_DMC_CTL_RDTOWR4                 (_ADI_MSK(0x00000800,uint32_t))  /* RDTOWR: 4 Cycles Added */
12725 #define BITM_DMC_CTL_ADDRMODE                (_ADI_MSK(0x00000100,uint32_t))  /* Addressing (Page/Bank) Mode */
12726 #define BITM_DMC_CTL_PREC                    (_ADI_MSK(0x00000040,uint32_t))  /* Precharge */
12727 #define BITM_DMC_CTL_DPDREQ                  (_ADI_MSK(0x00000020,uint32_t))  /* Deep Power Down Request */
12728 #define BITM_DMC_CTL_PDREQ                   (_ADI_MSK(0x00000010,uint32_t))  /* Power Down Request */
12729 #define BITM_DMC_CTL_SRREQ                   (_ADI_MSK(0x00000008,uint32_t))  /* Self Refresh Request */
12730 #define BITM_DMC_CTL_INIT                    (_ADI_MSK(0x00000004,uint32_t))  /* Initialize DRAM Start */
12731 #define BITM_DMC_CTL_LPDDR                   (_ADI_MSK(0x00000002,uint32_t))  /* Low Power DDR Mode */
12732
12733 /* ------------------------------------------------------------------------------------------------------------------------
12734         DMC_STAT                             Pos/Masks                        Description
12735    ------------------------------------------------------------------------------------------------------------------------ */
12736 #define BITP_DMC_STAT_PHYRDPHASE             20                               /* PHY Read Phase */
12737 #define BITP_DMC_STAT_PENDREF                16                               /* Pending Refresh */
12738 #define BITP_DMC_STAT_DLLCALDONE             13                               /* DLL Calibration Done */
12739 #define BITP_DMC_STAT_DPDACK                  5                               /* Deep Powerdown Acknowledge */
12740 #define BITP_DMC_STAT_PDACK                   4                               /* Power Down Acknowledge */
12741 #define BITP_DMC_STAT_SRACK                   3                               /* Self Refresh Acknowledge */
12742 #define BITP_DMC_STAT_MEMINITDONE             1                               /* Memory Initialization Done */
12743 #define BITP_DMC_STAT_IDLE                    0                               /* Idle State */
12744 #define BITM_DMC_STAT_PHYRDPHASE             (_ADI_MSK(0x00F00000,uint32_t))  /* PHY Read Phase */
12745 #define BITM_DMC_STAT_PENDREF                (_ADI_MSK(0x000F0000,uint32_t))  /* Pending Refresh */
12746 #define BITM_DMC_STAT_DLLCALDONE             (_ADI_MSK(0x00002000,uint32_t))  /* DLL Calibration Done */
12747 #define BITM_DMC_STAT_DPDACK                 (_ADI_MSK(0x00000020,uint32_t))  /* Deep Powerdown Acknowledge */
12748 #define BITM_DMC_STAT_PDACK                  (_ADI_MSK(0x00000010,uint32_t))  /* Power Down Acknowledge */
12749 #define BITM_DMC_STAT_SRACK                  (_ADI_MSK(0x00000008,uint32_t))  /* Self Refresh Acknowledge */
12750 #define BITM_DMC_STAT_MEMINITDONE            (_ADI_MSK(0x00000002,uint32_t))  /* Memory Initialization Done */
12751 #define BITM_DMC_STAT_IDLE                   (_ADI_MSK(0x00000001,uint32_t))  /* Idle State */
12752
12753 /* ------------------------------------------------------------------------------------------------------------------------
12754         DMC_EFFCTL                           Pos/Masks                        Description
12755    ------------------------------------------------------------------------------------------------------------------------ */
12756 #define BITP_DMC_EFFCTL_IDLECYC              20                               /* Idle Cycle */
12757 #define BITP_DMC_EFFCTL_NUMREF               16                               /* Number of Refresh Commands */
12758 #define BITP_DMC_EFFCTL_PRECBANK7            15                               /* Precharge Bank 7 */
12759 #define BITP_DMC_EFFCTL_PRECBANK6            14                               /* Precharge Bank 6 */
12760 #define BITP_DMC_EFFCTL_PRECBANK5            13                               /* Precharge Bank 5 */
12761 #define BITP_DMC_EFFCTL_PRECBANK4            12                               /* Precharge Bank 4 */
12762 #define BITP_DMC_EFFCTL_PRECBANK3            11                               /* Precharge Bank 3 */
12763 #define BITP_DMC_EFFCTL_PRECBANK2            10                               /* Precharge Bank 2 */
12764 #define BITP_DMC_EFFCTL_PRECBANK1             9                               /* Precharge Bank 1 */
12765 #define BITP_DMC_EFFCTL_PRECBANK0             8                               /* Precharge Bank 0 */
12766 #define BITP_DMC_EFFCTL_WAITWRDATA            7                               /* Wait in Write Data Snapshot */
12767 #define BITP_DMC_EFFCTL_FULLWRDATA            6                               /* Wait for Full Write Data */
12768 #define BITM_DMC_EFFCTL_IDLECYC              (_ADI_MSK(0x00F00000,uint32_t))  /* Idle Cycle */
12769 #define BITM_DMC_EFFCTL_NUMREF               (_ADI_MSK(0x000F0000,uint32_t))  /* Number of Refresh Commands */
12770 #define BITM_DMC_EFFCTL_PRECBANK7            (_ADI_MSK(0x00008000,uint32_t))  /* Precharge Bank 7 */
12771 #define BITM_DMC_EFFCTL_PRECBANK6            (_ADI_MSK(0x00004000,uint32_t))  /* Precharge Bank 6 */
12772 #define BITM_DMC_EFFCTL_PRECBANK5            (_ADI_MSK(0x00002000,uint32_t))  /* Precharge Bank 5 */
12773 #define BITM_DMC_EFFCTL_PRECBANK4            (_ADI_MSK(0x00001000,uint32_t))  /* Precharge Bank 4 */
12774 #define BITM_DMC_EFFCTL_PRECBANK3            (_ADI_MSK(0x00000800,uint32_t))  /* Precharge Bank 3 */
12775 #define BITM_DMC_EFFCTL_PRECBANK2            (_ADI_MSK(0x00000400,uint32_t))  /* Precharge Bank 2 */
12776 #define BITM_DMC_EFFCTL_PRECBANK1            (_ADI_MSK(0x00000200,uint32_t))  /* Precharge Bank 1 */
12777 #define BITM_DMC_EFFCTL_PRECBANK0            (_ADI_MSK(0x00000100,uint32_t))  /* Precharge Bank 0 */
12778 #define BITM_DMC_EFFCTL_WAITWRDATA           (_ADI_MSK(0x00000080,uint32_t))  /* Wait in Write Data Snapshot */
12779 #define BITM_DMC_EFFCTL_FULLWRDATA           (_ADI_MSK(0x00000040,uint32_t))  /* Wait for Full Write Data */
12780
12781 /* ------------------------------------------------------------------------------------------------------------------------
12782         DMC_PRIO                             Pos/Masks                        Description
12783    ------------------------------------------------------------------------------------------------------------------------ */
12784 #define BITP_DMC_PRIO_ID2                    16                               /* ID2 Requiring Elevated Priority */
12785 #define BITP_DMC_PRIO_ID1                     0                               /* ID1 Requiring Elevated Priority */
12786 #define BITM_DMC_PRIO_ID2                    (_ADI_MSK(0xFFFF0000,uint32_t))  /* ID2 Requiring Elevated Priority */
12787 #define BITM_DMC_PRIO_ID1                    (_ADI_MSK(0x0000FFFF,uint32_t))  /* ID1 Requiring Elevated Priority */
12788
12789 /* ------------------------------------------------------------------------------------------------------------------------
12790         DMC_PRIOMSK                          Pos/Masks                        Description
12791    ------------------------------------------------------------------------------------------------------------------------ */
12792 #define BITP_DMC_PRIOMSK_ID2MSK              16                               /* Mask for ID2 */
12793 #define BITP_DMC_PRIOMSK_ID1MSK               0                               /* Mask for ID1 */
12794 #define BITM_DMC_PRIOMSK_ID2MSK              (_ADI_MSK(0xFFFF0000,uint32_t))  /* Mask for ID2 */
12795 #define BITM_DMC_PRIOMSK_ID1MSK              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Mask for ID1 */
12796
12797 /* ------------------------------------------------------------------------------------------------------------------------
12798         DMC_CFG                              Pos/Masks                        Description
12799    ------------------------------------------------------------------------------------------------------------------------ */
12800 #define BITP_DMC_CFG_EXTBANK                 12                               /* External Banks */
12801 #define BITP_DMC_CFG_SDRSIZE                  8                               /* SDRAM Size */
12802 #define BITP_DMC_CFG_SDRWID                   4                               /* SDRAM Width */
12803 #define BITP_DMC_CFG_IFWID                    0                               /* Interface Width */
12804
12805 #define BITM_DMC_CFG_EXTBANK                 (_ADI_MSK(0x0000F000,uint32_t))  /* External Banks */
12806 #define ENUM_DMC_CFG_EXTBANK1                (_ADI_MSK(0x00000000,uint32_t))  /* EXTBANK: 1 External Bank */
12807
12808 #define BITM_DMC_CFG_SDRSIZE                 (_ADI_MSK(0x00000F00,uint32_t))  /* SDRAM Size */
12809 #define ENUM_DMC_CFG_SDRSIZE64               (_ADI_MSK(0x00000000,uint32_t))  /* SDRSIZE: 64M Bit SDRAM (LPDDR Only) */
12810 #define ENUM_DMC_CFG_SDRSIZE128              (_ADI_MSK(0x00000100,uint32_t))  /* SDRSIZE: 128M Bit SDRAM (LPDDR Only) */
12811 #define ENUM_DMC_CFG_SDRSIZE256              (_ADI_MSK(0x00000200,uint32_t))  /* SDRSIZE: 256M Bit SDRAM */
12812 #define ENUM_DMC_CFG_SDRSIZE512              (_ADI_MSK(0x00000300,uint32_t))  /* SDRSIZE: 512M Bit SDRAM */
12813 #define ENUM_DMC_CFG_SDRSIZE1G               (_ADI_MSK(0x00000400,uint32_t))  /* SDRSIZE: 1G Bit SDRAM */
12814 #define ENUM_DMC_CFG_SDRSIZE2G               (_ADI_MSK(0x00000500,uint32_t))  /* SDRSIZE: 2G Bit SDRAM */
12815
12816 #define BITM_DMC_CFG_SDRWID                  (_ADI_MSK(0x000000F0,uint32_t))  /* SDRAM Width */
12817 #define ENUM_DMC_CFG_SDRWID16                (_ADI_MSK(0x00000020,uint32_t))  /* SDRWID: 16-Bit Wide SDRAM */
12818
12819 #define BITM_DMC_CFG_IFWID                   (_ADI_MSK(0x0000000F,uint32_t))  /* Interface Width */
12820 #define ENUM_DMC_CFG_IFWID16                 (_ADI_MSK(0x00000002,uint32_t))  /* IFWID: 16-Bit Wide Interface */
12821
12822 /* ------------------------------------------------------------------------------------------------------------------------
12823         DMC_TR0                              Pos/Masks                        Description
12824    ------------------------------------------------------------------------------------------------------------------------ */
12825 #define BITP_DMC_TR0_TMRD                    28                               /* Timing Mode Register Delay */
12826 #define BITP_DMC_TR0_TRC                     20                               /* Timing Row Cycle */
12827 #define BITP_DMC_TR0_TRAS                    12                               /* Timing Row Active Time */
12828 #define BITP_DMC_TR0_TRP                      8                               /* Timing RAS Precharge. */
12829 #define BITP_DMC_TR0_TWTR                     4                               /* Timing Write to Read */
12830 #define BITP_DMC_TR0_TRCD                     0                               /* Timing RAS to CAS Delay */
12831 #define BITM_DMC_TR0_TMRD                    (_ADI_MSK(0xF0000000,uint32_t))  /* Timing Mode Register Delay */
12832 #define BITM_DMC_TR0_TRC                     (_ADI_MSK(0x03F00000,uint32_t))  /* Timing Row Cycle */
12833 #define BITM_DMC_TR0_TRAS                    (_ADI_MSK(0x0001F000,uint32_t))  /* Timing Row Active Time */
12834 #define BITM_DMC_TR0_TRP                     (_ADI_MSK(0x00000F00,uint32_t))  /* Timing RAS Precharge. */
12835 #define BITM_DMC_TR0_TWTR                    (_ADI_MSK(0x000000F0,uint32_t))  /* Timing Write to Read */
12836 #define BITM_DMC_TR0_TRCD                    (_ADI_MSK(0x0000000F,uint32_t))  /* Timing RAS to CAS Delay */
12837
12838 /* ------------------------------------------------------------------------------------------------------------------------
12839         DMC_TR1                              Pos/Masks                        Description
12840    ------------------------------------------------------------------------------------------------------------------------ */
12841 #define BITP_DMC_TR1_TRRD                    28                               /* Timing Read-Read Delay */
12842 #define BITP_DMC_TR1_TRFC                    16                               /* Timing Refresh-to-Command */
12843 #define BITP_DMC_TR1_TREF                     0                               /* Timing Refresh Interval */
12844 #define BITM_DMC_TR1_TRRD                    (_ADI_MSK(0x70000000,uint32_t))  /* Timing Read-Read Delay */
12845 #define BITM_DMC_TR1_TRFC                    (_ADI_MSK(0x00FF0000,uint32_t))  /* Timing Refresh-to-Command */
12846 #define BITM_DMC_TR1_TREF                    (_ADI_MSK(0x00003FFF,uint32_t))  /* Timing Refresh Interval */
12847
12848 /* ------------------------------------------------------------------------------------------------------------------------
12849         DMC_TR2                              Pos/Masks                        Description
12850    ------------------------------------------------------------------------------------------------------------------------ */
12851 #define BITP_DMC_TR2_TCKE                    20                               /* Timing Clock Enable */
12852 #define BITP_DMC_TR2_TXP                     16                               /* Timing Exit Powerdown */
12853 #define BITP_DMC_TR2_TWR                     12                               /* Timing Write Recovery */
12854 #define BITP_DMC_TR2_TRTP                     8                               /* Timing Read-to-Precharge */
12855 #define BITP_DMC_TR2_TFAW                     0                               /* Timing Four-Activated-Window */
12856 #define BITM_DMC_TR2_TCKE                    (_ADI_MSK(0x00F00000,uint32_t))  /* Timing Clock Enable */
12857 #define BITM_DMC_TR2_TXP                     (_ADI_MSK(0x000F0000,uint32_t))  /* Timing Exit Powerdown */
12858 #define BITM_DMC_TR2_TWR                     (_ADI_MSK(0x0000F000,uint32_t))  /* Timing Write Recovery */
12859 #define BITM_DMC_TR2_TRTP                    (_ADI_MSK(0x00000F00,uint32_t))  /* Timing Read-to-Precharge */
12860 #define BITM_DMC_TR2_TFAW                    (_ADI_MSK(0x0000001F,uint32_t))  /* Timing Four-Activated-Window */
12861
12862 /* ------------------------------------------------------------------------------------------------------------------------
12863         DMC_MSK                              Pos/Masks                        Description
12864    ------------------------------------------------------------------------------------------------------------------------ */
12865 #define BITP_DMC_MSK_EMR3                    11                               /* Shadow EMR3 Unmask */
12866 #define BITP_DMC_MSK_EMR2                    10                               /* Shadow EMR2 Unmask */
12867 #define BITP_DMC_MSK_EMR1                     9                               /* Shadow EMR1 Unmask */
12868 #define BITP_DMC_MSK_MR                       8                               /* Shadow MR Unmask */
12869 #define BITM_DMC_MSK_EMR3                    (_ADI_MSK(0x00000800,uint32_t))  /* Shadow EMR3 Unmask */
12870 #define BITM_DMC_MSK_EMR2                    (_ADI_MSK(0x00000400,uint32_t))  /* Shadow EMR2 Unmask */
12871 #define BITM_DMC_MSK_EMR1                    (_ADI_MSK(0x00000200,uint32_t))  /* Shadow EMR1 Unmask */
12872 #define BITM_DMC_MSK_MR                      (_ADI_MSK(0x00000100,uint32_t))  /* Shadow MR Unmask */
12873
12874 /* ------------------------------------------------------------------------------------------------------------------------
12875         DMC_MR                               Pos/Masks                        Description
12876    ------------------------------------------------------------------------------------------------------------------------ */
12877 #define BITP_DMC_MR_PD                       12                               /* Active Powerdown Mode */
12878 #define BITP_DMC_MR_WRRECOV                   9                               /* Write Recovery */
12879 #define BITP_DMC_MR_DLLRST                    8                               /* DLL Reset */
12880 #define BITP_DMC_MR_CL                        4                               /* CAS Latency */
12881 #define BITP_DMC_MR_BLEN                      0                               /* Burst Length */
12882 #define BITM_DMC_MR_PD                       (_ADI_MSK(0x00001000,uint32_t))  /* Active Powerdown Mode */
12883 #define BITM_DMC_MR_WRRECOV                  (_ADI_MSK(0x00000E00,uint32_t))  /* Write Recovery */
12884 #define BITM_DMC_MR_DLLRST                   (_ADI_MSK(0x00000100,uint32_t))  /* DLL Reset */
12885
12886 #define BITM_DMC_MR_CL                       (_ADI_MSK(0x00000070,uint32_t))  /* CAS Latency */
12887 #define ENUM_DMC_MR_CL2                      (_ADI_MSK(0x00000020,uint32_t))  /* CL: 2 clock cycle latency */
12888 #define ENUM_DMC_MR_CL3                      (_ADI_MSK(0x00000030,uint32_t))  /* CL: 3 clock cycle latency */
12889 #define ENUM_DMC_MR_CL4                      (_ADI_MSK(0x00000040,uint32_t))  /* CL: 4 clock cycle latency (DDR2) */
12890 #define ENUM_DMC_MR_CL5                      (_ADI_MSK(0x00000050,uint32_t))  /* CL: 5 clock cycle latency (DDR2) */
12891 #define ENUM_DMC_MR_CL6                      (_ADI_MSK(0x00000060,uint32_t))  /* CL: 6 clock cycle latency (DDR2) */
12892
12893 #define BITM_DMC_MR_BLEN                     (_ADI_MSK(0x00000007,uint32_t))  /* Burst Length */
12894 #define ENUM_DMC_MR_BLEN4                    (_ADI_MSK(0x00000002,uint32_t))  /* BLEN: 4-Bit Burst Length */
12895 #define ENUM_DMC_MR_BLEN8                    (_ADI_MSK(0x00000003,uint32_t))  /* BLEN: 8-Bit Burst Length */
12896
12897 /* ------------------------------------------------------------------------------------------------------------------------
12898         DMC_EMR1                             Pos/Masks                        Description
12899    ------------------------------------------------------------------------------------------------------------------------ */
12900 #define BITP_DMC_EMR1_QOFF                   12                               /* Output Buffer Enable */
12901 #define BITP_DMC_EMR1_DQS                    10                               /* DQS Enable */
12902 #define BITP_DMC_EMR1_RTT1                    6                               /* Termination Resistance 1 */
12903 #define BITP_DMC_EMR1_AL                      3                               /* Additive Latency */
12904 #define BITP_DMC_EMR1_RTT0                    2                               /* Termination Resistance 0. */
12905 #define BITP_DMC_EMR1_DIC                     1                               /* Output Driver Impedance Control */
12906 #define BITP_DMC_EMR1_DLLEN                   0                               /* DLL Enable */
12907 #define BITM_DMC_EMR1_QOFF                   (_ADI_MSK(0x00001000,uint32_t))  /* Output Buffer Enable */
12908 #define BITM_DMC_EMR1_DQS                    (_ADI_MSK(0x00000400,uint32_t))  /* DQS Enable */
12909
12910 #define BITM_DMC_EMR1_RTT1                   (_ADI_MSK(0x00000040,uint32_t))  /* Termination Resistance 1 */
12911 #define ENUM_DMC_EMR1_RTT1_0                 (_ADI_MSK(0x00000000,uint32_t))  /* RTT1: Disable RTT1 */
12912 #define ENUM_DMC_EMR1_RTT1_1                 (_ADI_MSK(0x00000040,uint32_t))  /* RTT1: Enable RTT1 */
12913 #define BITM_DMC_EMR1_AL                     (_ADI_MSK(0x00000038,uint32_t))  /* Additive Latency */
12914
12915 #define BITM_DMC_EMR1_RTT0                   (_ADI_MSK(0x00000004,uint32_t))  /* Termination Resistance 0. */
12916 #define ENUM_DMC_EMR1_RTT0_0                 (_ADI_MSK(0x00000000,uint32_t))  /* RTT0: Disable RTT0 */
12917 #define ENUM_DMC_EMR1_RTT0_1                 (_ADI_MSK(0x00000004,uint32_t))  /* RTT0: Enable RTT0 */
12918 #define BITM_DMC_EMR1_DIC                    (_ADI_MSK(0x00000002,uint32_t))  /* Output Driver Impedance Control */
12919 #define BITM_DMC_EMR1_DLLEN                  (_ADI_MSK(0x00000001,uint32_t))  /* DLL Enable */
12920
12921 /* ------------------------------------------------------------------------------------------------------------------------
12922         DMC_EMR2                             Pos/Masks                        Description
12923    ------------------------------------------------------------------------------------------------------------------------ */
12924 #define BITP_DMC_EMR2_SRF                     7                               /* High Temp. Self Refresh */
12925 #define BITP_DMC_EMR2_DS                      5                               /* Drive Strength */
12926 #define BITP_DMC_EMR2_TCSR                    3                               /* Temp. Comp. Self Refresh */
12927 #define BITP_DMC_EMR2_PASR                    0                               /* Partial Array Self Refresh */
12928 #define BITM_DMC_EMR2_SRF                    (_ADI_MSK(0x00000080,uint32_t))  /* High Temp. Self Refresh */
12929 #define BITM_DMC_EMR2_DS                     (_ADI_MSK(0x00000060,uint32_t))  /* Drive Strength */
12930 #define BITM_DMC_EMR2_TCSR                   (_ADI_MSK(0x00000018,uint32_t))  /* Temp. Comp. Self Refresh */
12931 #define BITM_DMC_EMR2_PASR                   (_ADI_MSK(0x00000007,uint32_t))  /* Partial Array Self Refresh */
12932
12933 /* ------------------------------------------------------------------------------------------------------------------------
12934         DMC_DLLCTL                           Pos/Masks                        Description
12935    ------------------------------------------------------------------------------------------------------------------------ */
12936 #define BITP_DMC_DLLCTL_DATACYC               8                               /* Data Cycles */
12937 #define BITP_DMC_DLLCTL_DLLCALRDCNT           0                               /* DLL Calibration RD Count */
12938
12939 #define BITM_DMC_DLLCTL_DATACYC              (_ADI_MSK(0x00000F00,uint32_t))  /* Data Cycles */
12940 #define ENUM_DMC_DLLCTL_DATACYC2             (_ADI_MSK(0x00000200,uint32_t))  /* DATACYC: 2 Clock Cycles Latency */
12941 #define ENUM_DMC_DLLCTL_DATACYC3             (_ADI_MSK(0x00000300,uint32_t))  /* DATACYC: 3 Clock Cycles Latency */
12942 #define ENUM_DMC_DLLCTL_DATACYC4             (_ADI_MSK(0x00000400,uint32_t))  /* DATACYC: 4 Clock Cycles Latency */
12943 #define ENUM_DMC_DLLCTL_DATACYC5             (_ADI_MSK(0x00000500,uint32_t))  /* DATACYC: 5 Clock Cycles Latency */
12944 #define BITM_DMC_DLLCTL_DLLCALRDCNT          (_ADI_MSK(0x000000FF,uint32_t))  /* DLL Calibration RD Count */
12945
12946 /* ------------------------------------------------------------------------------------------------------------------------
12947         DMC_PHY_CTL1                         Pos/Masks                        Description
12948    ------------------------------------------------------------------------------------------------------------------------ */
12949 #define BITP_DMC_PHY_CTL1_CONTODTVAL         19                               /* Select ODT value on controller */
12950
12951 #define BITM_DMC_PHY_CTL1_CONTODTVAL         (_ADI_MSK(0x00080000,uint32_t))  /* Select ODT value on controller */
12952 #define ENUM_DMC_PHY_CTL1_ODT_75             (_ADI_MSK(0x00000000,uint32_t))  /* CONTODTVAL: 75 Ohms Termination */
12953 #define ENUM_DMC_PHY_CTL1_ODT_150            (_ADI_MSK(0x00080000,uint32_t))  /* CONTODTVAL: 150 Ohms Termination */
12954
12955 /* ------------------------------------------------------------------------------------------------------------------------
12956         DMC_PHY_CTL3                         Pos/Masks                        Description
12957    ------------------------------------------------------------------------------------------------------------------------ */
12958 #define BITP_DMC_PHY_CTL3_OFST1              26                               /* Offset Parameter 1 */
12959 #define BITP_DMC_PHY_CTL3_OFST0              24                               /* Offset Parameter 0 */
12960 #define BITP_DMC_PHY_CTL3_ENODTDQS           10                               /* Enables controller ODT on read of DQS */
12961 #define BITP_DMC_PHY_CTL3_TMG1                7                               /* Timing Parameter 1 */
12962 #define BITP_DMC_PHY_CTL3_TMG0                6                               /* Timing Parameter 0 */
12963 #define BITP_DMC_PHY_CTL3_ENODTDQ             2                               /* Enables controller ODT on read of DQ */
12964 #define BITM_DMC_PHY_CTL3_OFST1              (_ADI_MSK(0x04000000,uint32_t))  /* Offset Parameter 1 */
12965 #define BITM_DMC_PHY_CTL3_OFST0              (_ADI_MSK(0x01000000,uint32_t))  /* Offset Parameter 0 */
12966 #define BITM_DMC_PHY_CTL3_ENODTDQS           (_ADI_MSK(0x00000400,uint32_t))  /* Enables controller ODT on read of DQS */
12967 #define BITM_DMC_PHY_CTL3_TMG1               (_ADI_MSK(0x00000080,uint32_t))  /* Timing Parameter 1 */
12968 #define BITM_DMC_PHY_CTL3_TMG0               (_ADI_MSK(0x00000040,uint32_t))  /* Timing Parameter 0 */
12969 #define BITM_DMC_PHY_CTL3_ENODTDQ            (_ADI_MSK(0x00000004,uint32_t))  /* Enables controller ODT on read of DQ */
12970
12971 /* ------------------------------------------------------------------------------------------------------------------------
12972         DMC_PADCTL                           Pos/Masks                        Description
12973    ------------------------------------------------------------------------------------------------------------------------ */
12974 #define BITP_DMC_PADCTL_CKEOE                19                               /* CKE Output Enable */
12975 #define BITP_DMC_PADCTL_CKEPWD               18                               /* CKE pad receiver power down. */
12976 #define BITP_DMC_PADCTL_CKEODS               16                               /* CKE Output Drive Strength */
12977 #define BITP_DMC_PADCTL_CMDOE                15                               /* CMD Output Enable */
12978 #define BITP_DMC_PADCTL_CMDPWD               14                               /* CMD Powerdown */
12979 #define BITP_DMC_PADCTL_CMDODS               12                               /* CMD Output Drive Strength */
12980 #define BITP_DMC_PADCTL_CLKOE                11                               /* CLK Output Enable */
12981 #define BITP_DMC_PADCTL_CLKPWD               10                               /* CLK Powerdown */
12982 #define BITP_DMC_PADCTL_CLKODS                8                               /* Clock Output Drive Strength */
12983 #define BITP_DMC_PADCTL_DQSPWD                6                               /* DQ/DQS Powerdown */
12984 #define BITP_DMC_PADCTL_DQSODS                4                               /* DQS Output Drive Strength */
12985 #define BITP_DMC_PADCTL_DQPWD                 2                               /* DQ Powerdown. */
12986 #define BITP_DMC_PADCTL_DQODS                 0                               /* DQ Output Drive Strength */
12987 #define BITM_DMC_PADCTL_CKEOE                (_ADI_MSK(0x00080000,uint32_t))  /* CKE Output Enable */
12988 #define BITM_DMC_PADCTL_CKEPWD               (_ADI_MSK(0x00040000,uint32_t))  /* CKE pad receiver power down. */
12989 #define BITM_DMC_PADCTL_CKEODS               (_ADI_MSK(0x00030000,uint32_t))  /* CKE Output Drive Strength */
12990 #define BITM_DMC_PADCTL_CMDOE                (_ADI_MSK(0x00008000,uint32_t))  /* CMD Output Enable */
12991 #define BITM_DMC_PADCTL_CMDPWD               (_ADI_MSK(0x00004000,uint32_t))  /* CMD Powerdown */
12992 #define BITM_DMC_PADCTL_CMDODS               (_ADI_MSK(0x00003000,uint32_t))  /* CMD Output Drive Strength */
12993 #define BITM_DMC_PADCTL_CLKOE                (_ADI_MSK(0x00000800,uint32_t))  /* CLK Output Enable */
12994 #define BITM_DMC_PADCTL_CLKPWD               (_ADI_MSK(0x00000400,uint32_t))  /* CLK Powerdown */
12995 #define BITM_DMC_PADCTL_CLKODS               (_ADI_MSK(0x00000300,uint32_t))  /* Clock Output Drive Strength */
12996 #define BITM_DMC_PADCTL_DQSPWD               (_ADI_MSK(0x00000040,uint32_t))  /* DQ/DQS Powerdown */
12997 #define BITM_DMC_PADCTL_DQSODS               (_ADI_MSK(0x00000030,uint32_t))  /* DQS Output Drive Strength */
12998 #define BITM_DMC_PADCTL_DQPWD                (_ADI_MSK(0x00000004,uint32_t))  /* DQ Powerdown. */
12999 #define BITM_DMC_PADCTL_DQODS                (_ADI_MSK(0x00000003,uint32_t))  /* DQ Output Drive Strength */
13000
13001 /* ==================================================
13002         System Cross Bar Registers
13003    ================================================== */
13004
13005 /* =========================
13006         SCB0
13007    ========================= */
13008 #define REG_SCB0_ARBR0                  0xFFCA2408         /* SCB0 Arbitration Read Channel Master Interface n Register */
13009 #define REG_SCB0_ARBR1                  0xFFCA2428         /* SCB0 Arbitration Read Channel Master Interface n Register */
13010 #define REG_SCB0_ARBR2                  0xFFCA2448         /* SCB0 Arbitration Read Channel Master Interface n Register */
13011 #define REG_SCB0_ARBR3                  0xFFCA2468         /* SCB0 Arbitration Read Channel Master Interface n Register */
13012 #define REG_SCB0_ARBR4                  0xFFCA2488         /* SCB0 Arbitration Read Channel Master Interface n Register */
13013 #define REG_SCB0_ARBR5                  0xFFCA24A8         /* SCB0 Arbitration Read Channel Master Interface n Register */
13014 #define REG_SCB0_ARBW0                  0xFFCA240C         /* SCB0 Arbitration Write Channel Master Interface n Register */
13015 #define REG_SCB0_ARBW1                  0xFFCA242C         /* SCB0 Arbitration Write Channel Master Interface n Register */
13016 #define REG_SCB0_ARBW2                  0xFFCA244C         /* SCB0 Arbitration Write Channel Master Interface n Register */
13017 #define REG_SCB0_ARBW3                  0xFFCA246C         /* SCB0 Arbitration Write Channel Master Interface n Register */
13018 #define REG_SCB0_ARBW4                  0xFFCA248C         /* SCB0 Arbitration Write Channel Master Interface n Register */
13019 #define REG_SCB0_ARBW5                  0xFFCA24AC         /* SCB0 Arbitration Write Channel Master Interface n Register */
13020 #define REG_SCB0_SLAVES                 0xFFCA2FC0         /* SCB0 Slave Interfaces Number Register */
13021 #define REG_SCB0_MASTERS                0xFFCA2FC4         /* SCB0 Master Interfaces Number Register */
13022
13023 /* =========================
13024         SCB1
13025    ========================= */
13026 #define REG_SCB1_ARBR0                  0xFFC42408         /* SCB1 Arbitration Read Channel Master Interface n Register */
13027 #define REG_SCB1_ARBW0                  0xFFC4240C         /* SCB1 Arbitration Write Channel Master Interface n Register */
13028 #define REG_SCB1_SLAVES                 0xFFC42FC0         /* SCB1 Slave Interfaces Number Register */
13029 #define REG_SCB1_MASTERS                0xFFC42FC4         /* SCB1 Master Interfaces Number Register */
13030
13031 /* =========================
13032         SCB2
13033    ========================= */
13034 #define REG_SCB2_ARBR0                  0xFFC06408         /* SCB2 Arbitration Read Channel Master Interface n Register */
13035 #define REG_SCB2_ARBW0                  0xFFC0640C         /* SCB2 Arbitration Write Channel Master Interface n Register */
13036 #define REG_SCB2_SLAVES                 0xFFC06FC0         /* SCB2 Slave Interfaces Number Register */
13037 #define REG_SCB2_MASTERS                0xFFC06FC4         /* SCB2 Master Interfaces Number Register */
13038
13039 /* =========================
13040         SCB3
13041    ========================= */
13042 #define REG_SCB3_ARBR0                  0xFFC08408         /* SCB3 Arbitration Read Channel Master Interface n Register */
13043 #define REG_SCB3_ARBW0                  0xFFC0840C         /* SCB3 Arbitration Write Channel Master Interface n Register */
13044 #define REG_SCB3_SLAVES                 0xFFC08FC0         /* SCB3 Slave Interfaces Number Register */
13045 #define REG_SCB3_MASTERS                0xFFC08FC4         /* SCB3 Master Interfaces Number Register */
13046
13047 /* =========================
13048         SCB4
13049    ========================= */
13050 #define REG_SCB4_ARBR0                  0xFFC0A408         /* SCB4 Arbitration Read Channel Master Interface n Register */
13051 #define REG_SCB4_ARBW0                  0xFFC0A40C         /* SCB4 Arbitration Write Channel Master Interface n Register */
13052 #define REG_SCB4_SLAVES                 0xFFC0AFC0         /* SCB4 Slave Interfaces Number Register */
13053 #define REG_SCB4_MASTERS                0xFFC0AFC4         /* SCB4 Master Interfaces Number Register */
13054
13055 /* =========================
13056         SCB5
13057    ========================= */
13058 #define REG_SCB5_ARBR0                  0xFFC0C408         /* SCB5 Arbitration Read Channel Master Interface n Register */
13059 #define REG_SCB5_ARBW0                  0xFFC0C40C         /* SCB5 Arbitration Write Channel Master Interface n Register */
13060 #define REG_SCB5_SLAVES                 0xFFC0CFC0         /* SCB5 Slave Interfaces Number Register */
13061 #define REG_SCB5_MASTERS                0xFFC0CFC4         /* SCB5 Master Interfaces Number Register */
13062
13063 /* =========================
13064         SCB6
13065    ========================= */
13066 #define REG_SCB6_ARBR0                  0xFFC0E408         /* SCB6 Arbitration Read Channel Master Interface n Register */
13067 #define REG_SCB6_ARBW0                  0xFFC0E40C         /* SCB6 Arbitration Write Channel Master Interface n Register */
13068 #define REG_SCB6_SLAVES                 0xFFC0EFC0         /* SCB6 Slave Interfaces Number Register */
13069 #define REG_SCB6_MASTERS                0xFFC0EFC4         /* SCB6 Master Interfaces Number Register */
13070
13071 /* =========================
13072         SCB7
13073    ========================= */
13074 #define REG_SCB7_ARBR0                  0xFFC11408         /* SCB7 Arbitration Read Channel Master Interface n Register */
13075 #define REG_SCB7_ARBW0                  0xFFC1140C         /* SCB7 Arbitration Write Channel Master Interface n Register */
13076 #define REG_SCB7_SLAVES                 0xFFC11FC0         /* SCB7 Slave Interfaces Number Register */
13077 #define REG_SCB7_MASTERS                0xFFC11FC4         /* SCB7 Master Interfaces Number Register */
13078
13079 /* =========================
13080         SCB8
13081    ========================= */
13082 #define REG_SCB8_ARBR0                  0xFFC13408         /* SCB8 Arbitration Read Channel Master Interface n Register */
13083 #define REG_SCB8_ARBW0                  0xFFC1340C         /* SCB8 Arbitration Write Channel Master Interface n Register */
13084 #define REG_SCB8_SLAVES                 0xFFC13FC0         /* SCB8 Slave Interfaces Number Register */
13085 #define REG_SCB8_MASTERS                0xFFC13FC4         /* SCB8 Master Interfaces Number Register */
13086
13087 /* =========================
13088         SCB9
13089    ========================= */
13090 #define REG_SCB9_ARBR0                  0xFFC15408         /* SCB9 Arbitration Read Channel Master Interface n Register */
13091 #define REG_SCB9_ARBW0                  0xFFC1540C         /* SCB9 Arbitration Write Channel Master Interface n Register */
13092 #define REG_SCB9_SLAVES                 0xFFC15FC0         /* SCB9 Slave Interfaces Number Register */
13093 #define REG_SCB9_MASTERS                0xFFC15FC4         /* SCB9 Master Interfaces Number Register */
13094
13095 /* =========================
13096         SCB10
13097    ========================= */
13098 #define REG_SCB10_ARBR0                 0xFFCA1408         /* SCB10 Arbitration Read Channel Master Interface n Register */
13099 #define REG_SCB10_ARBR1                 0xFFCA1428         /* SCB10 Arbitration Read Channel Master Interface n Register */
13100 #define REG_SCB10_ARBR2                 0xFFCA1448         /* SCB10 Arbitration Read Channel Master Interface n Register */
13101 #define REG_SCB10_ARBW0                 0xFFCA140C         /* SCB10 Arbitration Write Channel Master Interface n Register */
13102 #define REG_SCB10_ARBW1                 0xFFCA142C         /* SCB10 Arbitration Write Channel Master Interface n Register */
13103 #define REG_SCB10_ARBW2                 0xFFCA144C         /* SCB10 Arbitration Write Channel Master Interface n Register */
13104 #define REG_SCB10_SLAVES                0xFFCA1FC0         /* SCB10 Slave Interfaces Number Register */
13105 #define REG_SCB10_MASTERS               0xFFCA1FC4         /* SCB10 Master Interfaces Number Register */
13106
13107 /* =========================
13108         SCB11
13109    ========================= */
13110 #define REG_SCB11_ARBR0                 0xFFCA0408         /* SCB11 Arbitration Read Channel Master Interface n Register */
13111 #define REG_SCB11_ARBR1                 0xFFCA0428         /* SCB11 Arbitration Read Channel Master Interface n Register */
13112 #define REG_SCB11_ARBR2                 0xFFCA0448         /* SCB11 Arbitration Read Channel Master Interface n Register */
13113 #define REG_SCB11_ARBR3                 0xFFCA0468         /* SCB11 Arbitration Read Channel Master Interface n Register */
13114 #define REG_SCB11_ARBR4                 0xFFCA0488         /* SCB11 Arbitration Read Channel Master Interface n Register */
13115 #define REG_SCB11_ARBR5                 0xFFCA04A8         /* SCB11 Arbitration Read Channel Master Interface n Register */
13116 #define REG_SCB11_ARBR6                 0xFFCA04C8         /* SCB11 Arbitration Read Channel Master Interface n Register */
13117 #define REG_SCB11_ARBW0                 0xFFCA040C         /* SCB11 Arbitration Write Channel Master Interface n Register */
13118 #define REG_SCB11_ARBW1                 0xFFCA042C         /* SCB11 Arbitration Write Channel Master Interface n Register */
13119 #define REG_SCB11_ARBW2                 0xFFCA044C         /* SCB11 Arbitration Write Channel Master Interface n Register */
13120 #define REG_SCB11_ARBW3                 0xFFCA046C         /* SCB11 Arbitration Write Channel Master Interface n Register */
13121 #define REG_SCB11_ARBW4                 0xFFCA048C         /* SCB11 Arbitration Write Channel Master Interface n Register */
13122 #define REG_SCB11_ARBW5                 0xFFCA04AC         /* SCB11 Arbitration Write Channel Master Interface n Register */
13123 #define REG_SCB11_ARBW6                 0xFFCA04CC         /* SCB11 Arbitration Write Channel Master Interface n Register */
13124 #define REG_SCB11_SLAVES                0xFFCA0FC0         /* SCB11 Slave Interfaces Number Register */
13125 #define REG_SCB11_MASTERS               0xFFCA0FC4         /* SCB11 Master Interfaces Number Register */
13126
13127 /* =========================
13128         SCB
13129    ========================= */
13130 /* ------------------------------------------------------------------------------------------------------------------------
13131         SCB_ARBR                             Pos/Masks                        Description
13132    ------------------------------------------------------------------------------------------------------------------------ */
13133 #define BITP_SCB_ARBR_SLOT                   24                               /* Slot Number */
13134 #define BITP_SCB_ARBR_SLAVE                   0                               /* Slave Interface */
13135 #define BITM_SCB_ARBR_SLOT                   (_ADI_MSK(0xFF000000,uint32_t))  /* Slot Number */
13136 #define BITM_SCB_ARBR_SLAVE                  (_ADI_MSK(0x000000FF,uint32_t))  /* Slave Interface */
13137
13138 /* ------------------------------------------------------------------------------------------------------------------------
13139         SCB_ARBW                             Pos/Masks                        Description
13140    ------------------------------------------------------------------------------------------------------------------------ */
13141 #define BITP_SCB_ARBW_SLOT                   24                               /* Slot Number */
13142 #define BITP_SCB_ARBW_SLAVE                   0                               /* Slave Interface */
13143 #define BITM_SCB_ARBW_SLOT                   (_ADI_MSK(0xFF000000,uint32_t))  /* Slot Number */
13144 #define BITM_SCB_ARBW_SLAVE                  (_ADI_MSK(0x000000FF,uint32_t))  /* Slave Interface */
13145
13146 /* ------------------------------------------------------------------------------------------------------------------------
13147         SCB_SLAVES                           Pos/Masks                        Description
13148    ------------------------------------------------------------------------------------------------------------------------ */
13149 #define BITP_SCB_SLAVES_SI                    0                               /* Slave Interface Value */
13150 #define BITM_SCB_SLAVES_SI                   (_ADI_MSK(0x000000FF,uint32_t))  /* Slave Interface Value */
13151
13152 /* ------------------------------------------------------------------------------------------------------------------------
13153         SCB_MASTERS                          Pos/Masks                        Description
13154    ------------------------------------------------------------------------------------------------------------------------ */
13155 #define BITP_SCB_MASTERS_MI                   0                               /* Master Interface Value */
13156 #define BITM_SCB_MASTERS_MI                  (_ADI_MSK(0x000000FF,uint32_t))  /* Master Interface Value */
13157
13158 /* ==================================================
13159         L2 Memory Controller Registers
13160    ================================================== */
13161
13162 /* =========================
13163         L2CTL0
13164    ========================= */
13165 #define REG_L2CTL0_CTL                  0xFFCA3000         /* L2CTL0 Control Register */
13166 #define REG_L2CTL0_ACTL_C0              0xFFCA3004         /* L2CTL0 Access Control Core 0 Register */
13167 #define REG_L2CTL0_ACTL_C1              0xFFCA3008         /* L2CTL0 Access Control Core 1 Register */
13168 #define REG_L2CTL0_ACTL_SYS             0xFFCA300C         /* L2CTL0 Access Control System Register */
13169 #define REG_L2CTL0_STAT                 0xFFCA3010         /* L2CTL0 Status Register */
13170 #define REG_L2CTL0_RPCR                 0xFFCA3014         /* L2CTL0 Read Priority Count Register */
13171 #define REG_L2CTL0_WPCR                 0xFFCA3018         /* L2CTL0 Write Priority Count Register */
13172 #define REG_L2CTL0_RFA                  0xFFCA3024         /* L2CTL0 Refresh Address Register */
13173 #define REG_L2CTL0_ERRADDR0             0xFFCA3040         /* L2CTL0 ECC Error Address 0 Register */
13174 #define REG_L2CTL0_ERRADDR1             0xFFCA3044         /* L2CTL0 ECC Error Address 1 Register */
13175 #define REG_L2CTL0_ERRADDR2             0xFFCA3048         /* L2CTL0 ECC Error Address 2 Register */
13176 #define REG_L2CTL0_ERRADDR3             0xFFCA304C         /* L2CTL0 ECC Error Address 3 Register */
13177 #define REG_L2CTL0_ERRADDR4             0xFFCA3050         /* L2CTL0 ECC Error Address 4 Register */
13178 #define REG_L2CTL0_ERRADDR5             0xFFCA3054         /* L2CTL0 ECC Error Address 5 Register */
13179 #define REG_L2CTL0_ERRADDR6             0xFFCA3058         /* L2CTL0 ECC Error Address 6 Register */
13180 #define REG_L2CTL0_ERRADDR7             0xFFCA305C         /* L2CTL0 ECC Error Address 7 Register */
13181 #define REG_L2CTL0_ET0                  0xFFCA3080         /* L2CTL0 Error Type 0 Register */
13182 #define REG_L2CTL0_EADDR0               0xFFCA3084         /* L2CTL0 Error Type 0 Address Register */
13183 #define REG_L2CTL0_ET1                  0xFFCA3088         /* L2CTL0 Error Type 1 Register */
13184 #define REG_L2CTL0_EADDR1               0xFFCA308C         /* L2CTL0 Error Type 1 Address Register */
13185
13186 /* =========================
13187         L2CTL
13188    ========================= */
13189 /* ------------------------------------------------------------------------------------------------------------------------
13190         L2CTL_CTL                            Pos/Masks                        Description
13191    ------------------------------------------------------------------------------------------------------------------------ */
13192 #define BITP_L2CTL_CTL_LOCK                  31                               /* Lock */
13193 #define BITP_L2CTL_CTL_DISURP                16                               /* Disable Urgent Request Priority */
13194 #define BITP_L2CTL_CTL_ECCMAP7               15                               /* ECC Map Bank 7 */
13195 #define BITP_L2CTL_CTL_ECCMAP6               14                               /* ECC Map Bank 6 */
13196 #define BITP_L2CTL_CTL_ECCMAP5               13                               /* ECC Map Bank 5 */
13197 #define BITP_L2CTL_CTL_ECCMAP4               12                               /* ECC Map Bank 4 */
13198 #define BITP_L2CTL_CTL_ECCMAP3               11                               /* ECC Map Bank 3 */
13199 #define BITP_L2CTL_CTL_ECCMAP2               10                               /* ECC Map Bank 2 */
13200 #define BITP_L2CTL_CTL_ECCMAP1                9                               /* ECC Map Bank 1 */
13201 #define BITP_L2CTL_CTL_ECCMAP0                8                               /* ECC Map Bank 0 */
13202 #define BITP_L2CTL_CTL_BK7EDIS                7                               /* Bank 7 ECC Disable */
13203 #define BITP_L2CTL_CTL_BK6EDIS                6                               /* Bank 6 ECC Disable */
13204 #define BITP_L2CTL_CTL_BK5EDIS                5                               /* Bank 5 ECC Disable */
13205 #define BITP_L2CTL_CTL_BK4EDIS                4                               /* Bank 4 ECC Disable */
13206 #define BITP_L2CTL_CTL_BK3EDIS                3                               /* Bank 3 ECC Disable */
13207 #define BITP_L2CTL_CTL_BK2EDIS                2                               /* Bank 2 ECC Disable */
13208 #define BITP_L2CTL_CTL_BK1EDIS                1                               /* Bank 1 ECC Disable */
13209 #define BITP_L2CTL_CTL_BK0EDIS                0                               /* Bank 0 ECC Disable */
13210 #define BITM_L2CTL_CTL_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
13211 #define BITM_L2CTL_CTL_DISURP                (_ADI_MSK(0x00010000,uint32_t))  /* Disable Urgent Request Priority */
13212 #define BITM_L2CTL_CTL_ECCMAP7               (_ADI_MSK(0x00008000,uint32_t))  /* ECC Map Bank 7 */
13213 #define BITM_L2CTL_CTL_ECCMAP6               (_ADI_MSK(0x00004000,uint32_t))  /* ECC Map Bank 6 */
13214 #define BITM_L2CTL_CTL_ECCMAP5               (_ADI_MSK(0x00002000,uint32_t))  /* ECC Map Bank 5 */
13215 #define BITM_L2CTL_CTL_ECCMAP4               (_ADI_MSK(0x00001000,uint32_t))  /* ECC Map Bank 4 */
13216 #define BITM_L2CTL_CTL_ECCMAP3               (_ADI_MSK(0x00000800,uint32_t))  /* ECC Map Bank 3 */
13217 #define BITM_L2CTL_CTL_ECCMAP2               (_ADI_MSK(0x00000400,uint32_t))  /* ECC Map Bank 2 */
13218 #define BITM_L2CTL_CTL_ECCMAP1               (_ADI_MSK(0x00000200,uint32_t))  /* ECC Map Bank 1 */
13219 #define BITM_L2CTL_CTL_ECCMAP0               (_ADI_MSK(0x00000100,uint32_t))  /* ECC Map Bank 0 */
13220 #define BITM_L2CTL_CTL_BK7EDIS               (_ADI_MSK(0x00000080,uint32_t))  /* Bank 7 ECC Disable */
13221 #define BITM_L2CTL_CTL_BK6EDIS               (_ADI_MSK(0x00000040,uint32_t))  /* Bank 6 ECC Disable */
13222 #define BITM_L2CTL_CTL_BK5EDIS               (_ADI_MSK(0x00000020,uint32_t))  /* Bank 5 ECC Disable */
13223 #define BITM_L2CTL_CTL_BK4EDIS               (_ADI_MSK(0x00000010,uint32_t))  /* Bank 4 ECC Disable */
13224 #define BITM_L2CTL_CTL_BK3EDIS               (_ADI_MSK(0x00000008,uint32_t))  /* Bank 3 ECC Disable */
13225 #define BITM_L2CTL_CTL_BK2EDIS               (_ADI_MSK(0x00000004,uint32_t))  /* Bank 2 ECC Disable */
13226 #define BITM_L2CTL_CTL_BK1EDIS               (_ADI_MSK(0x00000002,uint32_t))  /* Bank 1 ECC Disable */
13227 #define BITM_L2CTL_CTL_BK0EDIS               (_ADI_MSK(0x00000001,uint32_t))  /* Bank 0 ECC Disable */
13228
13229 /* ------------------------------------------------------------------------------------------------------------------------
13230         L2CTL_ACTL_C0                        Pos/Masks                        Description
13231    ------------------------------------------------------------------------------------------------------------------------ */
13232 #define BITP_L2CTL_ACTL_C0_LOCK              31                               /* Lock */
13233 #define BITP_L2CTL_ACTL_C0_BK7WDIS            7                               /* Bank 7 Write Disable */
13234 #define BITP_L2CTL_ACTL_C0_BK6WDIS            6                               /* Bank 6 Write Disable */
13235 #define BITP_L2CTL_ACTL_C0_BK5WDIS            5                               /* Bank 5 Write Disable */
13236 #define BITP_L2CTL_ACTL_C0_BK4WDIS            4                               /* Bank 4 Write Disable */
13237 #define BITP_L2CTL_ACTL_C0_BK3WDIS            3                               /* Bank 3 Write Disable */
13238 #define BITP_L2CTL_ACTL_C0_BK2WDIS            2                               /* Bank 2 Write Disable */
13239 #define BITP_L2CTL_ACTL_C0_BK1WDIS            1                               /* Bank 1 Write Disable */
13240 #define BITP_L2CTL_ACTL_C0_BK0WDIS            0                               /* Bank 0 Write Disable */
13241 #define BITM_L2CTL_ACTL_C0_LOCK              (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
13242 #define BITM_L2CTL_ACTL_C0_BK7WDIS           (_ADI_MSK(0x00000080,uint32_t))  /* Bank 7 Write Disable */
13243 #define BITM_L2CTL_ACTL_C0_BK6WDIS           (_ADI_MSK(0x00000040,uint32_t))  /* Bank 6 Write Disable */
13244 #define BITM_L2CTL_ACTL_C0_BK5WDIS           (_ADI_MSK(0x00000020,uint32_t))  /* Bank 5 Write Disable */
13245 #define BITM_L2CTL_ACTL_C0_BK4WDIS           (_ADI_MSK(0x00000010,uint32_t))  /* Bank 4 Write Disable */
13246 #define BITM_L2CTL_ACTL_C0_BK3WDIS           (_ADI_MSK(0x00000008,uint32_t))  /* Bank 3 Write Disable */
13247 #define BITM_L2CTL_ACTL_C0_BK2WDIS           (_ADI_MSK(0x00000004,uint32_t))  /* Bank 2 Write Disable */
13248 #define BITM_L2CTL_ACTL_C0_BK1WDIS           (_ADI_MSK(0x00000002,uint32_t))  /* Bank 1 Write Disable */
13249 #define BITM_L2CTL_ACTL_C0_BK0WDIS           (_ADI_MSK(0x00000001,uint32_t))  /* Bank 0 Write Disable */
13250
13251 /* ------------------------------------------------------------------------------------------------------------------------
13252         L2CTL_ACTL_C1                        Pos/Masks                        Description
13253    ------------------------------------------------------------------------------------------------------------------------ */
13254 #define BITP_L2CTL_ACTL_C1_LOCK              31                               /* Lock */
13255 #define BITP_L2CTL_ACTL_C1_BK7WDIS            7                               /* Bank 7 Write Disable */
13256 #define BITP_L2CTL_ACTL_C1_BK6WDIS            6                               /* Bank 6 Write Disable */
13257 #define BITP_L2CTL_ACTL_C1_BK5WDIS            5                               /* Bank 5 Write Disable */
13258 #define BITP_L2CTL_ACTL_C1_BK4WDIS            4                               /* Bank 4 Write Disable */
13259 #define BITP_L2CTL_ACTL_C1_BK3WDIS            3                               /* Bank 3 Write Disable */
13260 #define BITP_L2CTL_ACTL_C1_BK2WDIS            2                               /* Bank 2 Write Disable */
13261 #define BITP_L2CTL_ACTL_C1_BK1WDIS            1                               /* Bank 1 Write Disable */
13262 #define BITP_L2CTL_ACTL_C1_BK0WDIS            0                               /* Bank 0 Write Disable */
13263 #define BITM_L2CTL_ACTL_C1_LOCK              (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
13264 #define BITM_L2CTL_ACTL_C1_BK7WDIS           (_ADI_MSK(0x00000080,uint32_t))  /* Bank 7 Write Disable */
13265 #define BITM_L2CTL_ACTL_C1_BK6WDIS           (_ADI_MSK(0x00000040,uint32_t))  /* Bank 6 Write Disable */
13266 #define BITM_L2CTL_ACTL_C1_BK5WDIS           (_ADI_MSK(0x00000020,uint32_t))  /* Bank 5 Write Disable */
13267 #define BITM_L2CTL_ACTL_C1_BK4WDIS           (_ADI_MSK(0x00000010,uint32_t))  /* Bank 4 Write Disable */
13268 #define BITM_L2CTL_ACTL_C1_BK3WDIS           (_ADI_MSK(0x00000008,uint32_t))  /* Bank 3 Write Disable */
13269 #define BITM_L2CTL_ACTL_C1_BK2WDIS           (_ADI_MSK(0x00000004,uint32_t))  /* Bank 2 Write Disable */
13270 #define BITM_L2CTL_ACTL_C1_BK1WDIS           (_ADI_MSK(0x00000002,uint32_t))  /* Bank 1 Write Disable */
13271 #define BITM_L2CTL_ACTL_C1_BK0WDIS           (_ADI_MSK(0x00000001,uint32_t))  /* Bank 0 Write Disable */
13272
13273 /* ------------------------------------------------------------------------------------------------------------------------
13274         L2CTL_ACTL_SYS                       Pos/Masks                        Description
13275    ------------------------------------------------------------------------------------------------------------------------ */
13276 #define BITP_L2CTL_ACTL_SYS_LOCK             31                               /* Lock */
13277 #define BITP_L2CTL_ACTL_SYS_BK7WDIS           7                               /* Bank 7 Write Disable */
13278 #define BITP_L2CTL_ACTL_SYS_BK6WDIS           6                               /* Bank 6 Write Disable */
13279 #define BITP_L2CTL_ACTL_SYS_BK5WDIS           5                               /* Bank 5 Write Disable */
13280 #define BITP_L2CTL_ACTL_SYS_BK4WDIS           4                               /* Bank 4 Write Disable */
13281 #define BITP_L2CTL_ACTL_SYS_BK3WDIS           3                               /* Bank 3 Write Disable */
13282 #define BITP_L2CTL_ACTL_SYS_BK2WDIS           2                               /* Bank 2 Write Disable */
13283 #define BITP_L2CTL_ACTL_SYS_BK1WDIS           1                               /* Bank 1 Write Disable */
13284 #define BITP_L2CTL_ACTL_SYS_BK0WDIS           0                               /* Bank 0 Write Disable */
13285 #define BITM_L2CTL_ACTL_SYS_LOCK             (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
13286 #define BITM_L2CTL_ACTL_SYS_BK7WDIS          (_ADI_MSK(0x00000080,uint32_t))  /* Bank 7 Write Disable */
13287 #define BITM_L2CTL_ACTL_SYS_BK6WDIS          (_ADI_MSK(0x00000040,uint32_t))  /* Bank 6 Write Disable */
13288 #define BITM_L2CTL_ACTL_SYS_BK5WDIS          (_ADI_MSK(0x00000020,uint32_t))  /* Bank 5 Write Disable */
13289 #define BITM_L2CTL_ACTL_SYS_BK4WDIS          (_ADI_MSK(0x00000010,uint32_t))  /* Bank 4 Write Disable */
13290 #define BITM_L2CTL_ACTL_SYS_BK3WDIS          (_ADI_MSK(0x00000008,uint32_t))  /* Bank 3 Write Disable */
13291 #define BITM_L2CTL_ACTL_SYS_BK2WDIS          (_ADI_MSK(0x00000004,uint32_t))  /* Bank 2 Write Disable */
13292 #define BITM_L2CTL_ACTL_SYS_BK1WDIS          (_ADI_MSK(0x00000002,uint32_t))  /* Bank 1 Write Disable */
13293 #define BITM_L2CTL_ACTL_SYS_BK0WDIS          (_ADI_MSK(0x00000001,uint32_t))  /* Bank 0 Write Disable */
13294
13295 /* ------------------------------------------------------------------------------------------------------------------------
13296         L2CTL_STAT                           Pos/Masks                        Description
13297    ------------------------------------------------------------------------------------------------------------------------ */
13298 #define BITP_L2CTL_STAT_ECCERR7              15                               /* ECC Error Bank 7 */
13299 #define BITP_L2CTL_STAT_ECCERR6              14                               /* ECC Error Bank 6 */
13300 #define BITP_L2CTL_STAT_ECCERR5              13                               /* ECC Error Bank 5 */
13301 #define BITP_L2CTL_STAT_ECCERR4              12                               /* ECC Error Bank 4 */
13302 #define BITP_L2CTL_STAT_ECCERR3              11                               /* ECC Error Bank 3 */
13303 #define BITP_L2CTL_STAT_ECCERR2              10                               /* ECC Error Bank 2 */
13304 #define BITP_L2CTL_STAT_ECCERR1               9                               /* ECC Error Bank 1 */
13305 #define BITP_L2CTL_STAT_ECCERR0               8                               /* ECC Error Bank 0 */
13306 #define BITP_L2CTL_STAT_RFRS                  4                               /* Refresh Register Status */
13307 #define BITP_L2CTL_STAT_ERR1                  1                               /* Error Port 1 */
13308 #define BITP_L2CTL_STAT_ERR0                  0                               /* Error Port 0 */
13309 #define BITM_L2CTL_STAT_ECCERR7              (_ADI_MSK(0x00008000,uint32_t))  /* ECC Error Bank 7 */
13310 #define BITM_L2CTL_STAT_ECCERR6              (_ADI_MSK(0x00004000,uint32_t))  /* ECC Error Bank 6 */
13311 #define BITM_L2CTL_STAT_ECCERR5              (_ADI_MSK(0x00002000,uint32_t))  /* ECC Error Bank 5 */
13312 #define BITM_L2CTL_STAT_ECCERR4              (_ADI_MSK(0x00001000,uint32_t))  /* ECC Error Bank 4 */
13313 #define BITM_L2CTL_STAT_ECCERR3              (_ADI_MSK(0x00000800,uint32_t))  /* ECC Error Bank 3 */
13314 #define BITM_L2CTL_STAT_ECCERR2              (_ADI_MSK(0x00000400,uint32_t))  /* ECC Error Bank 2 */
13315 #define BITM_L2CTL_STAT_ECCERR1              (_ADI_MSK(0x00000200,uint32_t))  /* ECC Error Bank 1 */
13316 #define BITM_L2CTL_STAT_ECCERR0              (_ADI_MSK(0x00000100,uint32_t))  /* ECC Error Bank 0 */
13317 #define BITM_L2CTL_STAT_RFRS                 (_ADI_MSK(0x00000010,uint32_t))  /* Refresh Register Status */
13318 #define BITM_L2CTL_STAT_ERR1                 (_ADI_MSK(0x00000002,uint32_t))  /* Error Port 1 */
13319 #define BITM_L2CTL_STAT_ERR0                 (_ADI_MSK(0x00000001,uint32_t))  /* Error Port 0 */
13320
13321 /* ------------------------------------------------------------------------------------------------------------------------
13322         L2CTL_RPCR                           Pos/Masks                        Description
13323    ------------------------------------------------------------------------------------------------------------------------ */
13324 #define BITP_L2CTL_RPCR_RPC1                  8                               /* Read Priority Count 1 */
13325 #define BITP_L2CTL_RPCR_RPC0                  0                               /* Read Priority Count 0 */
13326 #define BITM_L2CTL_RPCR_RPC1                 (_ADI_MSK(0x0000FF00,uint32_t))  /* Read Priority Count 1 */
13327 #define BITM_L2CTL_RPCR_RPC0                 (_ADI_MSK(0x000000FF,uint32_t))  /* Read Priority Count 0 */
13328
13329 /* ------------------------------------------------------------------------------------------------------------------------
13330         L2CTL_WPCR                           Pos/Masks                        Description
13331    ------------------------------------------------------------------------------------------------------------------------ */
13332 #define BITP_L2CTL_WPCR_WPC1                  8                               /* Write Priority Count 1 */
13333 #define BITP_L2CTL_WPCR_WPC0                  0                               /* Write Priority Count 0 */
13334 #define BITM_L2CTL_WPCR_WPC1                 (_ADI_MSK(0x0000FF00,uint32_t))  /* Write Priority Count 1 */
13335 #define BITM_L2CTL_WPCR_WPC0                 (_ADI_MSK(0x000000FF,uint32_t))  /* Write Priority Count 0 */
13336
13337 /* ------------------------------------------------------------------------------------------------------------------------
13338         L2CTL_RFA                            Pos/Masks                        Description
13339    ------------------------------------------------------------------------------------------------------------------------ */
13340 #define BITP_L2CTL_RFA_ADDRHI                16                               /* Address High */
13341 #define BITP_L2CTL_RFA_ADDRLO                 0                               /* Address Low */
13342 #define BITM_L2CTL_RFA_ADDRHI                (_ADI_MSK(0xFFFF0000,uint32_t))  /* Address High */
13343 #define BITM_L2CTL_RFA_ADDRLO                (_ADI_MSK(0x0000FFFF,uint32_t))  /* Address Low */
13344
13345 /* ------------------------------------------------------------------------------------------------------------------------
13346         L2CTL_ET0                            Pos/Masks                        Description
13347    ------------------------------------------------------------------------------------------------------------------------ */
13348 #define BITP_L2CTL_ET0_ID                     8                               /* Error ID */
13349 #define BITP_L2CTL_ET0_RDWR                   4                               /* Read/Write Error */
13350 #define BITP_L2CTL_ET0_ECCERR                 3                               /* ECC Error */
13351 #define BITP_L2CTL_ET0_ACCERR                 2                               /* Access Error */
13352 #define BITP_L2CTL_ET0_RSVERR                 1                               /* Reserved Error */
13353 #define BITP_L2CTL_ET0_ROMERR                 0                               /* ROM Error */
13354 #define BITM_L2CTL_ET0_ID                    (_ADI_MSK(0x0000FF00,uint32_t))  /* Error ID */
13355 #define BITM_L2CTL_ET0_RDWR                  (_ADI_MSK(0x00000010,uint32_t))  /* Read/Write Error */
13356 #define BITM_L2CTL_ET0_ECCERR                (_ADI_MSK(0x00000008,uint32_t))  /* ECC Error */
13357 #define BITM_L2CTL_ET0_ACCERR                (_ADI_MSK(0x00000004,uint32_t))  /* Access Error */
13358 #define BITM_L2CTL_ET0_RSVERR                (_ADI_MSK(0x00000002,uint32_t))  /* Reserved Error */
13359 #define BITM_L2CTL_ET0_ROMERR                (_ADI_MSK(0x00000001,uint32_t))  /* ROM Error */
13360
13361 /* ------------------------------------------------------------------------------------------------------------------------
13362         L2CTL_ET1                            Pos/Masks                        Description
13363    ------------------------------------------------------------------------------------------------------------------------ */
13364 #define BITP_L2CTL_ET1_ID                     8                               /* Error ID */
13365 #define BITP_L2CTL_ET1_RDWR                   4                               /* Read/Write Error */
13366 #define BITP_L2CTL_ET1_ECCERR                 3                               /* ECC Error */
13367 #define BITP_L2CTL_ET1_ACCERR                 2                               /* Access Error */
13368 #define BITP_L2CTL_ET1_RSVERR                 1                               /* Reserved Error */
13369 #define BITP_L2CTL_ET1_ROMERR                 0                               /* ROM Error */
13370 #define BITM_L2CTL_ET1_ID                    (_ADI_MSK(0x0000FF00,uint32_t))  /* Error ID */
13371 #define BITM_L2CTL_ET1_RDWR                  (_ADI_MSK(0x00000010,uint32_t))  /* Read/Write Error */
13372 #define BITM_L2CTL_ET1_ECCERR                (_ADI_MSK(0x00000008,uint32_t))  /* ECC Error */
13373 #define BITM_L2CTL_ET1_ACCERR                (_ADI_MSK(0x00000004,uint32_t))  /* Access Error */
13374 #define BITM_L2CTL_ET1_RSVERR                (_ADI_MSK(0x00000002,uint32_t))  /* Reserved Error */
13375 #define BITM_L2CTL_ET1_ROMERR                (_ADI_MSK(0x00000001,uint32_t))  /* ROM Error */
13376
13377 /* ==================================================
13378         System Event Controller Registers
13379    ================================================== */
13380
13381 /* =========================
13382         SEC0
13383    ========================= */
13384
13385 /* ------------------------------------------------------------------------------------------------------------------------
13386        SEC Core Interface (SCI) Register Definitions
13387    ------------------------------------------------------------------------------------------------------------------------ */
13388 #define REG_SEC0_CCTL0                  0xFFCA4400         /* SEC0 SCI Control Register n */
13389 #define REG_SEC0_CCTL1                  0xFFCA4440         /* SEC0 SCI Control Register n */
13390 #define REG_SEC0_CSTAT0                 0xFFCA4404         /* SEC0 SCI Status Register n */
13391 #define REG_SEC0_CSTAT1                 0xFFCA4444         /* SEC0 SCI Status Register n */
13392 #define REG_SEC0_CPND0                  0xFFCA4408         /* SEC0 Core Pending Register n */
13393 #define REG_SEC0_CPND1                  0xFFCA4448         /* SEC0 Core Pending Register n */
13394 #define REG_SEC0_CACT0                  0xFFCA440C         /* SEC0 SCI Active Register n */
13395 #define REG_SEC0_CACT1                  0xFFCA444C         /* SEC0 SCI Active Register n */
13396 #define REG_SEC0_CPMSK0                 0xFFCA4410         /* SEC0 SCI Priority Mask Register n */
13397 #define REG_SEC0_CPMSK1                 0xFFCA4450         /* SEC0 SCI Priority Mask Register n */
13398 #define REG_SEC0_CGMSK0                 0xFFCA4414         /* SEC0 SCI Group Mask Register n */
13399 #define REG_SEC0_CGMSK1                 0xFFCA4454         /* SEC0 SCI Group Mask Register n */
13400 #define REG_SEC0_CPLVL0                 0xFFCA4418         /* SEC0 SCI Priority Level Register n */
13401 #define REG_SEC0_CPLVL1                 0xFFCA4458         /* SEC0 SCI Priority Level Register n */
13402 #define REG_SEC0_CSID0                  0xFFCA441C         /* SEC0 SCI Source ID Register n */
13403 #define REG_SEC0_CSID1                  0xFFCA445C         /* SEC0 SCI Source ID Register n */
13404
13405 /* ------------------------------------------------------------------------------------------------------------------------
13406        SEC Fault Management Interface (SFI) Register Definitions
13407    ------------------------------------------------------------------------------------------------------------------------ */
13408 #define REG_SEC0_FCTL                   0xFFCA4010         /* SEC0 Fault Control Register */
13409 #define REG_SEC0_FSTAT                  0xFFCA4014         /* SEC0 Fault Status Register */
13410 #define REG_SEC0_FSID                   0xFFCA4018         /* SEC0 Fault Source ID Register */
13411 #define REG_SEC0_FEND                   0xFFCA401C         /* SEC0 Fault End Register */
13412 #define REG_SEC0_FDLY                   0xFFCA4020         /* SEC0 Fault Delay Register */
13413 #define REG_SEC0_FDLY_CUR               0xFFCA4024         /* SEC0 Fault Delay Current Register */
13414 #define REG_SEC0_FSRDLY                 0xFFCA4028         /* SEC0 Fault System Reset Delay Register */
13415 #define REG_SEC0_FSRDLY_CUR             0xFFCA402C         /* SEC0 Fault System Reset Delay Current Register */
13416 #define REG_SEC0_FCOPP                  0xFFCA4030         /* SEC0 Fault COP Period Register */
13417 #define REG_SEC0_FCOPP_CUR              0xFFCA4034         /* SEC0 Fault COP Period Current Register */
13418
13419 /* ------------------------------------------------------------------------------------------------------------------------
13420        SEC Global Register Definitions
13421    ------------------------------------------------------------------------------------------------------------------------ */
13422 #define REG_SEC0_GCTL                   0xFFCA4000         /* SEC0 Global Control Register */
13423 #define REG_SEC0_GSTAT                  0xFFCA4004         /* SEC0 Global Status Register */
13424 #define REG_SEC0_RAISE                  0xFFCA4008         /* SEC0 Global Raise Register */
13425 #define REG_SEC0_END                    0xFFCA400C         /* SEC0 Global End Register */
13426
13427 /* ------------------------------------------------------------------------------------------------------------------------
13428        SEC Source Interface (SSI) Register Definitions
13429    ------------------------------------------------------------------------------------------------------------------------ */
13430 #define REG_SEC0_SCTL0                  0xFFCA4800         /* SEC0 Source Control Register n */
13431 #define REG_SEC0_SCTL1                  0xFFCA4808         /* SEC0 Source Control Register n */
13432 #define REG_SEC0_SCTL2                  0xFFCA4810         /* SEC0 Source Control Register n */
13433 #define REG_SEC0_SCTL3                  0xFFCA4818         /* SEC0 Source Control Register n */
13434 #define REG_SEC0_SCTL4                  0xFFCA4820         /* SEC0 Source Control Register n */
13435 #define REG_SEC0_SCTL5                  0xFFCA4828         /* SEC0 Source Control Register n */
13436 #define REG_SEC0_SCTL6                  0xFFCA4830         /* SEC0 Source Control Register n */
13437 #define REG_SEC0_SCTL7                  0xFFCA4838         /* SEC0 Source Control Register n */
13438 #define REG_SEC0_SCTL8                  0xFFCA4840         /* SEC0 Source Control Register n */
13439 #define REG_SEC0_SCTL9                  0xFFCA4848         /* SEC0 Source Control Register n */
13440 #define REG_SEC0_SCTL10                 0xFFCA4850         /* SEC0 Source Control Register n */
13441 #define REG_SEC0_SCTL11                 0xFFCA4858         /* SEC0 Source Control Register n */
13442 #define REG_SEC0_SCTL12                 0xFFCA4860         /* SEC0 Source Control Register n */
13443 #define REG_SEC0_SCTL13                 0xFFCA4868         /* SEC0 Source Control Register n */
13444 #define REG_SEC0_SCTL14                 0xFFCA4870         /* SEC0 Source Control Register n */
13445 #define REG_SEC0_SCTL15                 0xFFCA4878         /* SEC0 Source Control Register n */
13446 #define REG_SEC0_SCTL16                 0xFFCA4880         /* SEC0 Source Control Register n */
13447 #define REG_SEC0_SCTL17                 0xFFCA4888         /* SEC0 Source Control Register n */
13448 #define REG_SEC0_SCTL18                 0xFFCA4890         /* SEC0 Source Control Register n */
13449 #define REG_SEC0_SCTL19                 0xFFCA4898         /* SEC0 Source Control Register n */
13450 #define REG_SEC0_SCTL20                 0xFFCA48A0         /* SEC0 Source Control Register n */
13451 #define REG_SEC0_SCTL21                 0xFFCA48A8         /* SEC0 Source Control Register n */
13452 #define REG_SEC0_SCTL22                 0xFFCA48B0         /* SEC0 Source Control Register n */
13453 #define REG_SEC0_SCTL23                 0xFFCA48B8         /* SEC0 Source Control Register n */
13454 #define REG_SEC0_SCTL24                 0xFFCA48C0         /* SEC0 Source Control Register n */
13455 #define REG_SEC0_SCTL25                 0xFFCA48C8         /* SEC0 Source Control Register n */
13456 #define REG_SEC0_SCTL26                 0xFFCA48D0         /* SEC0 Source Control Register n */
13457 #define REG_SEC0_SCTL27                 0xFFCA48D8         /* SEC0 Source Control Register n */
13458 #define REG_SEC0_SCTL28                 0xFFCA48E0         /* SEC0 Source Control Register n */
13459 #define REG_SEC0_SCTL29                 0xFFCA48E8         /* SEC0 Source Control Register n */
13460 #define REG_SEC0_SCTL30                 0xFFCA48F0         /* SEC0 Source Control Register n */
13461 #define REG_SEC0_SCTL31                 0xFFCA48F8         /* SEC0 Source Control Register n */
13462 #define REG_SEC0_SCTL32                 0xFFCA4900         /* SEC0 Source Control Register n */
13463 #define REG_SEC0_SCTL33                 0xFFCA4908         /* SEC0 Source Control Register n */
13464 #define REG_SEC0_SCTL34                 0xFFCA4910         /* SEC0 Source Control Register n */
13465 #define REG_SEC0_SCTL35                 0xFFCA4918         /* SEC0 Source Control Register n */
13466 #define REG_SEC0_SCTL36                 0xFFCA4920         /* SEC0 Source Control Register n */
13467 #define REG_SEC0_SCTL37                 0xFFCA4928         /* SEC0 Source Control Register n */
13468 #define REG_SEC0_SCTL38                 0xFFCA4930         /* SEC0 Source Control Register n */
13469 #define REG_SEC0_SCTL39                 0xFFCA4938         /* SEC0 Source Control Register n */
13470 #define REG_SEC0_SCTL40                 0xFFCA4940         /* SEC0 Source Control Register n */
13471 #define REG_SEC0_SCTL41                 0xFFCA4948         /* SEC0 Source Control Register n */
13472 #define REG_SEC0_SCTL42                 0xFFCA4950         /* SEC0 Source Control Register n */
13473 #define REG_SEC0_SCTL43                 0xFFCA4958         /* SEC0 Source Control Register n */
13474 #define REG_SEC0_SCTL44                 0xFFCA4960         /* SEC0 Source Control Register n */
13475 #define REG_SEC0_SCTL45                 0xFFCA4968         /* SEC0 Source Control Register n */
13476 #define REG_SEC0_SCTL46                 0xFFCA4970         /* SEC0 Source Control Register n */
13477 #define REG_SEC0_SCTL47                 0xFFCA4978         /* SEC0 Source Control Register n */
13478 #define REG_SEC0_SCTL48                 0xFFCA4980         /* SEC0 Source Control Register n */
13479 #define REG_SEC0_SCTL49                 0xFFCA4988         /* SEC0 Source Control Register n */
13480 #define REG_SEC0_SCTL50                 0xFFCA4990         /* SEC0 Source Control Register n */
13481 #define REG_SEC0_SCTL51                 0xFFCA4998         /* SEC0 Source Control Register n */
13482 #define REG_SEC0_SCTL52                 0xFFCA49A0         /* SEC0 Source Control Register n */
13483 #define REG_SEC0_SCTL53                 0xFFCA49A8         /* SEC0 Source Control Register n */
13484 #define REG_SEC0_SCTL54                 0xFFCA49B0         /* SEC0 Source Control Register n */
13485 #define REG_SEC0_SCTL55                 0xFFCA49B8         /* SEC0 Source Control Register n */
13486 #define REG_SEC0_SCTL56                 0xFFCA49C0         /* SEC0 Source Control Register n */
13487 #define REG_SEC0_SCTL57                 0xFFCA49C8         /* SEC0 Source Control Register n */
13488 #define REG_SEC0_SCTL58                 0xFFCA49D0         /* SEC0 Source Control Register n */
13489 #define REG_SEC0_SCTL59                 0xFFCA49D8         /* SEC0 Source Control Register n */
13490 #define REG_SEC0_SCTL60                 0xFFCA49E0         /* SEC0 Source Control Register n */
13491 #define REG_SEC0_SCTL61                 0xFFCA49E8         /* SEC0 Source Control Register n */
13492 #define REG_SEC0_SCTL62                 0xFFCA49F0         /* SEC0 Source Control Register n */
13493 #define REG_SEC0_SCTL63                 0xFFCA49F8         /* SEC0 Source Control Register n */
13494 #define REG_SEC0_SCTL64                 0xFFCA4A00         /* SEC0 Source Control Register n */
13495 #define REG_SEC0_SCTL65                 0xFFCA4A08         /* SEC0 Source Control Register n */
13496 #define REG_SEC0_SCTL66                 0xFFCA4A10         /* SEC0 Source Control Register n */
13497 #define REG_SEC0_SCTL67                 0xFFCA4A18         /* SEC0 Source Control Register n */
13498 #define REG_SEC0_SCTL68                 0xFFCA4A20         /* SEC0 Source Control Register n */
13499 #define REG_SEC0_SCTL69                 0xFFCA4A28         /* SEC0 Source Control Register n */
13500 #define REG_SEC0_SCTL70                 0xFFCA4A30         /* SEC0 Source Control Register n */
13501 #define REG_SEC0_SCTL71                 0xFFCA4A38         /* SEC0 Source Control Register n */
13502 #define REG_SEC0_SCTL72                 0xFFCA4A40         /* SEC0 Source Control Register n */
13503 #define REG_SEC0_SCTL73                 0xFFCA4A48         /* SEC0 Source Control Register n */
13504 #define REG_SEC0_SCTL74                 0xFFCA4A50         /* SEC0 Source Control Register n */
13505 #define REG_SEC0_SCTL75                 0xFFCA4A58         /* SEC0 Source Control Register n */
13506 #define REG_SEC0_SCTL76                 0xFFCA4A60         /* SEC0 Source Control Register n */
13507 #define REG_SEC0_SCTL77                 0xFFCA4A68         /* SEC0 Source Control Register n */
13508 #define REG_SEC0_SCTL78                 0xFFCA4A70         /* SEC0 Source Control Register n */
13509 #define REG_SEC0_SCTL79                 0xFFCA4A78         /* SEC0 Source Control Register n */
13510 #define REG_SEC0_SCTL80                 0xFFCA4A80         /* SEC0 Source Control Register n */
13511 #define REG_SEC0_SCTL81                 0xFFCA4A88         /* SEC0 Source Control Register n */
13512 #define REG_SEC0_SCTL82                 0xFFCA4A90         /* SEC0 Source Control Register n */
13513 #define REG_SEC0_SCTL83                 0xFFCA4A98         /* SEC0 Source Control Register n */
13514 #define REG_SEC0_SCTL84                 0xFFCA4AA0         /* SEC0 Source Control Register n */
13515 #define REG_SEC0_SCTL85                 0xFFCA4AA8         /* SEC0 Source Control Register n */
13516 #define REG_SEC0_SCTL86                 0xFFCA4AB0         /* SEC0 Source Control Register n */
13517 #define REG_SEC0_SCTL87                 0xFFCA4AB8         /* SEC0 Source Control Register n */
13518 #define REG_SEC0_SCTL88                 0xFFCA4AC0         /* SEC0 Source Control Register n */
13519 #define REG_SEC0_SCTL89                 0xFFCA4AC8         /* SEC0 Source Control Register n */
13520 #define REG_SEC0_SCTL90                 0xFFCA4AD0         /* SEC0 Source Control Register n */
13521 #define REG_SEC0_SCTL91                 0xFFCA4AD8         /* SEC0 Source Control Register n */
13522 #define REG_SEC0_SCTL92                 0xFFCA4AE0         /* SEC0 Source Control Register n */
13523 #define REG_SEC0_SCTL93                 0xFFCA4AE8         /* SEC0 Source Control Register n */
13524 #define REG_SEC0_SCTL94                 0xFFCA4AF0         /* SEC0 Source Control Register n */
13525 #define REG_SEC0_SCTL95                 0xFFCA4AF8         /* SEC0 Source Control Register n */
13526 #define REG_SEC0_SCTL96                 0xFFCA4B00         /* SEC0 Source Control Register n */
13527 #define REG_SEC0_SCTL97                 0xFFCA4B08         /* SEC0 Source Control Register n */
13528 #define REG_SEC0_SCTL98                 0xFFCA4B10         /* SEC0 Source Control Register n */
13529 #define REG_SEC0_SCTL99                 0xFFCA4B18         /* SEC0 Source Control Register n */
13530 #define REG_SEC0_SCTL100                0xFFCA4B20         /* SEC0 Source Control Register n */
13531 #define REG_SEC0_SCTL101                0xFFCA4B28         /* SEC0 Source Control Register n */
13532 #define REG_SEC0_SCTL102                0xFFCA4B30         /* SEC0 Source Control Register n */
13533 #define REG_SEC0_SCTL103                0xFFCA4B38         /* SEC0 Source Control Register n */
13534 #define REG_SEC0_SCTL104                0xFFCA4B40         /* SEC0 Source Control Register n */
13535 #define REG_SEC0_SCTL105                0xFFCA4B48         /* SEC0 Source Control Register n */
13536 #define REG_SEC0_SCTL106                0xFFCA4B50         /* SEC0 Source Control Register n */
13537 #define REG_SEC0_SCTL107                0xFFCA4B58         /* SEC0 Source Control Register n */
13538 #define REG_SEC0_SCTL108                0xFFCA4B60         /* SEC0 Source Control Register n */
13539 #define REG_SEC0_SCTL109                0xFFCA4B68         /* SEC0 Source Control Register n */
13540 #define REG_SEC0_SCTL110                0xFFCA4B70         /* SEC0 Source Control Register n */
13541 #define REG_SEC0_SCTL111                0xFFCA4B78         /* SEC0 Source Control Register n */
13542 #define REG_SEC0_SCTL112                0xFFCA4B80         /* SEC0 Source Control Register n */
13543 #define REG_SEC0_SCTL113                0xFFCA4B88         /* SEC0 Source Control Register n */
13544 #define REG_SEC0_SCTL114                0xFFCA4B90         /* SEC0 Source Control Register n */
13545 #define REG_SEC0_SCTL115                0xFFCA4B98         /* SEC0 Source Control Register n */
13546 #define REG_SEC0_SCTL116                0xFFCA4BA0         /* SEC0 Source Control Register n */
13547 #define REG_SEC0_SCTL117                0xFFCA4BA8         /* SEC0 Source Control Register n */
13548 #define REG_SEC0_SCTL118                0xFFCA4BB0         /* SEC0 Source Control Register n */
13549 #define REG_SEC0_SCTL119                0xFFCA4BB8         /* SEC0 Source Control Register n */
13550 #define REG_SEC0_SCTL120                0xFFCA4BC0         /* SEC0 Source Control Register n */
13551 #define REG_SEC0_SCTL121                0xFFCA4BC8         /* SEC0 Source Control Register n */
13552 #define REG_SEC0_SCTL122                0xFFCA4BD0         /* SEC0 Source Control Register n */
13553 #define REG_SEC0_SCTL123                0xFFCA4BD8         /* SEC0 Source Control Register n */
13554 #define REG_SEC0_SCTL124                0xFFCA4BE0         /* SEC0 Source Control Register n */
13555 #define REG_SEC0_SCTL125                0xFFCA4BE8         /* SEC0 Source Control Register n */
13556 #define REG_SEC0_SCTL126                0xFFCA4BF0         /* SEC0 Source Control Register n */
13557 #define REG_SEC0_SCTL127                0xFFCA4BF8         /* SEC0 Source Control Register n */
13558 #define REG_SEC0_SCTL128                0xFFCA4C00         /* SEC0 Source Control Register n */
13559 #define REG_SEC0_SCTL129                0xFFCA4C08         /* SEC0 Source Control Register n */
13560 #define REG_SEC0_SCTL130                0xFFCA4C10         /* SEC0 Source Control Register n */
13561 #define REG_SEC0_SCTL131                0xFFCA4C18         /* SEC0 Source Control Register n */
13562 #define REG_SEC0_SCTL132                0xFFCA4C20         /* SEC0 Source Control Register n */
13563 #define REG_SEC0_SCTL133                0xFFCA4C28         /* SEC0 Source Control Register n */
13564 #define REG_SEC0_SCTL134                0xFFCA4C30         /* SEC0 Source Control Register n */
13565 #define REG_SEC0_SCTL135                0xFFCA4C38         /* SEC0 Source Control Register n */
13566 #define REG_SEC0_SCTL136                0xFFCA4C40         /* SEC0 Source Control Register n */
13567 #define REG_SEC0_SCTL137                0xFFCA4C48         /* SEC0 Source Control Register n */
13568 #define REG_SEC0_SCTL138                0xFFCA4C50         /* SEC0 Source Control Register n */
13569 #define REG_SEC0_SCTL139                0xFFCA4C58         /* SEC0 Source Control Register n */
13570 #define REG_SEC0_SSTAT0                 0xFFCA4804         /* SEC0 Source Status Register n */
13571 #define REG_SEC0_SSTAT1                 0xFFCA480C         /* SEC0 Source Status Register n */
13572 #define REG_SEC0_SSTAT2                 0xFFCA4814         /* SEC0 Source Status Register n */
13573 #define REG_SEC0_SSTAT3                 0xFFCA481C         /* SEC0 Source Status Register n */
13574 #define REG_SEC0_SSTAT4                 0xFFCA4824         /* SEC0 Source Status Register n */
13575 #define REG_SEC0_SSTAT5                 0xFFCA482C         /* SEC0 Source Status Register n */
13576 #define REG_SEC0_SSTAT6                 0xFFCA4834         /* SEC0 Source Status Register n */
13577 #define REG_SEC0_SSTAT7                 0xFFCA483C         /* SEC0 Source Status Register n */
13578 #define REG_SEC0_SSTAT8                 0xFFCA4844         /* SEC0 Source Status Register n */
13579 #define REG_SEC0_SSTAT9                 0xFFCA484C         /* SEC0 Source Status Register n */
13580 #define REG_SEC0_SSTAT10                0xFFCA4854         /* SEC0 Source Status Register n */
13581 #define REG_SEC0_SSTAT11                0xFFCA485C         /* SEC0 Source Status Register n */
13582 #define REG_SEC0_SSTAT12                0xFFCA4864         /* SEC0 Source Status Register n */
13583 #define REG_SEC0_SSTAT13                0xFFCA486C         /* SEC0 Source Status Register n */
13584 #define REG_SEC0_SSTAT14                0xFFCA4874         /* SEC0 Source Status Register n */
13585 #define REG_SEC0_SSTAT15                0xFFCA487C         /* SEC0 Source Status Register n */
13586 #define REG_SEC0_SSTAT16                0xFFCA4884         /* SEC0 Source Status Register n */
13587 #define REG_SEC0_SSTAT17                0xFFCA488C         /* SEC0 Source Status Register n */
13588 #define REG_SEC0_SSTAT18                0xFFCA4894         /* SEC0 Source Status Register n */
13589 #define REG_SEC0_SSTAT19                0xFFCA489C         /* SEC0 Source Status Register n */
13590 #define REG_SEC0_SSTAT20                0xFFCA48A4         /* SEC0 Source Status Register n */
13591 #define REG_SEC0_SSTAT21                0xFFCA48AC         /* SEC0 Source Status Register n */
13592 #define REG_SEC0_SSTAT22                0xFFCA48B4         /* SEC0 Source Status Register n */
13593 #define REG_SEC0_SSTAT23                0xFFCA48BC         /* SEC0 Source Status Register n */
13594 #define REG_SEC0_SSTAT24                0xFFCA48C4         /* SEC0 Source Status Register n */
13595 #define REG_SEC0_SSTAT25                0xFFCA48CC         /* SEC0 Source Status Register n */
13596 #define REG_SEC0_SSTAT26                0xFFCA48D4         /* SEC0 Source Status Register n */
13597 #define REG_SEC0_SSTAT27                0xFFCA48DC         /* SEC0 Source Status Register n */
13598 #define REG_SEC0_SSTAT28                0xFFCA48E4         /* SEC0 Source Status Register n */
13599 #define REG_SEC0_SSTAT29                0xFFCA48EC         /* SEC0 Source Status Register n */
13600 #define REG_SEC0_SSTAT30                0xFFCA48F4         /* SEC0 Source Status Register n */
13601 #define REG_SEC0_SSTAT31                0xFFCA48FC         /* SEC0 Source Status Register n */
13602 #define REG_SEC0_SSTAT32                0xFFCA4904         /* SEC0 Source Status Register n */
13603 #define REG_SEC0_SSTAT33                0xFFCA490C         /* SEC0 Source Status Register n */
13604 #define REG_SEC0_SSTAT34                0xFFCA4914         /* SEC0 Source Status Register n */
13605 #define REG_SEC0_SSTAT35                0xFFCA491C         /* SEC0 Source Status Register n */
13606 #define REG_SEC0_SSTAT36                0xFFCA4924         /* SEC0 Source Status Register n */
13607 #define REG_SEC0_SSTAT37                0xFFCA492C         /* SEC0 Source Status Register n */
13608 #define REG_SEC0_SSTAT38                0xFFCA4934         /* SEC0 Source Status Register n */
13609 #define REG_SEC0_SSTAT39                0xFFCA493C         /* SEC0 Source Status Register n */
13610 #define REG_SEC0_SSTAT40                0xFFCA4944         /* SEC0 Source Status Register n */
13611 #define REG_SEC0_SSTAT41                0xFFCA494C         /* SEC0 Source Status Register n */
13612 #define REG_SEC0_SSTAT42                0xFFCA4954         /* SEC0 Source Status Register n */
13613 #define REG_SEC0_SSTAT43                0xFFCA495C         /* SEC0 Source Status Register n */
13614 #define REG_SEC0_SSTAT44                0xFFCA4964         /* SEC0 Source Status Register n */
13615 #define REG_SEC0_SSTAT45                0xFFCA496C         /* SEC0 Source Status Register n */
13616 #define REG_SEC0_SSTAT46                0xFFCA4974         /* SEC0 Source Status Register n */
13617 #define REG_SEC0_SSTAT47                0xFFCA497C         /* SEC0 Source Status Register n */
13618 #define REG_SEC0_SSTAT48                0xFFCA4984         /* SEC0 Source Status Register n */
13619 #define REG_SEC0_SSTAT49                0xFFCA498C         /* SEC0 Source Status Register n */
13620 #define REG_SEC0_SSTAT50                0xFFCA4994         /* SEC0 Source Status Register n */
13621 #define REG_SEC0_SSTAT51                0xFFCA499C         /* SEC0 Source Status Register n */
13622 #define REG_SEC0_SSTAT52                0xFFCA49A4         /* SEC0 Source Status Register n */
13623 #define REG_SEC0_SSTAT53                0xFFCA49AC         /* SEC0 Source Status Register n */
13624 #define REG_SEC0_SSTAT54                0xFFCA49B4         /* SEC0 Source Status Register n */
13625 #define REG_SEC0_SSTAT55                0xFFCA49BC         /* SEC0 Source Status Register n */
13626 #define REG_SEC0_SSTAT56                0xFFCA49C4         /* SEC0 Source Status Register n */
13627 #define REG_SEC0_SSTAT57                0xFFCA49CC         /* SEC0 Source Status Register n */
13628 #define REG_SEC0_SSTAT58                0xFFCA49D4         /* SEC0 Source Status Register n */
13629 #define REG_SEC0_SSTAT59                0xFFCA49DC         /* SEC0 Source Status Register n */
13630 #define REG_SEC0_SSTAT60                0xFFCA49E4         /* SEC0 Source Status Register n */
13631 #define REG_SEC0_SSTAT61                0xFFCA49EC         /* SEC0 Source Status Register n */
13632 #define REG_SEC0_SSTAT62                0xFFCA49F4         /* SEC0 Source Status Register n */
13633 #define REG_SEC0_SSTAT63                0xFFCA49FC         /* SEC0 Source Status Register n */
13634 #define REG_SEC0_SSTAT64                0xFFCA4A04         /* SEC0 Source Status Register n */
13635 #define REG_SEC0_SSTAT65                0xFFCA4A0C         /* SEC0 Source Status Register n */
13636 #define REG_SEC0_SSTAT66                0xFFCA4A14         /* SEC0 Source Status Register n */
13637 #define REG_SEC0_SSTAT67                0xFFCA4A1C         /* SEC0 Source Status Register n */
13638 #define REG_SEC0_SSTAT68                0xFFCA4A24         /* SEC0 Source Status Register n */
13639 #define REG_SEC0_SSTAT69                0xFFCA4A2C         /* SEC0 Source Status Register n */
13640 #define REG_SEC0_SSTAT70                0xFFCA4A34         /* SEC0 Source Status Register n */
13641 #define REG_SEC0_SSTAT71                0xFFCA4A3C         /* SEC0 Source Status Register n */
13642 #define REG_SEC0_SSTAT72                0xFFCA4A44         /* SEC0 Source Status Register n */
13643 #define REG_SEC0_SSTAT73                0xFFCA4A4C         /* SEC0 Source Status Register n */
13644 #define REG_SEC0_SSTAT74                0xFFCA4A54         /* SEC0 Source Status Register n */
13645 #define REG_SEC0_SSTAT75                0xFFCA4A5C         /* SEC0 Source Status Register n */
13646 #define REG_SEC0_SSTAT76                0xFFCA4A64         /* SEC0 Source Status Register n */
13647 #define REG_SEC0_SSTAT77                0xFFCA4A6C         /* SEC0 Source Status Register n */
13648 #define REG_SEC0_SSTAT78                0xFFCA4A74         /* SEC0 Source Status Register n */
13649 #define REG_SEC0_SSTAT79                0xFFCA4A7C         /* SEC0 Source Status Register n */
13650 #define REG_SEC0_SSTAT80                0xFFCA4A84         /* SEC0 Source Status Register n */
13651 #define REG_SEC0_SSTAT81                0xFFCA4A8C         /* SEC0 Source Status Register n */
13652 #define REG_SEC0_SSTAT82                0xFFCA4A94         /* SEC0 Source Status Register n */
13653 #define REG_SEC0_SSTAT83                0xFFCA4A9C         /* SEC0 Source Status Register n */
13654 #define REG_SEC0_SSTAT84                0xFFCA4AA4         /* SEC0 Source Status Register n */
13655 #define REG_SEC0_SSTAT85                0xFFCA4AAC         /* SEC0 Source Status Register n */
13656 #define REG_SEC0_SSTAT86                0xFFCA4AB4         /* SEC0 Source Status Register n */
13657 #define REG_SEC0_SSTAT87                0xFFCA4ABC         /* SEC0 Source Status Register n */
13658 #define REG_SEC0_SSTAT88                0xFFCA4AC4         /* SEC0 Source Status Register n */
13659 #define REG_SEC0_SSTAT89                0xFFCA4ACC         /* SEC0 Source Status Register n */
13660 #define REG_SEC0_SSTAT90                0xFFCA4AD4         /* SEC0 Source Status Register n */
13661 #define REG_SEC0_SSTAT91                0xFFCA4ADC         /* SEC0 Source Status Register n */
13662 #define REG_SEC0_SSTAT92                0xFFCA4AE4         /* SEC0 Source Status Register n */
13663 #define REG_SEC0_SSTAT93                0xFFCA4AEC         /* SEC0 Source Status Register n */
13664 #define REG_SEC0_SSTAT94                0xFFCA4AF4         /* SEC0 Source Status Register n */
13665 #define REG_SEC0_SSTAT95                0xFFCA4AFC         /* SEC0 Source Status Register n */
13666 #define REG_SEC0_SSTAT96                0xFFCA4B04         /* SEC0 Source Status Register n */
13667 #define REG_SEC0_SSTAT97                0xFFCA4B0C         /* SEC0 Source Status Register n */
13668 #define REG_SEC0_SSTAT98                0xFFCA4B14         /* SEC0 Source Status Register n */
13669 #define REG_SEC0_SSTAT99                0xFFCA4B1C         /* SEC0 Source Status Register n */
13670 #define REG_SEC0_SSTAT100               0xFFCA4B24         /* SEC0 Source Status Register n */
13671 #define REG_SEC0_SSTAT101               0xFFCA4B2C         /* SEC0 Source Status Register n */
13672 #define REG_SEC0_SSTAT102               0xFFCA4B34         /* SEC0 Source Status Register n */
13673 #define REG_SEC0_SSTAT103               0xFFCA4B3C         /* SEC0 Source Status Register n */
13674 #define REG_SEC0_SSTAT104               0xFFCA4B44         /* SEC0 Source Status Register n */
13675 #define REG_SEC0_SSTAT105               0xFFCA4B4C         /* SEC0 Source Status Register n */
13676 #define REG_SEC0_SSTAT106               0xFFCA4B54         /* SEC0 Source Status Register n */
13677 #define REG_SEC0_SSTAT107               0xFFCA4B5C         /* SEC0 Source Status Register n */
13678 #define REG_SEC0_SSTAT108               0xFFCA4B64         /* SEC0 Source Status Register n */
13679 #define REG_SEC0_SSTAT109               0xFFCA4B6C         /* SEC0 Source Status Register n */
13680 #define REG_SEC0_SSTAT110               0xFFCA4B74         /* SEC0 Source Status Register n */
13681 #define REG_SEC0_SSTAT111               0xFFCA4B7C         /* SEC0 Source Status Register n */
13682 #define REG_SEC0_SSTAT112               0xFFCA4B84         /* SEC0 Source Status Register n */
13683 #define REG_SEC0_SSTAT113               0xFFCA4B8C         /* SEC0 Source Status Register n */
13684 #define REG_SEC0_SSTAT114               0xFFCA4B94         /* SEC0 Source Status Register n */
13685 #define REG_SEC0_SSTAT115               0xFFCA4B9C         /* SEC0 Source Status Register n */
13686 #define REG_SEC0_SSTAT116               0xFFCA4BA4         /* SEC0 Source Status Register n */
13687 #define REG_SEC0_SSTAT117               0xFFCA4BAC         /* SEC0 Source Status Register n */
13688 #define REG_SEC0_SSTAT118               0xFFCA4BB4         /* SEC0 Source Status Register n */
13689 #define REG_SEC0_SSTAT119               0xFFCA4BBC         /* SEC0 Source Status Register n */
13690 #define REG_SEC0_SSTAT120               0xFFCA4BC4         /* SEC0 Source Status Register n */
13691 #define REG_SEC0_SSTAT121               0xFFCA4BCC         /* SEC0 Source Status Register n */
13692 #define REG_SEC0_SSTAT122               0xFFCA4BD4         /* SEC0 Source Status Register n */
13693 #define REG_SEC0_SSTAT123               0xFFCA4BDC         /* SEC0 Source Status Register n */
13694 #define REG_SEC0_SSTAT124               0xFFCA4BE4         /* SEC0 Source Status Register n */
13695 #define REG_SEC0_SSTAT125               0xFFCA4BEC         /* SEC0 Source Status Register n */
13696 #define REG_SEC0_SSTAT126               0xFFCA4BF4         /* SEC0 Source Status Register n */
13697 #define REG_SEC0_SSTAT127               0xFFCA4BFC         /* SEC0 Source Status Register n */
13698 #define REG_SEC0_SSTAT128               0xFFCA4C04         /* SEC0 Source Status Register n */
13699 #define REG_SEC0_SSTAT129               0xFFCA4C0C         /* SEC0 Source Status Register n */
13700 #define REG_SEC0_SSTAT130               0xFFCA4C14         /* SEC0 Source Status Register n */
13701 #define REG_SEC0_SSTAT131               0xFFCA4C1C         /* SEC0 Source Status Register n */
13702 #define REG_SEC0_SSTAT132               0xFFCA4C24         /* SEC0 Source Status Register n */
13703 #define REG_SEC0_SSTAT133               0xFFCA4C2C         /* SEC0 Source Status Register n */
13704 #define REG_SEC0_SSTAT134               0xFFCA4C34         /* SEC0 Source Status Register n */
13705 #define REG_SEC0_SSTAT135               0xFFCA4C3C         /* SEC0 Source Status Register n */
13706 #define REG_SEC0_SSTAT136               0xFFCA4C44         /* SEC0 Source Status Register n */
13707 #define REG_SEC0_SSTAT137               0xFFCA4C4C         /* SEC0 Source Status Register n */
13708 #define REG_SEC0_SSTAT138               0xFFCA4C54         /* SEC0 Source Status Register n */
13709 #define REG_SEC0_SSTAT139               0xFFCA4C5C         /* SEC0 Source Status Register n */
13710
13711 /* =========================
13712         SEC
13713    ========================= */
13714
13715 /* ------------------------------------------------------------------------------------------------------------------------
13716         SEC_CCTL                             Pos/Masks                        Description
13717    ------------------------------------------------------------------------------------------------------------------------ */
13718 #define BITP_SEC_CCTL_LOCK                   31                               /* Lock */
13719 #define BITP_SEC_CCTL_NMIEN                  16                               /* NMI Enable */
13720 #define BITP_SEC_CCTL_WFI                    12                               /* Wait For Idle */
13721 #define BITP_SEC_CCTL_RESET                   1                               /* Reset */
13722 #define BITP_SEC_CCTL_EN                      0                               /* Enable */
13723
13724 #define BITM_SEC_CCTL_LOCK                   (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
13725 #define ENUM_SEC_CCTL_UNLOCK                 (_ADI_MSK(0x00000000,uint32_t))  /* LOCK: Unlock */
13726 #define ENUM_SEC_CCTL_LOCK                   (_ADI_MSK(0x80000000,uint32_t))  /* LOCK: Lock */
13727
13728 #define BITM_SEC_CCTL_NMIEN                  (_ADI_MSK(0x00010000,uint32_t))  /* NMI Enable */
13729 #define ENUM_SEC_CCTL_NMI_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* NMIEN: Disable */
13730 #define ENUM_SEC_CCTL_NMI_EN                 (_ADI_MSK(0x00010000,uint32_t))  /* NMIEN: Enable */
13731
13732 #define BITM_SEC_CCTL_WFI                    (_ADI_MSK(0x00001000,uint32_t))  /* Wait For Idle */
13733 #define ENUM_SEC_CCTL_NO_WAITIDLE            (_ADI_MSK(0x00000000,uint32_t))  /* WFI: No Action */
13734 #define ENUM_SEC_CCTL_WAITIDLE               (_ADI_MSK(0x00001000,uint32_t))  /* WFI: Wait for Idle */
13735
13736 #define BITM_SEC_CCTL_RESET                  (_ADI_MSK(0x00000002,uint32_t))  /* Reset */
13737 #define ENUM_SEC_CCTL_NO_RESET               (_ADI_MSK(0x00000000,uint32_t))  /* RESET: No Action */
13738 #define ENUM_SEC_CCTL_RESET                  (_ADI_MSK(0x00000002,uint32_t))  /* RESET: Reset */
13739
13740 #define BITM_SEC_CCTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* Enable */
13741 #define ENUM_SEC_CCTL_DIS                    (_ADI_MSK(0x00000000,uint32_t))  /* EN: Disable */
13742 #define ENUM_SEC_CCTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* EN: Enable */
13743
13744 /* ------------------------------------------------------------------------------------------------------------------------
13745         SEC_CSTAT                            Pos/Masks                        Description
13746    ------------------------------------------------------------------------------------------------------------------------ */
13747 #define BITP_SEC_CSTAT_NMI                   16                               /* NMI */
13748 #define BITP_SEC_CSTAT_WFI                   12                               /* Wait For Idle */
13749 #define BITP_SEC_CSTAT_SIDV                  10                               /* SID Valid */
13750 #define BITP_SEC_CSTAT_ACTV                   9                               /* ACT Valid */
13751 #define BITP_SEC_CSTAT_PNDV                   8                               /* PND Valid */
13752 #define BITP_SEC_CSTAT_ERRC                   4                               /* Error Cause */
13753 #define BITP_SEC_CSTAT_ERR                    1                               /* Error */
13754
13755 #define BITM_SEC_CSTAT_NMI                   (_ADI_MSK(0x00010000,uint32_t))  /* NMI */
13756 #define ENUM_SEC_CSTAT_NO_NMI                (_ADI_MSK(0x00000000,uint32_t))  /* NMI: No NMI Occured */
13757 #define ENUM_SEC_CSTAT_NMI                   (_ADI_MSK(0x00010000,uint32_t))  /* NMI: NMI Occurred */
13758
13759 #define BITM_SEC_CSTAT_WFI                   (_ADI_MSK(0x00001000,uint32_t))  /* Wait For Idle */
13760 #define ENUM_SEC_CSTAT_NOT_WAITING           (_ADI_MSK(0x00000000,uint32_t))  /* WFI: Not Waiting */
13761 #define ENUM_SEC_CSTAT_WAITING               (_ADI_MSK(0x00001000,uint32_t))  /* WFI: Waiting */
13762
13763 #define BITM_SEC_CSTAT_SIDV                  (_ADI_MSK(0x00000400,uint32_t))  /* SID Valid */
13764 #define ENUM_SEC_CSTAT_INVALID_SID           (_ADI_MSK(0x00000000,uint32_t))  /* SIDV: Invalid */
13765 #define ENUM_SEC_CSTAT_VALID_SID             (_ADI_MSK(0x00000400,uint32_t))  /* SIDV: Valid */
13766
13767 #define BITM_SEC_CSTAT_ACTV                  (_ADI_MSK(0x00000200,uint32_t))  /* ACT Valid */
13768 #define ENUM_SEC_CSTAT_INVALID_ACT           (_ADI_MSK(0x00000000,uint32_t))  /* ACTV: Invalid */
13769 #define ENUM_SEC_CSTAT_VALID_ACT             (_ADI_MSK(0x00000200,uint32_t))  /* ACTV: Valid */
13770
13771 #define BITM_SEC_CSTAT_PNDV                  (_ADI_MSK(0x00000100,uint32_t))  /* PND Valid */
13772 #define ENUM_SEC_CSTAT_INVALID_PND           (_ADI_MSK(0x00000000,uint32_t))  /* PNDV: Invalid */
13773 #define ENUM_SEC_CSTAT_VALID_PND             (_ADI_MSK(0x00000100,uint32_t))  /* PNDV: Valid */
13774
13775 #define BITM_SEC_CSTAT_ERRC                  (_ADI_MSK(0x00000030,uint32_t))  /* Error Cause */
13776 #define ENUM_SEC_CSTAT_ACKERR                (_ADI_MSK(0x00000010,uint32_t))  /* ERRC: Acknowledge Error */
13777
13778 #define BITM_SEC_CSTAT_ERR                   (_ADI_MSK(0x00000002,uint32_t))  /* Error */
13779 #define ENUM_SEC_CSTAT_NO_ERR                (_ADI_MSK(0x00000000,uint32_t))  /* ERR: No Error */
13780 #define ENUM_SEC_CSTAT_ERR                   (_ADI_MSK(0x00000002,uint32_t))  /* ERR: Error Occurred */
13781
13782 /* ------------------------------------------------------------------------------------------------------------------------
13783         SEC_CPND                             Pos/Masks                        Description
13784    ------------------------------------------------------------------------------------------------------------------------ */
13785 #define BITP_SEC_CPND_PRIO                    8                               /* Highest Pending IRQ Priority */
13786 #define BITP_SEC_CPND_SID                     0                               /* Highest Pending IRQ Source ID */
13787 #define BITM_SEC_CPND_PRIO                   (_ADI_MSK(0x0000FF00,uint32_t))  /* Highest Pending IRQ Priority */
13788 #define BITM_SEC_CPND_SID                    (_ADI_MSK(0x000000FF,uint32_t))  /* Highest Pending IRQ Source ID */
13789
13790 /* ------------------------------------------------------------------------------------------------------------------------
13791         SEC_CACT                             Pos/Masks                        Description
13792    ------------------------------------------------------------------------------------------------------------------------ */
13793 #define BITP_SEC_CACT_PRIO                    8                               /* Highest Active IRQ Priority */
13794 #define BITP_SEC_CACT_SID                     0                               /* Highest Active IRQ Source ID */
13795 #define BITM_SEC_CACT_PRIO                   (_ADI_MSK(0x0000FF00,uint32_t))  /* Highest Active IRQ Priority */
13796 #define BITM_SEC_CACT_SID                    (_ADI_MSK(0x000000FF,uint32_t))  /* Highest Active IRQ Source ID */
13797
13798 /* ------------------------------------------------------------------------------------------------------------------------
13799         SEC_CPMSK                            Pos/Masks                        Description
13800    ------------------------------------------------------------------------------------------------------------------------ */
13801 #define BITP_SEC_CPMSK_LOCK                  31                               /* Lock */
13802 #define BITP_SEC_CPMSK_PRIO                   0                               /* IRQ Priority Mask */
13803
13804 #define BITM_SEC_CPMSK_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
13805 #define ENUM_SEC_CPMSK_UNLOCK                (_ADI_MSK(0x00000000,uint32_t))  /* LOCK: Unlock */
13806 #define ENUM_SEC_CPMSK_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* LOCK: Lock */
13807 #define BITM_SEC_CPMSK_PRIO                  (_ADI_MSK(0x000000FF,uint32_t))  /* IRQ Priority Mask */
13808
13809 /* ------------------------------------------------------------------------------------------------------------------------
13810         SEC_CGMSK                            Pos/Masks                        Description
13811    ------------------------------------------------------------------------------------------------------------------------ */
13812 #define BITP_SEC_CGMSK_LOCK                  31                               /* Lock */
13813 #define BITP_SEC_CGMSK_UGRP                   8                               /* Ungrouped Mask */
13814 #define BITP_SEC_CGMSK_GRP                    0                               /* Grouped Mask */
13815
13816 #define BITM_SEC_CGMSK_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
13817 #define ENUM_SEC_CGMSK_UNLOCK                (_ADI_MSK(0x00000000,uint32_t))  /* LOCK: Unlock */
13818 #define ENUM_SEC_CGMSK_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* LOCK: Lock */
13819
13820 #define BITM_SEC_CGMSK_UGRP                  (_ADI_MSK(0x00000100,uint32_t))  /* Ungrouped Mask */
13821 #define ENUM_SEC_CGMSK_UNMASK                (_ADI_MSK(0x00000000,uint32_t))  /* UGRP: Unmask Ungrouped Sources */
13822 #define ENUM_SEC_CGMSK_MASK                  (_ADI_MSK(0x00000100,uint32_t))  /* UGRP: Mask Ungrouped Sources */
13823 #define BITM_SEC_CGMSK_GRP                   (_ADI_MSK(0x0000000F,uint32_t))  /* Grouped Mask */
13824
13825 /* ------------------------------------------------------------------------------------------------------------------------
13826         SEC_CPLVL                            Pos/Masks                        Description
13827    ------------------------------------------------------------------------------------------------------------------------ */
13828 #define BITP_SEC_CPLVL_LOCK                  31                               /* Lock */
13829 #define BITP_SEC_CPLVL_PLVL                   0                               /* Priority Levels */
13830
13831 #define BITM_SEC_CPLVL_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
13832 #define ENUM_SEC_CPLVL_UNLOCK                (_ADI_MSK(0x00000000,uint32_t))  /* LOCK: Unlock */
13833 #define ENUM_SEC_CPLVL_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* LOCK: Lock */
13834 #define BITM_SEC_CPLVL_PLVL                  (_ADI_MSK(0x00000007,uint32_t))  /* Priority Levels */
13835
13836 /* ------------------------------------------------------------------------------------------------------------------------
13837         SEC_CSID                             Pos/Masks                        Description
13838    ------------------------------------------------------------------------------------------------------------------------ */
13839 #define BITP_SEC_CSID_SID                     0                               /* Source ID */
13840 #define BITM_SEC_CSID_SID                    (_ADI_MSK(0x000000FF,uint32_t))  /* Source ID */
13841
13842
13843 /* ------------------------------------------------------------------------------------------------------------------------
13844         SEC_FCTL                             Pos/Masks                        Description
13845    ------------------------------------------------------------------------------------------------------------------------ */
13846 #define BITP_SEC_FCTL_LOCK                   31                               /* Lock */
13847 #define BITP_SEC_FCTL_TES                    13                               /* Trigger Event Select */
13848 #define BITP_SEC_FCTL_CMS                    12                               /* COP Mode Select */
13849 #define BITP_SEC_FCTL_FIEN                    7                               /* Fault Input Enable */
13850 #define BITP_SEC_FCTL_SREN                    6                               /* System Reset Enable */
13851 #define BITP_SEC_FCTL_TOEN                    5                               /* Trigger Output Enable */
13852 #define BITP_SEC_FCTL_FOEN                    4                               /* Fault Output Enable */
13853 #define BITP_SEC_FCTL_RESET                   1                               /* Reset */
13854 #define BITP_SEC_FCTL_EN                      0                               /* Enable */
13855
13856 #define BITM_SEC_FCTL_LOCK                   (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
13857 #define ENUM_SEC_FCTL_UNLOCK                 (_ADI_MSK(0x00000000,uint32_t))  /* LOCK: UnLock */
13858 #define ENUM_SEC_FCTL_LOCK                   (_ADI_MSK(0x80000000,uint32_t))  /* LOCK: Lock */
13859
13860 #define BITM_SEC_FCTL_TES                    (_ADI_MSK(0x00002000,uint32_t))  /* Trigger Event Select */
13861 #define ENUM_SEC_FCTL_FLTACT_MODE            (_ADI_MSK(0x00000000,uint32_t))  /* TES: Fault Active Mode */
13862 #define ENUM_SEC_FCTL_FLTPND_MODE            (_ADI_MSK(0x00002000,uint32_t))  /* TES: Fault Pending Mode */
13863
13864 #define BITM_SEC_FCTL_CMS                    (_ADI_MSK(0x00001000,uint32_t))  /* COP Mode Select */
13865 #define ENUM_SEC_FCTL_FLT_MODE               (_ADI_MSK(0x00000000,uint32_t))  /* CMS: Fault Mode */
13866 #define ENUM_SEC_FCTL_COP_MODE               (_ADI_MSK(0x00001000,uint32_t))  /* CMS: COP Mode */
13867
13868 #define BITM_SEC_FCTL_FIEN                   (_ADI_MSK(0x00000080,uint32_t))  /* Fault Input Enable */
13869 #define ENUM_SEC_FCTL_FLTIN_DIS              (_ADI_MSK(0x00000000,uint32_t))  /* FIEN: Disable */
13870 #define ENUM_SEC_FCTL_FLTIN_EN               (_ADI_MSK(0x00000080,uint32_t))  /* FIEN: Enable */
13871
13872 #define BITM_SEC_FCTL_SREN                   (_ADI_MSK(0x00000040,uint32_t))  /* System Reset Enable */
13873 #define ENUM_SEC_FCTL_SYSRST_DIS             (_ADI_MSK(0x00000000,uint32_t))  /* SREN: Disable */
13874 #define ENUM_SEC_FCTL_SYSRST_EN              (_ADI_MSK(0x00000040,uint32_t))  /* SREN: Enable */
13875
13876 #define BITM_SEC_FCTL_TOEN                   (_ADI_MSK(0x00000020,uint32_t))  /* Trigger Output Enable */
13877 #define ENUM_SEC_FCTL_TRGOUT_DIS             (_ADI_MSK(0x00000000,uint32_t))  /* TOEN: Disable */
13878 #define ENUM_SEC_FCTL_TRGOUT_EN              (_ADI_MSK(0x00000020,uint32_t))  /* TOEN: Enable */
13879
13880 #define BITM_SEC_FCTL_FOEN                   (_ADI_MSK(0x00000010,uint32_t))  /* Fault Output Enable */
13881 #define ENUM_SEC_FCTL_FLTOUT_DIS             (_ADI_MSK(0x00000000,uint32_t))  /* FOEN: Disable */
13882 #define ENUM_SEC_FCTL_FLTOUT_EN              (_ADI_MSK(0x00000010,uint32_t))  /* FOEN: Enable */
13883
13884 #define BITM_SEC_FCTL_RESET                  (_ADI_MSK(0x00000002,uint32_t))  /* Reset */
13885 #define ENUM_SEC_FCTL_NO_RESET               (_ADI_MSK(0x00000000,uint32_t))  /* RESET: No Action */
13886 #define ENUM_SEC_FCTL_RESET                  (_ADI_MSK(0x00000002,uint32_t))  /* RESET: Reset */
13887
13888 #define BITM_SEC_FCTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* Enable */
13889 #define ENUM_SEC_FCTL_DIS                    (_ADI_MSK(0x00000000,uint32_t))  /* EN: Disable */
13890 #define ENUM_SEC_FCTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* EN: Enable */
13891
13892 /* ------------------------------------------------------------------------------------------------------------------------
13893         SEC_FSTAT                            Pos/Masks                        Description
13894    ------------------------------------------------------------------------------------------------------------------------ */
13895 #define BITP_SEC_FSTAT_NPND                  10                               /* Next Pending Fault */
13896 #define BITP_SEC_FSTAT_ACT                    9                               /* Fault Active */
13897 #define BITP_SEC_FSTAT_PND                    8                               /* Pending Fault */
13898 #define BITP_SEC_FSTAT_ERRC                   4                               /* Error Cause */
13899 #define BITP_SEC_FSTAT_ERR                    1                               /* Error */
13900
13901 #define BITM_SEC_FSTAT_NPND                  (_ADI_MSK(0x00000400,uint32_t))  /* Next Pending Fault */
13902 #define ENUM_SEC_FSTAT_NO_NXTFLT             (_ADI_MSK(0x00000000,uint32_t))  /* NPND: Not Pending */
13903 #define ENUM_SEC_FSTAT_NXTFLT                (_ADI_MSK(0x00000400,uint32_t))  /* NPND: Pending */
13904
13905 #define BITM_SEC_FSTAT_ACT                   (_ADI_MSK(0x00000200,uint32_t))  /* Fault Active */
13906 #define ENUM_SEC_FSTAT_NO_FLTACT             (_ADI_MSK(0x00000000,uint32_t))  /* ACT: No Fault */
13907 #define ENUM_SEC_FSTAT_FLTACT                (_ADI_MSK(0x00000200,uint32_t))  /* ACT: Active Fault */
13908
13909 #define BITM_SEC_FSTAT_PND                   (_ADI_MSK(0x00000100,uint32_t))  /* Pending Fault */
13910 #define ENUM_SEC_FSTAT_NO_FLTPND             (_ADI_MSK(0x00000000,uint32_t))  /* PND: Not Pending */
13911 #define ENUM_SEC_FSTAT_FLTPND                (_ADI_MSK(0x00000100,uint32_t))  /* PND: Pending */
13912
13913 #define BITM_SEC_FSTAT_ERRC                  (_ADI_MSK(0x00000030,uint32_t))  /* Error Cause */
13914 #define ENUM_SEC_FSTAT_ENDERR                (_ADI_MSK(0x00000020,uint32_t))  /* ERRC: End Error */
13915
13916 #define BITM_SEC_FSTAT_ERR                   (_ADI_MSK(0x00000002,uint32_t))  /* Error */
13917 #define ENUM_SEC_FSTAT_NO_ERR                (_ADI_MSK(0x00000000,uint32_t))  /* ERR: No Error */
13918 #define ENUM_SEC_FSTAT_ERR                   (_ADI_MSK(0x00000002,uint32_t))  /* ERR: Error Occurred */
13919
13920 /* ------------------------------------------------------------------------------------------------------------------------
13921         SEC_FSID                             Pos/Masks                        Description
13922    ------------------------------------------------------------------------------------------------------------------------ */
13923 #define BITP_SEC_FSID_FEXT                   16                               /* Fault External */
13924 #define BITP_SEC_FSID_SID                     0                               /* Source ID */
13925
13926 #define BITM_SEC_FSID_FEXT                   (_ADI_MSK(0x00010000,uint32_t))  /* Fault External */
13927 #define ENUM_SEC_FSID_SRC_INTFLT             (_ADI_MSK(0x00000000,uint32_t))  /* FEXT: Fault Internal */
13928 #define ENUM_SEC_FSID_SRC_EXTFLT             (_ADI_MSK(0x00010000,uint32_t))  /* FEXT: Fault External */
13929 #define BITM_SEC_FSID_SID                    (_ADI_MSK(0x000000FF,uint32_t))  /* Source ID */
13930
13931 /* ------------------------------------------------------------------------------------------------------------------------
13932         SEC_FEND                             Pos/Masks                        Description
13933    ------------------------------------------------------------------------------------------------------------------------ */
13934 #define BITP_SEC_FEND_FEXT                   16                               /* Fault External */
13935 #define BITP_SEC_FEND_SID                     0                               /* Source ID */
13936
13937 #define BITM_SEC_FEND_FEXT                   (_ADI_MSK(0x00010000,uint32_t))  /* Fault External */
13938 #define ENUM_SEC_FEND_END_INTFLT             (_ADI_MSK(0x00000000,uint32_t))  /* FEXT: Fault Internal */
13939 #define ENUM_SEC_FEND_END_EXTFLT             (_ADI_MSK(0x00010000,uint32_t))  /* FEXT: Fault External */
13940 #define BITM_SEC_FEND_SID                    (_ADI_MSK(0x000000FF,uint32_t))  /* Source ID */
13941
13942
13943 /* ------------------------------------------------------------------------------------------------------------------------
13944         SEC_GCTL                             Pos/Masks                        Description
13945    ------------------------------------------------------------------------------------------------------------------------ */
13946 #define BITP_SEC_GCTL_LOCK                   31                               /* Lock */
13947 #define BITP_SEC_GCTL_RESET                   1                               /* Reset */
13948 #define BITP_SEC_GCTL_EN                      0                               /* Enable */
13949
13950 #define BITM_SEC_GCTL_LOCK                   (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
13951 #define ENUM_SEC_GCTL_UNLOCK                 (_ADI_MSK(0x00000000,uint32_t))  /* LOCK: Unlock */
13952 #define ENUM_SEC_GCTL_LOCK                   (_ADI_MSK(0x80000000,uint32_t))  /* LOCK: Lock */
13953
13954 #define BITM_SEC_GCTL_RESET                  (_ADI_MSK(0x00000002,uint32_t))  /* Reset */
13955 #define ENUM_SEC_GCTL_NO_RESET               (_ADI_MSK(0x00000000,uint32_t))  /* RESET: No Action */
13956 #define ENUM_SEC_GCTL_RESET                  (_ADI_MSK(0x00000002,uint32_t))  /* RESET: Reset */
13957
13958 #define BITM_SEC_GCTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* Enable */
13959 #define ENUM_SEC_GCTL_DIS                    (_ADI_MSK(0x00000000,uint32_t))  /* EN: Disable */
13960 #define ENUM_SEC_GCTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* EN: Enable */
13961
13962 /* ------------------------------------------------------------------------------------------------------------------------
13963         SEC_GSTAT                            Pos/Masks                        Description
13964    ------------------------------------------------------------------------------------------------------------------------ */
13965 #define BITP_SEC_GSTAT_LWERR                 31                               /* Lock Write Error */
13966 #define BITP_SEC_GSTAT_ADRERR                30                               /* Address Error */
13967 #define BITP_SEC_GSTAT_SID                   16                               /* Source ID for SSI Error */
13968 #define BITP_SEC_GSTAT_SCI                    8                               /* SCI ID for SCI Error */
13969 #define BITP_SEC_GSTAT_ERRC                   4                               /* Error Cause */
13970 #define BITP_SEC_GSTAT_ERR                    1                               /* Error */
13971
13972 #define BITM_SEC_GSTAT_LWERR                 (_ADI_MSK(0x80000000,uint32_t))  /* Lock Write Error */
13973 #define ENUM_SEC_GSTAT_NO_LWERR              (_ADI_MSK(0x00000000,uint32_t))  /* LWERR: No Error */
13974 #define ENUM_SEC_GSTAT_LWERR                 (_ADI_MSK(0x80000000,uint32_t))  /* LWERR: Error Occurred */
13975
13976 #define BITM_SEC_GSTAT_ADRERR                (_ADI_MSK(0x40000000,uint32_t))  /* Address Error */
13977 #define ENUM_SEC_GSTAT_NO_ADRERR             (_ADI_MSK(0x00000000,uint32_t))  /* ADRERR: No Error */
13978 #define ENUM_SEC_GSTAT_ADRERR                (_ADI_MSK(0x40000000,uint32_t))  /* ADRERR: Error Occurred */
13979 #define BITM_SEC_GSTAT_SID                   (_ADI_MSK(0x00FF0000,uint32_t))  /* Source ID for SSI Error */
13980 #define BITM_SEC_GSTAT_SCI                   (_ADI_MSK(0x00000F00,uint32_t))  /* SCI ID for SCI Error */
13981
13982 #define BITM_SEC_GSTAT_ERRC                  (_ADI_MSK(0x00000030,uint32_t))  /* Error Cause */
13983 #define ENUM_SEC_GSTAT_SFIERR                (_ADI_MSK(0x00000000,uint32_t))  /* ERRC: SFI Error */
13984 #define ENUM_SEC_GSTAT_SCIERR                (_ADI_MSK(0x00000010,uint32_t))  /* ERRC: SCI Error */
13985 #define ENUM_SEC_GSTAT_SSIERR                (_ADI_MSK(0x00000020,uint32_t))  /* ERRC: SSI Error */
13986
13987 #define BITM_SEC_GSTAT_ERR                   (_ADI_MSK(0x00000002,uint32_t))  /* Error */
13988 #define ENUM_SEC_GSTAT_NO_ERR                (_ADI_MSK(0x00000000,uint32_t))  /* ERR: No Error */
13989 #define ENUM_SEC_GSTAT_ERR                   (_ADI_MSK(0x00000002,uint32_t))  /* ERR: Error Occurred */
13990
13991 /* ------------------------------------------------------------------------------------------------------------------------
13992         SEC_RAISE                            Pos/Masks                        Description
13993    ------------------------------------------------------------------------------------------------------------------------ */
13994 #define BITP_SEC_RAISE_SID                    0                               /* Source ID IRQ Set to Pending */
13995 #define BITM_SEC_RAISE_SID                   (_ADI_MSK(0x000000FF,uint32_t))  /* Source ID IRQ Set to Pending */
13996
13997 /* ------------------------------------------------------------------------------------------------------------------------
13998         SEC_END                              Pos/Masks                        Description
13999    ------------------------------------------------------------------------------------------------------------------------ */
14000 #define BITP_SEC_END_SID                      0                               /* Source ID IRQ to End */
14001 #define BITM_SEC_END_SID                     (_ADI_MSK(0x000000FF,uint32_t))  /* Source ID IRQ to End */
14002
14003
14004 /* ------------------------------------------------------------------------------------------------------------------------
14005         SEC_SCTL                             Pos/Masks                        Description
14006    ------------------------------------------------------------------------------------------------------------------------ */
14007 #define BITP_SEC_SCTL_LOCK                   31                               /* Lock */
14008 #define BITP_SEC_SCTL_CTG                    24                               /* Core Target Select */
14009 #define BITP_SEC_SCTL_GRP                    16                               /* Group Select */
14010 #define BITP_SEC_SCTL_PRIO                    8                               /* Priority Level Select */
14011 #define BITP_SEC_SCTL_ERREN                   4                               /* Error Enable */
14012 #define BITP_SEC_SCTL_ES                      3                               /* Edge Select */
14013 #define BITP_SEC_SCTL_SEN                     2                               /* Source (signal) Enable */
14014 #define BITP_SEC_SCTL_FEN                     1                               /* Fault Enable */
14015 #define BITP_SEC_SCTL_IEN                     0                               /* Interrupt Enable */
14016
14017 #define BITM_SEC_SCTL_LOCK                   (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14018 #define ENUM_SEC_SCTL_UNLOCK                 (_ADI_MSK(0x00000000,uint32_t))  /* LOCK: Unlock */
14019 #define ENUM_SEC_SCTL_LOCK                   (_ADI_MSK(0x80000000,uint32_t))  /* LOCK: Lock */
14020 #define BITM_SEC_SCTL_CTG                    (_ADI_MSK(0x0F000000,uint32_t))  /* Core Target Select */
14021 #define BITM_SEC_SCTL_GRP                    (_ADI_MSK(0x000F0000,uint32_t))  /* Group Select */
14022 #define BITM_SEC_SCTL_PRIO                   (_ADI_MSK(0x0000FF00,uint32_t))  /* Priority Level Select */
14023
14024 #define BITM_SEC_SCTL_ERREN                  (_ADI_MSK(0x00000010,uint32_t))  /* Error Enable */
14025 #define ENUM_SEC_SCTL_ERR_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* ERREN: Disable */
14026 #define ENUM_SEC_SCTL_ERR_EN                 (_ADI_MSK(0x00000010,uint32_t))  /* ERREN: Enable */
14027
14028 #define BITM_SEC_SCTL_ES                     (_ADI_MSK(0x00000008,uint32_t))  /* Edge Select */
14029 #define ENUM_SEC_SCTL_LEVEL                  (_ADI_MSK(0x00000000,uint32_t))  /* ES: Level Sensitive */
14030 #define ENUM_SEC_SCTL_EDGE                   (_ADI_MSK(0x00000008,uint32_t))  /* ES: Edge Sensitive */
14031
14032 #define BITM_SEC_SCTL_SEN                    (_ADI_MSK(0x00000004,uint32_t))  /* Source (signal) Enable */
14033 #define ENUM_SEC_SCTL_SRC_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* SEN: Disable */
14034 #define ENUM_SEC_SCTL_SRC_EN                 (_ADI_MSK(0x00000004,uint32_t))  /* SEN: Enable */
14035
14036 #define BITM_SEC_SCTL_FEN                    (_ADI_MSK(0x00000002,uint32_t))  /* Fault Enable */
14037 #define ENUM_SEC_SCTL_FAULT_DIS              (_ADI_MSK(0x00000000,uint32_t))  /* FEN: Disable */
14038 #define ENUM_SEC_SCTL_FAULT_EN               (_ADI_MSK(0x00000002,uint32_t))  /* FEN: Enable */
14039
14040 #define BITM_SEC_SCTL_IEN                    (_ADI_MSK(0x00000001,uint32_t))  /* Interrupt Enable */
14041 #define ENUM_SEC_SCTL_INT_DIS                (_ADI_MSK(0x00000000,uint32_t))  /* IEN: Disable */
14042 #define ENUM_SEC_SCTL_INT_EN                 (_ADI_MSK(0x00000001,uint32_t))  /* IEN: Enable */
14043
14044 /* ------------------------------------------------------------------------------------------------------------------------
14045         SEC_SSTAT                            Pos/Masks                        Description
14046    ------------------------------------------------------------------------------------------------------------------------ */
14047 #define BITP_SEC_SSTAT_CHID                  16                               /* Channel ID */
14048 #define BITP_SEC_SSTAT_ACT                    9                               /* Active Source */
14049 #define BITP_SEC_SSTAT_PND                    8                               /* Pending Source */
14050 #define BITP_SEC_SSTAT_ERRC                   4                               /* Error Cause */
14051 #define BITP_SEC_SSTAT_ERR                    1                               /* Error */
14052 #define BITM_SEC_SSTAT_CHID                  (_ADI_MSK(0x00FF0000,uint32_t))  /* Channel ID */
14053
14054 #define BITM_SEC_SSTAT_ACT                   (_ADI_MSK(0x00000200,uint32_t))  /* Active Source */
14055 #define ENUM_SEC_SSTAT_NO_SRC                (_ADI_MSK(0x00000000,uint32_t))  /* ACT: No Source */
14056 #define ENUM_SEC_SSTAT_ACTIVE_SRC            (_ADI_MSK(0x00000200,uint32_t))  /* ACT: Active Source */
14057
14058 #define BITM_SEC_SSTAT_PND                   (_ADI_MSK(0x00000100,uint32_t))  /* Pending Source */
14059 #define ENUM_SEC_SSTAT_NOTPENDING            (_ADI_MSK(0x00000000,uint32_t))  /* PND: Not Pending */
14060 #define ENUM_SEC_SSTAT_PENDING               (_ADI_MSK(0x00000100,uint32_t))  /* PND: Pending */
14061
14062 #define BITM_SEC_SSTAT_ERRC                  (_ADI_MSK(0x00000030,uint32_t))  /* Error Cause */
14063 #define ENUM_SEC_SSTAT_SOVFERR               (_ADI_MSK(0x00000000,uint32_t))  /* ERRC: Source Overflow Error */
14064 #define ENUM_SEC_SSTAT_ENDERR                (_ADI_MSK(0x00000020,uint32_t))  /* ERRC: End Error */
14065
14066 #define BITM_SEC_SSTAT_ERR                   (_ADI_MSK(0x00000002,uint32_t))  /* Error */
14067 #define ENUM_SEC_SSTAT_NO_ERR                (_ADI_MSK(0x00000000,uint32_t))  /* ERR: No Error */
14068 #define ENUM_SEC_SSTAT_ERR                   (_ADI_MSK(0x00000002,uint32_t))  /* ERR: Error Occurred */
14069
14070 /* ==================================================
14071         Trigger Routing Unit Registers
14072    ================================================== */
14073
14074 /* =========================
14075         TRU0
14076    ========================= */
14077 #define REG_TRU0_SSR0                   0xFFCA5000         /* TRU0 Slave Select Register */
14078 #define REG_TRU0_SSR1                   0xFFCA5004         /* TRU0 Slave Select Register */
14079 #define REG_TRU0_SSR2                   0xFFCA5008         /* TRU0 Slave Select Register */
14080 #define REG_TRU0_SSR3                   0xFFCA500C         /* TRU0 Slave Select Register */
14081 #define REG_TRU0_SSR4                   0xFFCA5010         /* TRU0 Slave Select Register */
14082 #define REG_TRU0_SSR5                   0xFFCA5014         /* TRU0 Slave Select Register */
14083 #define REG_TRU0_SSR6                   0xFFCA5018         /* TRU0 Slave Select Register */
14084 #define REG_TRU0_SSR7                   0xFFCA501C         /* TRU0 Slave Select Register */
14085 #define REG_TRU0_SSR8                   0xFFCA5020         /* TRU0 Slave Select Register */
14086 #define REG_TRU0_SSR9                   0xFFCA5024         /* TRU0 Slave Select Register */
14087 #define REG_TRU0_SSR10                  0xFFCA5028         /* TRU0 Slave Select Register */
14088 #define REG_TRU0_SSR11                  0xFFCA502C         /* TRU0 Slave Select Register */
14089 #define REG_TRU0_SSR12                  0xFFCA5030         /* TRU0 Slave Select Register */
14090 #define REG_TRU0_SSR13                  0xFFCA5034         /* TRU0 Slave Select Register */
14091 #define REG_TRU0_SSR14                  0xFFCA5038         /* TRU0 Slave Select Register */
14092 #define REG_TRU0_SSR15                  0xFFCA503C         /* TRU0 Slave Select Register */
14093 #define REG_TRU0_SSR16                  0xFFCA5040         /* TRU0 Slave Select Register */
14094 #define REG_TRU0_SSR17                  0xFFCA5044         /* TRU0 Slave Select Register */
14095 #define REG_TRU0_SSR18                  0xFFCA5048         /* TRU0 Slave Select Register */
14096 #define REG_TRU0_SSR19                  0xFFCA504C         /* TRU0 Slave Select Register */
14097 #define REG_TRU0_SSR20                  0xFFCA5050         /* TRU0 Slave Select Register */
14098 #define REG_TRU0_SSR21                  0xFFCA5054         /* TRU0 Slave Select Register */
14099 #define REG_TRU0_SSR22                  0xFFCA5058         /* TRU0 Slave Select Register */
14100 #define REG_TRU0_SSR23                  0xFFCA505C         /* TRU0 Slave Select Register */
14101 #define REG_TRU0_SSR24                  0xFFCA5060         /* TRU0 Slave Select Register */
14102 #define REG_TRU0_SSR25                  0xFFCA5064         /* TRU0 Slave Select Register */
14103 #define REG_TRU0_SSR26                  0xFFCA5068         /* TRU0 Slave Select Register */
14104 #define REG_TRU0_SSR27                  0xFFCA506C         /* TRU0 Slave Select Register */
14105 #define REG_TRU0_SSR28                  0xFFCA5070         /* TRU0 Slave Select Register */
14106 #define REG_TRU0_SSR29                  0xFFCA5074         /* TRU0 Slave Select Register */
14107 #define REG_TRU0_SSR30                  0xFFCA5078         /* TRU0 Slave Select Register */
14108 #define REG_TRU0_SSR31                  0xFFCA507C         /* TRU0 Slave Select Register */
14109 #define REG_TRU0_SSR32                  0xFFCA5080         /* TRU0 Slave Select Register */
14110 #define REG_TRU0_SSR33                  0xFFCA5084         /* TRU0 Slave Select Register */
14111 #define REG_TRU0_SSR34                  0xFFCA5088         /* TRU0 Slave Select Register */
14112 #define REG_TRU0_SSR35                  0xFFCA508C         /* TRU0 Slave Select Register */
14113 #define REG_TRU0_SSR36                  0xFFCA5090         /* TRU0 Slave Select Register */
14114 #define REG_TRU0_SSR37                  0xFFCA5094         /* TRU0 Slave Select Register */
14115 #define REG_TRU0_SSR38                  0xFFCA5098         /* TRU0 Slave Select Register */
14116 #define REG_TRU0_SSR39                  0xFFCA509C         /* TRU0 Slave Select Register */
14117 #define REG_TRU0_SSR40                  0xFFCA50A0         /* TRU0 Slave Select Register */
14118 #define REG_TRU0_SSR41                  0xFFCA50A4         /* TRU0 Slave Select Register */
14119 #define REG_TRU0_SSR42                  0xFFCA50A8         /* TRU0 Slave Select Register */
14120 #define REG_TRU0_SSR43                  0xFFCA50AC         /* TRU0 Slave Select Register */
14121 #define REG_TRU0_SSR44                  0xFFCA50B0         /* TRU0 Slave Select Register */
14122 #define REG_TRU0_SSR45                  0xFFCA50B4         /* TRU0 Slave Select Register */
14123 #define REG_TRU0_SSR46                  0xFFCA50B8         /* TRU0 Slave Select Register */
14124 #define REG_TRU0_SSR47                  0xFFCA50BC         /* TRU0 Slave Select Register */
14125 #define REG_TRU0_SSR48                  0xFFCA50C0         /* TRU0 Slave Select Register */
14126 #define REG_TRU0_SSR49                  0xFFCA50C4         /* TRU0 Slave Select Register */
14127 #define REG_TRU0_SSR50                  0xFFCA50C8         /* TRU0 Slave Select Register */
14128 #define REG_TRU0_SSR51                  0xFFCA50CC         /* TRU0 Slave Select Register */
14129 #define REG_TRU0_SSR52                  0xFFCA50D0         /* TRU0 Slave Select Register */
14130 #define REG_TRU0_SSR53                  0xFFCA50D4         /* TRU0 Slave Select Register */
14131 #define REG_TRU0_SSR54                  0xFFCA50D8         /* TRU0 Slave Select Register */
14132 #define REG_TRU0_SSR55                  0xFFCA50DC         /* TRU0 Slave Select Register */
14133 #define REG_TRU0_SSR56                  0xFFCA50E0         /* TRU0 Slave Select Register */
14134 #define REG_TRU0_SSR57                  0xFFCA50E4         /* TRU0 Slave Select Register */
14135 #define REG_TRU0_SSR58                  0xFFCA50E8         /* TRU0 Slave Select Register */
14136 #define REG_TRU0_SSR59                  0xFFCA50EC         /* TRU0 Slave Select Register */
14137 #define REG_TRU0_SSR60                  0xFFCA50F0         /* TRU0 Slave Select Register */
14138 #define REG_TRU0_SSR61                  0xFFCA50F4         /* TRU0 Slave Select Register */
14139 #define REG_TRU0_SSR62                  0xFFCA50F8         /* TRU0 Slave Select Register */
14140 #define REG_TRU0_SSR63                  0xFFCA50FC         /* TRU0 Slave Select Register */
14141 #define REG_TRU0_SSR64                  0xFFCA5100         /* TRU0 Slave Select Register */
14142 #define REG_TRU0_SSR65                  0xFFCA5104         /* TRU0 Slave Select Register */
14143 #define REG_TRU0_SSR66                  0xFFCA5108         /* TRU0 Slave Select Register */
14144 #define REG_TRU0_SSR67                  0xFFCA510C         /* TRU0 Slave Select Register */
14145 #define REG_TRU0_SSR68                  0xFFCA5110         /* TRU0 Slave Select Register */
14146 #define REG_TRU0_SSR69                  0xFFCA5114         /* TRU0 Slave Select Register */
14147 #define REG_TRU0_SSR70                  0xFFCA5118         /* TRU0 Slave Select Register */
14148 #define REG_TRU0_SSR71                  0xFFCA511C         /* TRU0 Slave Select Register */
14149 #define REG_TRU0_SSR72                  0xFFCA5120         /* TRU0 Slave Select Register */
14150 #define REG_TRU0_SSR73                  0xFFCA5124         /* TRU0 Slave Select Register */
14151 #define REG_TRU0_SSR74                  0xFFCA5128         /* TRU0 Slave Select Register */
14152 #define REG_TRU0_SSR75                  0xFFCA512C         /* TRU0 Slave Select Register */
14153 #define REG_TRU0_SSR76                  0xFFCA5130         /* TRU0 Slave Select Register */
14154 #define REG_TRU0_SSR77                  0xFFCA5134         /* TRU0 Slave Select Register */
14155 #define REG_TRU0_SSR78                  0xFFCA5138         /* TRU0 Slave Select Register */
14156 #define REG_TRU0_SSR79                  0xFFCA513C         /* TRU0 Slave Select Register */
14157 #define REG_TRU0_SSR80                  0xFFCA5140         /* TRU0 Slave Select Register */
14158 #define REG_TRU0_SSR81                  0xFFCA5144         /* TRU0 Slave Select Register */
14159 #define REG_TRU0_SSR82                  0xFFCA5148         /* TRU0 Slave Select Register */
14160 #define REG_TRU0_SSR83                  0xFFCA514C         /* TRU0 Slave Select Register */
14161 #define REG_TRU0_SSR84                  0xFFCA5150         /* TRU0 Slave Select Register */
14162 #define REG_TRU0_SSR85                  0xFFCA5154         /* TRU0 Slave Select Register */
14163 #define REG_TRU0_SSR86                  0xFFCA5158         /* TRU0 Slave Select Register */
14164 #define REG_TRU0_MTR                    0xFFCA57E0         /* TRU0 Master Trigger Register */
14165 #define REG_TRU0_ERRADDR                0xFFCA57E8         /* TRU0 Error Address Register */
14166 #define REG_TRU0_STAT                   0xFFCA57EC         /* TRU0 Status Information Register */
14167 #define REG_TRU0_REVID                  0xFFCA57F0         /* TRU0 Revision ID Register */
14168 #define REG_TRU0_GCTL                   0xFFCA57F4         /* TRU0 Global Control Register */
14169
14170 /* =========================
14171         TRU
14172    ========================= */
14173 /* ------------------------------------------------------------------------------------------------------------------------
14174         TRU_SSR                              Pos/Masks                        Description
14175    ------------------------------------------------------------------------------------------------------------------------ */
14176 #define BITP_TRU_SSR_LOCK                    31                               /* SSRn Lock */
14177 #define BITP_TRU_SSR_SSR                      0                               /* SSRn Slave Select */
14178 #define BITM_TRU_SSR_LOCK                    (_ADI_MSK(0x80000000,uint32_t))  /* SSRn Lock */
14179 #define BITM_TRU_SSR_SSR                     (_ADI_MSK(0x000000FF,uint32_t))  /* SSRn Slave Select */
14180
14181 /* ------------------------------------------------------------------------------------------------------------------------
14182         TRU_MTR                              Pos/Masks                        Description
14183    ------------------------------------------------------------------------------------------------------------------------ */
14184 #define BITP_TRU_MTR_MTR3                    24                               /* Master Trigger Register 3 */
14185 #define BITP_TRU_MTR_MTR2                    16                               /* Master Trigger Register 2 */
14186 #define BITP_TRU_MTR_MTR1                     8                               /* Master Trigger Register 1 */
14187 #define BITP_TRU_MTR_MTR0                     0                               /* Master Trigger Register 0 */
14188 #define BITM_TRU_MTR_MTR3                    (_ADI_MSK(0xFF000000,uint32_t))  /* Master Trigger Register 3 */
14189 #define BITM_TRU_MTR_MTR2                    (_ADI_MSK(0x00FF0000,uint32_t))  /* Master Trigger Register 2 */
14190 #define BITM_TRU_MTR_MTR1                    (_ADI_MSK(0x0000FF00,uint32_t))  /* Master Trigger Register 1 */
14191 #define BITM_TRU_MTR_MTR0                    (_ADI_MSK(0x000000FF,uint32_t))  /* Master Trigger Register 0 */
14192
14193 /* ------------------------------------------------------------------------------------------------------------------------
14194         TRU_ERRADDR                          Pos/Masks                        Description
14195    ------------------------------------------------------------------------------------------------------------------------ */
14196 #define BITP_TRU_ERRADDR_ADDR                 0                               /* Error Address */
14197 #define BITM_TRU_ERRADDR_ADDR                (_ADI_MSK(0x00000FFF,uint32_t))  /* Error Address */
14198
14199 /* ------------------------------------------------------------------------------------------------------------------------
14200         TRU_STAT                             Pos/Masks                        Description
14201    ------------------------------------------------------------------------------------------------------------------------ */
14202 #define BITP_TRU_STAT_ADDRERR                 1                               /* Address Error Status */
14203 #define BITP_TRU_STAT_LWERR                   0                               /* Lock Write Error Status */
14204 #define BITM_TRU_STAT_ADDRERR                (_ADI_MSK(0x00000002,uint32_t))  /* Address Error Status */
14205 #define BITM_TRU_STAT_LWERR                  (_ADI_MSK(0x00000001,uint32_t))  /* Lock Write Error Status */
14206
14207 /* ------------------------------------------------------------------------------------------------------------------------
14208         TRU_REVID                            Pos/Masks                        Description
14209    ------------------------------------------------------------------------------------------------------------------------ */
14210 #define BITP_TRU_REVID_MAJOR                  4                               /* Major Version ID */
14211 #define BITP_TRU_REVID_REV                    0                               /* Incremental Version ID */
14212 #define BITM_TRU_REVID_MAJOR                 (_ADI_MSK(0x000000F0,uint32_t))  /* Major Version ID */
14213 #define BITM_TRU_REVID_REV                   (_ADI_MSK(0x0000000F,uint32_t))  /* Incremental Version ID */
14214
14215 /* ------------------------------------------------------------------------------------------------------------------------
14216         TRU_GCTL                             Pos/Masks                        Description
14217    ------------------------------------------------------------------------------------------------------------------------ */
14218 #define BITP_TRU_GCTL_LOCK                   31                               /* GCTL Lock Bit */
14219 #define BITP_TRU_GCTL_MTRL                    2                               /* MTR Lock Bit */
14220 #define BITP_TRU_GCTL_RESET                   1                               /* Soft Reset */
14221 #define BITP_TRU_GCTL_EN                      0                               /* Non-MMR Enable */
14222 #define BITM_TRU_GCTL_LOCK                   (_ADI_MSK(0x80000000,uint32_t))  /* GCTL Lock Bit */
14223 #define BITM_TRU_GCTL_MTRL                   (_ADI_MSK(0x00000004,uint32_t))  /* MTR Lock Bit */
14224 #define BITM_TRU_GCTL_RESET                  (_ADI_MSK(0x00000002,uint32_t))  /* Soft Reset */
14225 #define BITM_TRU_GCTL_EN                     (_ADI_MSK(0x00000001,uint32_t))  /* Non-MMR Enable */
14226
14227 /* ==================================================
14228         Reset Control Unit Registers
14229    ================================================== */
14230
14231 /* =========================
14232         RCU0
14233    ========================= */
14234 #define REG_RCU0_CTL                    0xFFCA6000         /* RCU0 Control Register */
14235 #define REG_RCU0_STAT                   0xFFCA6004         /* RCU0 Status Register */
14236 #define REG_RCU0_CRCTL                  0xFFCA6008         /* RCU0 Core Reset Control Register */
14237 #define REG_RCU0_CRSTAT                 0xFFCA600C         /* RCU0 Core Reset Status Register */
14238 #define REG_RCU0_SIDIS                  0xFFCA6010         /* RCU0 System Interface Disable Register */
14239 #define REG_RCU0_SISTAT                 0xFFCA6014         /* RCU0 System Interface Status Register */
14240 #define REG_RCU0_SVECT_LCK              0xFFCA6018         /* RCU0 SVECT Lock Register */
14241 #define REG_RCU0_BCODE                  0xFFCA601C         /* RCU0 Boot Code Register */
14242 #define REG_RCU0_SVECT0                 0xFFCA6020         /* RCU0 Software Vector Register n */
14243 #define REG_RCU0_SVECT1                 0xFFCA6024         /* RCU0 Software Vector Register n */
14244
14245 /* =========================
14246         RCU
14247    ========================= */
14248 /* ------------------------------------------------------------------------------------------------------------------------
14249         RCU_CTL                              Pos/Masks                        Description
14250    ------------------------------------------------------------------------------------------------------------------------ */
14251 #define BITP_RCU_CTL_LOCK                    31                               /* Lock */
14252 #define BITP_RCU_CTL_RSTOUTDSRT               2                               /* Reset Out Deassert */
14253 #define BITP_RCU_CTL_RSTOUTASRT               1                               /* Reset Out Assert */
14254 #define BITP_RCU_CTL_SYSRST                   0                               /* System Reset */
14255 #define BITM_RCU_CTL_LOCK                    (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14256 #define BITM_RCU_CTL_RSTOUTDSRT              (_ADI_MSK(0x00000004,uint32_t))  /* Reset Out Deassert */
14257 #define BITM_RCU_CTL_RSTOUTASRT              (_ADI_MSK(0x00000002,uint32_t))  /* Reset Out Assert */
14258 #define BITM_RCU_CTL_SYSRST                  (_ADI_MSK(0x00000001,uint32_t))  /* System Reset */
14259
14260 /* ------------------------------------------------------------------------------------------------------------------------
14261         RCU_STAT                             Pos/Masks                        Description
14262    ------------------------------------------------------------------------------------------------------------------------ */
14263 #define BITP_RCU_STAT_RSTOUTERR              18                               /* Reset Out Error */
14264 #define BITP_RCU_STAT_LWERR                  17                               /* Lock Write Error */
14265 #define BITP_RCU_STAT_ADDRERR                16                               /* Address Error */
14266 #define BITP_RCU_STAT_BMODE                   8                               /* Boot Mode */
14267 #define BITP_RCU_STAT_RSTOUT                  5                               /* Reset Out Status */
14268 #define BITP_RCU_STAT_SWRST                   3                               /* Software Reset */
14269 #define BITP_RCU_STAT_SSRST                   2                               /* System Source Reset */
14270 #define BITP_RCU_STAT_HBRST                   1                               /* Hibernate Reset */
14271 #define BITP_RCU_STAT_HWRST                   0                               /* Hardware Reset */
14272 #define BITM_RCU_STAT_RSTOUTERR              (_ADI_MSK(0x00040000,uint32_t))  /* Reset Out Error */
14273 #define BITM_RCU_STAT_LWERR                  (_ADI_MSK(0x00020000,uint32_t))  /* Lock Write Error */
14274 #define BITM_RCU_STAT_ADDRERR                (_ADI_MSK(0x00010000,uint32_t))  /* Address Error */
14275 #define BITM_RCU_STAT_BMODE                  (_ADI_MSK(0x00000F00,uint32_t))  /* Boot Mode */
14276 #define BITM_RCU_STAT_RSTOUT                 (_ADI_MSK(0x00000020,uint32_t))  /* Reset Out Status */
14277 #define BITM_RCU_STAT_SWRST                  (_ADI_MSK(0x00000008,uint32_t))  /* Software Reset */
14278 #define BITM_RCU_STAT_SSRST                  (_ADI_MSK(0x00000004,uint32_t))  /* System Source Reset */
14279 #define BITM_RCU_STAT_HBRST                  (_ADI_MSK(0x00000002,uint32_t))  /* Hibernate Reset */
14280 #define BITM_RCU_STAT_HWRST                  (_ADI_MSK(0x00000001,uint32_t))  /* Hardware Reset */
14281
14282 /* ------------------------------------------------------------------------------------------------------------------------
14283         RCU_CRCTL                            Pos/Masks                        Description
14284    ------------------------------------------------------------------------------------------------------------------------ */
14285 #define BITP_RCU_CRCTL_LOCK                  31                               /* Lock */
14286 #define BITP_RCU_CRCTL_CR0                    0                               /* Core Reset n */
14287 #define BITP_RCU_CRCTL_CR1                    1                               /* Core Reset n */
14288 #define BITM_RCU_CRCTL_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14289 #define BITM_RCU_CRCTL_CR0                   (_ADI_MSK(0x00000001,uint32_t))  /* Core Reset n */
14290 #define BITM_RCU_CRCTL_CR1                   (_ADI_MSK(0x00000002,uint32_t))  /* Core Reset n */
14291
14292 /* ------------------------------------------------------------------------------------------------------------------------
14293         RCU_CRSTAT                           Pos/Masks                        Description
14294    ------------------------------------------------------------------------------------------------------------------------ */
14295 #define BITP_RCU_CRSTAT_CR0                   0                               /* Core Reset n */
14296 #define BITP_RCU_CRSTAT_CR1                   1                               /* Core Reset n */
14297 #define BITM_RCU_CRSTAT_CR0                  (_ADI_MSK(0x00000001,uint32_t))  /* Core Reset n */
14298 #define BITM_RCU_CRSTAT_CR1                  (_ADI_MSK(0x00000002,uint32_t))  /* Core Reset n */
14299
14300 /* ------------------------------------------------------------------------------------------------------------------------
14301         RCU_SIDIS                            Pos/Masks                        Description
14302    ------------------------------------------------------------------------------------------------------------------------ */
14303 #define BITP_RCU_SIDIS_LOCK                  31                               /* Lock */
14304 #define BITP_RCU_SIDIS_SI0                    0                               /* System Interface n */
14305 #define BITP_RCU_SIDIS_SI1                    1                               /* System Interface n */
14306 #define BITM_RCU_SIDIS_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14307 #define BITM_RCU_SIDIS_SI0                   (_ADI_MSK(0x00000001,uint32_t))  /* System Interface n */
14308 #define BITM_RCU_SIDIS_SI1                   (_ADI_MSK(0x00000002,uint32_t))  /* System Interface n */
14309
14310 /* ------------------------------------------------------------------------------------------------------------------------
14311         RCU_SISTAT                           Pos/Masks                        Description
14312    ------------------------------------------------------------------------------------------------------------------------ */
14313 #define BITP_RCU_SISTAT_SI0                   0                               /* System Interface n */
14314 #define BITP_RCU_SISTAT_SI1                   1                               /* System Interface n */
14315 #define BITM_RCU_SISTAT_SI0                  (_ADI_MSK(0x00000001,uint32_t))  /* System Interface n */
14316 #define BITM_RCU_SISTAT_SI1                  (_ADI_MSK(0x00000002,uint32_t))  /* System Interface n */
14317
14318 /* ------------------------------------------------------------------------------------------------------------------------
14319         RCU_SVECT_LCK                        Pos/Masks                        Description
14320    ------------------------------------------------------------------------------------------------------------------------ */
14321 #define BITP_RCU_SVECT_LCK_LOCK              31                               /* Lock */
14322 #define BITP_RCU_SVECT_LCK_SVECT0             0                               /* Software Vector Register n */
14323 #define BITP_RCU_SVECT_LCK_SVECT1             1                               /* Software Vector Register n */
14324 #define BITM_RCU_SVECT_LCK_LOCK              (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14325 #define BITM_RCU_SVECT_LCK_SVECT0            (_ADI_MSK(0x00000001,uint32_t))  /* Software Vector Register n */
14326 #define BITM_RCU_SVECT_LCK_SVECT1            (_ADI_MSK(0x00000002,uint32_t))  /* Software Vector Register n */
14327
14328 /* ------------------------------------------------------------------------------------------------------------------------
14329         RCU_BCODE                            Pos/Masks                        Description
14330    ------------------------------------------------------------------------------------------------------------------------ */
14331 #define BITP_RCU_BCODE_LOCK                  31                               /* Lock */
14332 #define BITP_RCU_BCODE_BCODE                  0                               /* Boot Code */
14333 #define BITM_RCU_BCODE_LOCK                  (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14334 #define BITM_RCU_BCODE_BCODE                 (_ADI_MSK(0x7FFFFFFF,uint32_t))  /* Boot Code */
14335
14336 /* ==================================================
14337         System Protection Unit Registers
14338    ================================================== */
14339
14340 /* =========================
14341         SPU0
14342    ========================= */
14343 #define REG_SPU0_CTL                    0xFFCA7000         /* SPU0 Control Register */
14344 #define REG_SPU0_STAT                   0xFFCA7004         /* SPU0 Status Register */
14345 #define REG_SPU0_WP0                    0xFFCA7400         /* SPU0 Write Protect Register n */
14346 #define REG_SPU0_WP1                    0xFFCA7404         /* SPU0 Write Protect Register n */
14347 #define REG_SPU0_WP2                    0xFFCA7408         /* SPU0 Write Protect Register n */
14348 #define REG_SPU0_WP3                    0xFFCA740C         /* SPU0 Write Protect Register n */
14349 #define REG_SPU0_WP4                    0xFFCA7410         /* SPU0 Write Protect Register n */
14350 #define REG_SPU0_WP5                    0xFFCA7414         /* SPU0 Write Protect Register n */
14351 #define REG_SPU0_WP6                    0xFFCA7418         /* SPU0 Write Protect Register n */
14352 #define REG_SPU0_WP7                    0xFFCA741C         /* SPU0 Write Protect Register n */
14353 #define REG_SPU0_WP8                    0xFFCA7420         /* SPU0 Write Protect Register n */
14354 #define REG_SPU0_WP9                    0xFFCA7424         /* SPU0 Write Protect Register n */
14355 #define REG_SPU0_WP10                   0xFFCA7428         /* SPU0 Write Protect Register n */
14356 #define REG_SPU0_WP11                   0xFFCA742C         /* SPU0 Write Protect Register n */
14357 #define REG_SPU0_WP12                   0xFFCA7430         /* SPU0 Write Protect Register n */
14358 #define REG_SPU0_WP13                   0xFFCA7434         /* SPU0 Write Protect Register n */
14359 #define REG_SPU0_WP14                   0xFFCA7438         /* SPU0 Write Protect Register n */
14360 #define REG_SPU0_WP15                   0xFFCA743C         /* SPU0 Write Protect Register n */
14361 #define REG_SPU0_WP16                   0xFFCA7440         /* SPU0 Write Protect Register n */
14362 #define REG_SPU0_WP17                   0xFFCA7444         /* SPU0 Write Protect Register n */
14363 #define REG_SPU0_WP18                   0xFFCA7448         /* SPU0 Write Protect Register n */
14364 #define REG_SPU0_WP19                   0xFFCA744C         /* SPU0 Write Protect Register n */
14365 #define REG_SPU0_WP20                   0xFFCA7450         /* SPU0 Write Protect Register n */
14366 #define REG_SPU0_WP21                   0xFFCA7454         /* SPU0 Write Protect Register n */
14367 #define REG_SPU0_WP22                   0xFFCA7458         /* SPU0 Write Protect Register n */
14368 #define REG_SPU0_WP23                   0xFFCA745C         /* SPU0 Write Protect Register n */
14369 #define REG_SPU0_WP24                   0xFFCA7460         /* SPU0 Write Protect Register n */
14370 #define REG_SPU0_WP25                   0xFFCA7464         /* SPU0 Write Protect Register n */
14371 #define REG_SPU0_WP26                   0xFFCA7468         /* SPU0 Write Protect Register n */
14372 #define REG_SPU0_WP27                   0xFFCA746C         /* SPU0 Write Protect Register n */
14373 #define REG_SPU0_WP28                   0xFFCA7470         /* SPU0 Write Protect Register n */
14374 #define REG_SPU0_WP29                   0xFFCA7474         /* SPU0 Write Protect Register n */
14375 #define REG_SPU0_WP30                   0xFFCA7478         /* SPU0 Write Protect Register n */
14376 #define REG_SPU0_WP31                   0xFFCA747C         /* SPU0 Write Protect Register n */
14377 #define REG_SPU0_WP32                   0xFFCA7480         /* SPU0 Write Protect Register n */
14378 #define REG_SPU0_WP33                   0xFFCA7484         /* SPU0 Write Protect Register n */
14379 #define REG_SPU0_WP34                   0xFFCA7488         /* SPU0 Write Protect Register n */
14380 #define REG_SPU0_WP35                   0xFFCA748C         /* SPU0 Write Protect Register n */
14381 #define REG_SPU0_WP36                   0xFFCA7490         /* SPU0 Write Protect Register n */
14382 #define REG_SPU0_WP37                   0xFFCA7494         /* SPU0 Write Protect Register n */
14383 #define REG_SPU0_WP38                   0xFFCA7498         /* SPU0 Write Protect Register n */
14384 #define REG_SPU0_WP39                   0xFFCA749C         /* SPU0 Write Protect Register n */
14385 #define REG_SPU0_WP40                   0xFFCA74A0         /* SPU0 Write Protect Register n */
14386 #define REG_SPU0_WP41                   0xFFCA74A4         /* SPU0 Write Protect Register n */
14387 #define REG_SPU0_WP42                   0xFFCA74A8         /* SPU0 Write Protect Register n */
14388 #define REG_SPU0_WP43                   0xFFCA74AC         /* SPU0 Write Protect Register n */
14389 #define REG_SPU0_WP44                   0xFFCA74B0         /* SPU0 Write Protect Register n */
14390 #define REG_SPU0_WP45                   0xFFCA74B4         /* SPU0 Write Protect Register n */
14391 #define REG_SPU0_WP46                   0xFFCA74B8         /* SPU0 Write Protect Register n */
14392 #define REG_SPU0_WP47                   0xFFCA74BC         /* SPU0 Write Protect Register n */
14393 #define REG_SPU0_WP48                   0xFFCA74C0         /* SPU0 Write Protect Register n */
14394 #define REG_SPU0_WP49                   0xFFCA74C4         /* SPU0 Write Protect Register n */
14395 #define REG_SPU0_WP50                   0xFFCA74C8         /* SPU0 Write Protect Register n */
14396 #define REG_SPU0_WP51                   0xFFCA74CC         /* SPU0 Write Protect Register n */
14397 #define REG_SPU0_WP52                   0xFFCA74D0         /* SPU0 Write Protect Register n */
14398 #define REG_SPU0_WP53                   0xFFCA74D4         /* SPU0 Write Protect Register n */
14399 #define REG_SPU0_WP54                   0xFFCA74D8         /* SPU0 Write Protect Register n */
14400 #define REG_SPU0_WP55                   0xFFCA74DC         /* SPU0 Write Protect Register n */
14401 #define REG_SPU0_WP56                   0xFFCA74E0         /* SPU0 Write Protect Register n */
14402 #define REG_SPU0_WP57                   0xFFCA74E4         /* SPU0 Write Protect Register n */
14403 #define REG_SPU0_WP58                   0xFFCA74E8         /* SPU0 Write Protect Register n */
14404 #define REG_SPU0_WP59                   0xFFCA74EC         /* SPU0 Write Protect Register n */
14405 #define REG_SPU0_WP60                   0xFFCA74F0         /* SPU0 Write Protect Register n */
14406 #define REG_SPU0_WP61                   0xFFCA74F4         /* SPU0 Write Protect Register n */
14407 #define REG_SPU0_WP62                   0xFFCA74F8         /* SPU0 Write Protect Register n */
14408 #define REG_SPU0_WP63                   0xFFCA74FC         /* SPU0 Write Protect Register n */
14409 #define REG_SPU0_WP64                   0xFFCA7500         /* SPU0 Write Protect Register n */
14410 #define REG_SPU0_WP65                   0xFFCA7504         /* SPU0 Write Protect Register n */
14411 #define REG_SPU0_WP66                   0xFFCA7508         /* SPU0 Write Protect Register n */
14412 #define REG_SPU0_WP67                   0xFFCA750C         /* SPU0 Write Protect Register n */
14413 #define REG_SPU0_WP68                   0xFFCA7510         /* SPU0 Write Protect Register n */
14414 #define REG_SPU0_WP69                   0xFFCA7514         /* SPU0 Write Protect Register n */
14415 #define REG_SPU0_WP70                   0xFFCA7518         /* SPU0 Write Protect Register n */
14416 #define REG_SPU0_WP71                   0xFFCA751C         /* SPU0 Write Protect Register n */
14417 #define REG_SPU0_WP72                   0xFFCA7520         /* SPU0 Write Protect Register n */
14418 #define REG_SPU0_WP73                   0xFFCA7524         /* SPU0 Write Protect Register n */
14419 #define REG_SPU0_WP74                   0xFFCA7528         /* SPU0 Write Protect Register n */
14420 #define REG_SPU0_WP75                   0xFFCA752C         /* SPU0 Write Protect Register n */
14421 #define REG_SPU0_WP76                   0xFFCA7530         /* SPU0 Write Protect Register n */
14422 #define REG_SPU0_WP77                   0xFFCA7534         /* SPU0 Write Protect Register n */
14423 #define REG_SPU0_WP78                   0xFFCA7538         /* SPU0 Write Protect Register n */
14424 #define REG_SPU0_WP79                   0xFFCA753C         /* SPU0 Write Protect Register n */
14425 #define REG_SPU0_WP80                   0xFFCA7540         /* SPU0 Write Protect Register n */
14426 #define REG_SPU0_WP81                   0xFFCA7544         /* SPU0 Write Protect Register n */
14427 #define REG_SPU0_WP82                   0xFFCA7548         /* SPU0 Write Protect Register n */
14428 #define REG_SPU0_WP83                   0xFFCA754C         /* SPU0 Write Protect Register n */
14429 #define REG_SPU0_WP84                   0xFFCA7550         /* SPU0 Write Protect Register n */
14430 #define REG_SPU0_WP85                   0xFFCA7554         /* SPU0 Write Protect Register n */
14431
14432 /* =========================
14433         SPU
14434    ========================= */
14435 /* ------------------------------------------------------------------------------------------------------------------------
14436         SPU_CTL                              Pos/Masks                        Description
14437    ------------------------------------------------------------------------------------------------------------------------ */
14438 #define BITP_SPU_CTL_WPLCK                   16                               /* Write Protect Register Lock */
14439 #define BITP_SPU_CTL_GLCK                     0                               /* Global Lock Disable */
14440 #define BITM_SPU_CTL_WPLCK                   (_ADI_MSK(0x00010000,uint32_t))  /* Write Protect Register Lock */
14441 #define BITM_SPU_CTL_GLCK                    (_ADI_MSK(0x000000FF,uint32_t))  /* Global Lock Disable */
14442
14443 /* ------------------------------------------------------------------------------------------------------------------------
14444         SPU_STAT                             Pos/Masks                        Description
14445    ------------------------------------------------------------------------------------------------------------------------ */
14446 #define BITP_SPU_STAT_LWERR                  31                               /* Lock Write Error */
14447 #define BITP_SPU_STAT_ADDRERR                30                               /* Address Error */
14448 #define BITP_SPU_STAT_GLCK                    0                               /* Global Lock Status */
14449 #define BITM_SPU_STAT_LWERR                  (_ADI_MSK(0x80000000,uint32_t))  /* Lock Write Error */
14450 #define BITM_SPU_STAT_ADDRERR                (_ADI_MSK(0x40000000,uint32_t))  /* Address Error */
14451 #define BITM_SPU_STAT_GLCK                   (_ADI_MSK(0x00000001,uint32_t))  /* Global Lock Status */
14452
14453 /* ------------------------------------------------------------------------------------------------------------------------
14454         SPU_WP                               Pos/Masks                        Description
14455    ------------------------------------------------------------------------------------------------------------------------ */
14456 #define BITP_SPU_WP_SM0                      16                               /* System Master x Write Protect Enable */
14457 #define BITP_SPU_WP_SM1                      17                               /* System Master x Write Protect Enable */
14458 #define BITP_SPU_WP_CM0                       0                               /* Core Master x Write Protect Enable */
14459 #define BITP_SPU_WP_CM1                       1                               /* Core Master x Write Protect Enable */
14460 #define BITM_SPU_WP_SM0                      (_ADI_MSK(0x00010000,uint32_t))  /* System Master x Write Protect Enable */
14461 #define BITM_SPU_WP_SM1                      (_ADI_MSK(0x00020000,uint32_t))  /* System Master x Write Protect Enable */
14462 #define BITM_SPU_WP_CM0                      (_ADI_MSK(0x00000001,uint32_t))  /* Core Master x Write Protect Enable */
14463 #define BITM_SPU_WP_CM1                      (_ADI_MSK(0x00000002,uint32_t))  /* Core Master x Write Protect Enable */
14464
14465 /* ==================================================
14466         Clock Generation Unit Registers
14467    ================================================== */
14468
14469 /* =========================
14470         CGU0
14471    ========================= */
14472 #define REG_CGU0_CTL                    0xFFCA8000         /* CGU0 Control Register */
14473 #define REG_CGU0_STAT                   0xFFCA8004         /* CGU0 Status Register */
14474 #define REG_CGU0_DIV                    0xFFCA8008         /* CGU0 Divisor Register */
14475 #define REG_CGU0_CLKOUTSEL              0xFFCA800C         /* CGU0 CLKOUT Select Register */
14476
14477 /* =========================
14478         CGU
14479    ========================= */
14480 /* ------------------------------------------------------------------------------------------------------------------------
14481         CGU_CTL                              Pos/Masks                        Description
14482    ------------------------------------------------------------------------------------------------------------------------ */
14483 #define BITP_CGU_CTL_LOCK                    31                               /* Lock */
14484 #define BITP_CGU_CTL_WFI                     30                               /* Wait For Idle */
14485 #define BITP_CGU_CTL_MSEL                     8                               /* Multiplier Select */
14486 #define BITP_CGU_CTL_DF                       0                               /* Divide Frequency */
14487 #define BITM_CGU_CTL_LOCK                    (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14488 #define BITM_CGU_CTL_WFI                     (_ADI_MSK(0x40000000,uint32_t))  /* Wait For Idle */
14489
14490 #define BITM_CGU_CTL_MSEL                    (_ADI_MSK(0x00007F00,uint32_t))  /* Multiplier Select */
14491 #define ENUM_CGU_CTL_MSEL1TO127              (_ADI_MSK(0x00000000,uint32_t))  /* MSEL: MSEL = 1 to 127 */
14492 #define BITM_CGU_CTL_DF                      (_ADI_MSK(0x00000001,uint32_t))  /* Divide Frequency */
14493
14494 /* ------------------------------------------------------------------------------------------------------------------------
14495         CGU_STAT                             Pos/Masks                        Description
14496    ------------------------------------------------------------------------------------------------------------------------ */
14497 #define BITP_CGU_STAT_PLOCKERR               21                               /* PLL Lock Error */
14498 #define BITP_CGU_STAT_WDIVERR                20                               /* Write to DIV Error */
14499 #define BITP_CGU_STAT_WDFMSERR               19                               /* Write to DF or MSEL Error */
14500 #define BITP_CGU_STAT_DIVERR                 18                               /* DIV Error */
14501 #define BITP_CGU_STAT_LWERR                  17                               /* Lock Write Error */
14502 #define BITP_CGU_STAT_ADDRERR                16                               /* Address Error */
14503 #define BITP_CGU_STAT_OCBF                    9                               /* OUTCLK Buffer Status */
14504 #define BITP_CGU_STAT_DCBF                    8                               /* DCLK Buffer Status */
14505 #define BITP_CGU_STAT_SCBF1                   7                               /* SCLK1 Buffer Status */
14506 #define BITP_CGU_STAT_SCBF0                   6                               /* SCLK0 Buffer Status */
14507 #define BITP_CGU_STAT_CCBF1                   5                               /* CCLK1 Buffer Status */
14508 #define BITP_CGU_STAT_CCBF0                   4                               /* CCLK0 Buffer Status */
14509 #define BITP_CGU_STAT_CLKSALGN                3                               /* Clock Alignment */
14510 #define BITP_CGU_STAT_PLOCK                   2                               /* PLL Lock */
14511 #define BITP_CGU_STAT_PLLBP                   1                               /* PLL Bypass */
14512 #define BITP_CGU_STAT_PLLEN                   0                               /* PLL Enable */
14513 #define BITM_CGU_STAT_PLOCKERR               (_ADI_MSK(0x00200000,uint32_t))  /* PLL Lock Error */
14514 #define BITM_CGU_STAT_WDIVERR                (_ADI_MSK(0x00100000,uint32_t))  /* Write to DIV Error */
14515 #define BITM_CGU_STAT_WDFMSERR               (_ADI_MSK(0x00080000,uint32_t))  /* Write to DF or MSEL Error */
14516 #define BITM_CGU_STAT_DIVERR                 (_ADI_MSK(0x00040000,uint32_t))  /* DIV Error */
14517 #define BITM_CGU_STAT_LWERR                  (_ADI_MSK(0x00020000,uint32_t))  /* Lock Write Error */
14518 #define BITM_CGU_STAT_ADDRERR                (_ADI_MSK(0x00010000,uint32_t))  /* Address Error */
14519 #define BITM_CGU_STAT_OCBF                   (_ADI_MSK(0x00000200,uint32_t))  /* OUTCLK Buffer Status */
14520 #define BITM_CGU_STAT_DCBF                   (_ADI_MSK(0x00000100,uint32_t))  /* DCLK Buffer Status */
14521 #define BITM_CGU_STAT_SCBF1                  (_ADI_MSK(0x00000080,uint32_t))  /* SCLK1 Buffer Status */
14522 #define BITM_CGU_STAT_SCBF0                  (_ADI_MSK(0x00000040,uint32_t))  /* SCLK0 Buffer Status */
14523 #define BITM_CGU_STAT_CCBF1                  (_ADI_MSK(0x00000020,uint32_t))  /* CCLK1 Buffer Status */
14524 #define BITM_CGU_STAT_CCBF0                  (_ADI_MSK(0x00000010,uint32_t))  /* CCLK0 Buffer Status */
14525 #define BITM_CGU_STAT_CLKSALGN               (_ADI_MSK(0x00000008,uint32_t))  /* Clock Alignment */
14526 #define BITM_CGU_STAT_PLOCK                  (_ADI_MSK(0x00000004,uint32_t))  /* PLL Lock */
14527 #define BITM_CGU_STAT_PLLBP                  (_ADI_MSK(0x00000002,uint32_t))  /* PLL Bypass */
14528 #define BITM_CGU_STAT_PLLEN                  (_ADI_MSK(0x00000001,uint32_t))  /* PLL Enable */
14529
14530 /* ------------------------------------------------------------------------------------------------------------------------
14531         CGU_DIV                              Pos/Masks                        Description
14532    ------------------------------------------------------------------------------------------------------------------------ */
14533 #define BITP_CGU_DIV_LOCK                    31                               /* Lock */
14534 #define BITP_CGU_DIV_UPDT                    30                               /* Update Clock Divisors */
14535 #define BITP_CGU_DIV_ALGN                    29                               /* Align */
14536 #define BITP_CGU_DIV_OSEL                    22                               /* OUTCLK Divisor */
14537 #define BITP_CGU_DIV_DSEL                    16                               /* DCLK Divisor */
14538 #define BITP_CGU_DIV_S1SEL                   13                               /* SCLK 1 Divisor */
14539 #define BITP_CGU_DIV_SYSSEL                   8                               /* SYSCLK Divisor */
14540 #define BITP_CGU_DIV_S0SEL                    5                               /* SCLK 0 Divisor */
14541 #define BITP_CGU_DIV_CSEL                     0                               /* CCLK Divisor */
14542 #define BITM_CGU_DIV_LOCK                    (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14543 #define BITM_CGU_DIV_UPDT                    (_ADI_MSK(0x40000000,uint32_t))  /* Update Clock Divisors */
14544 #define BITM_CGU_DIV_ALGN                    (_ADI_MSK(0x20000000,uint32_t))  /* Align */
14545
14546 #define BITM_CGU_DIV_OSEL                    (_ADI_MSK(0x1FC00000,uint32_t))  /* OUTCLK Divisor */
14547 #define ENUM_CGU_DIV_OSEL1TO127              (_ADI_MSK(0x00000000,uint32_t))  /* OSEL: OSEL = 1 to 127 */
14548
14549 #define BITM_CGU_DIV_DSEL                    (_ADI_MSK(0x001F0000,uint32_t))  /* DCLK Divisor */
14550 #define ENUM_CGU_DIV_DSEL1TO31               (_ADI_MSK(0x00000000,uint32_t))  /* DSEL: DSEL = 1 to 31 */
14551
14552 #define BITM_CGU_DIV_S1SEL                   (_ADI_MSK(0x0000E000,uint32_t))  /* SCLK 1 Divisor */
14553 #define ENUM_CGU_DIV_S1SEL1TO7               (_ADI_MSK(0x00000000,uint32_t))  /* S1SEL: S1SEL = 1 to 7 */
14554
14555 #define BITM_CGU_DIV_SYSSEL                  (_ADI_MSK(0x00001F00,uint32_t))  /* SYSCLK Divisor */
14556 #define ENUM_CGU_DIV_SYSSEL1TO31             (_ADI_MSK(0x00000000,uint32_t))  /* SYSSEL: SYSSEL = 1 to 31 */
14557
14558 #define BITM_CGU_DIV_S0SEL                   (_ADI_MSK(0x000000E0,uint32_t))  /* SCLK 0 Divisor */
14559 #define ENUM_CGU_DIV_S0SEL1TO7               (_ADI_MSK(0x00000000,uint32_t))  /* S0SEL: S0SEL = 1 to 7 */
14560
14561 #define BITM_CGU_DIV_CSEL                    (_ADI_MSK(0x0000001F,uint32_t))  /* CCLK Divisor */
14562 #define ENUM_CGU_DIV_CSEL1TO31               (_ADI_MSK(0x00000000,uint32_t))  /* CSEL: CSEL= 1 to 31 */
14563
14564 /* ------------------------------------------------------------------------------------------------------------------------
14565         CGU_CLKOUTSEL                        Pos/Masks                        Description
14566    ------------------------------------------------------------------------------------------------------------------------ */
14567 #define BITP_CGU_CLKOUTSEL_LOCK              31                               /* Lock */
14568 #define BITP_CGU_CLKOUTSEL_CLKOUTSEL          0                               /* CLKOUT Select */
14569
14570 #define BITM_CGU_CLKOUTSEL_LOCK              (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14571 #define ENUM_CGU_CLKOUTSEL_UNLOCK            (_ADI_MSK(0x00000000,uint32_t))  /* LOCK: Unlock */
14572 #define ENUM_CGU_CLKOUTSEL_LOCK              (_ADI_MSK(0x80000000,uint32_t))  /* LOCK: Lock */
14573
14574 #define BITM_CGU_CLKOUTSEL_CLKOUTSEL         (_ADI_MSK(0x0000000F,uint32_t))  /* CLKOUT Select */
14575 #define ENUM_CGU_CLKOUTSEL_CLKIN             (_ADI_MSK(0x00000000,uint32_t))  /* CLKOUTSEL: CLKIN */
14576 #define ENUM_CGU_CLKOUTSEL_CCLKDIV4          (_ADI_MSK(0x00000001,uint32_t))  /* CLKOUTSEL: CCLKn/4 */
14577 #define ENUM_CGU_CLKOUTSEL_GNDDIS            (_ADI_MSK(0x0000000B,uint32_t))  /* CLKOUTSEL: GND (Disable OUTCLK) */
14578 #define ENUM_CGU_CLKOUTSEL_SYSCLKDIV2        (_ADI_MSK(0x00000002,uint32_t))  /* CLKOUTSEL: SYSCLK/2 */
14579 #define ENUM_CGU_CLKOUTSEL_SCLK0             (_ADI_MSK(0x00000003,uint32_t))  /* CLKOUTSEL: SCLK0 */
14580 #define ENUM_CGU_CLKOUTSEL_SCLK1             (_ADI_MSK(0x00000004,uint32_t))  /* CLKOUTSEL: SCLK1 */
14581 #define ENUM_CGU_CLKOUTSEL_DCLKDIV2          (_ADI_MSK(0x00000005,uint32_t))  /* CLKOUTSEL: DCLK/2 */
14582 #define ENUM_CGU_CLKOUTSEL_OUTCLK            (_ADI_MSK(0x00000007,uint32_t))  /* CLKOUTSEL: OUTCLK */
14583
14584 /* ==================================================
14585         Dynamic Power Management Registers
14586    ================================================== */
14587
14588 /* =========================
14589         DPM0
14590    ========================= */
14591 #define REG_DPM0_CTL                    0xFFCA9000         /* DPM0 Control Register */
14592 #define REG_DPM0_STAT                   0xFFCA9004         /* DPM0 Status Register */
14593 #define REG_DPM0_CCBF_DIS               0xFFCA9008         /* DPM0 Core Clock Buffer Disable Register */
14594 #define REG_DPM0_CCBF_EN                0xFFCA900C         /* DPM0 Core Clock Buffer Enable Register */
14595 #define REG_DPM0_CCBF_STAT              0xFFCA9010         /* DPM0 Core Clock Buffer Status Register */
14596 #define REG_DPM0_CCBF_STAT_STKY         0xFFCA9014         /* DPM0 Core Clock Buffer Status Sticky Register */
14597 #define REG_DPM0_SCBF_DIS               0xFFCA9018         /* DPM0 System Clock Buffer Disable Register */
14598 #define REG_DPM0_WAKE_EN                0xFFCA901C         /* DPM0 Wakeup Enable Register */
14599 #define REG_DPM0_WAKE_POL               0xFFCA9020         /* DPM0 Wakeup Polarity Register */
14600 #define REG_DPM0_WAKE_STAT              0xFFCA9024         /* DPM0 Wakeup Status Register */
14601 #define REG_DPM0_HIB_DIS                0xFFCA9028         /* DPM0 Hibernate Disable Register */
14602 #define REG_DPM0_PGCNTR                 0xFFCA902C         /* DPM0 Power Good Counter Register */
14603 #define REG_DPM0_RESTORE0               0xFFCA9030         /* DPM0 Restore n Register */
14604 #define REG_DPM0_RESTORE1               0xFFCA9034         /* DPM0 Restore n Register */
14605 #define REG_DPM0_RESTORE2               0xFFCA9038         /* DPM0 Restore n Register */
14606 #define REG_DPM0_RESTORE3               0xFFCA903C         /* DPM0 Restore n Register */
14607 #define REG_DPM0_RESTORE4               0xFFCA9040         /* DPM0 Restore n Register */
14608 #define REG_DPM0_RESTORE5               0xFFCA9044         /* DPM0 Restore n Register */
14609 #define REG_DPM0_RESTORE6               0xFFCA9048         /* DPM0 Restore n Register */
14610 #define REG_DPM0_RESTORE7               0xFFCA904C         /* DPM0 Restore n Register */
14611 #define REG_DPM0_RESTORE8               0xFFCA9050         /* DPM0 Restore n Register */
14612 #define REG_DPM0_RESTORE9               0xFFCA9054         /* DPM0 Restore n Register */
14613 #define REG_DPM0_RESTORE10              0xFFCA9058         /* DPM0 Restore n Register */
14614 #define REG_DPM0_RESTORE11              0xFFCA905C         /* DPM0 Restore n Register */
14615 #define REG_DPM0_RESTORE12              0xFFCA9060         /* DPM0 Restore n Register */
14616 #define REG_DPM0_RESTORE13              0xFFCA9064         /* DPM0 Restore n Register */
14617 #define REG_DPM0_RESTORE14              0xFFCA9068         /* DPM0 Restore n Register */
14618 #define REG_DPM0_RESTORE15              0xFFCA906C         /* DPM0 Restore n Register */
14619
14620 /* =========================
14621         DPM
14622    ========================= */
14623 /* ------------------------------------------------------------------------------------------------------------------------
14624         DPM_CTL                              Pos/Masks                        Description
14625    ------------------------------------------------------------------------------------------------------------------------ */
14626 #define BITP_DPM_CTL_LOCK                    31                               /* Lock */
14627 #define BITP_DPM_CTL_HIBERNATE                4                               /* Hibernate */
14628 #define BITP_DPM_CTL_DEEPSLEEP                3                               /* Deep Sleep */
14629 #define BITP_DPM_CTL_PLLDIS                   2                               /* PLL Disable */
14630 #define BITP_DPM_CTL_PLLBPCL                  1                               /* PLL Bypass Clear */
14631 #define BITP_DPM_CTL_PLLBPST                  0                               /* PLL Bypass Set */
14632 #define BITM_DPM_CTL_LOCK                    (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14633 #define BITM_DPM_CTL_HIBERNATE               (_ADI_MSK(0x00000010,uint32_t))  /* Hibernate */
14634 #define BITM_DPM_CTL_DEEPSLEEP               (_ADI_MSK(0x00000008,uint32_t))  /* Deep Sleep */
14635 #define BITM_DPM_CTL_PLLDIS                  (_ADI_MSK(0x00000004,uint32_t))  /* PLL Disable */
14636 #define BITM_DPM_CTL_PLLBPCL                 (_ADI_MSK(0x00000002,uint32_t))  /* PLL Bypass Clear */
14637 #define BITM_DPM_CTL_PLLBPST                 (_ADI_MSK(0x00000001,uint32_t))  /* PLL Bypass Set */
14638
14639 /* ------------------------------------------------------------------------------------------------------------------------
14640         DPM_STAT                             Pos/Masks                        Description
14641    ------------------------------------------------------------------------------------------------------------------------ */
14642 #define BITP_DPM_STAT_PLLCFGERR              19                               /* PLL Configuration Error */
14643 #define BITP_DPM_STAT_HVBSYERR               18                               /* HV Busy Error */
14644 #define BITP_DPM_STAT_LWERR                  17                               /* Lock Write Error */
14645 #define BITP_DPM_STAT_ADDRERR                16                               /* Address Error */
14646 #define BITP_DPM_STAT_HVBSY                   9                               /* HV Busy */
14647 #define BITP_DPM_STAT_CCLKDIS                 8                               /* Core Clock(s) Disabled */
14648 #define BITP_DPM_STAT_PRVMODE                 4                               /* Previous Mode */
14649 #define BITP_DPM_STAT_CURMODE                 0                               /* Current Mode */
14650 #define BITM_DPM_STAT_PLLCFGERR              (_ADI_MSK(0x00080000,uint32_t))  /* PLL Configuration Error */
14651 #define BITM_DPM_STAT_HVBSYERR               (_ADI_MSK(0x00040000,uint32_t))  /* HV Busy Error */
14652 #define BITM_DPM_STAT_LWERR                  (_ADI_MSK(0x00020000,uint32_t))  /* Lock Write Error */
14653 #define BITM_DPM_STAT_ADDRERR                (_ADI_MSK(0x00010000,uint32_t))  /* Address Error */
14654 #define BITM_DPM_STAT_HVBSY                  (_ADI_MSK(0x00000200,uint32_t))  /* HV Busy */
14655 #define BITM_DPM_STAT_CCLKDIS                (_ADI_MSK(0x00000100,uint32_t))  /* Core Clock(s) Disabled */
14656 #define BITM_DPM_STAT_PRVMODE                (_ADI_MSK(0x000000F0,uint32_t))  /* Previous Mode */
14657 #define BITM_DPM_STAT_CURMODE                (_ADI_MSK(0x0000000F,uint32_t))  /* Current Mode */
14658
14659 /* ------------------------------------------------------------------------------------------------------------------------
14660         DPM_CCBF_DIS                         Pos/Masks                        Description
14661    ------------------------------------------------------------------------------------------------------------------------ */
14662 #define BITP_DPM_CCBF_DIS_LOCK               31                               /* Lock */
14663 #define BITP_DPM_CCBF_DIS_CCBF0               0                               /* Core Clock Buffer n Disable */
14664 #define BITP_DPM_CCBF_DIS_CCBF1               1                               /* Core Clock Buffer n Disable */
14665 #define BITM_DPM_CCBF_DIS_LOCK               (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14666 #define BITM_DPM_CCBF_DIS_CCBF0              (_ADI_MSK(0x00000001,uint32_t))  /* Core Clock Buffer n Disable */
14667 #define BITM_DPM_CCBF_DIS_CCBF1              (_ADI_MSK(0x00000002,uint32_t))  /* Core Clock Buffer n Disable */
14668
14669 /* ------------------------------------------------------------------------------------------------------------------------
14670         DPM_CCBF_EN                          Pos/Masks                        Description
14671    ------------------------------------------------------------------------------------------------------------------------ */
14672 #define BITP_DPM_CCBF_EN_LOCK                31                               /* Lock */
14673 #define BITP_DPM_CCBF_EN_CCBF0                0                               /* Core Clock Buffer n Enable */
14674 #define BITP_DPM_CCBF_EN_CCBF1                1                               /* Core Clock Buffer n Enable */
14675 #define BITM_DPM_CCBF_EN_LOCK                (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14676 #define BITM_DPM_CCBF_EN_CCBF0               (_ADI_MSK(0x00000001,uint32_t))  /* Core Clock Buffer n Enable */
14677 #define BITM_DPM_CCBF_EN_CCBF1               (_ADI_MSK(0x00000002,uint32_t))  /* Core Clock Buffer n Enable */
14678
14679 /* ------------------------------------------------------------------------------------------------------------------------
14680         DPM_CCBF_STAT                        Pos/Masks                        Description
14681    ------------------------------------------------------------------------------------------------------------------------ */
14682 #define BITP_DPM_CCBF_STAT_CCBF0              0                               /* Core Clock Buffer n Status */
14683 #define BITP_DPM_CCBF_STAT_CCBF1              1                               /* Core Clock Buffer n Status */
14684 #define BITM_DPM_CCBF_STAT_CCBF0             (_ADI_MSK(0x00000001,uint32_t))  /* Core Clock Buffer n Status */
14685 #define BITM_DPM_CCBF_STAT_CCBF1             (_ADI_MSK(0x00000002,uint32_t))  /* Core Clock Buffer n Status */
14686
14687 /* ------------------------------------------------------------------------------------------------------------------------
14688         DPM_CCBF_STAT_STKY                   Pos/Masks                        Description
14689    ------------------------------------------------------------------------------------------------------------------------ */
14690 #define BITP_DPM_CCBF_STAT_STKY_CCBF0         0                               /* Core Clock Buffer n Status - Sticky */
14691 #define BITP_DPM_CCBF_STAT_STKY_CCBF1         1                               /* Core Clock Buffer n Status - Sticky */
14692 #define BITM_DPM_CCBF_STAT_STKY_CCBF0        (_ADI_MSK(0x00000001,uint32_t))  /* Core Clock Buffer n Status - Sticky */
14693 #define BITM_DPM_CCBF_STAT_STKY_CCBF1        (_ADI_MSK(0x00000002,uint32_t))  /* Core Clock Buffer n Status - Sticky */
14694
14695 /* ------------------------------------------------------------------------------------------------------------------------
14696         DPM_SCBF_DIS                         Pos/Masks                        Description
14697    ------------------------------------------------------------------------------------------------------------------------ */
14698 #define BITP_DPM_SCBF_DIS_LOCK               31                               /* Lock */
14699 #define BITP_DPM_SCBF_DIS_SCBF0               0                               /* System Clock Buffer n Disable */
14700 #define BITP_DPM_SCBF_DIS_SCBF1               1                               /* System Clock Buffer n Disable */
14701 #define BITP_DPM_SCBF_DIS_SCBF2               2                               /* System Clock Buffer n Disable */
14702 #define BITP_DPM_SCBF_DIS_SCBF3               3                               /* System Clock Buffer n Disable */
14703 #define BITM_DPM_SCBF_DIS_LOCK               (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14704 #define BITM_DPM_SCBF_DIS_SCBF0              (_ADI_MSK(0x00000001,uint32_t))  /* System Clock Buffer n Disable */
14705 #define BITM_DPM_SCBF_DIS_SCBF1              (_ADI_MSK(0x00000002,uint32_t))  /* System Clock Buffer n Disable */
14706 #define BITM_DPM_SCBF_DIS_SCBF2              (_ADI_MSK(0x00000004,uint32_t))  /* System Clock Buffer n Disable */
14707 #define BITM_DPM_SCBF_DIS_SCBF3              (_ADI_MSK(0x00000008,uint32_t))  /* System Clock Buffer n Disable */
14708
14709 /* ------------------------------------------------------------------------------------------------------------------------
14710         DPM_WAKE_EN                          Pos/Masks                        Description
14711    ------------------------------------------------------------------------------------------------------------------------ */
14712 #define BITP_DPM_WAKE_EN_LOCK                31                               /* Lock */
14713 #define BITP_DPM_WAKE_EN_WS0                  0                               /* Wakeup Source n Enable */
14714 #define BITP_DPM_WAKE_EN_WS1                  1                               /* Wakeup Source n Enable */
14715 #define BITP_DPM_WAKE_EN_WS2                  2                               /* Wakeup Source n Enable */
14716 #define BITP_DPM_WAKE_EN_WS3                  3                               /* Wakeup Source n Enable */
14717 #define BITP_DPM_WAKE_EN_WS4                  4                               /* Wakeup Source n Enable */
14718 #define BITP_DPM_WAKE_EN_WS5                  5                               /* Wakeup Source n Enable */
14719 #define BITP_DPM_WAKE_EN_WS6                  6                               /* Wakeup Source n Enable */
14720 #define BITP_DPM_WAKE_EN_WS7                  7                               /* Wakeup Source n Enable */
14721 #define BITM_DPM_WAKE_EN_LOCK                (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14722 #define BITM_DPM_WAKE_EN_WS0                 (_ADI_MSK(0x00000001,uint32_t))  /* Wakeup Source n Enable */
14723 #define BITM_DPM_WAKE_EN_WS1                 (_ADI_MSK(0x00000002,uint32_t))  /* Wakeup Source n Enable */
14724 #define BITM_DPM_WAKE_EN_WS2                 (_ADI_MSK(0x00000004,uint32_t))  /* Wakeup Source n Enable */
14725 #define BITM_DPM_WAKE_EN_WS3                 (_ADI_MSK(0x00000008,uint32_t))  /* Wakeup Source n Enable */
14726 #define BITM_DPM_WAKE_EN_WS4                 (_ADI_MSK(0x00000010,uint32_t))  /* Wakeup Source n Enable */
14727 #define BITM_DPM_WAKE_EN_WS5                 (_ADI_MSK(0x00000020,uint32_t))  /* Wakeup Source n Enable */
14728 #define BITM_DPM_WAKE_EN_WS6                 (_ADI_MSK(0x00000040,uint32_t))  /* Wakeup Source n Enable */
14729 #define BITM_DPM_WAKE_EN_WS7                 (_ADI_MSK(0x00000080,uint32_t))  /* Wakeup Source n Enable */
14730
14731 /* ------------------------------------------------------------------------------------------------------------------------
14732         DPM_WAKE_POL                         Pos/Masks                        Description
14733    ------------------------------------------------------------------------------------------------------------------------ */
14734 #define BITP_DPM_WAKE_POL_LOCK               31                               /* Lock */
14735 #define BITP_DPM_WAKE_POL_WS0                 0                               /* Wakeup Source n Polarity */
14736 #define BITP_DPM_WAKE_POL_WS1                 1                               /* Wakeup Source n Polarity */
14737 #define BITP_DPM_WAKE_POL_WS2                 2                               /* Wakeup Source n Polarity */
14738 #define BITP_DPM_WAKE_POL_WS3                 3                               /* Wakeup Source n Polarity */
14739 #define BITP_DPM_WAKE_POL_WS4                 4                               /* Wakeup Source n Polarity */
14740 #define BITP_DPM_WAKE_POL_WS5                 5                               /* Wakeup Source n Polarity */
14741 #define BITP_DPM_WAKE_POL_WS6                 6                               /* Wakeup Source n Polarity */
14742 #define BITP_DPM_WAKE_POL_WS7                 7                               /* Wakeup Source n Polarity */
14743 #define BITM_DPM_WAKE_POL_LOCK               (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14744 #define BITM_DPM_WAKE_POL_WS0                (_ADI_MSK(0x00000001,uint32_t))  /* Wakeup Source n Polarity */
14745 #define BITM_DPM_WAKE_POL_WS1                (_ADI_MSK(0x00000002,uint32_t))  /* Wakeup Source n Polarity */
14746 #define BITM_DPM_WAKE_POL_WS2                (_ADI_MSK(0x00000004,uint32_t))  /* Wakeup Source n Polarity */
14747 #define BITM_DPM_WAKE_POL_WS3                (_ADI_MSK(0x00000008,uint32_t))  /* Wakeup Source n Polarity */
14748 #define BITM_DPM_WAKE_POL_WS4                (_ADI_MSK(0x00000010,uint32_t))  /* Wakeup Source n Polarity */
14749 #define BITM_DPM_WAKE_POL_WS5                (_ADI_MSK(0x00000020,uint32_t))  /* Wakeup Source n Polarity */
14750 #define BITM_DPM_WAKE_POL_WS6                (_ADI_MSK(0x00000040,uint32_t))  /* Wakeup Source n Polarity */
14751 #define BITM_DPM_WAKE_POL_WS7                (_ADI_MSK(0x00000080,uint32_t))  /* Wakeup Source n Polarity */
14752
14753 /* ------------------------------------------------------------------------------------------------------------------------
14754         DPM_WAKE_STAT                        Pos/Masks                        Description
14755    ------------------------------------------------------------------------------------------------------------------------ */
14756 #define BITP_DPM_WAKE_STAT_WS0                0                               /* Wakeup Source n Status */
14757 #define BITP_DPM_WAKE_STAT_WS1                1                               /* Wakeup Source n Status */
14758 #define BITP_DPM_WAKE_STAT_WS2                2                               /* Wakeup Source n Status */
14759 #define BITP_DPM_WAKE_STAT_WS3                3                               /* Wakeup Source n Status */
14760 #define BITP_DPM_WAKE_STAT_WS4                4                               /* Wakeup Source n Status */
14761 #define BITP_DPM_WAKE_STAT_WS5                5                               /* Wakeup Source n Status */
14762 #define BITP_DPM_WAKE_STAT_WS6                6                               /* Wakeup Source n Status */
14763 #define BITP_DPM_WAKE_STAT_WS7                7                               /* Wakeup Source n Status */
14764 #define BITM_DPM_WAKE_STAT_WS0               (_ADI_MSK(0x00000001,uint32_t))  /* Wakeup Source n Status */
14765 #define BITM_DPM_WAKE_STAT_WS1               (_ADI_MSK(0x00000002,uint32_t))  /* Wakeup Source n Status */
14766 #define BITM_DPM_WAKE_STAT_WS2               (_ADI_MSK(0x00000004,uint32_t))  /* Wakeup Source n Status */
14767 #define BITM_DPM_WAKE_STAT_WS3               (_ADI_MSK(0x00000008,uint32_t))  /* Wakeup Source n Status */
14768 #define BITM_DPM_WAKE_STAT_WS4               (_ADI_MSK(0x00000010,uint32_t))  /* Wakeup Source n Status */
14769 #define BITM_DPM_WAKE_STAT_WS5               (_ADI_MSK(0x00000020,uint32_t))  /* Wakeup Source n Status */
14770 #define BITM_DPM_WAKE_STAT_WS6               (_ADI_MSK(0x00000040,uint32_t))  /* Wakeup Source n Status */
14771 #define BITM_DPM_WAKE_STAT_WS7               (_ADI_MSK(0x00000080,uint32_t))  /* Wakeup Source n Status */
14772
14773 /* ------------------------------------------------------------------------------------------------------------------------
14774         DPM_HIB_DIS                          Pos/Masks                        Description
14775    ------------------------------------------------------------------------------------------------------------------------ */
14776 #define BITP_DPM_HIB_DIS_LOCK                31                               /* Lock */
14777 #define BITP_DPM_HIB_DIS_HD0                  0                               /* Hibernate Disable n */
14778 #define BITP_DPM_HIB_DIS_HD1                  1                               /* Hibernate Disable n */
14779 #define BITP_DPM_HIB_DIS_HD2                  2                               /* Hibernate Disable n */
14780 #define BITP_DPM_HIB_DIS_HD3                  3                               /* Hibernate Disable n */
14781 #define BITP_DPM_HIB_DIS_HD4                  4                               /* Hibernate Disable n */
14782 #define BITP_DPM_HIB_DIS_HD5                  5                               /* Hibernate Disable n */
14783 #define BITP_DPM_HIB_DIS_HD6                  6                               /* Hibernate Disable n */
14784 #define BITP_DPM_HIB_DIS_HD7                  7                               /* Hibernate Disable n */
14785 #define BITM_DPM_HIB_DIS_LOCK                (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14786 #define BITM_DPM_HIB_DIS_HD0                 (_ADI_MSK(0x00000001,uint32_t))  /* Hibernate Disable n */
14787 #define BITM_DPM_HIB_DIS_HD1                 (_ADI_MSK(0x00000002,uint32_t))  /* Hibernate Disable n */
14788 #define BITM_DPM_HIB_DIS_HD2                 (_ADI_MSK(0x00000004,uint32_t))  /* Hibernate Disable n */
14789 #define BITM_DPM_HIB_DIS_HD3                 (_ADI_MSK(0x00000008,uint32_t))  /* Hibernate Disable n */
14790 #define BITM_DPM_HIB_DIS_HD4                 (_ADI_MSK(0x00000010,uint32_t))  /* Hibernate Disable n */
14791 #define BITM_DPM_HIB_DIS_HD5                 (_ADI_MSK(0x00000020,uint32_t))  /* Hibernate Disable n */
14792 #define BITM_DPM_HIB_DIS_HD6                 (_ADI_MSK(0x00000040,uint32_t))  /* Hibernate Disable n */
14793 #define BITM_DPM_HIB_DIS_HD7                 (_ADI_MSK(0x00000080,uint32_t))  /* Hibernate Disable n */
14794
14795 /* ------------------------------------------------------------------------------------------------------------------------
14796         DPM_PGCNTR                           Pos/Masks                        Description
14797    ------------------------------------------------------------------------------------------------------------------------ */
14798 #define BITP_DPM_PGCNTR_LOCK                 31                               /* Lock */
14799 #define BITP_DPM_PGCNTR_CNT                   0                               /* Power Good Count */
14800 #define BITM_DPM_PGCNTR_LOCK                 (_ADI_MSK(0x80000000,uint32_t))  /* Lock */
14801 #define BITM_DPM_PGCNTR_CNT                  (_ADI_MSK(0x0000FFFF,uint32_t))  /* Power Good Count */
14802
14803 /* ==================================================
14804         eFUSE Controller Registers
14805    ================================================== */
14806
14807 /* =========================
14808         EFS0
14809    ========================= */
14810 #define REG_EFS0_CTL                    0xFFCC0000         /* EFS0 Control Register */
14811 #define REG_EFS0_DAT0                   0xFFCC0008         /* EFS0 Data Register 0 */
14812 #define REG_EFS0_DAT1                   0xFFCC000C         /* EFS0 Data Register 1 */
14813 #define REG_EFS0_DAT2                   0xFFCC0010         /* EFS0 Data Register 2 */
14814 #define REG_EFS0_DAT3                   0xFFCC0014         /* EFS0 Data Register 3 */
14815 #define REG_EFS0_DAT4                   0xFFCC0018         /* EFS0 Data Register 4 */
14816 #define REG_EFS0_DAT5                   0xFFCC001C         /* EFS0 Data Register 5 */
14817 #define REG_EFS0_DAT6                   0xFFCC0020         /* EFS0 Data Register 6 */
14818 #define REG_EFS0_DAT7                   0xFFCC0024         /* EFS0 Data Register 7 */
14819
14820 /* =========================
14821         EFS
14822    ========================= */
14823 /* ------------------------------------------------------------------------------------------------------------------------
14824         EFS_CTL                              Pos/Masks                        Description
14825    ------------------------------------------------------------------------------------------------------------------------ */
14826 #define BITP_EFS_CTL_READ                     0                               /* Read */
14827 #define BITM_EFS_CTL_READ                    (_ADI_MSK(0x00000001,uint32_t))  /* Read */
14828
14829 /* ==================================================
14830         Universal Serial Bus Controller Registers
14831    ================================================== */
14832
14833 /* =========================
14834         USB0
14835    ========================= */
14836 #define REG_USB0_FADDR                  0xFFCC1000         /* USB0 Function Address Register */
14837 #define REG_USB0_POWER                  0xFFCC1001         /* USB0 Power and Device Control Register */
14838 #define REG_USB0_INTRTX                 0xFFCC1002         /* USB0 Transmit Interrupt Register */
14839 #define REG_USB0_INTRRX                 0xFFCC1004         /* USB0 Receive Interrupt Register */
14840 #define REG_USB0_INTRTXE                0xFFCC1006         /* USB0 Transmit Interrupt Enable Register */
14841 #define REG_USB0_INTRRXE                0xFFCC1008         /* USB0 Receive Interrupt Enable Register */
14842 #define REG_USB0_IRQ                    0xFFCC100A         /* USB0 Common Interrupts Register */
14843 #define REG_USB0_IEN                    0xFFCC100B         /* USB0 Common Interrupts Enable Register */
14844 #define REG_USB0_FRAME                  0xFFCC100C         /* USB0 Frame Number Register */
14845 #define REG_USB0_INDEX                  0xFFCC100E         /* USB0 Index Register */
14846 #define REG_USB0_TESTMODE               0xFFCC100F         /* USB0 Testmode Register */
14847 #define REG_USB0_EPI_TXMAXP0            0xFFCC1010         /* USB0 EPn Transmit Maximum Packet Length Register */
14848 #define REG_USB0_EPI_TXCSR_P0           0xFFCC1012         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
14849 #define REG_USB0_EPI_TXCSR_H0           0xFFCC1012         /* USB0 EPn Transmit Configuration and Status (Host) Register */
14850 #define REG_USB0_EP0I_CSR0_P            0xFFCC1012         /* USB0 EP0 Configuration and Status (Peripheral) Register */
14851 #define REG_USB0_EP0I_CSR0_H            0xFFCC1012         /* USB0 EP0 Configuration and Status (Host) Register */
14852 #define REG_USB0_EPI_RXMAXP0            0xFFCC1014         /* USB0 EPn Receive Maximum Packet Length Register */
14853 #define REG_USB0_EPI_RXCSR_H0           0xFFCC1016         /* USB0 EPn Receive Configuration and Status (Host) Register */
14854 #define REG_USB0_EPI_RXCSR_P0           0xFFCC1016         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
14855 #define REG_USB0_EP0I_CNT0              0xFFCC1018         /* USB0 EP0 Number of Received Bytes Register */
14856 #define REG_USB0_EPI_RXCNT0             0xFFCC1018         /* USB0 EPn Number of Bytes Received Register */
14857 #define REG_USB0_EPI_TXTYPE0            0xFFCC101A         /* USB0 EPn Transmit Type Register */
14858 #define REG_USB0_EP0I_TYPE0             0xFFCC101A         /* USB0 EP0 Connection Type Register */
14859 #define REG_USB0_EPI_TXINTERVAL0        0xFFCC101B         /* USB0 EPn Transmit Polling Interval Register */
14860 #define REG_USB0_EP0I_NAKLIMIT0         0xFFCC101B         /* USB0 EP0 NAK Limit Register */
14861 #define REG_USB0_EPI_RXTYPE0            0xFFCC101C         /* USB0 EPn Receive Type Register */
14862 #define REG_USB0_EPI_RXINTERVAL0        0xFFCC101D         /* USB0 EPn Receive Polling Interval Register */
14863 #define REG_USB0_EP0I_CFGDATA0          0xFFCC101F         /* USB0 EP0 Configuration Information Register */
14864 #define REG_USB0_FIFOB0                 0xFFCC1020         /* USB0 FIFO Byte (8-Bit) Register */
14865 #define REG_USB0_FIFOB1                 0xFFCC1024         /* USB0 FIFO Byte (8-Bit) Register */
14866 #define REG_USB0_FIFOB2                 0xFFCC1028         /* USB0 FIFO Byte (8-Bit) Register */
14867 #define REG_USB0_FIFOB3                 0xFFCC102C         /* USB0 FIFO Byte (8-Bit) Register */
14868 #define REG_USB0_FIFOB4                 0xFFCC1030         /* USB0 FIFO Byte (8-Bit) Register */
14869 #define REG_USB0_FIFOB5                 0xFFCC1034         /* USB0 FIFO Byte (8-Bit) Register */
14870 #define REG_USB0_FIFOB6                 0xFFCC1038         /* USB0 FIFO Byte (8-Bit) Register */
14871 #define REG_USB0_FIFOB7                 0xFFCC103C         /* USB0 FIFO Byte (8-Bit) Register */
14872 #define REG_USB0_FIFOB8                 0xFFCC1040         /* USB0 FIFO Byte (8-Bit) Register */
14873 #define REG_USB0_FIFOB9                 0xFFCC1044         /* USB0 FIFO Byte (8-Bit) Register */
14874 #define REG_USB0_FIFOB10                0xFFCC1048         /* USB0 FIFO Byte (8-Bit) Register */
14875 #define REG_USB0_FIFOB11                0xFFCC104C         /* USB0 FIFO Byte (8-Bit) Register */
14876 #define REG_USB0_FIFOH0                 0xFFCC1020         /* USB0 FIFO Half-Word (16-Bit) Register */
14877 #define REG_USB0_FIFOH1                 0xFFCC1024         /* USB0 FIFO Half-Word (16-Bit) Register */
14878 #define REG_USB0_FIFOH2                 0xFFCC1028         /* USB0 FIFO Half-Word (16-Bit) Register */
14879 #define REG_USB0_FIFOH3                 0xFFCC102C         /* USB0 FIFO Half-Word (16-Bit) Register */
14880 #define REG_USB0_FIFOH4                 0xFFCC1030         /* USB0 FIFO Half-Word (16-Bit) Register */
14881 #define REG_USB0_FIFOH5                 0xFFCC1034         /* USB0 FIFO Half-Word (16-Bit) Register */
14882 #define REG_USB0_FIFOH6                 0xFFCC1038         /* USB0 FIFO Half-Word (16-Bit) Register */
14883 #define REG_USB0_FIFOH7                 0xFFCC103C         /* USB0 FIFO Half-Word (16-Bit) Register */
14884 #define REG_USB0_FIFOH8                 0xFFCC1040         /* USB0 FIFO Half-Word (16-Bit) Register */
14885 #define REG_USB0_FIFOH9                 0xFFCC1044         /* USB0 FIFO Half-Word (16-Bit) Register */
14886 #define REG_USB0_FIFOH10                0xFFCC1048         /* USB0 FIFO Half-Word (16-Bit) Register */
14887 #define REG_USB0_FIFOH11                0xFFCC104C         /* USB0 FIFO Half-Word (16-Bit) Register */
14888 #define REG_USB0_FIFO0                  0xFFCC1020         /* USB0 FIFO Word (32-Bit) Register */
14889 #define REG_USB0_FIFO1                  0xFFCC1024         /* USB0 FIFO Word (32-Bit) Register */
14890 #define REG_USB0_FIFO2                  0xFFCC1028         /* USB0 FIFO Word (32-Bit) Register */
14891 #define REG_USB0_FIFO3                  0xFFCC102C         /* USB0 FIFO Word (32-Bit) Register */
14892 #define REG_USB0_FIFO4                  0xFFCC1030         /* USB0 FIFO Word (32-Bit) Register */
14893 #define REG_USB0_FIFO5                  0xFFCC1034         /* USB0 FIFO Word (32-Bit) Register */
14894 #define REG_USB0_FIFO6                  0xFFCC1038         /* USB0 FIFO Word (32-Bit) Register */
14895 #define REG_USB0_FIFO7                  0xFFCC103C         /* USB0 FIFO Word (32-Bit) Register */
14896 #define REG_USB0_FIFO8                  0xFFCC1040         /* USB0 FIFO Word (32-Bit) Register */
14897 #define REG_USB0_FIFO9                  0xFFCC1044         /* USB0 FIFO Word (32-Bit) Register */
14898 #define REG_USB0_FIFO10                 0xFFCC1048         /* USB0 FIFO Word (32-Bit) Register */
14899 #define REG_USB0_FIFO11                 0xFFCC104C         /* USB0 FIFO Word (32-Bit) Register */
14900 #define REG_USB0_DEV_CTL                0xFFCC1060         /* USB0 Device Control Register */
14901 #define REG_USB0_TXFIFOSZ               0xFFCC1062         /* USB0 Transmit FIFO Size Register */
14902 #define REG_USB0_RXFIFOSZ               0xFFCC1063         /* USB0 Receive FIFO Size Register */
14903 #define REG_USB0_TXFIFOADDR             0xFFCC1064         /* USB0 Transmit FIFO Address Register */
14904 #define REG_USB0_RXFIFOADDR             0xFFCC1066         /* USB0 Receive FIFO Address Register */
14905 #define REG_USB0_EPINFO                 0xFFCC1078         /* USB0 Endpoint Information Register */
14906 #define REG_USB0_RAMINFO                0xFFCC1079         /* USB0 RAM Information Register */
14907 #define REG_USB0_LINKINFO               0xFFCC107A         /* USB0 Link Information Register */
14908 #define REG_USB0_VPLEN                  0xFFCC107B         /* USB0 VBUS Pulse Length Register */
14909 #define REG_USB0_HS_EOF1                0xFFCC107C         /* USB0 High-Speed EOF 1 Register */
14910 #define REG_USB0_FS_EOF1                0xFFCC107D         /* USB0 Full-Speed EOF 1 Register */
14911 #define REG_USB0_LS_EOF1                0xFFCC107E         /* USB0 Low-Speed EOF 1 Register */
14912 #define REG_USB0_SOFT_RST               0xFFCC107F         /* USB0 Software Reset Register */
14913 #define REG_USB0_MP0_TXFUNCADDR         0xFFCC1080         /* USB0 MPn Transmit Function Address Register */
14914 #define REG_USB0_MP1_TXFUNCADDR         0xFFCC1088         /* USB0 MPn Transmit Function Address Register */
14915 #define REG_USB0_MP2_TXFUNCADDR         0xFFCC1090         /* USB0 MPn Transmit Function Address Register */
14916 #define REG_USB0_MP3_TXFUNCADDR         0xFFCC1098         /* USB0 MPn Transmit Function Address Register */
14917 #define REG_USB0_MP4_TXFUNCADDR         0xFFCC10A0         /* USB0 MPn Transmit Function Address Register */
14918 #define REG_USB0_MP5_TXFUNCADDR         0xFFCC10A8         /* USB0 MPn Transmit Function Address Register */
14919 #define REG_USB0_MP6_TXFUNCADDR         0xFFCC10B0         /* USB0 MPn Transmit Function Address Register */
14920 #define REG_USB0_MP7_TXFUNCADDR         0xFFCC10B8         /* USB0 MPn Transmit Function Address Register */
14921 #define REG_USB0_MP8_TXFUNCADDR         0xFFCC10C0         /* USB0 MPn Transmit Function Address Register */
14922 #define REG_USB0_MP9_TXFUNCADDR         0xFFCC10C8         /* USB0 MPn Transmit Function Address Register */
14923 #define REG_USB0_MP10_TXFUNCADDR        0xFFCC10D0         /* USB0 MPn Transmit Function Address Register */
14924 #define REG_USB0_MP11_TXFUNCADDR        0xFFCC10D8         /* USB0 MPn Transmit Function Address Register */
14925 #define REG_USB0_MP0_TXHUBADDR          0xFFCC1082         /* USB0 MPn Transmit Hub Address Register */
14926 #define REG_USB0_MP1_TXHUBADDR          0xFFCC108A         /* USB0 MPn Transmit Hub Address Register */
14927 #define REG_USB0_MP2_TXHUBADDR          0xFFCC1092         /* USB0 MPn Transmit Hub Address Register */
14928 #define REG_USB0_MP3_TXHUBADDR          0xFFCC109A         /* USB0 MPn Transmit Hub Address Register */
14929 #define REG_USB0_MP4_TXHUBADDR          0xFFCC10A2         /* USB0 MPn Transmit Hub Address Register */
14930 #define REG_USB0_MP5_TXHUBADDR          0xFFCC10AA         /* USB0 MPn Transmit Hub Address Register */
14931 #define REG_USB0_MP6_TXHUBADDR          0xFFCC10B2         /* USB0 MPn Transmit Hub Address Register */
14932 #define REG_USB0_MP7_TXHUBADDR          0xFFCC10BA         /* USB0 MPn Transmit Hub Address Register */
14933 #define REG_USB0_MP8_TXHUBADDR          0xFFCC10C2         /* USB0 MPn Transmit Hub Address Register */
14934 #define REG_USB0_MP9_TXHUBADDR          0xFFCC10CA         /* USB0 MPn Transmit Hub Address Register */
14935 #define REG_USB0_MP10_TXHUBADDR         0xFFCC10D2         /* USB0 MPn Transmit Hub Address Register */
14936 #define REG_USB0_MP11_TXHUBADDR         0xFFCC10DA         /* USB0 MPn Transmit Hub Address Register */
14937 #define REG_USB0_MP0_TXHUBPORT          0xFFCC1083         /* USB0 MPn Transmit Hub Port Register */
14938 #define REG_USB0_MP1_TXHUBPORT          0xFFCC108B         /* USB0 MPn Transmit Hub Port Register */
14939 #define REG_USB0_MP2_TXHUBPORT          0xFFCC1093         /* USB0 MPn Transmit Hub Port Register */
14940 #define REG_USB0_MP3_TXHUBPORT          0xFFCC109B         /* USB0 MPn Transmit Hub Port Register */
14941 #define REG_USB0_MP4_TXHUBPORT          0xFFCC10A3         /* USB0 MPn Transmit Hub Port Register */
14942 #define REG_USB0_MP5_TXHUBPORT          0xFFCC10AB         /* USB0 MPn Transmit Hub Port Register */
14943 #define REG_USB0_MP6_TXHUBPORT          0xFFCC10B3         /* USB0 MPn Transmit Hub Port Register */
14944 #define REG_USB0_MP7_TXHUBPORT          0xFFCC10BB         /* USB0 MPn Transmit Hub Port Register */
14945 #define REG_USB0_MP8_TXHUBPORT          0xFFCC10C3         /* USB0 MPn Transmit Hub Port Register */
14946 #define REG_USB0_MP9_TXHUBPORT          0xFFCC10CB         /* USB0 MPn Transmit Hub Port Register */
14947 #define REG_USB0_MP10_TXHUBPORT         0xFFCC10D3         /* USB0 MPn Transmit Hub Port Register */
14948 #define REG_USB0_MP11_TXHUBPORT         0xFFCC10DB         /* USB0 MPn Transmit Hub Port Register */
14949 #define REG_USB0_MP0_RXFUNCADDR         0xFFCC1084         /* USB0 MPn Receive Function Address Register */
14950 #define REG_USB0_MP1_RXFUNCADDR         0xFFCC108C         /* USB0 MPn Receive Function Address Register */
14951 #define REG_USB0_MP2_RXFUNCADDR         0xFFCC1094         /* USB0 MPn Receive Function Address Register */
14952 #define REG_USB0_MP3_RXFUNCADDR         0xFFCC109C         /* USB0 MPn Receive Function Address Register */
14953 #define REG_USB0_MP4_RXFUNCADDR         0xFFCC10A4         /* USB0 MPn Receive Function Address Register */
14954 #define REG_USB0_MP5_RXFUNCADDR         0xFFCC10AC         /* USB0 MPn Receive Function Address Register */
14955 #define REG_USB0_MP6_RXFUNCADDR         0xFFCC10B4         /* USB0 MPn Receive Function Address Register */
14956 #define REG_USB0_MP7_RXFUNCADDR         0xFFCC10BC         /* USB0 MPn Receive Function Address Register */
14957 #define REG_USB0_MP8_RXFUNCADDR         0xFFCC10C4         /* USB0 MPn Receive Function Address Register */
14958 #define REG_USB0_MP9_RXFUNCADDR         0xFFCC10CC         /* USB0 MPn Receive Function Address Register */
14959 #define REG_USB0_MP10_RXFUNCADDR        0xFFCC10D4         /* USB0 MPn Receive Function Address Register */
14960 #define REG_USB0_MP11_RXFUNCADDR        0xFFCC10DC         /* USB0 MPn Receive Function Address Register */
14961 #define REG_USB0_MP0_RXHUBADDR          0xFFCC1086         /* USB0 MPn Receive Hub Address Register */
14962 #define REG_USB0_MP1_RXHUBADDR          0xFFCC108E         /* USB0 MPn Receive Hub Address Register */
14963 #define REG_USB0_MP2_RXHUBADDR          0xFFCC1096         /* USB0 MPn Receive Hub Address Register */
14964 #define REG_USB0_MP3_RXHUBADDR          0xFFCC109E         /* USB0 MPn Receive Hub Address Register */
14965 #define REG_USB0_MP4_RXHUBADDR          0xFFCC10A6         /* USB0 MPn Receive Hub Address Register */
14966 #define REG_USB0_MP5_RXHUBADDR          0xFFCC10AE         /* USB0 MPn Receive Hub Address Register */
14967 #define REG_USB0_MP6_RXHUBADDR          0xFFCC10B6         /* USB0 MPn Receive Hub Address Register */
14968 #define REG_USB0_MP7_RXHUBADDR          0xFFCC10BE         /* USB0 MPn Receive Hub Address Register */
14969 #define REG_USB0_MP8_RXHUBADDR          0xFFCC10C6         /* USB0 MPn Receive Hub Address Register */
14970 #define REG_USB0_MP9_RXHUBADDR          0xFFCC10CE         /* USB0 MPn Receive Hub Address Register */
14971 #define REG_USB0_MP10_RXHUBADDR         0xFFCC10D6         /* USB0 MPn Receive Hub Address Register */
14972 #define REG_USB0_MP11_RXHUBADDR         0xFFCC10DE         /* USB0 MPn Receive Hub Address Register */
14973 #define REG_USB0_MP0_RXHUBPORT          0xFFCC1087         /* USB0 MPn Receive Hub Port Register */
14974 #define REG_USB0_MP1_RXHUBPORT          0xFFCC108F         /* USB0 MPn Receive Hub Port Register */
14975 #define REG_USB0_MP2_RXHUBPORT          0xFFCC1097         /* USB0 MPn Receive Hub Port Register */
14976 #define REG_USB0_MP3_RXHUBPORT          0xFFCC109F         /* USB0 MPn Receive Hub Port Register */
14977 #define REG_USB0_MP4_RXHUBPORT          0xFFCC10A7         /* USB0 MPn Receive Hub Port Register */
14978 #define REG_USB0_MP5_RXHUBPORT          0xFFCC10AF         /* USB0 MPn Receive Hub Port Register */
14979 #define REG_USB0_MP6_RXHUBPORT          0xFFCC10B7         /* USB0 MPn Receive Hub Port Register */
14980 #define REG_USB0_MP7_RXHUBPORT          0xFFCC10BF         /* USB0 MPn Receive Hub Port Register */
14981 #define REG_USB0_MP8_RXHUBPORT          0xFFCC10C7         /* USB0 MPn Receive Hub Port Register */
14982 #define REG_USB0_MP9_RXHUBPORT          0xFFCC10CF         /* USB0 MPn Receive Hub Port Register */
14983 #define REG_USB0_MP10_RXHUBPORT         0xFFCC10D7         /* USB0 MPn Receive Hub Port Register */
14984 #define REG_USB0_MP11_RXHUBPORT         0xFFCC10DF         /* USB0 MPn Receive Hub Port Register */
14985 #define REG_USB0_EP0_TXMAXP             0xFFCC1100         /* USB0 EPn Transmit Maximum Packet Length Register */
14986 #define REG_USB0_EP1_TXMAXP             0xFFCC1110         /* USB0 EPn Transmit Maximum Packet Length Register */
14987 #define REG_USB0_EP2_TXMAXP             0xFFCC1120         /* USB0 EPn Transmit Maximum Packet Length Register */
14988 #define REG_USB0_EP3_TXMAXP             0xFFCC1130         /* USB0 EPn Transmit Maximum Packet Length Register */
14989 #define REG_USB0_EP4_TXMAXP             0xFFCC1140         /* USB0 EPn Transmit Maximum Packet Length Register */
14990 #define REG_USB0_EP5_TXMAXP             0xFFCC1150         /* USB0 EPn Transmit Maximum Packet Length Register */
14991 #define REG_USB0_EP6_TXMAXP             0xFFCC1160         /* USB0 EPn Transmit Maximum Packet Length Register */
14992 #define REG_USB0_EP7_TXMAXP             0xFFCC1170         /* USB0 EPn Transmit Maximum Packet Length Register */
14993 #define REG_USB0_EP8_TXMAXP             0xFFCC1180         /* USB0 EPn Transmit Maximum Packet Length Register */
14994 #define REG_USB0_EP9_TXMAXP             0xFFCC1190         /* USB0 EPn Transmit Maximum Packet Length Register */
14995 #define REG_USB0_EP10_TXMAXP            0xFFCC11A0         /* USB0 EPn Transmit Maximum Packet Length Register */
14996 #define REG_USB0_EP11_TXMAXP            0xFFCC11B0         /* USB0 EPn Transmit Maximum Packet Length Register */
14997 #define REG_USB0_EP0_CSR0_H             0xFFCC1102         /* USB0 EP0 Configuration and Status (Host) Register */
14998 #define REG_USB0_EP0_TXCSR_H            0xFFCC1102         /* USB0 EPn Transmit Configuration and Status (Host) Register */
14999 #define REG_USB0_EP1_TXCSR_H            0xFFCC1112         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15000 #define REG_USB0_EP2_TXCSR_H            0xFFCC1122         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15001 #define REG_USB0_EP3_TXCSR_H            0xFFCC1132         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15002 #define REG_USB0_EP4_TXCSR_H            0xFFCC1142         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15003 #define REG_USB0_EP5_TXCSR_H            0xFFCC1152         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15004 #define REG_USB0_EP6_TXCSR_H            0xFFCC1162         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15005 #define REG_USB0_EP7_TXCSR_H            0xFFCC1172         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15006 #define REG_USB0_EP8_TXCSR_H            0xFFCC1182         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15007 #define REG_USB0_EP9_TXCSR_H            0xFFCC1192         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15008 #define REG_USB0_EP10_TXCSR_H           0xFFCC11A2         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15009 #define REG_USB0_EP11_TXCSR_H           0xFFCC11B2         /* USB0 EPn Transmit Configuration and Status (Host) Register */
15010 #define REG_USB0_EP0_CSR0_P             0xFFCC1102         /* USB0 EP0 Configuration and Status (Peripheral) Register */
15011 #define REG_USB0_EP0_TXCSR_P            0xFFCC1102         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15012 #define REG_USB0_EP1_TXCSR_P            0xFFCC1112         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15013 #define REG_USB0_EP2_TXCSR_P            0xFFCC1122         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15014 #define REG_USB0_EP3_TXCSR_P            0xFFCC1132         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15015 #define REG_USB0_EP4_TXCSR_P            0xFFCC1142         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15016 #define REG_USB0_EP5_TXCSR_P            0xFFCC1152         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15017 #define REG_USB0_EP6_TXCSR_P            0xFFCC1162         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15018 #define REG_USB0_EP7_TXCSR_P            0xFFCC1172         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15019 #define REG_USB0_EP8_TXCSR_P            0xFFCC1182         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15020 #define REG_USB0_EP9_TXCSR_P            0xFFCC1192         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15021 #define REG_USB0_EP10_TXCSR_P           0xFFCC11A2         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15022 #define REG_USB0_EP11_TXCSR_P           0xFFCC11B2         /* USB0 EPn Transmit Configuration and Status (Peripheral) Register */
15023 #define REG_USB0_EP0_RXMAXP             0xFFCC1104         /* USB0 EPn Receive Maximum Packet Length Register */
15024 #define REG_USB0_EP1_RXMAXP             0xFFCC1114         /* USB0 EPn Receive Maximum Packet Length Register */
15025 #define REG_USB0_EP2_RXMAXP             0xFFCC1124         /* USB0 EPn Receive Maximum Packet Length Register */
15026 #define REG_USB0_EP3_RXMAXP             0xFFCC1134         /* USB0 EPn Receive Maximum Packet Length Register */
15027 #define REG_USB0_EP4_RXMAXP             0xFFCC1144         /* USB0 EPn Receive Maximum Packet Length Register */
15028 #define REG_USB0_EP5_RXMAXP             0xFFCC1154         /* USB0 EPn Receive Maximum Packet Length Register */
15029 #define REG_USB0_EP6_RXMAXP             0xFFCC1164         /* USB0 EPn Receive Maximum Packet Length Register */
15030 #define REG_USB0_EP7_RXMAXP             0xFFCC1174         /* USB0 EPn Receive Maximum Packet Length Register */
15031 #define REG_USB0_EP8_RXMAXP             0xFFCC1184         /* USB0 EPn Receive Maximum Packet Length Register */
15032 #define REG_USB0_EP9_RXMAXP             0xFFCC1194         /* USB0 EPn Receive Maximum Packet Length Register */
15033 #define REG_USB0_EP10_RXMAXP            0xFFCC11A4         /* USB0 EPn Receive Maximum Packet Length Register */
15034 #define REG_USB0_EP11_RXMAXP            0xFFCC11B4         /* USB0 EPn Receive Maximum Packet Length Register */
15035 #define REG_USB0_EP0_RXCSR_H            0xFFCC1106         /* USB0 EPn Receive Configuration and Status (Host) Register */
15036 #define REG_USB0_EP1_RXCSR_H            0xFFCC1116         /* USB0 EPn Receive Configuration and Status (Host) Register */
15037 #define REG_USB0_EP2_RXCSR_H            0xFFCC1126         /* USB0 EPn Receive Configuration and Status (Host) Register */
15038 #define REG_USB0_EP3_RXCSR_H            0xFFCC1136         /* USB0 EPn Receive Configuration and Status (Host) Register */
15039 #define REG_USB0_EP4_RXCSR_H            0xFFCC1146         /* USB0 EPn Receive Configuration and Status (Host) Register */
15040 #define REG_USB0_EP5_RXCSR_H            0xFFCC1156         /* USB0 EPn Receive Configuration and Status (Host) Register */
15041 #define REG_USB0_EP6_RXCSR_H            0xFFCC1166         /* USB0 EPn Receive Configuration and Status (Host) Register */
15042 #define REG_USB0_EP7_RXCSR_H            0xFFCC1176         /* USB0 EPn Receive Configuration and Status (Host) Register */
15043 #define REG_USB0_EP8_RXCSR_H            0xFFCC1186         /* USB0 EPn Receive Configuration and Status (Host) Register */
15044 #define REG_USB0_EP9_RXCSR_H            0xFFCC1196         /* USB0 EPn Receive Configuration and Status (Host) Register */
15045 #define REG_USB0_EP10_RXCSR_H           0xFFCC11A6         /* USB0 EPn Receive Configuration and Status (Host) Register */
15046 #define REG_USB0_EP11_RXCSR_H           0xFFCC11B6         /* USB0 EPn Receive Configuration and Status (Host) Register */
15047 #define REG_USB0_EP0_RXCSR_P            0xFFCC1106         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15048 #define REG_USB0_EP1_RXCSR_P            0xFFCC1116         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15049 #define REG_USB0_EP2_RXCSR_P            0xFFCC1126         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15050 #define REG_USB0_EP3_RXCSR_P            0xFFCC1136         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15051 #define REG_USB0_EP4_RXCSR_P            0xFFCC1146         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15052 #define REG_USB0_EP5_RXCSR_P            0xFFCC1156         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15053 #define REG_USB0_EP6_RXCSR_P            0xFFCC1166         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15054 #define REG_USB0_EP7_RXCSR_P            0xFFCC1176         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15055 #define REG_USB0_EP8_RXCSR_P            0xFFCC1186         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15056 #define REG_USB0_EP9_RXCSR_P            0xFFCC1196         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15057 #define REG_USB0_EP10_RXCSR_P           0xFFCC11A6         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15058 #define REG_USB0_EP11_RXCSR_P           0xFFCC11B6         /* USB0 EPn Receive Configuration and Status (Peripheral) Register */
15059 #define REG_USB0_EP0_CNT0               0xFFCC1108         /* USB0 EP0 Number of Received Bytes Register */
15060 #define REG_USB0_EP0_RXCNT              0xFFCC1108         /* USB0 EPn Number of Bytes Received Register */
15061 #define REG_USB0_EP1_RXCNT              0xFFCC1118         /* USB0 EPn Number of Bytes Received Register */
15062 #define REG_USB0_EP2_RXCNT              0xFFCC1128         /* USB0 EPn Number of Bytes Received Register */
15063 #define REG_USB0_EP3_RXCNT              0xFFCC1138         /* USB0 EPn Number of Bytes Received Register */
15064 #define REG_USB0_EP4_RXCNT              0xFFCC1148         /* USB0 EPn Number of Bytes Received Register */
15065 #define REG_USB0_EP5_RXCNT              0xFFCC1158         /* USB0 EPn Number of Bytes Received Register */
15066 #define REG_USB0_EP6_RXCNT              0xFFCC1168         /* USB0 EPn Number of Bytes Received Register */
15067 #define REG_USB0_EP7_RXCNT              0xFFCC1178         /* USB0 EPn Number of Bytes Received Register */
15068 #define REG_USB0_EP8_RXCNT              0xFFCC1188         /* USB0 EPn Number of Bytes Received Register */
15069 #define REG_USB0_EP9_RXCNT              0xFFCC1198         /* USB0 EPn Number of Bytes Received Register */
15070 #define REG_USB0_EP10_RXCNT             0xFFCC11A8         /* USB0 EPn Number of Bytes Received Register */
15071 #define REG_USB0_EP11_RXCNT             0xFFCC11B8         /* USB0 EPn Number of Bytes Received Register */
15072 #define REG_USB0_EP0_TYPE0              0xFFCC110A         /* USB0 EP0 Connection Type Register */
15073 #define REG_USB0_EP0_TXTYPE             0xFFCC110A         /* USB0 EPn Transmit Type Register */
15074 #define REG_USB0_EP1_TXTYPE             0xFFCC111A         /* USB0 EPn Transmit Type Register */
15075 #define REG_USB0_EP2_TXTYPE             0xFFCC112A         /* USB0 EPn Transmit Type Register */
15076 #define REG_USB0_EP3_TXTYPE             0xFFCC113A         /* USB0 EPn Transmit Type Register */
15077 #define REG_USB0_EP4_TXTYPE             0xFFCC114A         /* USB0 EPn Transmit Type Register */
15078 #define REG_USB0_EP5_TXTYPE             0xFFCC115A         /* USB0 EPn Transmit Type Register */
15079 #define REG_USB0_EP6_TXTYPE             0xFFCC116A         /* USB0 EPn Transmit Type Register */
15080 #define REG_USB0_EP7_TXTYPE             0xFFCC117A         /* USB0 EPn Transmit Type Register */
15081 #define REG_USB0_EP8_TXTYPE             0xFFCC118A         /* USB0 EPn Transmit Type Register */
15082 #define REG_USB0_EP9_TXTYPE             0xFFCC119A         /* USB0 EPn Transmit Type Register */
15083 #define REG_USB0_EP10_TXTYPE            0xFFCC11AA         /* USB0 EPn Transmit Type Register */
15084 #define REG_USB0_EP11_TXTYPE            0xFFCC11BA         /* USB0 EPn Transmit Type Register */
15085 #define REG_USB0_EP0_NAKLIMIT0          0xFFCC110B         /* USB0 EP0 NAK Limit Register */
15086 #define REG_USB0_EP0_TXINTERVAL         0xFFCC110B         /* USB0 EPn Transmit Polling Interval Register */
15087 #define REG_USB0_EP1_TXINTERVAL         0xFFCC111B         /* USB0 EPn Transmit Polling Interval Register */
15088 #define REG_USB0_EP2_TXINTERVAL         0xFFCC112B         /* USB0 EPn Transmit Polling Interval Register */
15089 #define REG_USB0_EP3_TXINTERVAL         0xFFCC113B         /* USB0 EPn Transmit Polling Interval Register */
15090 #define REG_USB0_EP4_TXINTERVAL         0xFFCC114B         /* USB0 EPn Transmit Polling Interval Register */
15091 #define REG_USB0_EP5_TXINTERVAL         0xFFCC115B         /* USB0 EPn Transmit Polling Interval Register */
15092 #define REG_USB0_EP6_TXINTERVAL         0xFFCC116B         /* USB0 EPn Transmit Polling Interval Register */
15093 #define REG_USB0_EP7_TXINTERVAL         0xFFCC117B         /* USB0 EPn Transmit Polling Interval Register */
15094 #define REG_USB0_EP8_TXINTERVAL         0xFFCC118B         /* USB0 EPn Transmit Polling Interval Register */
15095 #define REG_USB0_EP9_TXINTERVAL         0xFFCC119B         /* USB0 EPn Transmit Polling Interval Register */
15096 #define REG_USB0_EP10_TXINTERVAL        0xFFCC11AB         /* USB0 EPn Transmit Polling Interval Register */
15097 #define REG_USB0_EP11_TXINTERVAL        0xFFCC11BB         /* USB0 EPn Transmit Polling Interval Register */
15098 #define REG_USB0_EP0_RXTYPE             0xFFCC110C         /* USB0 EPn Receive Type Register */
15099 #define REG_USB0_EP1_RXTYPE             0xFFCC111C         /* USB0 EPn Receive Type Register */
15100 #define REG_USB0_EP2_RXTYPE             0xFFCC112C         /* USB0 EPn Receive Type Register */
15101 #define REG_USB0_EP3_RXTYPE             0xFFCC113C         /* USB0 EPn Receive Type Register */
15102 #define REG_USB0_EP4_RXTYPE             0xFFCC114C         /* USB0 EPn Receive Type Register */
15103 #define REG_USB0_EP5_RXTYPE             0xFFCC115C         /* USB0 EPn Receive Type Register */
15104 #define REG_USB0_EP6_RXTYPE             0xFFCC116C         /* USB0 EPn Receive Type Register */
15105 #define REG_USB0_EP7_RXTYPE             0xFFCC117C         /* USB0 EPn Receive Type Register */
15106 #define REG_USB0_EP8_RXTYPE             0xFFCC118C         /* USB0 EPn Receive Type Register */
15107 #define REG_USB0_EP9_RXTYPE             0xFFCC119C         /* USB0 EPn Receive Type Register */
15108 #define REG_USB0_EP10_RXTYPE            0xFFCC11AC         /* USB0 EPn Receive Type Register */
15109 #define REG_USB0_EP11_RXTYPE            0xFFCC11BC         /* USB0 EPn Receive Type Register */
15110 #define REG_USB0_EP0_RXINTERVAL         0xFFCC110D         /* USB0 EPn Receive Polling Interval Register */
15111 #define REG_USB0_EP1_RXINTERVAL         0xFFCC111D         /* USB0 EPn Receive Polling Interval Register */
15112 #define REG_USB0_EP2_RXINTERVAL         0xFFCC112D         /* USB0 EPn Receive Polling Interval Register */
15113 #define REG_USB0_EP3_RXINTERVAL         0xFFCC113D         /* USB0 EPn Receive Polling Interval Register */
15114 #define REG_USB0_EP4_RXINTERVAL         0xFFCC114D         /* USB0 EPn Receive Polling Interval Register */
15115 #define REG_USB0_EP5_RXINTERVAL         0xFFCC115D         /* USB0 EPn Receive Polling Interval Register */
15116 #define REG_USB0_EP6_RXINTERVAL         0xFFCC116D         /* USB0 EPn Receive Polling Interval Register */
15117 #define REG_USB0_EP7_RXINTERVAL         0xFFCC117D         /* USB0 EPn Receive Polling Interval Register */
15118 #define REG_USB0_EP8_RXINTERVAL         0xFFCC118D         /* USB0 EPn Receive Polling Interval Register */
15119 #define REG_USB0_EP9_RXINTERVAL         0xFFCC119D         /* USB0 EPn Receive Polling Interval Register */
15120 #define REG_USB0_EP10_RXINTERVAL        0xFFCC11AD         /* USB0 EPn Receive Polling Interval Register */
15121 #define REG_USB0_EP11_RXINTERVAL        0xFFCC11BD         /* USB0 EPn Receive Polling Interval Register */
15122 #define REG_USB0_EP0_CFGDATA0           0xFFCC110F         /* USB0 EP0 Configuration Information Register */
15123 #define REG_USB0_DMA_IRQ                0xFFCC1200         /* USB0 DMA Interrupt Register */
15124 #define REG_USB0_DMA0_CTL               0xFFCC1204         /* USB0 DMA Channel n Control Register */
15125 #define REG_USB0_DMA1_CTL               0xFFCC1214         /* USB0 DMA Channel n Control Register */
15126 #define REG_USB0_DMA2_CTL               0xFFCC1224         /* USB0 DMA Channel n Control Register */
15127 #define REG_USB0_DMA3_CTL               0xFFCC1234         /* USB0 DMA Channel n Control Register */
15128 #define REG_USB0_DMA4_CTL               0xFFCC1244         /* USB0 DMA Channel n Control Register */
15129 #define REG_USB0_DMA5_CTL               0xFFCC1254         /* USB0 DMA Channel n Control Register */
15130 #define REG_USB0_DMA6_CTL               0xFFCC1264         /* USB0 DMA Channel n Control Register */
15131 #define REG_USB0_DMA7_CTL               0xFFCC1274         /* USB0 DMA Channel n Control Register */
15132 #define REG_USB0_DMA0_ADDR              0xFFCC1208         /* USB0 DMA Channel n Address Register */
15133 #define REG_USB0_DMA1_ADDR              0xFFCC1218         /* USB0 DMA Channel n Address Register */
15134 #define REG_USB0_DMA2_ADDR              0xFFCC1228         /* USB0 DMA Channel n Address Register */
15135 #define REG_USB0_DMA3_ADDR              0xFFCC1238         /* USB0 DMA Channel n Address Register */
15136 #define REG_USB0_DMA4_ADDR              0xFFCC1248         /* USB0 DMA Channel n Address Register */
15137 #define REG_USB0_DMA5_ADDR              0xFFCC1258         /* USB0 DMA Channel n Address Register */
15138 #define REG_USB0_DMA6_ADDR              0xFFCC1268         /* USB0 DMA Channel n Address Register */
15139 #define REG_USB0_DMA7_ADDR              0xFFCC1278         /* USB0 DMA Channel n Address Register */
15140 #define REG_USB0_DMA0_CNT               0xFFCC120C         /* USB0 DMA Channel n Count Register */
15141 #define REG_USB0_DMA1_CNT               0xFFCC121C         /* USB0 DMA Channel n Count Register */
15142 #define REG_USB0_DMA2_CNT               0xFFCC122C         /* USB0 DMA Channel n Count Register */
15143 #define REG_USB0_DMA3_CNT               0xFFCC123C         /* USB0 DMA Channel n Count Register */
15144 #define REG_USB0_DMA4_CNT               0xFFCC124C         /* USB0 DMA Channel n Count Register */
15145 #define REG_USB0_DMA5_CNT               0xFFCC125C         /* USB0 DMA Channel n Count Register */
15146 #define REG_USB0_DMA6_CNT               0xFFCC126C         /* USB0 DMA Channel n Count Register */
15147 #define REG_USB0_DMA7_CNT               0xFFCC127C         /* USB0 DMA Channel n Count Register */
15148 #define REG_USB0_RQPKTCNT0              0xFFCC1300         /* USB0 EPn Request Packet Count Register */
15149 #define REG_USB0_RQPKTCNT1              0xFFCC1304         /* USB0 EPn Request Packet Count Register */
15150 #define REG_USB0_RQPKTCNT2              0xFFCC1308         /* USB0 EPn Request Packet Count Register */
15151 #define REG_USB0_RQPKTCNT3              0xFFCC130C         /* USB0 EPn Request Packet Count Register */
15152 #define REG_USB0_RQPKTCNT4              0xFFCC1310         /* USB0 EPn Request Packet Count Register */
15153 #define REG_USB0_RQPKTCNT5              0xFFCC1314         /* USB0 EPn Request Packet Count Register */
15154 #define REG_USB0_RQPKTCNT6              0xFFCC1318         /* USB0 EPn Request Packet Count Register */
15155 #define REG_USB0_RQPKTCNT7              0xFFCC131C         /* USB0 EPn Request Packet Count Register */
15156 #define REG_USB0_RQPKTCNT8              0xFFCC1320         /* USB0 EPn Request Packet Count Register */
15157 #define REG_USB0_RQPKTCNT9              0xFFCC1324         /* USB0 EPn Request Packet Count Register */
15158 #define REG_USB0_RQPKTCNT10             0xFFCC1328         /* USB0 EPn Request Packet Count Register */
15159 #define REG_USB0_CT_UCH                 0xFFCC1344         /* USB0 Chirp Timeout Register */
15160 #define REG_USB0_CT_HHSRTN              0xFFCC1346         /* USB0 Host High Speed Return to Normal Register */
15161 #define REG_USB0_CT_HSBT                0xFFCC1348         /* USB0 High Speed Timeout Register */
15162 #define REG_USB0_LPM_ATTR               0xFFCC1360         /* USB0 LPM Attribute Register */
15163 #define REG_USB0_LPM_CTL                0xFFCC1362         /* USB0 LPM Control Register */
15164 #define REG_USB0_LPM_IEN                0xFFCC1363         /* USB0 LPM Interrupt Enable Register */
15165 #define REG_USB0_LPM_IRQ                0xFFCC1364         /* USB0 LPM Interrupt Status Register */
15166 #define REG_USB0_LPM_FADDR              0xFFCC1365         /* USB0 LPM Function Address Register */
15167 #define REG_USB0_VBUS_CTL               0xFFCC1380         /* USB0 VBUS Control Register */
15168 #define REG_USB0_BAT_CHG                0xFFCC1381         /* USB0 Battery Charging Control Register */
15169 #define REG_USB0_PHY_CTL                0xFFCC1394         /* USB0 PHY Control Register */
15170 #define REG_USB0_PLL_OSC                0xFFCC1398         /* USB0 PLL and Oscillator Control Register */
15171
15172 /* =========================
15173         USB
15174    ========================= */
15175 /* ------------------------------------------------------------------------------------------------------------------------
15176         USB_FADDR                            Pos/Masks                        Description
15177    ------------------------------------------------------------------------------------------------------------------------ */
15178 #define BITP_USB_FADDR_VALUE                  0                               /* Function Address Value */
15179 #define BITM_USB_FADDR_VALUE                 (_ADI_MSK(0x0000007F,uint8_t))   /* Function Address Value */
15180
15181 /* ------------------------------------------------------------------------------------------------------------------------
15182         USB_POWER                            Pos/Masks                        Description
15183    ------------------------------------------------------------------------------------------------------------------------ */
15184 #define BITP_USB_POWER_ISOUPDT                7                               /* ISO Update Enable */
15185 #define BITP_USB_POWER_SOFTCONN               6                               /* Soft Connect/Disconnect Enable */
15186 #define BITP_USB_POWER_HSEN                   5                               /* High Speed Mode Enable */
15187 #define BITP_USB_POWER_HSMODE                 4                               /* High Speed Mode */
15188 #define BITP_USB_POWER_RESET                  3                               /* Reset USB */
15189 #define BITP_USB_POWER_RESUME                 2                               /* Resume Mode */
15190 #define BITP_USB_POWER_SUSPEND                1                               /* Suspend Mode */
15191 #define BITP_USB_POWER_SUSEN                  0                               /* SUSPENDM Output Enable */
15192
15193 #define BITM_USB_POWER_ISOUPDT               (_ADI_MSK(0x00000080,uint8_t))   /* ISO Update Enable */
15194 #define ENUM_USB_POWER_NO_ISOUPDT            (_ADI_MSK(0x00000000,uint8_t))   /* ISOUPDT: Disable ISO Update */
15195 #define ENUM_USB_POWER_ISOUPDT               (_ADI_MSK(0x00000080,uint8_t))   /* ISOUPDT: Enable ISO Update */
15196
15197 #define BITM_USB_POWER_SOFTCONN              (_ADI_MSK(0x00000040,uint8_t))   /* Soft Connect/Disconnect Enable */
15198 #define ENUM_USB_POWER_NO_SOFTCONN           (_ADI_MSK(0x00000000,uint8_t))   /* SOFTCONN: Disable Soft Connect/Disconnect */
15199 #define ENUM_USB_POWER_SOFTCONN              (_ADI_MSK(0x00000040,uint8_t))   /* SOFTCONN: Enable Soft Connect/Disconnect */
15200
15201 #define BITM_USB_POWER_HSEN                  (_ADI_MSK(0x00000020,uint8_t))   /* High Speed Mode Enable */
15202 #define ENUM_USB_POWER_HSDIS                 (_ADI_MSK(0x00000000,uint8_t))   /* HSEN: Disable Negotiation for HS Mode */
15203 #define ENUM_USB_POWER_HSEN                  (_ADI_MSK(0x00000020,uint8_t))   /* HSEN: Enable Negotiation for HS Mode */
15204
15205 #define BITM_USB_POWER_HSMODE                (_ADI_MSK(0x00000010,uint8_t))   /* High Speed Mode */
15206 #define ENUM_USB_POWER_NO_HSMODE             (_ADI_MSK(0x00000000,uint8_t))   /* HSMODE: Full Speed Mode (HS fail during reset) */
15207 #define ENUM_USB_POWER_HSMODE                (_ADI_MSK(0x00000010,uint8_t))   /* HSMODE: High Speed Mode (HS success during reset) */
15208
15209 #define BITM_USB_POWER_RESET                 (_ADI_MSK(0x00000008,uint8_t))   /* Reset USB */
15210 #define ENUM_USB_POWER_NO_RESET              (_ADI_MSK(0x00000000,uint8_t))   /* RESET: No Reset */
15211 #define ENUM_USB_POWER_RESET                 (_ADI_MSK(0x00000008,uint8_t))   /* RESET: Reset USB */
15212
15213 #define BITM_USB_POWER_RESUME                (_ADI_MSK(0x00000004,uint8_t))   /* Resume Mode */
15214 #define ENUM_USB_POWER_NO_RESUME             (_ADI_MSK(0x00000000,uint8_t))   /* RESUME: Disable Resume Signaling */
15215 #define ENUM_USB_POWER_RESUME                (_ADI_MSK(0x00000004,uint8_t))   /* RESUME: Enable Resume Signaling */
15216
15217 #define BITM_USB_POWER_SUSPEND               (_ADI_MSK(0x00000002,uint8_t))   /* Suspend Mode */
15218 #define ENUM_USB_POWER_NO_SUSPEND            (_ADI_MSK(0x00000000,uint8_t))   /* SUSPEND: Disable Suspend Mode (Host) */
15219 #define ENUM_USB_POWER_SUSPEND               (_ADI_MSK(0x00000002,uint8_t))   /* SUSPEND: Enable Suspend Mode (Host) */
15220
15221 #define BITM_USB_POWER_SUSEN                 (_ADI_MSK(0x00000001,uint8_t))   /* SUSPENDM Output Enable */
15222 #define ENUM_USB_POWER_SUSDIS                (_ADI_MSK(0x00000000,uint8_t))   /* SUSEN: Disable SUSPENDM Output */
15223 #define ENUM_USB_POWER_SUSEN                 (_ADI_MSK(0x00000001,uint8_t))   /* SUSEN: Enable SUSPENDM Output */
15224
15225 /* ------------------------------------------------------------------------------------------------------------------------
15226         USB_INTRTX                           Pos/Masks                        Description
15227    ------------------------------------------------------------------------------------------------------------------------ */
15228 #define BITP_USB_INTRTX_EP11                 11                               /* End Point 11 Tx Interrupt */
15229 #define BITP_USB_INTRTX_EP10                 10                               /* End Point 10 Tx Interrupt */
15230 #define BITP_USB_INTRTX_EP9                   9                               /* End Point 9 Tx Interrupt */
15231 #define BITP_USB_INTRTX_EP8                   8                               /* End Point 8 Tx Interrupt */
15232 #define BITP_USB_INTRTX_EP7                   7                               /* End Point 7 Tx Interrupt */
15233 #define BITP_USB_INTRTX_EP6                   6                               /* End Point 6 Tx Interrupt */
15234 #define BITP_USB_INTRTX_EP5                   5                               /* End Point 5 Tx Interrupt */
15235 #define BITP_USB_INTRTX_EP4                   4                               /* End Point 4 Tx Interrupt */
15236 #define BITP_USB_INTRTX_EP3                   3                               /* End Point 3 Tx Interrupt */
15237 #define BITP_USB_INTRTX_EP2                   2                               /* End Point 2 Tx Interrupt */
15238 #define BITP_USB_INTRTX_EP1                   1                               /* End Point 1 Tx Interrupt */
15239 #define BITP_USB_INTRTX_EP0                   0                               /* End Point 0 Tx Interrupt */
15240 #define BITM_USB_INTRTX_EP11                 (_ADI_MSK(0x00000800,uint16_t))  /* End Point 11 Tx Interrupt */
15241 #define BITM_USB_INTRTX_EP10                 (_ADI_MSK(0x00000400,uint16_t))  /* End Point 10 Tx Interrupt */
15242 #define BITM_USB_INTRTX_EP9                  (_ADI_MSK(0x00000200,uint16_t))  /* End Point 9 Tx Interrupt */
15243 #define BITM_USB_INTRTX_EP8                  (_ADI_MSK(0x00000100,uint16_t))  /* End Point 8 Tx Interrupt */
15244 #define BITM_USB_INTRTX_EP7                  (_ADI_MSK(0x00000080,uint16_t))  /* End Point 7 Tx Interrupt */
15245 #define BITM_USB_INTRTX_EP6                  (_ADI_MSK(0x00000040,uint16_t))  /* End Point 6 Tx Interrupt */
15246 #define BITM_USB_INTRTX_EP5                  (_ADI_MSK(0x00000020,uint16_t))  /* End Point 5 Tx Interrupt */
15247 #define BITM_USB_INTRTX_EP4                  (_ADI_MSK(0x00000010,uint16_t))  /* End Point 4 Tx Interrupt */
15248 #define BITM_USB_INTRTX_EP3                  (_ADI_MSK(0x00000008,uint16_t))  /* End Point 3 Tx Interrupt */
15249 #define BITM_USB_INTRTX_EP2                  (_ADI_MSK(0x00000004,uint16_t))  /* End Point 2 Tx Interrupt */
15250 #define BITM_USB_INTRTX_EP1                  (_ADI_MSK(0x00000002,uint16_t))  /* End Point 1 Tx Interrupt */
15251 #define BITM_USB_INTRTX_EP0                  (_ADI_MSK(0x00000001,uint16_t))  /* End Point 0 Tx Interrupt */
15252
15253 /* ------------------------------------------------------------------------------------------------------------------------
15254         USB_INTRRX                           Pos/Masks                        Description
15255    ------------------------------------------------------------------------------------------------------------------------ */
15256 #define BITP_USB_INTRRX_EP11                 11                               /* End Point 11 Rx Interrupt. */
15257 #define BITP_USB_INTRRX_EP10                 10                               /* End Point 10 Rx Interrupt. */
15258 #define BITP_USB_INTRRX_EP9                   9                               /* End Point 9 Rx Interrupt. */
15259 #define BITP_USB_INTRRX_EP8                   8                               /* End Point 8 Rx Interrupt. */
15260 #define BITP_USB_INTRRX_EP7                   7                               /* End Point 7 Rx Interrupt. */
15261 #define BITP_USB_INTRRX_EP6                   6                               /* End Point 6 Rx Interrupt. */
15262 #define BITP_USB_INTRRX_EP5                   5                               /* End Point 5 Rx Interrupt. */
15263 #define BITP_USB_INTRRX_EP4                   4                               /* End Point 4 Rx Interrupt. */
15264 #define BITP_USB_INTRRX_EP3                   3                               /* End Point 3 Rx Interrupt. */
15265 #define BITP_USB_INTRRX_EP2                   2                               /* End Point 2 Rx Interrupt. */
15266 #define BITP_USB_INTRRX_EP1                   1                               /* End Point 1 Rx Interrupt. */
15267 #define BITM_USB_INTRRX_EP11                 (_ADI_MSK(0x00000800,uint16_t))  /* End Point 11 Rx Interrupt. */
15268 #define BITM_USB_INTRRX_EP10                 (_ADI_MSK(0x00000400,uint16_t))  /* End Point 10 Rx Interrupt. */
15269 #define BITM_USB_INTRRX_EP9                  (_ADI_MSK(0x00000200,uint16_t))  /* End Point 9 Rx Interrupt. */
15270 #define BITM_USB_INTRRX_EP8                  (_ADI_MSK(0x00000100,uint16_t))  /* End Point 8 Rx Interrupt. */
15271 #define BITM_USB_INTRRX_EP7                  (_ADI_MSK(0x00000080,uint16_t))  /* End Point 7 Rx Interrupt. */
15272 #define BITM_USB_INTRRX_EP6                  (_ADI_MSK(0x00000040,uint16_t))  /* End Point 6 Rx Interrupt. */
15273 #define BITM_USB_INTRRX_EP5                  (_ADI_MSK(0x00000020,uint16_t))  /* End Point 5 Rx Interrupt. */
15274 #define BITM_USB_INTRRX_EP4                  (_ADI_MSK(0x00000010,uint16_t))  /* End Point 4 Rx Interrupt. */
15275 #define BITM_USB_INTRRX_EP3                  (_ADI_MSK(0x00000008,uint16_t))  /* End Point 3 Rx Interrupt. */
15276 #define BITM_USB_INTRRX_EP2                  (_ADI_MSK(0x00000004,uint16_t))  /* End Point 2 Rx Interrupt. */
15277 #define BITM_USB_INTRRX_EP1                  (_ADI_MSK(0x00000002,uint16_t))  /* End Point 1 Rx Interrupt. */
15278
15279 /* ------------------------------------------------------------------------------------------------------------------------
15280         USB_INTRTXE                          Pos/Masks                        Description
15281    ------------------------------------------------------------------------------------------------------------------------ */
15282 #define BITP_USB_INTRTXE_EP11                11                               /* End Point 11 Tx Interrupt Enable */
15283 #define BITP_USB_INTRTXE_EP10                10                               /* End Point 10 Tx Interrupt Enable */
15284 #define BITP_USB_INTRTXE_EP9                  9                               /* End Point 9 Tx Interrupt Enable */
15285 #define BITP_USB_INTRTXE_EP8                  8                               /* End Point 8 Tx Interrupt Enable */
15286 #define BITP_USB_INTRTXE_EP7                  7                               /* End Point 7 Tx Interrupt Enable */
15287 #define BITP_USB_INTRTXE_EP6                  6                               /* End Point 6 Tx Interrupt Enable */
15288 #define BITP_USB_INTRTXE_EP5                  5                               /* End Point 5 Tx Interrupt Enable */
15289 #define BITP_USB_INTRTXE_EP4                  4                               /* End Point 4 Tx Interrupt Enable */
15290 #define BITP_USB_INTRTXE_EP3                  3                               /* End Point 3 Tx Interrupt Enable */
15291 #define BITP_USB_INTRTXE_EP2                  2                               /* End Point 2 Tx Interrupt Enable */
15292 #define BITP_USB_INTRTXE_EP1                  1                               /* End Point 1 Tx Interrupt Enable */
15293 #define BITP_USB_INTRTXE_EP0                  0                               /* End Point 0 Tx Interrupt Enable */
15294 #define BITM_USB_INTRTXE_EP11                (_ADI_MSK(0x00000800,uint16_t))  /* End Point 11 Tx Interrupt Enable */
15295 #define BITM_USB_INTRTXE_EP10                (_ADI_MSK(0x00000400,uint16_t))  /* End Point 10 Tx Interrupt Enable */
15296 #define BITM_USB_INTRTXE_EP9                 (_ADI_MSK(0x00000200,uint16_t))  /* End Point 9 Tx Interrupt Enable */
15297 #define BITM_USB_INTRTXE_EP8                 (_ADI_MSK(0x00000100,uint16_t))  /* End Point 8 Tx Interrupt Enable */
15298 #define BITM_USB_INTRTXE_EP7                 (_ADI_MSK(0x00000080,uint16_t))  /* End Point 7 Tx Interrupt Enable */
15299 #define BITM_USB_INTRTXE_EP6                 (_ADI_MSK(0x00000040,uint16_t))  /* End Point 6 Tx Interrupt Enable */
15300 #define BITM_USB_INTRTXE_EP5                 (_ADI_MSK(0x00000020,uint16_t))  /* End Point 5 Tx Interrupt Enable */
15301 #define BITM_USB_INTRTXE_EP4                 (_ADI_MSK(0x00000010,uint16_t))  /* End Point 4 Tx Interrupt Enable */
15302 #define BITM_USB_INTRTXE_EP3                 (_ADI_MSK(0x00000008,uint16_t))  /* End Point 3 Tx Interrupt Enable */
15303 #define BITM_USB_INTRTXE_EP2                 (_ADI_MSK(0x00000004,uint16_t))  /* End Point 2 Tx Interrupt Enable */
15304 #define BITM_USB_INTRTXE_EP1                 (_ADI_MSK(0x00000002,uint16_t))  /* End Point 1 Tx Interrupt Enable */
15305 #define BITM_USB_INTRTXE_EP0                 (_ADI_MSK(0x00000001,uint16_t))  /* End Point 0 Tx Interrupt Enable */
15306
15307 /* ------------------------------------------------------------------------------------------------------------------------
15308         USB_INTRRXE                          Pos/Masks                        Description
15309    ------------------------------------------------------------------------------------------------------------------------ */
15310 #define BITP_USB_INTRRXE_EP11                11                               /* End Point 11 Rx Interrupt Enable */
15311 #define BITP_USB_INTRRXE_EP10                10                               /* End Point 10 Rx Interrupt Enable */
15312 #define BITP_USB_INTRRXE_EP9                  9                               /* End Point 9 Rx Interrupt Enable */
15313 #define BITP_USB_INTRRXE_EP8                  8                               /* End Point 8 Rx Interrupt Enable */
15314 #define BITP_USB_INTRRXE_EP7                  7                               /* End Point 7 Rx Interrupt Enable */
15315 #define BITP_USB_INTRRXE_EP6                  6                               /* End Point 6 Rx Interrupt Enable */
15316 #define BITP_USB_INTRRXE_EP5                  5                               /* End Point 5 Rx Interrupt Enable */
15317 #define BITP_USB_INTRRXE_EP4                  4                               /* End Point 4 Rx Interrupt Enable */
15318 #define BITP_USB_INTRRXE_EP3                  3                               /* End Point 3 Rx Interrupt Enable */
15319 #define BITP_USB_INTRRXE_EP2                  2                               /* End Point 2 Rx Interrupt Enable */
15320 #define BITP_USB_INTRRXE_EP1                  1                               /* End Point 1 Rx Interrupt Enable */
15321 #define BITM_USB_INTRRXE_EP11                (_ADI_MSK(0x00000800,uint16_t))  /* End Point 11 Rx Interrupt Enable */
15322 #define BITM_USB_INTRRXE_EP10                (_ADI_MSK(0x00000400,uint16_t))  /* End Point 10 Rx Interrupt Enable */
15323 #define BITM_USB_INTRRXE_EP9                 (_ADI_MSK(0x00000200,uint16_t))  /* End Point 9 Rx Interrupt Enable */
15324 #define BITM_USB_INTRRXE_EP8                 (_ADI_MSK(0x00000100,uint16_t))  /* End Point 8 Rx Interrupt Enable */
15325 #define BITM_USB_INTRRXE_EP7                 (_ADI_MSK(0x00000080,uint16_t))  /* End Point 7 Rx Interrupt Enable */
15326 #define BITM_USB_INTRRXE_EP6                 (_ADI_MSK(0x00000040,uint16_t))  /* End Point 6 Rx Interrupt Enable */
15327 #define BITM_USB_INTRRXE_EP5                 (_ADI_MSK(0x00000020,uint16_t))  /* End Point 5 Rx Interrupt Enable */
15328 #define BITM_USB_INTRRXE_EP4                 (_ADI_MSK(0x00000010,uint16_t))  /* End Point 4 Rx Interrupt Enable */
15329 #define BITM_USB_INTRRXE_EP3                 (_ADI_MSK(0x00000008,uint16_t))  /* End Point 3 Rx Interrupt Enable */
15330 #define BITM_USB_INTRRXE_EP2                 (_ADI_MSK(0x00000004,uint16_t))  /* End Point 2 Rx Interrupt Enable */
15331 #define BITM_USB_INTRRXE_EP1                 (_ADI_MSK(0x00000002,uint16_t))  /* End Point 1 Rx Interrupt Enable */
15332
15333 /* ------------------------------------------------------------------------------------------------------------------------
15334         USB_IRQ                              Pos/Masks                        Description
15335    ------------------------------------------------------------------------------------------------------------------------ */
15336 #define BITP_USB_IRQ_VBUSERR                  7                               /* VBUS Threshold Indicator */
15337 #define BITP_USB_IRQ_SESSREQ                  6                               /* Session Request Indicator */
15338 #define BITP_USB_IRQ_DISCON                   5                               /* Disconnect Indicator */
15339 #define BITP_USB_IRQ_CON                      4                               /* Connection Indicator */
15340 #define BITP_USB_IRQ_SOF                      3                               /* Start-of-frame Indicator */
15341 #define BITP_USB_IRQ_RSTBABBLE                2                               /* Reset/Babble Indicator */
15342 #define BITP_USB_IRQ_RESUME                   1                               /* Resume Indicator */
15343 #define BITP_USB_IRQ_SUSPEND                  0                               /* Suspend Indicator */
15344
15345 #define BITM_USB_IRQ_VBUSERR                 (_ADI_MSK(0x00000080,uint8_t))   /* VBUS Threshold Indicator */
15346 #define ENUM_USB_IRQ_NO_VBUSERR              (_ADI_MSK(0x00000000,uint8_t))   /* VBUSERR: No Interrupt */
15347 #define ENUM_USB_IRQ_VBUSERR                 (_ADI_MSK(0x00000080,uint8_t))   /* VBUSERR: Interrupt Pending */
15348
15349 #define BITM_USB_IRQ_SESSREQ                 (_ADI_MSK(0x00000040,uint8_t))   /* Session Request Indicator */
15350 #define ENUM_USB_IRQ_NO_SESSREQ              (_ADI_MSK(0x00000000,uint8_t))   /* SESSREQ: No Interrupt */
15351 #define ENUM_USB_IRQ_SESSREQ                 (_ADI_MSK(0x00000040,uint8_t))   /* SESSREQ: Interrupt Pending */
15352
15353 #define BITM_USB_IRQ_DISCON                  (_ADI_MSK(0x00000020,uint8_t))   /* Disconnect Indicator */
15354 #define ENUM_USB_IRQ_NO_DISCON               (_ADI_MSK(0x00000000,uint8_t))   /* DISCON: No Interrupt */
15355 #define ENUM_USB_IRQ_DISCON                  (_ADI_MSK(0x00000020,uint8_t))   /* DISCON: Interrupt Pending */
15356
15357 #define BITM_USB_IRQ_CON                     (_ADI_MSK(0x00000010,uint8_t))   /* Connection Indicator */
15358 #define ENUM_USB_IRQ_NO_CON                  (_ADI_MSK(0x00000000,uint8_t))   /* CON: No Interrupt */
15359 #define ENUM_USB_IRQ_CON                     (_ADI_MSK(0x00000010,uint8_t))   /* CON: Interrupt Pending */
15360
15361 #define BITM_USB_IRQ_SOF                     (_ADI_MSK(0x00000008,uint8_t))   /* Start-of-frame Indicator */
15362 #define ENUM_USB_IRQ_NO_SOF                  (_ADI_MSK(0x00000000,uint8_t))   /* SOF: No Interrupt */
15363 #define ENUM_USB_IRQ_SOF                     (_ADI_MSK(0x00000008,uint8_t))   /* SOF: Interrupt Pending */
15364
15365 #define BITM_USB_IRQ_RSTBABBLE               (_ADI_MSK(0x00000004,uint8_t))   /* Reset/Babble Indicator */
15366 #define ENUM_USB_IRQ_NO_RSTBABBLE            (_ADI_MSK(0x00000000,uint8_t))   /* RSTBABBLE: No Interrupt */
15367 #define ENUM_USB_IRQ_RSTBABBLE               (_ADI_MSK(0x00000004,uint8_t))   /* RSTBABBLE: Interrupt Pending */
15368
15369 #define BITM_USB_IRQ_RESUME                  (_ADI_MSK(0x00000002,uint8_t))   /* Resume Indicator */
15370 #define ENUM_USB_IRQ_NO_RESUME               (_ADI_MSK(0x00000000,uint8_t))   /* RESUME: No Interrupt */
15371 #define ENUM_USB_IRQ_RESUME                  (_ADI_MSK(0x00000002,uint8_t))   /* RESUME: Interrupt Pending */
15372
15373 #define BITM_USB_IRQ_SUSPEND                 (_ADI_MSK(0x00000001,uint8_t))   /* Suspend Indicator */
15374 #define ENUM_USB_IRQ_NO_SUSPEND              (_ADI_MSK(0x00000000,uint8_t))   /* SUSPEND: No Interrupt */
15375 #define ENUM_USB_IRQ_SUSPEND                 (_ADI_MSK(0x00000001,uint8_t))   /* SUSPEND: Interrupt Pending */
15376
15377 /* ------------------------------------------------------------------------------------------------------------------------
15378         USB_IEN                              Pos/Masks                        Description
15379    ------------------------------------------------------------------------------------------------------------------------ */
15380 #define BITP_USB_IEN_VBUSERR                  7                               /* VBUS Threshold Indicator Interrupt Enable */
15381 #define BITP_USB_IEN_SESSREQ                  6                               /* Session Request Indicator Interrupt Enable */
15382 #define BITP_USB_IEN_DISCON                   5                               /* Disconnect Indicator Interrupt Enable */
15383 #define BITP_USB_IEN_CON                      4                               /* Connection Indicator Interrupt Enable */
15384 #define BITP_USB_IEN_SOF                      3                               /* Start-of-frame Indicator Interrupt Enable */
15385 #define BITP_USB_IEN_RSTBABBLE                2                               /* Reset/Babble Indicator Interrupt Enable */
15386 #define BITP_USB_IEN_RESUME                   1                               /* Resume Indicator Interrupt Enable */
15387 #define BITP_USB_IEN_SUSPEND                  0                               /* Suspend Indicator Interrupt Enable */
15388
15389 #define BITM_USB_IEN_VBUSERR                 (_ADI_MSK(0x00000080,uint8_t))   /* VBUS Threshold Indicator Interrupt Enable */
15390 #define ENUM_USB_IEN_VBUSERRDIS              (_ADI_MSK(0x00000000,uint8_t))   /* VBUSERR: Disable Interrupt */
15391 #define ENUM_USB_IEN_VBUSERREN               (_ADI_MSK(0x00000080,uint8_t))   /* VBUSERR: Enable Interrupt */
15392
15393 #define BITM_USB_IEN_SESSREQ                 (_ADI_MSK(0x00000040,uint8_t))   /* Session Request Indicator Interrupt Enable */
15394 #define ENUM_USB_IEN_SESSREQDIS              (_ADI_MSK(0x00000000,uint8_t))   /* SESSREQ: Disable Interrupt */
15395 #define ENUM_USB_IEN_SESSREQEN               (_ADI_MSK(0x00000040,uint8_t))   /* SESSREQ: Enable Interrupt */
15396
15397 #define BITM_USB_IEN_DISCON                  (_ADI_MSK(0x00000020,uint8_t))   /* Disconnect Indicator Interrupt Enable */
15398 #define ENUM_USB_IEN_DISCONDIS               (_ADI_MSK(0x00000000,uint8_t))   /* DISCON: Disable Interrupt */
15399 #define ENUM_USB_IEN_DISCONEN                (_ADI_MSK(0x00000020,uint8_t))   /* DISCON: Enable Interrupt */
15400
15401 #define BITM_USB_IEN_CON                     (_ADI_MSK(0x00000010,uint8_t))   /* Connection Indicator Interrupt Enable */
15402 #define ENUM_USB_IEN_CONDIS                  (_ADI_MSK(0x00000000,uint8_t))   /* CON: Disable Interrupt */
15403 #define ENUM_USB_IEN_CONEN                   (_ADI_MSK(0x00000010,uint8_t))   /* CON: Enable Interrupt */
15404
15405 #define BITM_USB_IEN_SOF                     (_ADI_MSK(0x00000008,uint8_t))   /* Start-of-frame Indicator Interrupt Enable */
15406 #define ENUM_USB_IEN_SOFDIS                  (_ADI_MSK(0x00000000,uint8_t))   /* SOF: Disable Interrupt */
15407 #define ENUM_USB_IEN_SOFEN                   (_ADI_MSK(0x00000008,uint8_t))   /* SOF: Enable Interrupt */
15408
15409 #define BITM_USB_IEN_RSTBABBLE               (_ADI_MSK(0x00000004,uint8_t))   /* Reset/Babble Indicator Interrupt Enable */
15410 #define ENUM_USB_IEN_RSTBABBLEDIS            (_ADI_MSK(0x00000000,uint8_t))   /* RSTBABBLE: Disable Interrupt */
15411 #define ENUM_USB_IEN_RSTBABBLEEN             (_ADI_MSK(0x00000004,uint8_t))   /* RSTBABBLE: Enable Interrupt */
15412
15413 #define BITM_USB_IEN_RESUME                  (_ADI_MSK(0x00000002,uint8_t))   /* Resume Indicator Interrupt Enable */
15414 #define ENUM_USB_IEN_RESUMEDIS               (_ADI_MSK(0x00000000,uint8_t))   /* RESUME: Disable Interrupt */
15415 #define ENUM_USB_IEN_RESUMEEN                (_ADI_MSK(0x00000002,uint8_t))   /* RESUME: Enable Interrupt */
15416
15417 #define BITM_USB_IEN_SUSPEND                 (_ADI_MSK(0x00000001,uint8_t))   /* Suspend Indicator Interrupt Enable */
15418 #define ENUM_USB_IEN_SUSPENDDIS              (_ADI_MSK(0x00000000,uint8_t))   /* SUSPEND: Disable Interrupt */
15419 #define ENUM_USB_IEN_SUSPENDEN               (_ADI_MSK(0x00000001,uint8_t))   /* SUSPEND: Enable Interrupt */
15420
15421 /* ------------------------------------------------------------------------------------------------------------------------
15422         USB_FRAME                            Pos/Masks                        Description
15423    ------------------------------------------------------------------------------------------------------------------------ */
15424 #define BITP_USB_FRAME_VALUE                  0                               /* Frame Number Value */
15425 #define BITM_USB_FRAME_VALUE                 (_ADI_MSK(0x000007FF,uint16_t))  /* Frame Number Value */
15426
15427 /* ------------------------------------------------------------------------------------------------------------------------
15428         USB_INDEX                            Pos/Masks                        Description
15429    ------------------------------------------------------------------------------------------------------------------------ */
15430 #define BITP_USB_INDEX_EP                     0                               /* Endpoint Index */
15431 #define BITM_USB_INDEX_EP                    (_ADI_MSK(0x0000000F,uint8_t))   /* Endpoint Index */
15432
15433 /* ------------------------------------------------------------------------------------------------------------------------
15434         USB_TESTMODE                         Pos/Masks                        Description
15435    ------------------------------------------------------------------------------------------------------------------------ */
15436 #define BITP_USB_TESTMODE_FIFOACCESS          6                               /* FIFO Access */
15437 #define BITP_USB_TESTMODE_TESTPACKET          3                               /* Test_Packet Mode */
15438 #define BITP_USB_TESTMODE_TESTK               2                               /* Test_K Mode */
15439 #define BITP_USB_TESTMODE_TESTJ               1                               /* Test_J Mode */
15440 #define BITP_USB_TESTMODE_TESTSE0NAK          0                               /* Test SE0 NAK */
15441 #define BITM_USB_TESTMODE_FIFOACCESS         (_ADI_MSK(0x00000040,uint8_t))   /* FIFO Access */
15442 #define BITM_USB_TESTMODE_TESTPACKET         (_ADI_MSK(0x00000008,uint8_t))   /* Test_Packet Mode */
15443 #define BITM_USB_TESTMODE_TESTK              (_ADI_MSK(0x00000004,uint8_t))   /* Test_K Mode */
15444 #define BITM_USB_TESTMODE_TESTJ              (_ADI_MSK(0x00000002,uint8_t))   /* Test_J Mode */
15445 #define BITM_USB_TESTMODE_TESTSE0NAK         (_ADI_MSK(0x00000001,uint8_t))   /* Test SE0 NAK */
15446
15447 /* ------------------------------------------------------------------------------------------------------------------------
15448         USB_EPI_TXMAXP                       Pos/Masks                        Description
15449    ------------------------------------------------------------------------------------------------------------------------ */
15450 #define BITP_USB_EPI_TXMAXP_MULTM1           11                               /* Multi-Packets per Micro-frame */
15451 #define BITP_USB_EPI_TXMAXP_MAXPAY            0                               /* Maximum Payload */
15452 #define BITM_USB_EPI_TXMAXP_MULTM1           (_ADI_MSK(0x00001800,uint16_t))  /* Multi-Packets per Micro-frame */
15453 #define BITM_USB_EPI_TXMAXP_MAXPAY           (_ADI_MSK(0x000007FF,uint16_t))  /* Maximum Payload */
15454
15455 /* ------------------------------------------------------------------------------------------------------------------------
15456         USB_EPI_TXCSR_P                      Pos/Masks                        Description
15457    ------------------------------------------------------------------------------------------------------------------------ */
15458 #define BITP_USB_EPI_TXCSR_P_AUTOSET         15                               /* TxPkRdy Autoset Enable */
15459 #define BITP_USB_EPI_TXCSR_P_ISO             14                               /* Isochronous Transfers Enable */
15460 #define BITP_USB_EPI_TXCSR_P_DMAREQEN        12                               /* DMA Request Enable Tx EP */
15461 #define BITP_USB_EPI_TXCSR_P_FRCDATATGL      11                               /* Force Data Toggle */
15462 #define BITP_USB_EPI_TXCSR_P_DMAREQMODE      10                               /* DMA Mode Select */
15463 #define BITP_USB_EPI_TXCSR_P_INCOMPTX         7                               /* Incomplete Tx */
15464 #define BITP_USB_EPI_TXCSR_P_CLRDATATGL       6                               /* Clear Endpoint Data Toggle */
15465 #define BITP_USB_EPI_TXCSR_P_SENTSTALL        5                               /* Sent STALL */
15466 #define BITP_USB_EPI_TXCSR_P_SENDSTALL        4                               /* Send STALL */
15467 #define BITP_USB_EPI_TXCSR_P_FLUSHFIFO        3                               /* Flush Endpoint FIFO */
15468 #define BITP_USB_EPI_TXCSR_P_URUNERR          2                               /* Underrun Error */
15469 #define BITP_USB_EPI_TXCSR_P_NEFIFO           1                               /* Not Empty FIFO */
15470 #define BITP_USB_EPI_TXCSR_P_TXPKTRDY         0                               /* Tx Packet Ready */
15471
15472 #define BITM_USB_EPI_TXCSR_P_AUTOSET         (_ADI_MSK(0x00008000,uint16_t))  /* TxPkRdy Autoset Enable */
15473 #define ENUM_USB_EPI_TXCSR_P_NO_AUTOSET      (_ADI_MSK(0x00000000,uint16_t))  /* AUTOSET: Disable Autoset */
15474 #define ENUM_USB_EPI_TXCSR_P_AUTOSET         (_ADI_MSK(0x00008000,uint16_t))  /* AUTOSET: Enable Autoset */
15475
15476 #define BITM_USB_EPI_TXCSR_P_ISO             (_ADI_MSK(0x00004000,uint16_t))  /* Isochronous Transfers Enable */
15477 #define ENUM_USB_EPI_TXCSR_P_ISODIS          (_ADI_MSK(0x00000000,uint16_t))  /* ISO: Disable Tx EP Isochronous Transfers */
15478 #define ENUM_USB_EPI_TXCSR_P_ISOEN           (_ADI_MSK(0x00004000,uint16_t))  /* ISO: Enable Tx EP Isochronous Transfers */
15479
15480 #define BITM_USB_EPI_TXCSR_P_DMAREQEN        (_ADI_MSK(0x00001000,uint16_t))  /* DMA Request Enable Tx EP */
15481 #define ENUM_USB_EPI_TXCSR_P_DMAREQDIS       (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQEN: Disable DMA Request */
15482 #define ENUM_USB_EPI_TXCSR_P_DMAREQEN        (_ADI_MSK(0x00001000,uint16_t))  /* DMAREQEN: Enable DMA Request */
15483
15484 #define BITM_USB_EPI_TXCSR_P_FRCDATATGL      (_ADI_MSK(0x00000800,uint16_t))  /* Force Data Toggle */
15485 #define ENUM_USB_EPI_TXCSR_P_NO_FRCTGL       (_ADI_MSK(0x00000000,uint16_t))  /* FRCDATATGL: No Action */
15486 #define ENUM_USB_EPI_TXCSR_P_FRCTGL          (_ADI_MSK(0x00000800,uint16_t))  /* FRCDATATGL: Toggle Endpoint Data */
15487
15488 #define BITM_USB_EPI_TXCSR_P_DMAREQMODE      (_ADI_MSK(0x00000400,uint16_t))  /* DMA Mode Select */
15489 #define ENUM_USB_EPI_TXCSR_P_DMARQMODE0      (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQMODE: DMA Request Mode 0 */
15490 #define ENUM_USB_EPI_TXCSR_P_DMARQMODE1      (_ADI_MSK(0x00000400,uint16_t))  /* DMAREQMODE: DMA Request Mode 1 */
15491
15492 #define BITM_USB_EPI_TXCSR_P_INCOMPTX        (_ADI_MSK(0x00000080,uint16_t))  /* Incomplete Tx */
15493 #define ENUM_USB_EPI_TXCSR_P_NO_INCOMP       (_ADI_MSK(0x00000000,uint16_t))  /* INCOMPTX: No Status */
15494 #define ENUM_USB_EPI_TXCSR_P_INCOMP          (_ADI_MSK(0x00000080,uint16_t))  /* INCOMPTX: Incomplete Tx (Insufficient IN Tokens) */
15495
15496 #define BITM_USB_EPI_TXCSR_P_CLRDATATGL      (_ADI_MSK(0x00000040,uint16_t))  /* Clear Endpoint Data Toggle */
15497 #define ENUM_USB_EPI_TXCSR_P_NO_CLRTGL       (_ADI_MSK(0x00000000,uint16_t))  /* CLRDATATGL: No Action */
15498 #define ENUM_USB_EPI_TXCSR_P_CLRTGL          (_ADI_MSK(0x00000040,uint16_t))  /* CLRDATATGL: Reset EP Data Toggle to 0 */
15499
15500 #define BITM_USB_EPI_TXCSR_P_SENTSTALL       (_ADI_MSK(0x00000020,uint16_t))  /* Sent STALL */
15501 #define ENUM_USB_EPI_TXCSR_P_NO_STALSNT      (_ADI_MSK(0x00000000,uint16_t))  /* SENTSTALL: No Status */
15502 #define ENUM_USB_EPI_TXCSR_P_STALSNT         (_ADI_MSK(0x00000020,uint16_t))  /* SENTSTALL: STALL Handshake Transmitted */
15503
15504 #define BITM_USB_EPI_TXCSR_P_SENDSTALL       (_ADI_MSK(0x00000010,uint16_t))  /* Send STALL */
15505 #define ENUM_USB_EPI_TXCSR_P_NO_STALL        (_ADI_MSK(0x00000000,uint16_t))  /* SENDSTALL: No Request */
15506 #define ENUM_USB_EPI_TXCSR_P_STALL           (_ADI_MSK(0x00000010,uint16_t))  /* SENDSTALL: Request STALL Handshake Transmission */
15507
15508 #define BITM_USB_EPI_TXCSR_P_FLUSHFIFO       (_ADI_MSK(0x00000008,uint16_t))  /* Flush Endpoint FIFO */
15509 #define ENUM_USB_EPI_TXCSR_P_NO_FLUSH        (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
15510 #define ENUM_USB_EPI_TXCSR_P_FLUSH           (_ADI_MSK(0x00000008,uint16_t))  /* FLUSHFIFO: Flush endpoint FIFO */
15511
15512 #define BITM_USB_EPI_TXCSR_P_URUNERR         (_ADI_MSK(0x00000004,uint16_t))  /* Underrun Error */
15513 #define ENUM_USB_EPI_TXCSR_P_NO_URUNERR      (_ADI_MSK(0x00000000,uint16_t))  /* URUNERR: No Status */
15514 #define ENUM_USB_EPI_TXCSR_P_URUNERR         (_ADI_MSK(0x00000004,uint16_t))  /* URUNERR: Underrun Error */
15515
15516 #define BITM_USB_EPI_TXCSR_P_NEFIFO          (_ADI_MSK(0x00000002,uint16_t))  /* Not Empty FIFO */
15517 #define ENUM_USB_EPI_TXCSR_P_NO_FIFONE       (_ADI_MSK(0x00000000,uint16_t))  /* NEFIFO: FIFO Empty */
15518 #define ENUM_USB_EPI_TXCSR_P_FIFONE          (_ADI_MSK(0x00000002,uint16_t))  /* NEFIFO: FIFO Not Empty */
15519
15520 #define BITM_USB_EPI_TXCSR_P_TXPKTRDY        (_ADI_MSK(0x00000001,uint16_t))  /* Tx Packet Ready */
15521 #define ENUM_USB_EPI_TXCSR_P_NO_PKTRDY       (_ADI_MSK(0x00000000,uint16_t))  /* TXPKTRDY: No Tx Packet */
15522 #define ENUM_USB_EPI_TXCSR_P_PKTRDY          (_ADI_MSK(0x00000001,uint16_t))  /* TXPKTRDY: Tx Packet in Endpoint FIFO */
15523
15524 /* ------------------------------------------------------------------------------------------------------------------------
15525         USB_EPI_TXCSR_H                      Pos/Masks                        Description
15526    ------------------------------------------------------------------------------------------------------------------------ */
15527 #define BITP_USB_EPI_TXCSR_H_AUTOSET         15                               /* TxPkRdy Autoset Enable */
15528 #define BITP_USB_EPI_TXCSR_H_DMAREQEN        12                               /* DMA Request Enable Tx EP */
15529 #define BITP_USB_EPI_TXCSR_H_FRCDATATGL      11                               /* Force Data Toggle */
15530 #define BITP_USB_EPI_TXCSR_H_DMAREQMODE      10                               /* DMA Mode Select */
15531 #define BITP_USB_EPI_TXCSR_H_DATGLEN          9                               /* Data Toggle Write Enable */
15532 #define BITP_USB_EPI_TXCSR_H_DATGL            8                               /* Data Toggle */
15533 #define BITP_USB_EPI_TXCSR_H_NAKTOINCMP       7                               /* NAK Timeout Incomplete */
15534 #define BITP_USB_EPI_TXCSR_H_CLRDATATGL       6                               /* Clear Endpoint Data Toggle */
15535 #define BITP_USB_EPI_TXCSR_H_RXSTALL          5                               /* Rx STALL */
15536 #define BITP_USB_EPI_TXCSR_H_SETUPPKT         4                               /* Setup Packet */
15537 #define BITP_USB_EPI_TXCSR_H_FLUSHFIFO        3                               /* Flush Endpoint FIFO */
15538 #define BITP_USB_EPI_TXCSR_H_TXTOERR          2                               /* Tx Timeout Error */
15539 #define BITP_USB_EPI_TXCSR_H_NEFIFO           1                               /* Not Empty FIFO */
15540 #define BITP_USB_EPI_TXCSR_H_TXPKTRDY         0                               /* Tx Packet Ready */
15541
15542 #define BITM_USB_EPI_TXCSR_H_AUTOSET         (_ADI_MSK(0x00008000,uint16_t))  /* TxPkRdy Autoset Enable */
15543 #define ENUM_USB_EPI_TXCSR_H_NO_AUTOSET      (_ADI_MSK(0x00000000,uint16_t))  /* AUTOSET: Disable Autoset */
15544 #define ENUM_USB_EPI_TXCSR_H_AUTOSET         (_ADI_MSK(0x00008000,uint16_t))  /* AUTOSET: Enable Autoset */
15545
15546 #define BITM_USB_EPI_TXCSR_H_DMAREQEN        (_ADI_MSK(0x00001000,uint16_t))  /* DMA Request Enable Tx EP */
15547 #define ENUM_USB_EPI_TXCSR_H_DMAREQDIS       (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQEN: Disable DMA Request */
15548 #define ENUM_USB_EPI_TXCSR_H_DMAREQEN        (_ADI_MSK(0x00001000,uint16_t))  /* DMAREQEN: Enable DMA Request */
15549
15550 #define BITM_USB_EPI_TXCSR_H_FRCDATATGL      (_ADI_MSK(0x00000800,uint16_t))  /* Force Data Toggle */
15551 #define ENUM_USB_EPI_TXCSR_H_NO_FRCTGL       (_ADI_MSK(0x00000000,uint16_t))  /* FRCDATATGL: No Action */
15552 #define ENUM_USB_EPI_TXCSR_H_FRCTGL          (_ADI_MSK(0x00000800,uint16_t))  /* FRCDATATGL: Toggle Endpoint Data */
15553
15554 #define BITM_USB_EPI_TXCSR_H_DMAREQMODE      (_ADI_MSK(0x00000400,uint16_t))  /* DMA Mode Select */
15555 #define ENUM_USB_EPI_TXCSR_H_DMARQMODE0      (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQMODE: DMA Request Mode 0 */
15556 #define ENUM_USB_EPI_TXCSR_H_DMARQMODE1      (_ADI_MSK(0x00000400,uint16_t))  /* DMAREQMODE: DMA Request Mode 1 */
15557
15558 #define BITM_USB_EPI_TXCSR_H_DATGLEN         (_ADI_MSK(0x00000200,uint16_t))  /* Data Toggle Write Enable */
15559 #define ENUM_USB_EPI_TXCSR_H_NO_DATGLEN      (_ADI_MSK(0x00000000,uint16_t))  /* DATGLEN: Disable Write to DATGL */
15560 #define ENUM_USB_EPI_TXCSR_H_DATGLEN         (_ADI_MSK(0x00000200,uint16_t))  /* DATGLEN: Enable Write to DATGL */
15561
15562 #define BITM_USB_EPI_TXCSR_H_DATGL           (_ADI_MSK(0x00000100,uint16_t))  /* Data Toggle */
15563 #define ENUM_USB_EPI_TXCSR_H_NO_DATGL        (_ADI_MSK(0x00000000,uint16_t))  /* DATGL: DATA0 is set */
15564 #define ENUM_USB_EPI_TXCSR_H_DATGL           (_ADI_MSK(0x00000100,uint16_t))  /* DATGL: DATA1 is set */
15565
15566 #define BITM_USB_EPI_TXCSR_H_NAKTOINCMP      (_ADI_MSK(0x00000080,uint16_t))  /* NAK Timeout Incomplete */
15567 #define ENUM_USB_EPI_TXCSR_H_NO_NAKTO        (_ADI_MSK(0x00000000,uint16_t))  /* NAKTOINCMP: No Status */
15568 #define ENUM_USB_EPI_TXCSR_H_NAKTO           (_ADI_MSK(0x00000080,uint16_t))  /* NAKTOINCMP: NAK Timeout Over Maximum */
15569
15570 #define BITM_USB_EPI_TXCSR_H_CLRDATATGL      (_ADI_MSK(0x00000040,uint16_t))  /* Clear Endpoint Data Toggle */
15571 #define ENUM_USB_EPI_TXCSR_H_NO_CLRTGL       (_ADI_MSK(0x00000000,uint16_t))  /* CLRDATATGL: No Action */
15572 #define ENUM_USB_EPI_TXCSR_H_CLRTGL          (_ADI_MSK(0x00000040,uint16_t))  /* CLRDATATGL: Reset EP Data Toggle to 0 */
15573
15574 #define BITM_USB_EPI_TXCSR_H_RXSTALL         (_ADI_MSK(0x00000020,uint16_t))  /* Rx STALL */
15575 #define ENUM_USB_EPI_TXCSR_H_NO_RXSTALL      (_ADI_MSK(0x00000000,uint16_t))  /* RXSTALL: No Status */
15576 #define ENUM_USB_EPI_TXCSR_H_RXSTALL         (_ADI_MSK(0x00000020,uint16_t))  /* RXSTALL: Stall Received from Device */
15577
15578 #define BITM_USB_EPI_TXCSR_H_SETUPPKT        (_ADI_MSK(0x00000010,uint16_t))  /* Setup Packet */
15579 #define ENUM_USB_EPI_TXCSR_H_NO_SETUPPK      (_ADI_MSK(0x00000000,uint16_t))  /* SETUPPKT: No Request */
15580 #define ENUM_USB_EPI_TXCSR_H_SETUPPKT        (_ADI_MSK(0x00000010,uint16_t))  /* SETUPPKT: Send SETUP Token */
15581
15582 #define BITM_USB_EPI_TXCSR_H_FLUSHFIFO       (_ADI_MSK(0x00000008,uint16_t))  /* Flush Endpoint FIFO */
15583 #define ENUM_USB_EPI_TXCSR_H_NO_FLUSH        (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
15584 #define ENUM_USB_EPI_TXCSR_H_FLUSH           (_ADI_MSK(0x00000008,uint16_t))  /* FLUSHFIFO: Flush endpoint FIFO */
15585
15586 #define BITM_USB_EPI_TXCSR_H_TXTOERR         (_ADI_MSK(0x00000004,uint16_t))  /* Tx Timeout Error */
15587 #define ENUM_USB_EPI_TXCSR_H_NO_TXTOERR      (_ADI_MSK(0x00000000,uint16_t))  /* TXTOERR: No Status */
15588 #define ENUM_USB_EPI_TXCSR_H_TXTOERR         (_ADI_MSK(0x00000004,uint16_t))  /* TXTOERR: Tx Timeout Error */
15589
15590 #define BITM_USB_EPI_TXCSR_H_NEFIFO          (_ADI_MSK(0x00000002,uint16_t))  /* Not Empty FIFO */
15591 #define ENUM_USB_EPI_TXCSR_H_NO_NEFIFO       (_ADI_MSK(0x00000000,uint16_t))  /* NEFIFO: FIFO Empty */
15592 #define ENUM_USB_EPI_TXCSR_H_NEFIFO          (_ADI_MSK(0x00000002,uint16_t))  /* NEFIFO: FIFO Not Empty */
15593
15594 #define BITM_USB_EPI_TXCSR_H_TXPKTRDY        (_ADI_MSK(0x00000001,uint16_t))  /* Tx Packet Ready */
15595 #define ENUM_USB_EPI_TXCSR_H_NO_PKTRDY       (_ADI_MSK(0x00000000,uint16_t))  /* TXPKTRDY: No Tx Packet */
15596 #define ENUM_USB_EPI_TXCSR_H_PKTRDY          (_ADI_MSK(0x00000001,uint16_t))  /* TXPKTRDY: Tx Packet in Endpoint FIFO */
15597
15598 /* ------------------------------------------------------------------------------------------------------------------------
15599         USB_EP0I_CSR_P                       Pos/Masks                        Description
15600    ------------------------------------------------------------------------------------------------------------------------ */
15601 #define BITP_USB_EP0I_CSR_P_FLUSHFIFO         8                               /* Flush Endpoint FIFO */
15602 #define BITP_USB_EP0I_CSR_P_SSETUPEND         7                               /* Service Setup End */
15603 #define BITP_USB_EP0I_CSR_P_SPKTRDY           6                               /* Service Rx Packet Ready */
15604 #define BITP_USB_EP0I_CSR_P_SENDSTALL         5                               /* Send Stall */
15605 #define BITP_USB_EP0I_CSR_P_SETUPEND          4                               /* Setup End */
15606 #define BITP_USB_EP0I_CSR_P_DATAEND           3                               /* Data End */
15607 #define BITP_USB_EP0I_CSR_P_SENTSTALL         2                               /* Sent Stall */
15608 #define BITP_USB_EP0I_CSR_P_TXPKTRDY          1                               /* Tx Packet Ready */
15609 #define BITP_USB_EP0I_CSR_P_RXPKTRDY          0                               /* Rx Packet Ready */
15610
15611 #define BITM_USB_EP0I_CSR_P_FLUSHFIFO        (_ADI_MSK(0x00000100,uint16_t))  /* Flush Endpoint FIFO */
15612 #define ENUM_USB_EP0I_CSR_P_NO_FLUSH         (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
15613 #define ENUM_USB_EP0I_CSR_P_FLUSH            (_ADI_MSK(0x00000100,uint16_t))  /* FLUSHFIFO: Flush Endpoint FIFO */
15614
15615 #define BITM_USB_EP0I_CSR_P_SSETUPEND        (_ADI_MSK(0x00000080,uint16_t))  /* Service Setup End */
15616 #define ENUM_USB_EP0I_CSR_P_NOSSETUPEND      (_ADI_MSK(0x00000000,uint16_t))  /* SSETUPEND: No Action */
15617 #define ENUM_USB_EP0I_CSR_P_SSETUPEND        (_ADI_MSK(0x00000080,uint16_t))  /* SSETUPEND: Clear SETUPEND Bit */
15618
15619 #define BITM_USB_EP0I_CSR_P_SPKTRDY          (_ADI_MSK(0x00000040,uint16_t))  /* Service Rx Packet Ready */
15620 #define ENUM_USB_EP0I_CSR_P_NO_SPKTRDY       (_ADI_MSK(0x00000000,uint16_t))  /* SPKTRDY: No Action */
15621 #define ENUM_USB_EP0I_CSR_P_SPKTRDY          (_ADI_MSK(0x00000040,uint16_t))  /* SPKTRDY: Clear RXPKTRDY Bit */
15622
15623 #define BITM_USB_EP0I_CSR_P_SENDSTALL        (_ADI_MSK(0x00000020,uint16_t))  /* Send Stall */
15624 #define ENUM_USB_EP0I_CSR_P_NO_STALL         (_ADI_MSK(0x00000000,uint16_t))  /* SENDSTALL: No Action */
15625 #define ENUM_USB_EP0I_CSR_P_STALL            (_ADI_MSK(0x00000020,uint16_t))  /* SENDSTALL: Terminate Current Transaction */
15626
15627 #define BITM_USB_EP0I_CSR_P_SETUPEND         (_ADI_MSK(0x00000010,uint16_t))  /* Setup End */
15628 #define ENUM_USB_EP0I_CSR_P_NO_SETUPEND      (_ADI_MSK(0x00000000,uint16_t))  /* SETUPEND: No Status */
15629 #define ENUM_USB_EP0I_CSR_P_SETUPEND         (_ADI_MSK(0x00000010,uint16_t))  /* SETUPEND: Setup Ended before DATAEND */
15630
15631 #define BITM_USB_EP0I_CSR_P_DATAEND          (_ADI_MSK(0x00000008,uint16_t))  /* Data End */
15632 #define ENUM_USB_EP0I_CSR_P_NO_DATAEND       (_ADI_MSK(0x00000000,uint16_t))  /* DATAEND: No Status */
15633 #define ENUM_USB_EP0I_CSR_P_DATAEND          (_ADI_MSK(0x00000008,uint16_t))  /* DATAEND: Data End Condition */
15634
15635 #define BITM_USB_EP0I_CSR_P_SENTSTALL        (_ADI_MSK(0x00000004,uint16_t))  /* Sent Stall */
15636 #define ENUM_USB_EP0I_CSR_P_NO_STALSNT       (_ADI_MSK(0x00000000,uint16_t))  /* SENTSTALL: No Status */
15637 #define ENUM_USB_EP0I_CSR_P_STALSNT          (_ADI_MSK(0x00000004,uint16_t))  /* SENTSTALL: Transmitted STALL Handshake */
15638
15639 #define BITM_USB_EP0I_CSR_P_TXPKTRDY         (_ADI_MSK(0x00000002,uint16_t))  /* Tx Packet Ready */
15640 #define ENUM_USB_EP0I_CSR_P_NO_TXPKTRDY      (_ADI_MSK(0x00000000,uint16_t))  /* TXPKTRDY:  */
15641 #define ENUM_USB_EP0I_CSR_P_TXPKTRDY         (_ADI_MSK(0x00000002,uint16_t))  /* TXPKTRDY: Set this bit after loading a data packet into the FIFO */
15642
15643 #define BITM_USB_EP0I_CSR_P_RXPKTRDY         (_ADI_MSK(0x00000001,uint16_t))  /* Rx Packet Ready */
15644 #define ENUM_USB_EP0I_CSR_P_NO_PKTRDY        (_ADI_MSK(0x00000000,uint16_t))  /* RXPKTRDY: No Rx Packet */
15645 #define ENUM_USB_EP0I_CSR_P_PKTRDY           (_ADI_MSK(0x00000001,uint16_t))  /* RXPKTRDY: Rx Packet in Endpoint FIFO */
15646
15647 /* ------------------------------------------------------------------------------------------------------------------------
15648         USB_EP0I_CSR_H                       Pos/Masks                        Description
15649    ------------------------------------------------------------------------------------------------------------------------ */
15650 #define BITP_USB_EP0I_CSR_H_DISPING          11                               /* Disable Ping */
15651 #define BITP_USB_EP0I_CSR_H_DATGLEN          10                               /* Data Toggle Write Enable */
15652 #define BITP_USB_EP0I_CSR_H_DATGL             9                               /* Data Toggle */
15653 #define BITP_USB_EP0I_CSR_H_FLUSHFIFO         8                               /* Flush Endpoint FIFO */
15654 #define BITP_USB_EP0I_CSR_H_NAKTO             7                               /* NAK Timeout */
15655 #define BITP_USB_EP0I_CSR_H_STATUSPKT         6                               /* Status Packet */
15656 #define BITP_USB_EP0I_CSR_H_REQPKT            5                               /* Request Packet */
15657 #define BITP_USB_EP0I_CSR_H_TOERR             4                               /* Timeout Error */
15658 #define BITP_USB_EP0I_CSR_H_SETUPPKT          3                               /* Setup Packet */
15659 #define BITP_USB_EP0I_CSR_H_RXSTALL           2                               /* Rx Stall */
15660 #define BITP_USB_EP0I_CSR_H_TXPKTRDY          1                               /* Tx Packet Ready */
15661 #define BITP_USB_EP0I_CSR_H_RXPKTRDY          0                               /* Rx Packet Ready */
15662
15663 #define BITM_USB_EP0I_CSR_H_DISPING          (_ADI_MSK(0x00000800,uint16_t))  /* Disable Ping */
15664 #define ENUM_USB_EP0I_CSR_H_NO_DISPING       (_ADI_MSK(0x00000000,uint16_t))  /* DISPING: Issue PING tokens */
15665 #define ENUM_USB_EP0I_CSR_H_DISPING          (_ADI_MSK(0x00000800,uint16_t))  /* DISPING: Do not issue PING */
15666
15667 #define BITM_USB_EP0I_CSR_H_DATGLEN          (_ADI_MSK(0x00000400,uint16_t))  /* Data Toggle Write Enable */
15668 #define ENUM_USB_EP0I_CSR_H_NO_DATGLEN       (_ADI_MSK(0x00000000,uint16_t))  /* DATGLEN: Disable Write to DATGL */
15669 #define ENUM_USB_EP0I_CSR_H_DATGLEN          (_ADI_MSK(0x00000400,uint16_t))  /* DATGLEN: Enable Write to DATGL */
15670
15671 #define BITM_USB_EP0I_CSR_H_DATGL            (_ADI_MSK(0x00000200,uint16_t))  /* Data Toggle */
15672 #define ENUM_USB_EP0I_CSR_H_NO_DATATGL       (_ADI_MSK(0x00000000,uint16_t))  /* DATGL: DATA0 is Set */
15673 #define ENUM_USB_EP0I_CSR_H_DATATGL          (_ADI_MSK(0x00000200,uint16_t))  /* DATGL: DATA1 is Set */
15674
15675 #define BITM_USB_EP0I_CSR_H_FLUSHFIFO        (_ADI_MSK(0x00000100,uint16_t))  /* Flush Endpoint FIFO */
15676 #define ENUM_USB_EP0I_CSR_H_NO_FLUSH         (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
15677 #define ENUM_USB_EP0I_CSR_H_FLUSH            (_ADI_MSK(0x00000100,uint16_t))  /* FLUSHFIFO: Flush Endpoint FIFO */
15678
15679 #define BITM_USB_EP0I_CSR_H_NAKTO            (_ADI_MSK(0x00000080,uint16_t))  /* NAK Timeout */
15680 #define ENUM_USB_EP0I_CSR_H_NO_NAKTO         (_ADI_MSK(0x00000000,uint16_t))  /* NAKTO: No Status */
15681 #define ENUM_USB_EP0I_CSR_H_NAKTO            (_ADI_MSK(0x00000080,uint16_t))  /* NAKTO: Endpoint Halted (NAK Timeout) */
15682
15683 #define BITM_USB_EP0I_CSR_H_STATUSPKT        (_ADI_MSK(0x00000040,uint16_t))  /* Status Packet */
15684 #define ENUM_USB_EP0I_CSR_H_NO_STATPKT       (_ADI_MSK(0x00000000,uint16_t))  /* STATUSPKT: No Request */
15685 #define ENUM_USB_EP0I_CSR_H_STATPKT          (_ADI_MSK(0x00000040,uint16_t))  /* STATUSPKT: Request Status Transaction */
15686
15687 #define BITM_USB_EP0I_CSR_H_REQPKT           (_ADI_MSK(0x00000020,uint16_t))  /* Request Packet */
15688 #define ENUM_USB_EP0I_CSR_H_NO_REQPKT        (_ADI_MSK(0x00000000,uint16_t))  /* REQPKT: No Request */
15689 #define ENUM_USB_EP0I_CSR_H_REQPKT           (_ADI_MSK(0x00000020,uint16_t))  /* REQPKT: Send IN Tokens to Device */
15690
15691 #define BITM_USB_EP0I_CSR_H_TOERR            (_ADI_MSK(0x00000010,uint16_t))  /* Timeout Error */
15692 #define ENUM_USB_EP0I_CSR_H_NO_TOERR         (_ADI_MSK(0x00000000,uint16_t))  /* TOERR: No Status */
15693 #define ENUM_USB_EP0I_CSR_H_TOERR            (_ADI_MSK(0x00000010,uint16_t))  /* TOERR: Timeout Error */
15694
15695 #define BITM_USB_EP0I_CSR_H_SETUPPKT         (_ADI_MSK(0x00000008,uint16_t))  /* Setup Packet */
15696 #define ENUM_USB_EP0I_CSR_H_NO_SETUPPKT      (_ADI_MSK(0x00000000,uint16_t))  /* SETUPPKT: No Request */
15697 #define ENUM_USB_EP0I_CSR_H_SETUPPKT         (_ADI_MSK(0x00000008,uint16_t))  /* SETUPPKT: Send SETUP token */
15698
15699 #define BITM_USB_EP0I_CSR_H_RXSTALL          (_ADI_MSK(0x00000004,uint16_t))  /* Rx Stall */
15700 #define ENUM_USB_EP0I_CSR_H_NO_RXSTALL       (_ADI_MSK(0x00000000,uint16_t))  /* RXSTALL: No Status */
15701 #define ENUM_USB_EP0I_CSR_H_RXSTALL          (_ADI_MSK(0x00000004,uint16_t))  /* RXSTALL: Stall Received from Device */
15702
15703 #define BITM_USB_EP0I_CSR_H_TXPKTRDY         (_ADI_MSK(0x00000002,uint16_t))  /* Tx Packet Ready */
15704 #define ENUM_USB_EP0I_CSR_H_NO_TXPKTRDY      (_ADI_MSK(0x00000000,uint16_t))  /* TXPKTRDY: No Tx Packet */
15705 #define ENUM_USB_EP0I_CSR_H_TXPKTRDY         (_ADI_MSK(0x00000002,uint16_t))  /* TXPKTRDY: Tx Packet in Endpoint FIFO */
15706
15707 #define BITM_USB_EP0I_CSR_H_RXPKTRDY         (_ADI_MSK(0x00000001,uint16_t))  /* Rx Packet Ready */
15708 #define ENUM_USB_EP0I_CSR_H_NO_RXPKTRDY      (_ADI_MSK(0x00000000,uint16_t))  /* RXPKTRDY: No Rx Packet */
15709 #define ENUM_USB_EP0I_CSR_H_RXPKTRDY         (_ADI_MSK(0x00000001,uint16_t))  /* RXPKTRDY: Rx Packet in Endpoint FIFO */
15710
15711 /* ------------------------------------------------------------------------------------------------------------------------
15712         USB_EPI_RXMAXP                       Pos/Masks                        Description
15713    ------------------------------------------------------------------------------------------------------------------------ */
15714 #define BITP_USB_EPI_RXMAXP_MULTM1           11                               /* Multi-Packets per Micro-frame */
15715 #define BITP_USB_EPI_RXMAXP_MAXPAY            0                               /* Maximum Payload */
15716 #define BITM_USB_EPI_RXMAXP_MULTM1           (_ADI_MSK(0x00001800,uint16_t))  /* Multi-Packets per Micro-frame */
15717 #define BITM_USB_EPI_RXMAXP_MAXPAY           (_ADI_MSK(0x000007FF,uint16_t))  /* Maximum Payload */
15718
15719 /* ------------------------------------------------------------------------------------------------------------------------
15720         USB_EPI_RXCSR_H                      Pos/Masks                        Description
15721    ------------------------------------------------------------------------------------------------------------------------ */
15722 #define BITP_USB_EPI_RXCSR_H_AUTOCLR         15                               /* Auto Clear Enable */
15723 #define BITP_USB_EPI_RXCSR_H_AUTOREQ         14                               /* Auto Request Clear Enable */
15724 #define BITP_USB_EPI_RXCSR_H_DMAREQEN        13                               /* DMA Request Enable Rx EP */
15725 #define BITP_USB_EPI_RXCSR_H_PIDERR          12                               /* Packet ID Error */
15726 #define BITP_USB_EPI_RXCSR_H_DMAREQMODE      11                               /* DMA Mode Select */
15727 #define BITP_USB_EPI_RXCSR_H_DATGLEN         10                               /* Data Toggle Write Enable */
15728 #define BITP_USB_EPI_RXCSR_H_DATGL            9                               /* Data Toggle */
15729 #define BITP_USB_EPI_RXCSR_H_INCOMPRX         8                               /* Incomplete Rx */
15730 #define BITP_USB_EPI_RXCSR_H_CLRDATATGL       7                               /* Clear Endpoint Data Toggle */
15731 #define BITP_USB_EPI_RXCSR_H_RXSTALL          6                               /* Rx STALL */
15732 #define BITP_USB_EPI_RXCSR_H_REQPKT           5                               /* Request Packet */
15733 #define BITP_USB_EPI_RXCSR_H_FLUSHFIFO        4                               /* Flush Endpoint FIFO */
15734 #define BITP_USB_EPI_RXCSR_H_NAKTODERR        3                               /* NAK Timeout Data Error */
15735 #define BITP_USB_EPI_RXCSR_H_RXTOERR          2                               /* Rx Timeout Error */
15736 #define BITP_USB_EPI_RXCSR_H_FIFOFULL         1                               /* FIFO Full */
15737 #define BITP_USB_EPI_RXCSR_H_RXPKTRDY         0                               /* Rx Packet Ready */
15738
15739 #define BITM_USB_EPI_RXCSR_H_AUTOCLR         (_ADI_MSK(0x00008000,uint16_t))  /* Auto Clear Enable */
15740 #define ENUM_USB_EPI_RXCSR_H_NO_AUTOCLR      (_ADI_MSK(0x00000000,uint16_t))  /* AUTOCLR: Disable Auto Clear */
15741 #define ENUM_USB_EPI_RXCSR_H_AUTOCLR         (_ADI_MSK(0x00008000,uint16_t))  /* AUTOCLR: Enable Auto Clear */
15742
15743 #define BITM_USB_EPI_RXCSR_H_AUTOREQ         (_ADI_MSK(0x00004000,uint16_t))  /* Auto Request Clear Enable */
15744 #define ENUM_USB_EPI_RXCSR_H_NO_AUTOREQ      (_ADI_MSK(0x00000000,uint16_t))  /* AUTOREQ: Disable Auto Request Clear */
15745 #define ENUM_USB_EPI_RXCSR_H_AUTOREQ         (_ADI_MSK(0x00004000,uint16_t))  /* AUTOREQ: Enable Auto Request Clear */
15746
15747 #define BITM_USB_EPI_RXCSR_H_DMAREQEN        (_ADI_MSK(0x00002000,uint16_t))  /* DMA Request Enable Rx EP */
15748 #define ENUM_USB_EPI_RXCSR_H_DMAREQDIS       (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQEN: Disable DMA Request */
15749 #define ENUM_USB_EPI_RXCSR_H_DMAREQEN        (_ADI_MSK(0x00002000,uint16_t))  /* DMAREQEN: Enable DMA Request */
15750
15751 #define BITM_USB_EPI_RXCSR_H_PIDERR          (_ADI_MSK(0x00001000,uint16_t))  /* Packet ID Error */
15752 #define ENUM_USB_EPI_RXCSR_H_NO_PIDERR       (_ADI_MSK(0x00000000,uint16_t))  /* PIDERR: No Status */
15753 #define ENUM_USB_EPI_RXCSR_H_PIDERR          (_ADI_MSK(0x00001000,uint16_t))  /* PIDERR: PID Error */
15754
15755 #define BITM_USB_EPI_RXCSR_H_DMAREQMODE      (_ADI_MSK(0x00000800,uint16_t))  /* DMA Mode Select */
15756 #define ENUM_USB_EPI_RXCSR_H_DMARQMODE0      (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQMODE: DMA Request Mode 0 */
15757 #define ENUM_USB_EPI_RXCSR_H_DMARQMODE1      (_ADI_MSK(0x00000800,uint16_t))  /* DMAREQMODE: DMA Request Mode 1 */
15758
15759 #define BITM_USB_EPI_RXCSR_H_DATGLEN         (_ADI_MSK(0x00000400,uint16_t))  /* Data Toggle Write Enable */
15760 #define ENUM_USB_EPI_RXCSR_H_DATGLDIS        (_ADI_MSK(0x00000000,uint16_t))  /* DATGLEN: Disable Write to DATGL */
15761 #define ENUM_USB_EPI_RXCSR_H_DATGLEN         (_ADI_MSK(0x00000400,uint16_t))  /* DATGLEN: Enable Write to DATGL */
15762
15763 #define BITM_USB_EPI_RXCSR_H_DATGL           (_ADI_MSK(0x00000200,uint16_t))  /* Data Toggle */
15764 #define ENUM_USB_EPI_RXCSR_H_NO_DATGL        (_ADI_MSK(0x00000000,uint16_t))  /* DATGL: DATA0 is Set */
15765 #define ENUM_USB_EPI_RXCSR_H_DATGL           (_ADI_MSK(0x00000200,uint16_t))  /* DATGL: DATA1 is Set */
15766
15767 #define BITM_USB_EPI_RXCSR_H_INCOMPRX        (_ADI_MSK(0x00000100,uint16_t))  /* Incomplete Rx */
15768 #define ENUM_USB_EPI_RXCSR_H_NO_INCOMP       (_ADI_MSK(0x00000000,uint16_t))  /* INCOMPRX: No Status */
15769 #define ENUM_USB_EPI_RXCSR_H_INCOMP          (_ADI_MSK(0x00000100,uint16_t))  /* INCOMPRX: Incomplete Rx */
15770
15771 #define BITM_USB_EPI_RXCSR_H_CLRDATATGL      (_ADI_MSK(0x00000080,uint16_t))  /* Clear Endpoint Data Toggle */
15772 #define ENUM_USB_EPI_RXCSR_H_NO_CLRTGL       (_ADI_MSK(0x00000000,uint16_t))  /* CLRDATATGL: No Action */
15773 #define ENUM_USB_EPI_RXCSR_H_CLRTGL          (_ADI_MSK(0x00000080,uint16_t))  /* CLRDATATGL: Reset EP Data Toggle to 0 */
15774
15775 #define BITM_USB_EPI_RXCSR_H_RXSTALL         (_ADI_MSK(0x00000040,uint16_t))  /* Rx STALL */
15776 #define ENUM_USB_EPI_RXCSR_H_NO_RXSTALL      (_ADI_MSK(0x00000000,uint16_t))  /* RXSTALL: No Status */
15777 #define ENUM_USB_EPI_RXCSR_H_RXSTALL         (_ADI_MSK(0x00000040,uint16_t))  /* RXSTALL: Stall Received from Device */
15778
15779 #define BITM_USB_EPI_RXCSR_H_REQPKT          (_ADI_MSK(0x00000020,uint16_t))  /* Request Packet */
15780 #define ENUM_USB_EPI_RXCSR_H_NO_REQPKT       (_ADI_MSK(0x00000000,uint16_t))  /* REQPKT: No Request */
15781 #define ENUM_USB_EPI_RXCSR_H_REQPKT          (_ADI_MSK(0x00000020,uint16_t))  /* REQPKT: Send IN Tokens to Device */
15782
15783 #define BITM_USB_EPI_RXCSR_H_FLUSHFIFO       (_ADI_MSK(0x00000010,uint16_t))  /* Flush Endpoint FIFO */
15784 #define ENUM_USB_EPI_RXCSR_H_NO_FLUSH        (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
15785 #define ENUM_USB_EPI_RXCSR_H_FLUSH           (_ADI_MSK(0x00000010,uint16_t))  /* FLUSHFIFO: Flush Endpoint FIFO */
15786
15787 #define BITM_USB_EPI_RXCSR_H_NAKTODERR       (_ADI_MSK(0x00000008,uint16_t))  /* NAK Timeout Data Error */
15788 #define ENUM_USB_EPI_RXCSR_H_NO_NAKTO        (_ADI_MSK(0x00000000,uint16_t))  /* NAKTODERR: No Status */
15789 #define ENUM_USB_EPI_RXCSR_H_NAKTO           (_ADI_MSK(0x00000008,uint16_t))  /* NAKTODERR: NAK Timeout Data Error */
15790
15791 #define BITM_USB_EPI_RXCSR_H_RXTOERR         (_ADI_MSK(0x00000004,uint16_t))  /* Rx Timeout Error */
15792 #define ENUM_USB_EPI_RXCSR_H_NO_RXTOERR      (_ADI_MSK(0x00000000,uint16_t))  /* RXTOERR: No Status */
15793 #define ENUM_USB_EPI_RXCSR_H_RXTOERR         (_ADI_MSK(0x00000004,uint16_t))  /* RXTOERR: Rx Timeout Error */
15794
15795 #define BITM_USB_EPI_RXCSR_H_FIFOFULL        (_ADI_MSK(0x00000002,uint16_t))  /* FIFO Full */
15796 #define ENUM_USB_EPI_RXCSR_H_NO_FIFOFUL      (_ADI_MSK(0x00000000,uint16_t))  /* FIFOFULL: No Status */
15797 #define ENUM_USB_EPI_RXCSR_H_FIFOFUL         (_ADI_MSK(0x00000002,uint16_t))  /* FIFOFULL: FIFO Full */
15798
15799 #define BITM_USB_EPI_RXCSR_H_RXPKTRDY        (_ADI_MSK(0x00000001,uint16_t))  /* Rx Packet Ready */
15800 #define ENUM_USB_EPI_RXCSR_H_NO_PKTRDY       (_ADI_MSK(0x00000000,uint16_t))  /* RXPKTRDY: No Rx Packet */
15801 #define ENUM_USB_EPI_RXCSR_H_PKTRDY          (_ADI_MSK(0x00000001,uint16_t))  /* RXPKTRDY: Rx Packet in Endpoint FIFO */
15802
15803 /* ------------------------------------------------------------------------------------------------------------------------
15804         USB_EPI_RXCSR_P                      Pos/Masks                        Description
15805    ------------------------------------------------------------------------------------------------------------------------ */
15806 #define BITP_USB_EPI_RXCSR_P_AUTOCLR         15                               /* Auto Clear Enable */
15807 #define BITP_USB_EPI_RXCSR_P_ISO             14                               /* Isochronous Transfers */
15808 #define BITP_USB_EPI_RXCSR_P_DMAREQEN        13                               /* DMA Request Enable Rx EP */
15809 #define BITP_USB_EPI_RXCSR_P_DNYETPERR       12                               /* Disable NYET Handshake */
15810 #define BITP_USB_EPI_RXCSR_P_DMAREQMODE      11                               /* DMA Mode Select */
15811 #define BITP_USB_EPI_RXCSR_P_INCOMPRX         8                               /* Incomplete Rx */
15812 #define BITP_USB_EPI_RXCSR_P_CLRDATATGL       7                               /* Clear Endpoint Data Toggle */
15813 #define BITP_USB_EPI_RXCSR_P_SENTSTALL        6                               /* Sent STALL */
15814 #define BITP_USB_EPI_RXCSR_P_SENDSTALL        5                               /* Send STALL */
15815 #define BITP_USB_EPI_RXCSR_P_FLUSHFIFO        4                               /* Flush Endpoint FIFO */
15816 #define BITP_USB_EPI_RXCSR_P_DATAERR          3                               /* Data Error */
15817 #define BITP_USB_EPI_RXCSR_P_ORUNERR          2                               /* OUT Run Error */
15818 #define BITP_USB_EPI_RXCSR_P_FIFOFULL         1                               /* FIFO Full */
15819 #define BITP_USB_EPI_RXCSR_P_RXPKTRDY         0                               /* Rx Packet Ready */
15820
15821 #define BITM_USB_EPI_RXCSR_P_AUTOCLR         (_ADI_MSK(0x00008000,uint16_t))  /* Auto Clear Enable */
15822 #define ENUM_USB_EPI_RXCSR_P_NO_AUTOCLR      (_ADI_MSK(0x00000000,uint16_t))  /* AUTOCLR: Disable Auto Clear */
15823 #define ENUM_USB_EPI_RXCSR_P_AUTOCLR         (_ADI_MSK(0x00008000,uint16_t))  /* AUTOCLR: Enable Auto Clear */
15824
15825 #define BITM_USB_EPI_RXCSR_P_ISO             (_ADI_MSK(0x00004000,uint16_t))  /* Isochronous Transfers */
15826 #define ENUM_USB_EPI_RXCSR_P_ISODIS          (_ADI_MSK(0x00000000,uint16_t))  /* ISO: This bit should be cleared for bulk or interrupt transfers. */
15827 #define ENUM_USB_EPI_RXCSR_P_ISOEN           (_ADI_MSK(0x00004000,uint16_t))  /* ISO: This bit should be set for isochronous transfers. */
15828
15829 #define BITM_USB_EPI_RXCSR_P_DMAREQEN        (_ADI_MSK(0x00002000,uint16_t))  /* DMA Request Enable Rx EP */
15830 #define ENUM_USB_EPI_RXCSR_P_DMAREQDIS       (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQEN: Disable DMA Request */
15831 #define ENUM_USB_EPI_RXCSR_P_DMAREQEN        (_ADI_MSK(0x00002000,uint16_t))  /* DMAREQEN: Enable DMA Request */
15832
15833 #define BITM_USB_EPI_RXCSR_P_DNYETPERR       (_ADI_MSK(0x00001000,uint16_t))  /* Disable NYET Handshake */
15834 #define ENUM_USB_EPI_RXCSR_P_DNYTERREN       (_ADI_MSK(0x00000000,uint16_t))  /* DNYETPERR: Enable NYET Handshake */
15835 #define ENUM_USB_EPI_RXCSR_P_DNYTERRDIS      (_ADI_MSK(0x00001000,uint16_t))  /* DNYETPERR: Disable NYET Handshake */
15836
15837 #define BITM_USB_EPI_RXCSR_P_DMAREQMODE      (_ADI_MSK(0x00000800,uint16_t))  /* DMA Mode Select */
15838 #define ENUM_USB_EPI_RXCSR_P_DMARQMODE0      (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQMODE: DMA Request Mode 0 */
15839 #define ENUM_USB_EPI_RXCSR_P_DMARQMODE1      (_ADI_MSK(0x00000800,uint16_t))  /* DMAREQMODE: DMA Request Mode 1 */
15840
15841 #define BITM_USB_EPI_RXCSR_P_INCOMPRX        (_ADI_MSK(0x00000100,uint16_t))  /* Incomplete Rx */
15842 #define ENUM_USB_EPI_RXCSR_P_NO_INCOMP       (_ADI_MSK(0x00000000,uint16_t))  /* INCOMPRX: No Status */
15843 #define ENUM_USB_EPI_RXCSR_P_INCOMP          (_ADI_MSK(0x00000100,uint16_t))  /* INCOMPRX: Incomplete Rx */
15844
15845 #define BITM_USB_EPI_RXCSR_P_CLRDATATGL      (_ADI_MSK(0x00000080,uint16_t))  /* Clear Endpoint Data Toggle */
15846 #define ENUM_USB_EPI_RXCSR_P_NO_CLRTGL       (_ADI_MSK(0x00000000,uint16_t))  /* CLRDATATGL: No Action */
15847 #define ENUM_USB_EPI_RXCSR_P_CLRTGL          (_ADI_MSK(0x00000080,uint16_t))  /* CLRDATATGL: Reset EP Data Toggle to 0 */
15848
15849 #define BITM_USB_EPI_RXCSR_P_SENTSTALL       (_ADI_MSK(0x00000040,uint16_t))  /* Sent STALL */
15850 #define ENUM_USB_EPI_RXCSR_P_NO_STALSNT      (_ADI_MSK(0x00000000,uint16_t))  /* SENTSTALL: No Status */
15851 #define ENUM_USB_EPI_RXCSR_P_STALSNT         (_ADI_MSK(0x00000040,uint16_t))  /* SENTSTALL: STALL Handshake Transmitted */
15852
15853 #define BITM_USB_EPI_RXCSR_P_SENDSTALL       (_ADI_MSK(0x00000020,uint16_t))  /* Send STALL */
15854 #define ENUM_USB_EPI_RXCSR_P_NO_STALL        (_ADI_MSK(0x00000000,uint16_t))  /* SENDSTALL: No Action */
15855 #define ENUM_USB_EPI_RXCSR_P_STALL           (_ADI_MSK(0x00000020,uint16_t))  /* SENDSTALL: Request STALL Handshake */
15856
15857 #define BITM_USB_EPI_RXCSR_P_FLUSHFIFO       (_ADI_MSK(0x00000010,uint16_t))  /* Flush Endpoint FIFO */
15858 #define ENUM_USB_EPI_RXCSR_P_NO_FLUSH        (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
15859 #define ENUM_USB_EPI_RXCSR_P_FLUSH           (_ADI_MSK(0x00000010,uint16_t))  /* FLUSHFIFO: Flush Endpoint FIFO */
15860
15861 #define BITM_USB_EPI_RXCSR_P_DATAERR         (_ADI_MSK(0x00000008,uint16_t))  /* Data Error */
15862 #define ENUM_USB_EPI_RXCSR_P_NO_DATAERR      (_ADI_MSK(0x00000000,uint16_t))  /* DATAERR: No Status */
15863 #define ENUM_USB_EPI_RXCSR_P_DATAERR         (_ADI_MSK(0x00000008,uint16_t))  /* DATAERR: Data Error */
15864
15865 #define BITM_USB_EPI_RXCSR_P_ORUNERR         (_ADI_MSK(0x00000004,uint16_t))  /* OUT Run Error */
15866 #define ENUM_USB_EPI_RXCSR_P_NO_ORUNERR      (_ADI_MSK(0x00000000,uint16_t))  /* ORUNERR: No Status */
15867 #define ENUM_USB_EPI_RXCSR_P_ORUNERR         (_ADI_MSK(0x00000004,uint16_t))  /* ORUNERR: OUT Run Error */
15868
15869 #define BITM_USB_EPI_RXCSR_P_FIFOFULL        (_ADI_MSK(0x00000002,uint16_t))  /* FIFO Full */
15870 #define ENUM_USB_EPI_RXCSR_P_NO_FIFOFUL      (_ADI_MSK(0x00000000,uint16_t))  /* FIFOFULL: No Status */
15871 #define ENUM_USB_EPI_RXCSR_P_FIFOFUL         (_ADI_MSK(0x00000002,uint16_t))  /* FIFOFULL: FIFO Full */
15872
15873 #define BITM_USB_EPI_RXCSR_P_RXPKTRDY        (_ADI_MSK(0x00000001,uint16_t))  /* Rx Packet Ready */
15874 #define ENUM_USB_EPI_RXCSR_P_NO_PKTRDY       (_ADI_MSK(0x00000000,uint16_t))  /* RXPKTRDY: No Rx Packet */
15875 #define ENUM_USB_EPI_RXCSR_P_PKTRDY          (_ADI_MSK(0x00000001,uint16_t))  /* RXPKTRDY: Rx Packet in Endpoint FIFO */
15876
15877 /* ------------------------------------------------------------------------------------------------------------------------
15878         USB_EP0I_CNT                         Pos/Masks                        Description
15879    ------------------------------------------------------------------------------------------------------------------------ */
15880 #define BITP_USB_EP0I_CNT_RXCNT               0                               /* Rx Byte Count Value */
15881 #define BITM_USB_EP0I_CNT_RXCNT              (_ADI_MSK(0x0000007F,uint16_t))  /* Rx Byte Count Value */
15882
15883 /* ------------------------------------------------------------------------------------------------------------------------
15884         USB_EPI_RXCNT                        Pos/Masks                        Description
15885    ------------------------------------------------------------------------------------------------------------------------ */
15886 #define BITP_USB_EPI_RXCNT_EPRXCNT            0                               /* EP Rx Count */
15887 #define BITM_USB_EPI_RXCNT_EPRXCNT           (_ADI_MSK(0x00003FFF,uint16_t))  /* EP Rx Count */
15888
15889 /* ------------------------------------------------------------------------------------------------------------------------
15890         USB_EPI_TXTYPE                       Pos/Masks                        Description
15891    ------------------------------------------------------------------------------------------------------------------------ */
15892 #define BITP_USB_EPI_TXTYPE_SPEED             6                               /* Speed of Operation Value */
15893 #define BITP_USB_EPI_TXTYPE_PROTOCOL          4                               /* Protocol for Transfer */
15894 #define BITP_USB_EPI_TXTYPE_TGTEP             0                               /* Target Endpoint Number */
15895
15896 #define BITM_USB_EPI_TXTYPE_SPEED            (_ADI_MSK(0x000000C0,uint8_t))   /* Speed of Operation Value */
15897 #define ENUM_USB_EPI_TXTYPE_UNUSED           (_ADI_MSK(0x00000000,uint8_t))   /* SPEED: Same Speed as the Core */
15898 #define ENUM_USB_EPI_TXTYPE_HIGHSPEED        (_ADI_MSK(0x00000040,uint8_t))   /* SPEED: High Speed */
15899 #define ENUM_USB_EPI_TXTYPE_FULLSPEED        (_ADI_MSK(0x00000080,uint8_t))   /* SPEED: Full Speed */
15900 #define ENUM_USB_EPI_TXTYPE_LOWSPEED         (_ADI_MSK(0x000000C0,uint8_t))   /* SPEED: Low Speed */
15901
15902 #define BITM_USB_EPI_TXTYPE_PROTOCOL         (_ADI_MSK(0x00000030,uint8_t))   /* Protocol for Transfer */
15903 #define ENUM_USB_EPI_TXTYPE_CONTROL          (_ADI_MSK(0x00000000,uint8_t))   /* PROTOCOL: Control */
15904 #define ENUM_USB_EPI_TXTYPE_ISO              (_ADI_MSK(0x00000010,uint8_t))   /* PROTOCOL: Isochronous */
15905 #define ENUM_USB_EPI_TXTYPE_BULK             (_ADI_MSK(0x00000020,uint8_t))   /* PROTOCOL: Bulk */
15906 #define ENUM_USB_EPI_TXTYPE_INT              (_ADI_MSK(0x00000030,uint8_t))   /* PROTOCOL: Interrupt */
15907
15908 #define BITM_USB_EPI_TXTYPE_TGTEP            (_ADI_MSK(0x0000000F,uint8_t))   /* Target Endpoint Number */
15909 #define ENUM_USB_EPI_TXTYPE_TGTEP0           (_ADI_MSK(0x00000000,uint8_t))   /* TGTEP: Endpoint 0 */
15910 #define ENUM_USB_EPI_TXTYPE_TGTEP1           (_ADI_MSK(0x00000001,uint8_t))   /* TGTEP: Endpoint 1 */
15911 #define ENUM_USB_EPI_TXTYPE_TGTEP10          (_ADI_MSK(0x0000000A,uint8_t))   /* TGTEP: Endpoint 10 */
15912 #define ENUM_USB_EPI_TXTYPE_TGTEP11          (_ADI_MSK(0x0000000B,uint8_t))   /* TGTEP: Endpoint 11 */
15913 #define ENUM_USB_EPI_TXTYPE_TGTEP12          (_ADI_MSK(0x0000000C,uint8_t))   /* TGTEP: Endpoint 12 */
15914 #define ENUM_USB_EPI_TXTYPE_TGTEP13          (_ADI_MSK(0x0000000D,uint8_t))   /* TGTEP: Endpoint 13 */
15915 #define ENUM_USB_EPI_TXTYPE_TGTEP14          (_ADI_MSK(0x0000000E,uint8_t))   /* TGTEP: Endpoint 14 */
15916 #define ENUM_USB_EPI_TXTYPE_TGTEP15          (_ADI_MSK(0x0000000F,uint8_t))   /* TGTEP: Endpoint 15 */
15917 #define ENUM_USB_EPI_TXTYPE_TGTEP2           (_ADI_MSK(0x00000002,uint8_t))   /* TGTEP: Endpoint 2 */
15918 #define ENUM_USB_EPI_TXTYPE_TGTEP3           (_ADI_MSK(0x00000003,uint8_t))   /* TGTEP: Endpoint 3 */
15919 #define ENUM_USB_EPI_TXTYPE_TGTEP4           (_ADI_MSK(0x00000004,uint8_t))   /* TGTEP: Endpoint 4 */
15920 #define ENUM_USB_EPI_TXTYPE_TGTEP5           (_ADI_MSK(0x00000005,uint8_t))   /* TGTEP: Endpoint 5 */
15921 #define ENUM_USB_EPI_TXTYPE_TGTEP6           (_ADI_MSK(0x00000006,uint8_t))   /* TGTEP: Endpoint 6 */
15922 #define ENUM_USB_EPI_TXTYPE_TGTEP7           (_ADI_MSK(0x00000007,uint8_t))   /* TGTEP: Endpoint 7 */
15923 #define ENUM_USB_EPI_TXTYPE_TGTEP8           (_ADI_MSK(0x00000008,uint8_t))   /* TGTEP: Endpoint 8 */
15924 #define ENUM_USB_EPI_TXTYPE_TGTEP9           (_ADI_MSK(0x00000009,uint8_t))   /* TGTEP: Endpoint 9 */
15925
15926 /* ------------------------------------------------------------------------------------------------------------------------
15927         USB_EP0I_TYPE                        Pos/Masks                        Description
15928    ------------------------------------------------------------------------------------------------------------------------ */
15929 #define BITP_USB_EP0I_TYPE_SPEED              0                               /* Speed of Operation Value */
15930 #define BITM_USB_EP0I_TYPE_SPEED             (_ADI_MSK(0x00000003,uint8_t))   /* Speed of Operation Value */
15931
15932 /* ------------------------------------------------------------------------------------------------------------------------
15933         USB_EP0I_NAKLIMIT                    Pos/Masks                        Description
15934    ------------------------------------------------------------------------------------------------------------------------ */
15935 #define BITP_USB_EP0I_NAKLIMIT_VALUE          0                               /* Endpoint 0 Timeout Value (in Frames) */
15936 #define BITM_USB_EP0I_NAKLIMIT_VALUE         (_ADI_MSK(0x0000001F,uint8_t))   /* Endpoint 0 Timeout Value (in Frames) */
15937
15938 /* ------------------------------------------------------------------------------------------------------------------------
15939         USB_EPI_RXTYPE                       Pos/Masks                        Description
15940    ------------------------------------------------------------------------------------------------------------------------ */
15941 #define BITP_USB_EPI_RXTYPE_SPEED             6                               /* Speed of Operation Value */
15942 #define BITP_USB_EPI_RXTYPE_PROTOCOL          4                               /* Protocol for Transfer */
15943 #define BITP_USB_EPI_RXTYPE_TGTEP             0                               /* Target Endpoint Number */
15944
15945 #define BITM_USB_EPI_RXTYPE_SPEED            (_ADI_MSK(0x000000C0,uint8_t))   /* Speed of Operation Value */
15946 #define ENUM_USB_EPI_RXTYPE_UNUSED           (_ADI_MSK(0x00000000,uint8_t))   /* SPEED: Same Speed as the Core */
15947 #define ENUM_USB_EPI_RXTYPE_HIGHSPEED        (_ADI_MSK(0x00000040,uint8_t))   /* SPEED: High Speed */
15948 #define ENUM_USB_EPI_RXTYPE_FULLSPEED        (_ADI_MSK(0x00000080,uint8_t))   /* SPEED: Full Speed */
15949 #define ENUM_USB_EPI_RXTYPE_LOWSPEED         (_ADI_MSK(0x000000C0,uint8_t))   /* SPEED: Low Speed */
15950
15951 #define BITM_USB_EPI_RXTYPE_PROTOCOL         (_ADI_MSK(0x00000030,uint8_t))   /* Protocol for Transfer */
15952 #define ENUM_USB_EPI_RXTYPE_CONTROL          (_ADI_MSK(0x00000000,uint8_t))   /* PROTOCOL: Control */
15953 #define ENUM_USB_EPI_RXTYPE_ISO              (_ADI_MSK(0x00000010,uint8_t))   /* PROTOCOL: Isochronous */
15954 #define ENUM_USB_EPI_RXTYPE_BULK             (_ADI_MSK(0x00000020,uint8_t))   /* PROTOCOL: Bulk */
15955 #define ENUM_USB_EPI_RXTYPE_INT              (_ADI_MSK(0x00000030,uint8_t))   /* PROTOCOL: Interrupt */
15956
15957 #define BITM_USB_EPI_RXTYPE_TGTEP            (_ADI_MSK(0x0000000F,uint8_t))   /* Target Endpoint Number */
15958 #define ENUM_USB_EPI_RXTYPE_TGTEP0           (_ADI_MSK(0x00000000,uint8_t))   /* TGTEP: Endpoint 0 */
15959 #define ENUM_USB_EPI_RXTYPE_TGTEP1           (_ADI_MSK(0x00000001,uint8_t))   /* TGTEP: Endpoint 1 */
15960 #define ENUM_USB_EPI_RXTYPE_TGTEP10          (_ADI_MSK(0x0000000A,uint8_t))   /* TGTEP: Endpoint 10 */
15961 #define ENUM_USB_EPI_RXTYPE_TGTEP11          (_ADI_MSK(0x0000000B,uint8_t))   /* TGTEP: Endpoint 11 */
15962 #define ENUM_USB_EPI_RXTYPE_TGTEP12          (_ADI_MSK(0x0000000C,uint8_t))   /* TGTEP: Endpoint 12 */
15963 #define ENUM_USB_EPI_RXTYPE_TGTEP13          (_ADI_MSK(0x0000000D,uint8_t))   /* TGTEP: Endpoint 13 */
15964 #define ENUM_USB_EPI_RXTYPE_TGTEP14          (_ADI_MSK(0x0000000E,uint8_t))   /* TGTEP: Endpoint 14 */
15965 #define ENUM_USB_EPI_RXTYPE_TGTEP15          (_ADI_MSK(0x0000000F,uint8_t))   /* TGTEP: Endpoint 15 */
15966 #define ENUM_USB_EPI_RXTYPE_TGTEP2           (_ADI_MSK(0x00000002,uint8_t))   /* TGTEP: Endpoint 2 */
15967 #define ENUM_USB_EPI_RXTYPE_TGTEP3           (_ADI_MSK(0x00000003,uint8_t))   /* TGTEP: Endpoint 3 */
15968 #define ENUM_USB_EPI_RXTYPE_TGTEP4           (_ADI_MSK(0x00000004,uint8_t))   /* TGTEP: Endpoint 4 */
15969 #define ENUM_USB_EPI_RXTYPE_TGTEP5           (_ADI_MSK(0x00000005,uint8_t))   /* TGTEP: Endpoint 5 */
15970 #define ENUM_USB_EPI_RXTYPE_TGTEP6           (_ADI_MSK(0x00000006,uint8_t))   /* TGTEP: Endpoint 6 */
15971 #define ENUM_USB_EPI_RXTYPE_TGTEP7           (_ADI_MSK(0x00000007,uint8_t))   /* TGTEP: Endpoint 7 */
15972 #define ENUM_USB_EPI_RXTYPE_TGTEP8           (_ADI_MSK(0x00000008,uint8_t))   /* TGTEP: Endpoint 8 */
15973 #define ENUM_USB_EPI_RXTYPE_TGTEP9           (_ADI_MSK(0x00000009,uint8_t))   /* TGTEP: Endpoint 9 */
15974
15975 /* ------------------------------------------------------------------------------------------------------------------------
15976         USB_EP0I_CFGDATA                     Pos/Masks                        Description
15977    ------------------------------------------------------------------------------------------------------------------------ */
15978 #define BITP_USB_EP0I_CFGDATA_MPRX            7                               /* Multi-Packet Aggregate for Rx Enable */
15979 #define BITP_USB_EP0I_CFGDATA_MPTX            6                               /* Multi-Packet Split for Tx Enable */
15980 #define BITP_USB_EP0I_CFGDATA_BIGEND          5                               /* Big Endian Data */
15981 #define BITP_USB_EP0I_CFGDATA_HBRX            4                               /* High Bandwidth Rx Enable */
15982 #define BITP_USB_EP0I_CFGDATA_HBTX            3                               /* High Bandwidth Tx Enable */
15983 #define BITP_USB_EP0I_CFGDATA_DYNFIFO         2                               /* Dynamic FIFO Size Enable */
15984 #define BITP_USB_EP0I_CFGDATA_SOFTCON         1                               /* Soft Connect Enable */
15985 #define BITP_USB_EP0I_CFGDATA_UTMIWID         0                               /* UTMI Data Width */
15986
15987 #define BITM_USB_EP0I_CFGDATA_MPRX           (_ADI_MSK(0x00000080,uint8_t))   /* Multi-Packet Aggregate for Rx Enable */
15988 #define ENUM_USB_EP0I_CFGDATA_MPRXDIS        (_ADI_MSK(0x00000000,uint8_t))   /* MPRX: No Aggregate Rx Bulk Packets */
15989 #define ENUM_USB_EP0I_CFGDATA_MPRXEN         (_ADI_MSK(0x00000080,uint8_t))   /* MPRX: Aggregate Rx Bulk Packets */
15990
15991 #define BITM_USB_EP0I_CFGDATA_MPTX           (_ADI_MSK(0x00000040,uint8_t))   /* Multi-Packet Split for Tx Enable */
15992 #define ENUM_USB_EP0I_CFGDATA_MPTXDIS        (_ADI_MSK(0x00000000,uint8_t))   /* MPTX: No Split Tx Bulk Packets */
15993 #define ENUM_USB_EP0I_CFGDATA_MPTXEN         (_ADI_MSK(0x00000040,uint8_t))   /* MPTX: Split Tx Bulk Packets */
15994
15995 #define BITM_USB_EP0I_CFGDATA_BIGEND         (_ADI_MSK(0x00000020,uint8_t))   /* Big Endian Data */
15996 #define ENUM_USB_EP0I_CFGDATA_BIGENDDIS      (_ADI_MSK(0x00000000,uint8_t))   /* BIGEND: Little Endian Configuration */
15997 #define ENUM_USB_EP0I_CFGDATA_BIGENDEN       (_ADI_MSK(0x00000020,uint8_t))   /* BIGEND: Big Endian Configuration */
15998
15999 #define BITM_USB_EP0I_CFGDATA_HBRX           (_ADI_MSK(0x00000010,uint8_t))   /* High Bandwidth Rx Enable */
16000 #define ENUM_USB_EP0I_CFGDATA_HBRXDIS        (_ADI_MSK(0x00000000,uint8_t))   /* HBRX: No High Bandwidth Rx */
16001 #define ENUM_USB_EP0I_CFGDATA_HBRXEN         (_ADI_MSK(0x00000010,uint8_t))   /* HBRX: High Bandwidth Rx */
16002
16003 #define BITM_USB_EP0I_CFGDATA_HBTX           (_ADI_MSK(0x00000008,uint8_t))   /* High Bandwidth Tx Enable */
16004 #define ENUM_USB_EP0I_CFGDATA_HBTXDIS        (_ADI_MSK(0x00000000,uint8_t))   /* HBTX: No High Bandwidth Tx */
16005 #define ENUM_USB_EP0I_CFGDATA_HBTXEN         (_ADI_MSK(0x00000008,uint8_t))   /* HBTX: High Bandwidth Tx */
16006
16007 #define BITM_USB_EP0I_CFGDATA_DYNFIFO        (_ADI_MSK(0x00000004,uint8_t))   /* Dynamic FIFO Size Enable */
16008 #define ENUM_USB_EP0I_CFGDATA_DYNSZDIS       (_ADI_MSK(0x00000000,uint8_t))   /* DYNFIFO: No Dynamic FIFO Size */
16009 #define ENUM_USB_EP0I_CFGDATA_DYNSZEN        (_ADI_MSK(0x00000004,uint8_t))   /* DYNFIFO: Dynamic FIFO Size */
16010
16011 #define BITM_USB_EP0I_CFGDATA_SOFTCON        (_ADI_MSK(0x00000002,uint8_t))   /* Soft Connect Enable */
16012 #define ENUM_USB_EP0I_CFGDATA_SFTCONDIS      (_ADI_MSK(0x00000000,uint8_t))   /* SOFTCON: No Soft Connect */
16013 #define ENUM_USB_EP0I_CFGDATA_SFTCONEN       (_ADI_MSK(0x00000002,uint8_t))   /* SOFTCON: Soft Connect */
16014
16015 #define BITM_USB_EP0I_CFGDATA_UTMIWID        (_ADI_MSK(0x00000001,uint8_t))   /* UTMI Data Width */
16016 #define ENUM_USB_EP0I_CFGDATA_UTMIWID8       (_ADI_MSK(0x00000000,uint8_t))   /* UTMIWID: 8-bit UTMI Data Width */
16017 #define ENUM_USB_EP0I_CFGDATA_UTMIWID16      (_ADI_MSK(0x00000001,uint8_t))   /* UTMIWID: 16-bit UTMI Data Width */
16018
16019 /* ------------------------------------------------------------------------------------------------------------------------
16020         USB_DEV_CTL                          Pos/Masks                        Description
16021    ------------------------------------------------------------------------------------------------------------------------ */
16022 #define BITP_USB_DEV_CTL_BDEVICE              7                               /* A or B Devices Indicator */
16023 #define BITP_USB_DEV_CTL_FSDEV                6                               /* Full or High-Speed Indicator */
16024 #define BITP_USB_DEV_CTL_LSDEV                5                               /* Low-Speed Indicator */
16025 #define BITP_USB_DEV_CTL_VBUS                 3                               /* VBUS Level Indicator */
16026 #define BITP_USB_DEV_CTL_HOSTMODE             2                               /* Host Mode Indicator */
16027 #define BITP_USB_DEV_CTL_HOSTREQ              1                               /* Host Negotiation Request */
16028 #define BITP_USB_DEV_CTL_SESSION              0                               /* Session Indicator */
16029
16030 #define BITM_USB_DEV_CTL_BDEVICE             (_ADI_MSK(0x00000080,uint8_t))   /* A or B Devices Indicator */
16031 #define ENUM_USB_DEV_CTL_ADEVICE             (_ADI_MSK(0x00000000,uint8_t))   /* BDEVICE: A Device Detected */
16032 #define ENUM_USB_DEV_CTL_BDEVICE             (_ADI_MSK(0x00000080,uint8_t))   /* BDEVICE: B Device Detected */
16033
16034 #define BITM_USB_DEV_CTL_FSDEV               (_ADI_MSK(0x00000040,uint8_t))   /* Full or High-Speed Indicator */
16035 #define ENUM_USB_DEV_CTL_NO_FSDEV            (_ADI_MSK(0x00000000,uint8_t))   /* FSDEV: Not Detected */
16036 #define ENUM_USB_DEV_CTL_FSDEV               (_ADI_MSK(0x00000040,uint8_t))   /* FSDEV: Full or High Speed Detected */
16037
16038 #define BITM_USB_DEV_CTL_LSDEV               (_ADI_MSK(0x00000020,uint8_t))   /* Low-Speed Indicator */
16039 #define ENUM_USB_DEV_CTL_NO_LSDEV            (_ADI_MSK(0x00000000,uint8_t))   /* LSDEV: Not Detected */
16040 #define ENUM_USB_DEV_CTL_LSDEV               (_ADI_MSK(0x00000020,uint8_t))   /* LSDEV: Low Speed Detected */
16041
16042 #define BITM_USB_DEV_CTL_VBUS                (_ADI_MSK(0x00000018,uint8_t))   /* VBUS Level Indicator */
16043 #define ENUM_USB_DEV_CTL_VBUS_BS             (_ADI_MSK(0x00000000,uint8_t))   /* VBUS: Below SessionEnd */
16044 #define ENUM_USB_DEV_CTL_VBUS_ASBA           (_ADI_MSK(0x00000008,uint8_t))   /* VBUS: Above SessionEnd, below AValid */
16045 #define ENUM_USB_DEV_CTL_VBUS_AABV           (_ADI_MSK(0x00000010,uint8_t))   /* VBUS: Above AValid, below VBUSValid */
16046 #define ENUM_USB_DEV_CTL_VBUS_AV             (_ADI_MSK(0x00000018,uint8_t))   /* VBUS: Above VBUSValid */
16047
16048 #define BITM_USB_DEV_CTL_HOSTMODE            (_ADI_MSK(0x00000004,uint8_t))   /* Host Mode Indicator */
16049 #define ENUM_USB_DEV_CTL_NO_HOSTMODE         (_ADI_MSK(0x00000000,uint8_t))   /* HOSTMODE: Peripheral Mode */
16050 #define ENUM_USB_DEV_CTL_HOSTMODE            (_ADI_MSK(0x00000004,uint8_t))   /* HOSTMODE: Host Mode */
16051
16052 #define BITM_USB_DEV_CTL_HOSTREQ             (_ADI_MSK(0x00000002,uint8_t))   /* Host Negotiation Request */
16053 #define ENUM_USB_DEV_CTL_NO_HOSTREQ          (_ADI_MSK(0x00000000,uint8_t))   /* HOSTREQ: No Request */
16054 #define ENUM_USB_DEV_CTL_HOSTREQ             (_ADI_MSK(0x00000002,uint8_t))   /* HOSTREQ: Place Request */
16055
16056 #define BITM_USB_DEV_CTL_SESSION             (_ADI_MSK(0x00000001,uint8_t))   /* Session Indicator */
16057 #define ENUM_USB_DEV_CTL_NO_SESSION          (_ADI_MSK(0x00000000,uint8_t))   /* SESSION: Not Detected */
16058 #define ENUM_USB_DEV_CTL_SESSION             (_ADI_MSK(0x00000001,uint8_t))   /* SESSION: Detected Session */
16059
16060 /* ------------------------------------------------------------------------------------------------------------------------
16061         USB_TXFIFOSZ                         Pos/Masks                        Description
16062    ------------------------------------------------------------------------------------------------------------------------ */
16063 #define BITP_USB_TXFIFOSZ_DPB                 4                               /* Double Packet Buffering Enable */
16064 #define BITP_USB_TXFIFOSZ_SZ                  0                               /* Maximum Packet Size */
16065
16066 #define BITM_USB_TXFIFOSZ_DPB                (_ADI_MSK(0x00000010,uint8_t))   /* Double Packet Buffering Enable */
16067 #define ENUM_USB_TXFIFOSZ_DPNDIS             (_ADI_MSK(0x00000000,uint8_t))   /* DPB: Single Packet Buffering */
16068 #define ENUM_USB_TXFIFOSZ_DPBEN              (_ADI_MSK(0x00000010,uint8_t))   /* DPB: Double Packet Buffering */
16069
16070 #define BITM_USB_TXFIFOSZ_SZ                 (_ADI_MSK(0x0000000F,uint8_t))   /* Maximum Packet Size */
16071 #define ENUM_USB_TXFIFOSZ_SZ8                (_ADI_MSK(0x00000000,uint8_t))   /* SZ: PktSz=8, DPB0=8, DPB1=16 */
16072 #define ENUM_USB_TXFIFOSZ_SZ16               (_ADI_MSK(0x00000001,uint8_t))   /* SZ: PktSz=16, DPB0=16, DPB1=32 */
16073 #define ENUM_USB_TXFIFOSZ_SZ32               (_ADI_MSK(0x00000002,uint8_t))   /* SZ: PktSz=32, DPB0=32, DPB1=64 */
16074 #define ENUM_USB_TXFIFOSZ_SZ64               (_ADI_MSK(0x00000003,uint8_t))   /* SZ: PktSz=64, DPB0=64, DPB1=128 */
16075 #define ENUM_USB_TXFIFOSZ_SZ128              (_ADI_MSK(0x00000004,uint8_t))   /* SZ: PktSz=128, DPB0=128, DPB1=256 */
16076 #define ENUM_USB_TXFIFOSZ_SZ256              (_ADI_MSK(0x00000005,uint8_t))   /* SZ: PktSz=256, DPB0=256, DPB1=512 */
16077 #define ENUM_USB_TXFIFOSZ_SZ512              (_ADI_MSK(0x00000006,uint8_t))   /* SZ: PktSz=512, DPB0=512, DPB1=1024 */
16078 #define ENUM_USB_TXFIFOSZ_SZ1024             (_ADI_MSK(0x00000007,uint8_t))   /* SZ: PktSz=1024, DPB0=1024, DPB1=2048 */
16079 #define ENUM_USB_TXFIFOSZ_SZ2048             (_ADI_MSK(0x00000008,uint8_t))   /* SZ: PktSz=2048, DPB0=2048, DPB1=4096 */
16080 #define ENUM_USB_TXFIFOSZ_SZ4096             (_ADI_MSK(0x00000009,uint8_t))   /* SZ: PktSz=4096, DPB0=4096, DPB1=8192 */
16081
16082 /* ------------------------------------------------------------------------------------------------------------------------
16083         USB_RXFIFOSZ                         Pos/Masks                        Description
16084    ------------------------------------------------------------------------------------------------------------------------ */
16085 #define BITP_USB_RXFIFOSZ_DPB                 4                               /* Double Packet Buffering Enable */
16086 #define BITP_USB_RXFIFOSZ_SZ                  0                               /* Maximum Packet Size */
16087
16088 #define BITM_USB_RXFIFOSZ_DPB                (_ADI_MSK(0x00000010,uint8_t))   /* Double Packet Buffering Enable */
16089 #define ENUM_USB_RXFIFOSZ_DPBDIS             (_ADI_MSK(0x00000000,uint8_t))   /* DPB: Single Packet Buffering */
16090 #define ENUM_USB_RXFIFOSZ_DPBEN              (_ADI_MSK(0x00000010,uint8_t))   /* DPB: Double Packet Buffering */
16091
16092 #define BITM_USB_RXFIFOSZ_SZ                 (_ADI_MSK(0x0000000F,uint8_t))   /* Maximum Packet Size */
16093 #define ENUM_USB_RXFIFOSZ_SZ8                (_ADI_MSK(0x00000000,uint8_t))   /* SZ: PktSz=8, DPB0=8, DPB1=16 */
16094 #define ENUM_USB_RXFIFOSZ_SZ16               (_ADI_MSK(0x00000001,uint8_t))   /* SZ: PktSz=16, DPB0=16, DPB1=32 */
16095 #define ENUM_USB_RXFIFOSZ_SZ32               (_ADI_MSK(0x00000002,uint8_t))   /* SZ: PktSz=32, DPB0=32, DPB1=64 */
16096 #define ENUM_USB_RXFIFOSZ_SZ64               (_ADI_MSK(0x00000003,uint8_t))   /* SZ: PktSz=64, DPB0=64, DPB1=128 */
16097 #define ENUM_USB_RXFIFOSZ_SZ128              (_ADI_MSK(0x00000004,uint8_t))   /* SZ: PktSz=128, DPB0=128, DPB1=256 */
16098 #define ENUM_USB_RXFIFOSZ_SZ256              (_ADI_MSK(0x00000005,uint8_t))   /* SZ: PktSz=256, DPB0=256, DPB1=512 */
16099 #define ENUM_USB_RXFIFOSZ_SZ512              (_ADI_MSK(0x00000006,uint8_t))   /* SZ: PktSz=512, DPB0=512, DPB1=1024 */
16100 #define ENUM_USB_RXFIFOSZ_SZ1024             (_ADI_MSK(0x00000007,uint8_t))   /* SZ: PktSz=1024, DPB0=1024, DPB1=2048 */
16101 #define ENUM_USB_RXFIFOSZ_SZ2048             (_ADI_MSK(0x00000008,uint8_t))   /* SZ: PktSz=2048, DPB0=2048, DPB1=4096 */
16102 #define ENUM_USB_RXFIFOSZ_SZ4096             (_ADI_MSK(0x00000009,uint8_t))   /* SZ: PktSz=4096, DPB0=4096, DPB1=8192 */
16103
16104 /* ------------------------------------------------------------------------------------------------------------------------
16105         USB_TXFIFOADDR                       Pos/Masks                        Description
16106    ------------------------------------------------------------------------------------------------------------------------ */
16107 #define BITP_USB_TXFIFOADDR_VALUE             0                               /* Tx FIFO Start Address */
16108 #define BITM_USB_TXFIFOADDR_VALUE            (_ADI_MSK(0x00001FFF,uint16_t))  /* Tx FIFO Start Address */
16109
16110 /* ------------------------------------------------------------------------------------------------------------------------
16111         USB_RXFIFOADDR                       Pos/Masks                        Description
16112    ------------------------------------------------------------------------------------------------------------------------ */
16113 #define BITP_USB_RXFIFOADDR_VALUE             0                               /* Rx FIFO Start Address */
16114 #define BITM_USB_RXFIFOADDR_VALUE            (_ADI_MSK(0x00000FFF,uint16_t))  /* Rx FIFO Start Address */
16115
16116 /* ------------------------------------------------------------------------------------------------------------------------
16117         USB_EPINFO                           Pos/Masks                        Description
16118    ------------------------------------------------------------------------------------------------------------------------ */
16119 #define BITP_USB_EPINFO_RXEP                  4                               /* Rx Endpoints */
16120 #define BITP_USB_EPINFO_TXEP                  0                               /* Tx Endpoints */
16121 #define BITM_USB_EPINFO_RXEP                 (_ADI_MSK(0x000000F0,uint8_t))   /* Rx Endpoints */
16122 #define BITM_USB_EPINFO_TXEP                 (_ADI_MSK(0x0000000F,uint8_t))   /* Tx Endpoints */
16123
16124 /* ------------------------------------------------------------------------------------------------------------------------
16125         USB_RAMINFO                          Pos/Masks                        Description
16126    ------------------------------------------------------------------------------------------------------------------------ */
16127 #define BITP_USB_RAMINFO_DMACHANS             4                               /* DMA Channels */
16128 #define BITP_USB_RAMINFO_RAMBITS              0                               /* RAM Address Bits */
16129 #define BITM_USB_RAMINFO_DMACHANS            (_ADI_MSK(0x000000F0,uint8_t))   /* DMA Channels */
16130 #define BITM_USB_RAMINFO_RAMBITS             (_ADI_MSK(0x0000000F,uint8_t))   /* RAM Address Bits */
16131
16132 /* ------------------------------------------------------------------------------------------------------------------------
16133         USB_LINKINFO                         Pos/Masks                        Description
16134    ------------------------------------------------------------------------------------------------------------------------ */
16135 #define BITP_USB_LINKINFO_WTCON               4                               /* Wait for Connect/Disconnect */
16136 #define BITP_USB_LINKINFO_WTID                0                               /* Wait from ID Pull-up */
16137 #define BITM_USB_LINKINFO_WTCON              (_ADI_MSK(0x000000F0,uint8_t))   /* Wait for Connect/Disconnect */
16138 #define BITM_USB_LINKINFO_WTID               (_ADI_MSK(0x0000000F,uint8_t))   /* Wait from ID Pull-up */
16139
16140 /* ------------------------------------------------------------------------------------------------------------------------
16141         USB_SOFT_RST                         Pos/Masks                        Description
16142    ------------------------------------------------------------------------------------------------------------------------ */
16143 #define BITP_USB_SOFT_RST_RSTX                1                               /* Reset USB XCLK Domain */
16144 #define BITP_USB_SOFT_RST_RST                 0                               /* Reset USB CLK Domain */
16145
16146 #define BITM_USB_SOFT_RST_RSTX               (_ADI_MSK(0x00000002,uint8_t))   /* Reset USB XCLK Domain */
16147 #define ENUM_USB_SOFT_RST_NO_RSTX            (_ADI_MSK(0x00000000,uint8_t))   /* RSTX: No Reset */
16148 #define ENUM_USB_SOFT_RST_RSTX               (_ADI_MSK(0x00000002,uint8_t))   /* RSTX: Reset USB XCLK Domain */
16149
16150 #define BITM_USB_SOFT_RST_RST                (_ADI_MSK(0x00000001,uint8_t))   /* Reset USB CLK Domain */
16151 #define ENUM_USB_SOFT_RST_NO_RST             (_ADI_MSK(0x00000000,uint8_t))   /* RST: No Reset */
16152 #define ENUM_USB_SOFT_RST_RST                (_ADI_MSK(0x00000001,uint8_t))   /* RST: Reset USB CLK Domain */
16153
16154 /* ------------------------------------------------------------------------------------------------------------------------
16155         USB_MP_TXFUNCADDR                    Pos/Masks                        Description
16156    ------------------------------------------------------------------------------------------------------------------------ */
16157 #define BITP_USB_MP_TXFUNCADDR_VALUE          0                               /* Tx Function Address Value */
16158 #define BITM_USB_MP_TXFUNCADDR_VALUE         (_ADI_MSK(0x0000007F,uint8_t))   /* Tx Function Address Value */
16159
16160 /* ------------------------------------------------------------------------------------------------------------------------
16161         USB_MP_TXHUBADDR                     Pos/Masks                        Description
16162    ------------------------------------------------------------------------------------------------------------------------ */
16163 #define BITP_USB_MP_TXHUBADDR_MULTTRANS       7                               /* Multiple Transaction Translators */
16164 #define BITP_USB_MP_TXHUBADDR_ADDR            0                               /* Hub Address Value */
16165 #define BITM_USB_MP_TXHUBADDR_MULTTRANS      (_ADI_MSK(0x00000080,uint8_t))   /* Multiple Transaction Translators */
16166 #define BITM_USB_MP_TXHUBADDR_ADDR           (_ADI_MSK(0x0000007F,uint8_t))   /* Hub Address Value */
16167
16168 /* ------------------------------------------------------------------------------------------------------------------------
16169         USB_MP_TXHUBPORT                     Pos/Masks                        Description
16170    ------------------------------------------------------------------------------------------------------------------------ */
16171 #define BITP_USB_MP_TXHUBPORT_VALUE           0                               /* Hub Port Value */
16172 #define BITM_USB_MP_TXHUBPORT_VALUE          (_ADI_MSK(0x0000007F,uint8_t))   /* Hub Port Value */
16173
16174 /* ------------------------------------------------------------------------------------------------------------------------
16175         USB_MP_RXFUNCADDR                    Pos/Masks                        Description
16176    ------------------------------------------------------------------------------------------------------------------------ */
16177 #define BITP_USB_MP_RXFUNCADDR_VALUE          0                               /* Rx Function Address Value */
16178 #define BITM_USB_MP_RXFUNCADDR_VALUE         (_ADI_MSK(0x0000007F,uint8_t))   /* Rx Function Address Value */
16179
16180 /* ------------------------------------------------------------------------------------------------------------------------
16181         USB_MP_RXHUBADDR                     Pos/Masks                        Description
16182    ------------------------------------------------------------------------------------------------------------------------ */
16183 #define BITP_USB_MP_RXHUBADDR_MULTTRANS       7                               /* Multiple Transaction Translators */
16184 #define BITP_USB_MP_RXHUBADDR_ADDR            0                               /* Hub Address Value */
16185 #define BITM_USB_MP_RXHUBADDR_MULTTRANS      (_ADI_MSK(0x00000080,uint8_t))   /* Multiple Transaction Translators */
16186 #define BITM_USB_MP_RXHUBADDR_ADDR           (_ADI_MSK(0x0000007F,uint8_t))   /* Hub Address Value */
16187
16188 /* ------------------------------------------------------------------------------------------------------------------------
16189         USB_MP_RXHUBPORT                     Pos/Masks                        Description
16190    ------------------------------------------------------------------------------------------------------------------------ */
16191 #define BITP_USB_MP_RXHUBPORT_VALUE           0                               /* Hub Port Value */
16192 #define BITM_USB_MP_RXHUBPORT_VALUE          (_ADI_MSK(0x0000007F,uint8_t))   /* Hub Port Value */
16193
16194 /* ------------------------------------------------------------------------------------------------------------------------
16195         USB_EP_TXMAXP                        Pos/Masks                        Description
16196    ------------------------------------------------------------------------------------------------------------------------ */
16197 #define BITP_USB_EP_TXMAXP_MULTM1            11                               /* Multi-Packets per Micro-frame */
16198 #define BITP_USB_EP_TXMAXP_MAXPAY             0                               /* Maximum Payload */
16199 #define BITM_USB_EP_TXMAXP_MULTM1            (_ADI_MSK(0x00001800,uint16_t))  /* Multi-Packets per Micro-frame */
16200 #define BITM_USB_EP_TXMAXP_MAXPAY            (_ADI_MSK(0x000007FF,uint16_t))  /* Maximum Payload */
16201
16202 /* ------------------------------------------------------------------------------------------------------------------------
16203         USB_EP0_CSR_H                        Pos/Masks                        Description
16204    ------------------------------------------------------------------------------------------------------------------------ */
16205 #define BITP_USB_EP0_CSR_H_DISPING           11                               /* Disable Ping */
16206 #define BITP_USB_EP0_CSR_H_DATGLEN           10                               /* Data Toggle Write Enable */
16207 #define BITP_USB_EP0_CSR_H_DATGL              9                               /* Data Toggle */
16208 #define BITP_USB_EP0_CSR_H_FLUSHFIFO          8                               /* Flush Endpoint FIFO */
16209 #define BITP_USB_EP0_CSR_H_NAKTO              7                               /* NAK Timeout */
16210 #define BITP_USB_EP0_CSR_H_STATUSPKT          6                               /* Status Packet */
16211 #define BITP_USB_EP0_CSR_H_REQPKT             5                               /* Request Packet */
16212 #define BITP_USB_EP0_CSR_H_TOERR              4                               /* Timeout Error */
16213 #define BITP_USB_EP0_CSR_H_SETUPPKT           3                               /* Setup Packet */
16214 #define BITP_USB_EP0_CSR_H_RXSTALL            2                               /* Rx Stall */
16215 #define BITP_USB_EP0_CSR_H_TXPKTRDY           1                               /* Tx Packet Ready */
16216 #define BITP_USB_EP0_CSR_H_RXPKTRDY           0                               /* Rx Packet Ready */
16217
16218 #define BITM_USB_EP0_CSR_H_DISPING           (_ADI_MSK(0x00000800,uint16_t))  /* Disable Ping */
16219 #define ENUM_USB_EP0_CSR_H_NO_DISPING        (_ADI_MSK(0x00000000,uint16_t))  /* DISPING: Issue PING tokens */
16220 #define ENUM_USB_EP0_CSR_H_DISPING           (_ADI_MSK(0x00000800,uint16_t))  /* DISPING: Do not issue PING */
16221
16222 #define BITM_USB_EP0_CSR_H_DATGLEN           (_ADI_MSK(0x00000400,uint16_t))  /* Data Toggle Write Enable */
16223 #define ENUM_USB_EP0_CSR_H_NO_DATGLEN        (_ADI_MSK(0x00000000,uint16_t))  /* DATGLEN: Disable Write to DATGL */
16224 #define ENUM_USB_EP0_CSR_H_DATGLEN           (_ADI_MSK(0x00000400,uint16_t))  /* DATGLEN: Enable Write to DATGL */
16225
16226 #define BITM_USB_EP0_CSR_H_DATGL             (_ADI_MSK(0x00000200,uint16_t))  /* Data Toggle */
16227 #define ENUM_USB_EP0_CSR_H_NO_DATATGL        (_ADI_MSK(0x00000000,uint16_t))  /* DATGL: DATA0 is Set */
16228 #define ENUM_USB_EP0_CSR_H_DATATGL           (_ADI_MSK(0x00000200,uint16_t))  /* DATGL: DATA1 is Set */
16229
16230 #define BITM_USB_EP0_CSR_H_FLUSHFIFO         (_ADI_MSK(0x00000100,uint16_t))  /* Flush Endpoint FIFO */
16231 #define ENUM_USB_EP0_CSR_H_NO_FLUSH          (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
16232 #define ENUM_USB_EP0_CSR_H_FLUSH             (_ADI_MSK(0x00000100,uint16_t))  /* FLUSHFIFO: Flush Endpoint FIFO */
16233
16234 #define BITM_USB_EP0_CSR_H_NAKTO             (_ADI_MSK(0x00000080,uint16_t))  /* NAK Timeout */
16235 #define ENUM_USB_EP0_CSR_H_NO_NAKTO          (_ADI_MSK(0x00000000,uint16_t))  /* NAKTO: No Status */
16236 #define ENUM_USB_EP0_CSR_H_NAKTO             (_ADI_MSK(0x00000080,uint16_t))  /* NAKTO: Endpoint Halted (NAK Timeout) */
16237
16238 #define BITM_USB_EP0_CSR_H_STATUSPKT         (_ADI_MSK(0x00000040,uint16_t))  /* Status Packet */
16239 #define ENUM_USB_EP0_CSR_H_NO_STATPKT        (_ADI_MSK(0x00000000,uint16_t))  /* STATUSPKT: No Request */
16240 #define ENUM_USB_EP0_CSR_H_STATPKT           (_ADI_MSK(0x00000040,uint16_t))  /* STATUSPKT: Request Status Transaction */
16241
16242 #define BITM_USB_EP0_CSR_H_REQPKT            (_ADI_MSK(0x00000020,uint16_t))  /* Request Packet */
16243 #define ENUM_USB_EP0_CSR_H_NO_REQPKT         (_ADI_MSK(0x00000000,uint16_t))  /* REQPKT: No Request */
16244 #define ENUM_USB_EP0_CSR_H_REQPKT            (_ADI_MSK(0x00000020,uint16_t))  /* REQPKT: Send IN Tokens to Device */
16245
16246 #define BITM_USB_EP0_CSR_H_TOERR             (_ADI_MSK(0x00000010,uint16_t))  /* Timeout Error */
16247 #define ENUM_USB_EP0_CSR_H_NO_TOERR          (_ADI_MSK(0x00000000,uint16_t))  /* TOERR: No Status */
16248 #define ENUM_USB_EP0_CSR_H_TOERR             (_ADI_MSK(0x00000010,uint16_t))  /* TOERR: Timeout Error */
16249
16250 #define BITM_USB_EP0_CSR_H_SETUPPKT          (_ADI_MSK(0x00000008,uint16_t))  /* Setup Packet */
16251 #define ENUM_USB_EP0_CSR_H_NO_SETUPPKT       (_ADI_MSK(0x00000000,uint16_t))  /* SETUPPKT: No Request */
16252 #define ENUM_USB_EP0_CSR_H_SETUPPKT          (_ADI_MSK(0x00000008,uint16_t))  /* SETUPPKT: Send SETUP token */
16253
16254 #define BITM_USB_EP0_CSR_H_RXSTALL           (_ADI_MSK(0x00000004,uint16_t))  /* Rx Stall */
16255 #define ENUM_USB_EP0_CSR_H_NO_RXSTALL        (_ADI_MSK(0x00000000,uint16_t))  /* RXSTALL: No Status */
16256 #define ENUM_USB_EP0_CSR_H_RXSTALL           (_ADI_MSK(0x00000004,uint16_t))  /* RXSTALL: Stall Received from Device */
16257
16258 #define BITM_USB_EP0_CSR_H_TXPKTRDY          (_ADI_MSK(0x00000002,uint16_t))  /* Tx Packet Ready */
16259 #define ENUM_USB_EP0_CSR_H_NO_TXPKTRDY       (_ADI_MSK(0x00000000,uint16_t))  /* TXPKTRDY: No Tx Packet */
16260 #define ENUM_USB_EP0_CSR_H_TXPKTRDY          (_ADI_MSK(0x00000002,uint16_t))  /* TXPKTRDY: Tx Packet in Endpoint FIFO */
16261
16262 #define BITM_USB_EP0_CSR_H_RXPKTRDY          (_ADI_MSK(0x00000001,uint16_t))  /* Rx Packet Ready */
16263 #define ENUM_USB_EP0_CSR_H_NO_RXPKTRDY       (_ADI_MSK(0x00000000,uint16_t))  /* RXPKTRDY: No Rx Packet */
16264 #define ENUM_USB_EP0_CSR_H_RXPKTRDY          (_ADI_MSK(0x00000001,uint16_t))  /* RXPKTRDY: Rx Packet in Endpoint FIFO */
16265
16266 /* ------------------------------------------------------------------------------------------------------------------------
16267         USB_EP_TXCSR_H                       Pos/Masks                        Description
16268    ------------------------------------------------------------------------------------------------------------------------ */
16269 #define BITP_USB_EP_TXCSR_H_AUTOSET          15                               /* TxPkRdy Autoset Enable */
16270 #define BITP_USB_EP_TXCSR_H_DMAREQEN         12                               /* DMA Request Enable Tx EP */
16271 #define BITP_USB_EP_TXCSR_H_FRCDATATGL       11                               /* Force Data Toggle */
16272 #define BITP_USB_EP_TXCSR_H_DMAREQMODE       10                               /* DMA Mode Select */
16273 #define BITP_USB_EP_TXCSR_H_DATGLEN           9                               /* Data Toggle Write Enable */
16274 #define BITP_USB_EP_TXCSR_H_DATGL             8                               /* Data Toggle */
16275 #define BITP_USB_EP_TXCSR_H_NAKTOINCMP        7                               /* NAK Timeout Incomplete */
16276 #define BITP_USB_EP_TXCSR_H_CLRDATATGL        6                               /* Clear Endpoint Data Toggle */
16277 #define BITP_USB_EP_TXCSR_H_RXSTALL           5                               /* Rx STALL */
16278 #define BITP_USB_EP_TXCSR_H_SETUPPKT          4                               /* Setup Packet */
16279 #define BITP_USB_EP_TXCSR_H_FLUSHFIFO         3                               /* Flush Endpoint FIFO */
16280 #define BITP_USB_EP_TXCSR_H_TXTOERR           2                               /* Tx Timeout Error */
16281 #define BITP_USB_EP_TXCSR_H_NEFIFO            1                               /* Not Empty FIFO */
16282 #define BITP_USB_EP_TXCSR_H_TXPKTRDY          0                               /* Tx Packet Ready */
16283
16284 #define BITM_USB_EP_TXCSR_H_AUTOSET          (_ADI_MSK(0x00008000,uint16_t))  /* TxPkRdy Autoset Enable */
16285 #define ENUM_USB_EP_TXCSR_H_NO_AUTOSET       (_ADI_MSK(0x00000000,uint16_t))  /* AUTOSET: Disable Autoset */
16286 #define ENUM_USB_EP_TXCSR_H_AUTOSET          (_ADI_MSK(0x00008000,uint16_t))  /* AUTOSET: Enable Autoset */
16287
16288 #define BITM_USB_EP_TXCSR_H_DMAREQEN         (_ADI_MSK(0x00001000,uint16_t))  /* DMA Request Enable Tx EP */
16289 #define ENUM_USB_EP_TXCSR_H_DMAREQDIS        (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQEN: Disable DMA Request */
16290 #define ENUM_USB_EP_TXCSR_H_DMAREQEN         (_ADI_MSK(0x00001000,uint16_t))  /* DMAREQEN: Enable DMA Request */
16291
16292 #define BITM_USB_EP_TXCSR_H_FRCDATATGL       (_ADI_MSK(0x00000800,uint16_t))  /* Force Data Toggle */
16293 #define ENUM_USB_EP_TXCSR_H_NO_FRCTGL        (_ADI_MSK(0x00000000,uint16_t))  /* FRCDATATGL: No Action */
16294 #define ENUM_USB_EP_TXCSR_H_FRCTGL           (_ADI_MSK(0x00000800,uint16_t))  /* FRCDATATGL: Toggle Endpoint Data */
16295
16296 #define BITM_USB_EP_TXCSR_H_DMAREQMODE       (_ADI_MSK(0x00000400,uint16_t))  /* DMA Mode Select */
16297 #define ENUM_USB_EP_TXCSR_H_DMARQMODE0       (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQMODE: DMA Request Mode 0 */
16298 #define ENUM_USB_EP_TXCSR_H_DMARQMODE1       (_ADI_MSK(0x00000400,uint16_t))  /* DMAREQMODE: DMA Request Mode 1 */
16299
16300 #define BITM_USB_EP_TXCSR_H_DATGLEN          (_ADI_MSK(0x00000200,uint16_t))  /* Data Toggle Write Enable */
16301 #define ENUM_USB_EP_TXCSR_H_NO_DATGLEN       (_ADI_MSK(0x00000000,uint16_t))  /* DATGLEN: Disable Write to DATGL */
16302 #define ENUM_USB_EP_TXCSR_H_DATGLEN          (_ADI_MSK(0x00000200,uint16_t))  /* DATGLEN: Enable Write to DATGL */
16303
16304 #define BITM_USB_EP_TXCSR_H_DATGL            (_ADI_MSK(0x00000100,uint16_t))  /* Data Toggle */
16305 #define ENUM_USB_EP_TXCSR_H_NO_DATGL         (_ADI_MSK(0x00000000,uint16_t))  /* DATGL: DATA0 is set */
16306 #define ENUM_USB_EP_TXCSR_H_DATGL            (_ADI_MSK(0x00000100,uint16_t))  /* DATGL: DATA1 is set */
16307
16308 #define BITM_USB_EP_TXCSR_H_NAKTOINCMP       (_ADI_MSK(0x00000080,uint16_t))  /* NAK Timeout Incomplete */
16309 #define ENUM_USB_EP_TXCSR_H_NO_NAKTO         (_ADI_MSK(0x00000000,uint16_t))  /* NAKTOINCMP: No Status */
16310 #define ENUM_USB_EP_TXCSR_H_NAKTO            (_ADI_MSK(0x00000080,uint16_t))  /* NAKTOINCMP: NAK Timeout Over Maximum */
16311
16312 #define BITM_USB_EP_TXCSR_H_CLRDATATGL       (_ADI_MSK(0x00000040,uint16_t))  /* Clear Endpoint Data Toggle */
16313 #define ENUM_USB_EP_TXCSR_H_NO_CLRTGL        (_ADI_MSK(0x00000000,uint16_t))  /* CLRDATATGL: No Action */
16314 #define ENUM_USB_EP_TXCSR_H_CLRTGL           (_ADI_MSK(0x00000040,uint16_t))  /* CLRDATATGL: Reset EP Data Toggle to 0 */
16315
16316 #define BITM_USB_EP_TXCSR_H_RXSTALL          (_ADI_MSK(0x00000020,uint16_t))  /* Rx STALL */
16317 #define ENUM_USB_EP_TXCSR_H_NO_RXSTALL       (_ADI_MSK(0x00000000,uint16_t))  /* RXSTALL: No Status */
16318 #define ENUM_USB_EP_TXCSR_H_RXSTALL          (_ADI_MSK(0x00000020,uint16_t))  /* RXSTALL: Stall Received from Device */
16319
16320 #define BITM_USB_EP_TXCSR_H_SETUPPKT         (_ADI_MSK(0x00000010,uint16_t))  /* Setup Packet */
16321 #define ENUM_USB_EP_TXCSR_H_NO_SETUPPK       (_ADI_MSK(0x00000000,uint16_t))  /* SETUPPKT: No Request */
16322 #define ENUM_USB_EP_TXCSR_H_SETUPPKT         (_ADI_MSK(0x00000010,uint16_t))  /* SETUPPKT: Send SETUP Token */
16323
16324 #define BITM_USB_EP_TXCSR_H_FLUSHFIFO        (_ADI_MSK(0x00000008,uint16_t))  /* Flush Endpoint FIFO */
16325 #define ENUM_USB_EP_TXCSR_H_NO_FLUSH         (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
16326 #define ENUM_USB_EP_TXCSR_H_FLUSH            (_ADI_MSK(0x00000008,uint16_t))  /* FLUSHFIFO: Flush endpoint FIFO */
16327
16328 #define BITM_USB_EP_TXCSR_H_TXTOERR          (_ADI_MSK(0x00000004,uint16_t))  /* Tx Timeout Error */
16329 #define ENUM_USB_EP_TXCSR_H_NO_TXTOERR       (_ADI_MSK(0x00000000,uint16_t))  /* TXTOERR: No Status */
16330 #define ENUM_USB_EP_TXCSR_H_TXTOERR          (_ADI_MSK(0x00000004,uint16_t))  /* TXTOERR: Tx Timeout Error */
16331
16332 #define BITM_USB_EP_TXCSR_H_NEFIFO           (_ADI_MSK(0x00000002,uint16_t))  /* Not Empty FIFO */
16333 #define ENUM_USB_EP_TXCSR_H_NO_NEFIFO        (_ADI_MSK(0x00000000,uint16_t))  /* NEFIFO: FIFO Empty */
16334 #define ENUM_USB_EP_TXCSR_H_NEFIFO           (_ADI_MSK(0x00000002,uint16_t))  /* NEFIFO: FIFO Not Empty */
16335
16336 #define BITM_USB_EP_TXCSR_H_TXPKTRDY         (_ADI_MSK(0x00000001,uint16_t))  /* Tx Packet Ready */
16337 #define ENUM_USB_EP_TXCSR_H_NO_PKTRDY        (_ADI_MSK(0x00000000,uint16_t))  /* TXPKTRDY: No Tx Packet */
16338 #define ENUM_USB_EP_TXCSR_H_PKTRDY           (_ADI_MSK(0x00000001,uint16_t))  /* TXPKTRDY: Tx Packet in Endpoint FIFO */
16339
16340 /* ------------------------------------------------------------------------------------------------------------------------
16341         USB_EP0_CSR_P                        Pos/Masks                        Description
16342    ------------------------------------------------------------------------------------------------------------------------ */
16343 #define BITP_USB_EP0_CSR_P_FLUSHFIFO          8                               /* Flush Endpoint FIFO */
16344 #define BITP_USB_EP0_CSR_P_SSETUPEND          7                               /* Service Setup End */
16345 #define BITP_USB_EP0_CSR_P_SPKTRDY            6                               /* Service Rx Packet Ready */
16346 #define BITP_USB_EP0_CSR_P_SENDSTALL          5                               /* Send Stall */
16347 #define BITP_USB_EP0_CSR_P_SETUPEND           4                               /* Setup End */
16348 #define BITP_USB_EP0_CSR_P_DATAEND            3                               /* Data End */
16349 #define BITP_USB_EP0_CSR_P_SENTSTALL          2                               /* Sent Stall */
16350 #define BITP_USB_EP0_CSR_P_TXPKTRDY           1                               /* Tx Packet Ready */
16351 #define BITP_USB_EP0_CSR_P_RXPKTRDY           0                               /* Rx Packet Ready */
16352
16353 #define BITM_USB_EP0_CSR_P_FLUSHFIFO         (_ADI_MSK(0x00000100,uint16_t))  /* Flush Endpoint FIFO */
16354 #define ENUM_USB_EP0_CSR_P_NO_FLUSH          (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
16355 #define ENUM_USB_EP0_CSR_P_FLUSH             (_ADI_MSK(0x00000100,uint16_t))  /* FLUSHFIFO: Flush Endpoint FIFO */
16356
16357 #define BITM_USB_EP0_CSR_P_SSETUPEND         (_ADI_MSK(0x00000080,uint16_t))  /* Service Setup End */
16358 #define ENUM_USB_EP0_CSR_P_NOSSETUPEND       (_ADI_MSK(0x00000000,uint16_t))  /* SSETUPEND: No Action */
16359 #define ENUM_USB_EP0_CSR_P_SSETUPEND         (_ADI_MSK(0x00000080,uint16_t))  /* SSETUPEND: Clear SETUPEND Bit */
16360
16361 #define BITM_USB_EP0_CSR_P_SPKTRDY           (_ADI_MSK(0x00000040,uint16_t))  /* Service Rx Packet Ready */
16362 #define ENUM_USB_EP0_CSR_P_NO_SPKTRDY        (_ADI_MSK(0x00000000,uint16_t))  /* SPKTRDY: No Action */
16363 #define ENUM_USB_EP0_CSR_P_SPKTRDY           (_ADI_MSK(0x00000040,uint16_t))  /* SPKTRDY: Clear RXPKTRDY Bit */
16364
16365 #define BITM_USB_EP0_CSR_P_SENDSTALL         (_ADI_MSK(0x00000020,uint16_t))  /* Send Stall */
16366 #define ENUM_USB_EP0_CSR_P_NO_STALL          (_ADI_MSK(0x00000000,uint16_t))  /* SENDSTALL: No Action */
16367 #define ENUM_USB_EP0_CSR_P_STALL             (_ADI_MSK(0x00000020,uint16_t))  /* SENDSTALL: Terminate Current Transaction */
16368
16369 #define BITM_USB_EP0_CSR_P_SETUPEND          (_ADI_MSK(0x00000010,uint16_t))  /* Setup End */
16370 #define ENUM_USB_EP0_CSR_P_NO_SETUPEND       (_ADI_MSK(0x00000000,uint16_t))  /* SETUPEND: No Status */
16371 #define ENUM_USB_EP0_CSR_P_SETUPEND          (_ADI_MSK(0x00000010,uint16_t))  /* SETUPEND: Setup Ended before DATAEND */
16372
16373 #define BITM_USB_EP0_CSR_P_DATAEND           (_ADI_MSK(0x00000008,uint16_t))  /* Data End */
16374 #define ENUM_USB_EP0_CSR_P_NO_DATAEND        (_ADI_MSK(0x00000000,uint16_t))  /* DATAEND: No Status */
16375 #define ENUM_USB_EP0_CSR_P_DATAEND           (_ADI_MSK(0x00000008,uint16_t))  /* DATAEND: Data End Condition */
16376
16377 #define BITM_USB_EP0_CSR_P_SENTSTALL         (_ADI_MSK(0x00000004,uint16_t))  /* Sent Stall */
16378 #define ENUM_USB_EP0_CSR_P_NO_STALSNT        (_ADI_MSK(0x00000000,uint16_t))  /* SENTSTALL: No Status */
16379 #define ENUM_USB_EP0_CSR_P_STALSNT           (_ADI_MSK(0x00000004,uint16_t))  /* SENTSTALL: Transmitted STALL Handshake */
16380
16381 #define BITM_USB_EP0_CSR_P_TXPKTRDY          (_ADI_MSK(0x00000002,uint16_t))  /* Tx Packet Ready */
16382 #define ENUM_USB_EP0_CSR_P_NO_TXPKTRDY       (_ADI_MSK(0x00000000,uint16_t))  /* TXPKTRDY:  */
16383 #define ENUM_USB_EP0_CSR_P_TXPKTRDY          (_ADI_MSK(0x00000002,uint16_t))  /* TXPKTRDY: Set this bit after loading a data packet into the FIFO */
16384
16385 #define BITM_USB_EP0_CSR_P_RXPKTRDY          (_ADI_MSK(0x00000001,uint16_t))  /* Rx Packet Ready */
16386 #define ENUM_USB_EP0_CSR_P_NO_PKTRDY         (_ADI_MSK(0x00000000,uint16_t))  /* RXPKTRDY: No Rx Packet */
16387 #define ENUM_USB_EP0_CSR_P_PKTRDY            (_ADI_MSK(0x00000001,uint16_t))  /* RXPKTRDY: Rx Packet in Endpoint FIFO */
16388
16389 /* ------------------------------------------------------------------------------------------------------------------------
16390         USB_EP_TXCSR_P                       Pos/Masks                        Description
16391    ------------------------------------------------------------------------------------------------------------------------ */
16392 #define BITP_USB_EP_TXCSR_P_AUTOSET          15                               /* TxPkRdy Autoset Enable */
16393 #define BITP_USB_EP_TXCSR_P_ISO              14                               /* Isochronous Transfers Enable */
16394 #define BITP_USB_EP_TXCSR_P_DMAREQEN         12                               /* DMA Request Enable Tx EP */
16395 #define BITP_USB_EP_TXCSR_P_FRCDATATGL       11                               /* Force Data Toggle */
16396 #define BITP_USB_EP_TXCSR_P_DMAREQMODE       10                               /* DMA Mode Select */
16397 #define BITP_USB_EP_TXCSR_P_INCOMPTX          7                               /* Incomplete Tx */
16398 #define BITP_USB_EP_TXCSR_P_CLRDATATGL        6                               /* Clear Endpoint Data Toggle */
16399 #define BITP_USB_EP_TXCSR_P_SENTSTALL         5                               /* Sent STALL */
16400 #define BITP_USB_EP_TXCSR_P_SENDSTALL         4                               /* Send STALL */
16401 #define BITP_USB_EP_TXCSR_P_FLUSHFIFO         3                               /* Flush Endpoint FIFO */
16402 #define BITP_USB_EP_TXCSR_P_URUNERR           2                               /* Underrun Error */
16403 #define BITP_USB_EP_TXCSR_P_NEFIFO            1                               /* Not Empty FIFO */
16404 #define BITP_USB_EP_TXCSR_P_TXPKTRDY          0                               /* Tx Packet Ready */
16405
16406 #define BITM_USB_EP_TXCSR_P_AUTOSET          (_ADI_MSK(0x00008000,uint16_t))  /* TxPkRdy Autoset Enable */
16407 #define ENUM_USB_EP_TXCSR_P_NO_AUTOSET       (_ADI_MSK(0x00000000,uint16_t))  /* AUTOSET: Disable Autoset */
16408 #define ENUM_USB_EP_TXCSR_P_AUTOSET          (_ADI_MSK(0x00008000,uint16_t))  /* AUTOSET: Enable Autoset */
16409
16410 #define BITM_USB_EP_TXCSR_P_ISO              (_ADI_MSK(0x00004000,uint16_t))  /* Isochronous Transfers Enable */
16411 #define ENUM_USB_EP_TXCSR_P_ISODIS           (_ADI_MSK(0x00000000,uint16_t))  /* ISO: Disable Tx EP Isochronous Transfers */
16412 #define ENUM_USB_EP_TXCSR_P_ISOEN            (_ADI_MSK(0x00004000,uint16_t))  /* ISO: Enable Tx EP Isochronous Transfers */
16413
16414 #define BITM_USB_EP_TXCSR_P_DMAREQEN         (_ADI_MSK(0x00001000,uint16_t))  /* DMA Request Enable Tx EP */
16415 #define ENUM_USB_EP_TXCSR_P_DMAREQDIS        (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQEN: Disable DMA Request */
16416 #define ENUM_USB_EP_TXCSR_P_DMAREQEN         (_ADI_MSK(0x00001000,uint16_t))  /* DMAREQEN: Enable DMA Request */
16417
16418 #define BITM_USB_EP_TXCSR_P_FRCDATATGL       (_ADI_MSK(0x00000800,uint16_t))  /* Force Data Toggle */
16419 #define ENUM_USB_EP_TXCSR_P_NO_FRCTGL        (_ADI_MSK(0x00000000,uint16_t))  /* FRCDATATGL: No Action */
16420 #define ENUM_USB_EP_TXCSR_P_FRCTGL           (_ADI_MSK(0x00000800,uint16_t))  /* FRCDATATGL: Toggle Endpoint Data */
16421
16422 #define BITM_USB_EP_TXCSR_P_DMAREQMODE       (_ADI_MSK(0x00000400,uint16_t))  /* DMA Mode Select */
16423 #define ENUM_USB_EP_TXCSR_P_DMARQMODE0       (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQMODE: DMA Request Mode 0 */
16424 #define ENUM_USB_EP_TXCSR_P_DMARQMODE1       (_ADI_MSK(0x00000400,uint16_t))  /* DMAREQMODE: DMA Request Mode 1 */
16425
16426 #define BITM_USB_EP_TXCSR_P_INCOMPTX         (_ADI_MSK(0x00000080,uint16_t))  /* Incomplete Tx */
16427 #define ENUM_USB_EP_TXCSR_P_NO_INCOMP        (_ADI_MSK(0x00000000,uint16_t))  /* INCOMPTX: No Status */
16428 #define ENUM_USB_EP_TXCSR_P_INCOMP           (_ADI_MSK(0x00000080,uint16_t))  /* INCOMPTX: Incomplete Tx (Insufficient IN Tokens) */
16429
16430 #define BITM_USB_EP_TXCSR_P_CLRDATATGL       (_ADI_MSK(0x00000040,uint16_t))  /* Clear Endpoint Data Toggle */
16431 #define ENUM_USB_EP_TXCSR_P_NO_CLRTGL        (_ADI_MSK(0x00000000,uint16_t))  /* CLRDATATGL: No Action */
16432 #define ENUM_USB_EP_TXCSR_P_CLRTGL           (_ADI_MSK(0x00000040,uint16_t))  /* CLRDATATGL: Reset EP Data Toggle to 0 */
16433
16434 #define BITM_USB_EP_TXCSR_P_SENTSTALL        (_ADI_MSK(0x00000020,uint16_t))  /* Sent STALL */
16435 #define ENUM_USB_EP_TXCSR_P_NO_STALSNT       (_ADI_MSK(0x00000000,uint16_t))  /* SENTSTALL: No Status */
16436 #define ENUM_USB_EP_TXCSR_P_STALSNT          (_ADI_MSK(0x00000020,uint16_t))  /* SENTSTALL: STALL Handshake Transmitted */
16437
16438 #define BITM_USB_EP_TXCSR_P_SENDSTALL        (_ADI_MSK(0x00000010,uint16_t))  /* Send STALL */
16439 #define ENUM_USB_EP_TXCSR_P_NO_STALL         (_ADI_MSK(0x00000000,uint16_t))  /* SENDSTALL: No Request */
16440 #define ENUM_USB_EP_TXCSR_P_STALL            (_ADI_MSK(0x00000010,uint16_t))  /* SENDSTALL: Request STALL Handshake Transmission */
16441
16442 #define BITM_USB_EP_TXCSR_P_FLUSHFIFO        (_ADI_MSK(0x00000008,uint16_t))  /* Flush Endpoint FIFO */
16443 #define ENUM_USB_EP_TXCSR_P_NO_FLUSH         (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
16444 #define ENUM_USB_EP_TXCSR_P_FLUSH            (_ADI_MSK(0x00000008,uint16_t))  /* FLUSHFIFO: Flush endpoint FIFO */
16445
16446 #define BITM_USB_EP_TXCSR_P_URUNERR          (_ADI_MSK(0x00000004,uint16_t))  /* Underrun Error */
16447 #define ENUM_USB_EP_TXCSR_P_NO_URUNERR       (_ADI_MSK(0x00000000,uint16_t))  /* URUNERR: No Status */
16448 #define ENUM_USB_EP_TXCSR_P_URUNERR          (_ADI_MSK(0x00000004,uint16_t))  /* URUNERR: Underrun Error */
16449
16450 #define BITM_USB_EP_TXCSR_P_NEFIFO           (_ADI_MSK(0x00000002,uint16_t))  /* Not Empty FIFO */
16451 #define ENUM_USB_EP_TXCSR_P_NO_FIFONE        (_ADI_MSK(0x00000000,uint16_t))  /* NEFIFO: FIFO Empty */
16452 #define ENUM_USB_EP_TXCSR_P_FIFONE           (_ADI_MSK(0x00000002,uint16_t))  /* NEFIFO: FIFO Not Empty */
16453
16454 #define BITM_USB_EP_TXCSR_P_TXPKTRDY         (_ADI_MSK(0x00000001,uint16_t))  /* Tx Packet Ready */
16455 #define ENUM_USB_EP_TXCSR_P_NO_PKTRDY        (_ADI_MSK(0x00000000,uint16_t))  /* TXPKTRDY: No Tx Packet */
16456 #define ENUM_USB_EP_TXCSR_P_PKTRDY           (_ADI_MSK(0x00000001,uint16_t))  /* TXPKTRDY: Tx Packet in Endpoint FIFO */
16457
16458 /* ------------------------------------------------------------------------------------------------------------------------
16459         USB_EP_RXMAXP                        Pos/Masks                        Description
16460    ------------------------------------------------------------------------------------------------------------------------ */
16461 #define BITP_USB_EP_RXMAXP_MULTM1            11                               /* Multi-Packets per Micro-frame */
16462 #define BITP_USB_EP_RXMAXP_MAXPAY             0                               /* Maximum Payload */
16463 #define BITM_USB_EP_RXMAXP_MULTM1            (_ADI_MSK(0x00001800,uint16_t))  /* Multi-Packets per Micro-frame */
16464 #define BITM_USB_EP_RXMAXP_MAXPAY            (_ADI_MSK(0x000007FF,uint16_t))  /* Maximum Payload */
16465
16466 /* ------------------------------------------------------------------------------------------------------------------------
16467         USB_EP_RXCSR_H                       Pos/Masks                        Description
16468    ------------------------------------------------------------------------------------------------------------------------ */
16469 #define BITP_USB_EP_RXCSR_H_AUTOCLR          15                               /* Auto Clear Enable */
16470 #define BITP_USB_EP_RXCSR_H_AUTOREQ          14                               /* Auto Request Clear Enable */
16471 #define BITP_USB_EP_RXCSR_H_DMAREQEN         13                               /* DMA Request Enable Rx EP */
16472 #define BITP_USB_EP_RXCSR_H_PIDERR           12                               /* Packet ID Error */
16473 #define BITP_USB_EP_RXCSR_H_DMAREQMODE       11                               /* DMA Mode Select */
16474 #define BITP_USB_EP_RXCSR_H_DATGLEN          10                               /* Data Toggle Write Enable */
16475 #define BITP_USB_EP_RXCSR_H_DATGL             9                               /* Data Toggle */
16476 #define BITP_USB_EP_RXCSR_H_INCOMPRX          8                               /* Incomplete Rx */
16477 #define BITP_USB_EP_RXCSR_H_CLRDATATGL        7                               /* Clear Endpoint Data Toggle */
16478 #define BITP_USB_EP_RXCSR_H_RXSTALL           6                               /* Rx STALL */
16479 #define BITP_USB_EP_RXCSR_H_REQPKT            5                               /* Request Packet */
16480 #define BITP_USB_EP_RXCSR_H_FLUSHFIFO         4                               /* Flush Endpoint FIFO */
16481 #define BITP_USB_EP_RXCSR_H_NAKTODERR         3                               /* NAK Timeout Data Error */
16482 #define BITP_USB_EP_RXCSR_H_RXTOERR           2                               /* Rx Timeout Error */
16483 #define BITP_USB_EP_RXCSR_H_FIFOFULL          1                               /* FIFO Full */
16484 #define BITP_USB_EP_RXCSR_H_RXPKTRDY          0                               /* Rx Packet Ready */
16485
16486 #define BITM_USB_EP_RXCSR_H_AUTOCLR          (_ADI_MSK(0x00008000,uint16_t))  /* Auto Clear Enable */
16487 #define ENUM_USB_EP_RXCSR_H_NO_AUTOCLR       (_ADI_MSK(0x00000000,uint16_t))  /* AUTOCLR: Disable Auto Clear */
16488 #define ENUM_USB_EP_RXCSR_H_AUTOCLR          (_ADI_MSK(0x00008000,uint16_t))  /* AUTOCLR: Enable Auto Clear */
16489
16490 #define BITM_USB_EP_RXCSR_H_AUTOREQ          (_ADI_MSK(0x00004000,uint16_t))  /* Auto Request Clear Enable */
16491 #define ENUM_USB_EP_RXCSR_H_NO_AUTOREQ       (_ADI_MSK(0x00000000,uint16_t))  /* AUTOREQ: Disable Auto Request Clear */
16492 #define ENUM_USB_EP_RXCSR_H_AUTOREQ          (_ADI_MSK(0x00004000,uint16_t))  /* AUTOREQ: Enable Auto Request Clear */
16493
16494 #define BITM_USB_EP_RXCSR_H_DMAREQEN         (_ADI_MSK(0x00002000,uint16_t))  /* DMA Request Enable Rx EP */
16495 #define ENUM_USB_EP_RXCSR_H_DMAREQDIS        (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQEN: Disable DMA Request */
16496 #define ENUM_USB_EP_RXCSR_H_DMAREQEN         (_ADI_MSK(0x00002000,uint16_t))  /* DMAREQEN: Enable DMA Request */
16497
16498 #define BITM_USB_EP_RXCSR_H_PIDERR           (_ADI_MSK(0x00001000,uint16_t))  /* Packet ID Error */
16499 #define ENUM_USB_EP_RXCSR_H_NO_PIDERR        (_ADI_MSK(0x00000000,uint16_t))  /* PIDERR: No Status */
16500 #define ENUM_USB_EP_RXCSR_H_PIDERR           (_ADI_MSK(0x00001000,uint16_t))  /* PIDERR: PID Error */
16501
16502 #define BITM_USB_EP_RXCSR_H_DMAREQMODE       (_ADI_MSK(0x00000800,uint16_t))  /* DMA Mode Select */
16503 #define ENUM_USB_EP_RXCSR_H_DMARQMODE0       (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQMODE: DMA Request Mode 0 */
16504 #define ENUM_USB_EP_RXCSR_H_DMARQMODE1       (_ADI_MSK(0x00000800,uint16_t))  /* DMAREQMODE: DMA Request Mode 1 */
16505
16506 #define BITM_USB_EP_RXCSR_H_DATGLEN          (_ADI_MSK(0x00000400,uint16_t))  /* Data Toggle Write Enable */
16507 #define ENUM_USB_EP_RXCSR_H_DATGLDIS         (_ADI_MSK(0x00000000,uint16_t))  /* DATGLEN: Disable Write to DATGL */
16508 #define ENUM_USB_EP_RXCSR_H_DATGLEN          (_ADI_MSK(0x00000400,uint16_t))  /* DATGLEN: Enable Write to DATGL */
16509
16510 #define BITM_USB_EP_RXCSR_H_DATGL            (_ADI_MSK(0x00000200,uint16_t))  /* Data Toggle */
16511 #define ENUM_USB_EP_RXCSR_H_NO_DATGL         (_ADI_MSK(0x00000000,uint16_t))  /* DATGL: DATA0 is Set */
16512 #define ENUM_USB_EP_RXCSR_H_DATGL            (_ADI_MSK(0x00000200,uint16_t))  /* DATGL: DATA1 is Set */
16513
16514 #define BITM_USB_EP_RXCSR_H_INCOMPRX         (_ADI_MSK(0x00000100,uint16_t))  /* Incomplete Rx */
16515 #define ENUM_USB_EP_RXCSR_H_NO_INCOMP        (_ADI_MSK(0x00000000,uint16_t))  /* INCOMPRX: No Status */
16516 #define ENUM_USB_EP_RXCSR_H_INCOMP           (_ADI_MSK(0x00000100,uint16_t))  /* INCOMPRX: Incomplete Rx */
16517
16518 #define BITM_USB_EP_RXCSR_H_CLRDATATGL       (_ADI_MSK(0x00000080,uint16_t))  /* Clear Endpoint Data Toggle */
16519 #define ENUM_USB_EP_RXCSR_H_NO_CLRTGL        (_ADI_MSK(0x00000000,uint16_t))  /* CLRDATATGL: No Action */
16520 #define ENUM_USB_EP_RXCSR_H_CLRTGL           (_ADI_MSK(0x00000080,uint16_t))  /* CLRDATATGL: Reset EP Data Toggle to 0 */
16521
16522 #define BITM_USB_EP_RXCSR_H_RXSTALL          (_ADI_MSK(0x00000040,uint16_t))  /* Rx STALL */
16523 #define ENUM_USB_EP_RXCSR_H_NO_RXSTALL       (_ADI_MSK(0x00000000,uint16_t))  /* RXSTALL: No Status */
16524 #define ENUM_USB_EP_RXCSR_H_RXSTALL          (_ADI_MSK(0x00000040,uint16_t))  /* RXSTALL: Stall Received from Device */
16525
16526 #define BITM_USB_EP_RXCSR_H_REQPKT           (_ADI_MSK(0x00000020,uint16_t))  /* Request Packet */
16527 #define ENUM_USB_EP_RXCSR_H_NO_REQPKT        (_ADI_MSK(0x00000000,uint16_t))  /* REQPKT: No Request */
16528 #define ENUM_USB_EP_RXCSR_H_REQPKT           (_ADI_MSK(0x00000020,uint16_t))  /* REQPKT: Send IN Tokens to Device */
16529
16530 #define BITM_USB_EP_RXCSR_H_FLUSHFIFO        (_ADI_MSK(0x00000010,uint16_t))  /* Flush Endpoint FIFO */
16531 #define ENUM_USB_EP_RXCSR_H_NO_FLUSH         (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
16532 #define ENUM_USB_EP_RXCSR_H_FLUSH            (_ADI_MSK(0x00000010,uint16_t))  /* FLUSHFIFO: Flush Endpoint FIFO */
16533
16534 #define BITM_USB_EP_RXCSR_H_NAKTODERR        (_ADI_MSK(0x00000008,uint16_t))  /* NAK Timeout Data Error */
16535 #define ENUM_USB_EP_RXCSR_H_NO_NAKTO         (_ADI_MSK(0x00000000,uint16_t))  /* NAKTODERR: No Status */
16536 #define ENUM_USB_EP_RXCSR_H_NAKTO            (_ADI_MSK(0x00000008,uint16_t))  /* NAKTODERR: NAK Timeout Data Error */
16537
16538 #define BITM_USB_EP_RXCSR_H_RXTOERR          (_ADI_MSK(0x00000004,uint16_t))  /* Rx Timeout Error */
16539 #define ENUM_USB_EP_RXCSR_H_NO_RXTOERR       (_ADI_MSK(0x00000000,uint16_t))  /* RXTOERR: No Status */
16540 #define ENUM_USB_EP_RXCSR_H_RXTOERR          (_ADI_MSK(0x00000004,uint16_t))  /* RXTOERR: Rx Timeout Error */
16541
16542 #define BITM_USB_EP_RXCSR_H_FIFOFULL         (_ADI_MSK(0x00000002,uint16_t))  /* FIFO Full */
16543 #define ENUM_USB_EP_RXCSR_H_NO_FIFOFUL       (_ADI_MSK(0x00000000,uint16_t))  /* FIFOFULL: No Status */
16544 #define ENUM_USB_EP_RXCSR_H_FIFOFUL          (_ADI_MSK(0x00000002,uint16_t))  /* FIFOFULL: FIFO Full */
16545
16546 #define BITM_USB_EP_RXCSR_H_RXPKTRDY         (_ADI_MSK(0x00000001,uint16_t))  /* Rx Packet Ready */
16547 #define ENUM_USB_EP_RXCSR_H_NO_PKTRDY        (_ADI_MSK(0x00000000,uint16_t))  /* RXPKTRDY: No Rx Packet */
16548 #define ENUM_USB_EP_RXCSR_H_PKTRDY           (_ADI_MSK(0x00000001,uint16_t))  /* RXPKTRDY: Rx Packet in Endpoint FIFO */
16549
16550 /* ------------------------------------------------------------------------------------------------------------------------
16551         USB_EP_RXCSR_P                       Pos/Masks                        Description
16552    ------------------------------------------------------------------------------------------------------------------------ */
16553 #define BITP_USB_EP_RXCSR_P_AUTOCLR          15                               /* Auto Clear Enable */
16554 #define BITP_USB_EP_RXCSR_P_ISO              14                               /* Isochronous Transfers */
16555 #define BITP_USB_EP_RXCSR_P_DMAREQEN         13                               /* DMA Request Enable Rx EP */
16556 #define BITP_USB_EP_RXCSR_P_DNYETPERR        12                               /* Disable NYET Handshake */
16557 #define BITP_USB_EP_RXCSR_P_DMAREQMODE       11                               /* DMA Mode Select */
16558 #define BITP_USB_EP_RXCSR_P_INCOMPRX          8                               /* Incomplete Rx */
16559 #define BITP_USB_EP_RXCSR_P_CLRDATATGL        7                               /* Clear Endpoint Data Toggle */
16560 #define BITP_USB_EP_RXCSR_P_SENTSTALL         6                               /* Sent STALL */
16561 #define BITP_USB_EP_RXCSR_P_SENDSTALL         5                               /* Send STALL */
16562 #define BITP_USB_EP_RXCSR_P_FLUSHFIFO         4                               /* Flush Endpoint FIFO */
16563 #define BITP_USB_EP_RXCSR_P_DATAERR           3                               /* Data Error */
16564 #define BITP_USB_EP_RXCSR_P_ORUNERR           2                               /* OUT Run Error */
16565 #define BITP_USB_EP_RXCSR_P_FIFOFULL          1                               /* FIFO Full */
16566 #define BITP_USB_EP_RXCSR_P_RXPKTRDY          0                               /* Rx Packet Ready */
16567
16568 #define BITM_USB_EP_RXCSR_P_AUTOCLR          (_ADI_MSK(0x00008000,uint16_t))  /* Auto Clear Enable */
16569 #define ENUM_USB_EP_RXCSR_P_NO_AUTOCLR       (_ADI_MSK(0x00000000,uint16_t))  /* AUTOCLR: Disable Auto Clear */
16570 #define ENUM_USB_EP_RXCSR_P_AUTOCLR          (_ADI_MSK(0x00008000,uint16_t))  /* AUTOCLR: Enable Auto Clear */
16571
16572 #define BITM_USB_EP_RXCSR_P_ISO              (_ADI_MSK(0x00004000,uint16_t))  /* Isochronous Transfers */
16573 #define ENUM_USB_EP_RXCSR_P_ISODIS           (_ADI_MSK(0x00000000,uint16_t))  /* ISO: This bit should be cleared for bulk or interrupt transfers. */
16574 #define ENUM_USB_EP_RXCSR_P_ISOEN            (_ADI_MSK(0x00004000,uint16_t))  /* ISO: This bit should be set for isochronous transfers. */
16575
16576 #define BITM_USB_EP_RXCSR_P_DMAREQEN         (_ADI_MSK(0x00002000,uint16_t))  /* DMA Request Enable Rx EP */
16577 #define ENUM_USB_EP_RXCSR_P_DMAREQDIS        (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQEN: Disable DMA Request */
16578 #define ENUM_USB_EP_RXCSR_P_DMAREQEN         (_ADI_MSK(0x00002000,uint16_t))  /* DMAREQEN: Enable DMA Request */
16579
16580 #define BITM_USB_EP_RXCSR_P_DNYETPERR        (_ADI_MSK(0x00001000,uint16_t))  /* Disable NYET Handshake */
16581 #define ENUM_USB_EP_RXCSR_P_DNYTERREN        (_ADI_MSK(0x00000000,uint16_t))  /* DNYETPERR: Enable NYET Handshake */
16582 #define ENUM_USB_EP_RXCSR_P_DNYTERRDIS       (_ADI_MSK(0x00001000,uint16_t))  /* DNYETPERR: Disable NYET Handshake */
16583
16584 #define BITM_USB_EP_RXCSR_P_DMAREQMODE       (_ADI_MSK(0x00000800,uint16_t))  /* DMA Mode Select */
16585 #define ENUM_USB_EP_RXCSR_P_DMARQMODE0       (_ADI_MSK(0x00000000,uint16_t))  /* DMAREQMODE: DMA Request Mode 0 */
16586 #define ENUM_USB_EP_RXCSR_P_DMARQMODE1       (_ADI_MSK(0x00000800,uint16_t))  /* DMAREQMODE: DMA Request Mode 1 */
16587
16588 #define BITM_USB_EP_RXCSR_P_INCOMPRX         (_ADI_MSK(0x00000100,uint16_t))  /* Incomplete Rx */
16589 #define ENUM_USB_EP_RXCSR_P_NO_INCOMP        (_ADI_MSK(0x00000000,uint16_t))  /* INCOMPRX: No Status */
16590 #define ENUM_USB_EP_RXCSR_P_INCOMP           (_ADI_MSK(0x00000100,uint16_t))  /* INCOMPRX: Incomplete Rx */
16591
16592 #define BITM_USB_EP_RXCSR_P_CLRDATATGL       (_ADI_MSK(0x00000080,uint16_t))  /* Clear Endpoint Data Toggle */
16593 #define ENUM_USB_EP_RXCSR_P_NO_CLRTGL        (_ADI_MSK(0x00000000,uint16_t))  /* CLRDATATGL: No Action */
16594 #define ENUM_USB_EP_RXCSR_P_CLRTGL           (_ADI_MSK(0x00000080,uint16_t))  /* CLRDATATGL: Reset EP Data Toggle to 0 */
16595
16596 #define BITM_USB_EP_RXCSR_P_SENTSTALL        (_ADI_MSK(0x00000040,uint16_t))  /* Sent STALL */
16597 #define ENUM_USB_EP_RXCSR_P_NO_STALSNT       (_ADI_MSK(0x00000000,uint16_t))  /* SENTSTALL: No Status */
16598 #define ENUM_USB_EP_RXCSR_P_STALSNT          (_ADI_MSK(0x00000040,uint16_t))  /* SENTSTALL: STALL Handshake Transmitted */
16599
16600 #define BITM_USB_EP_RXCSR_P_SENDSTALL        (_ADI_MSK(0x00000020,uint16_t))  /* Send STALL */
16601 #define ENUM_USB_EP_RXCSR_P_NO_STALL         (_ADI_MSK(0x00000000,uint16_t))  /* SENDSTALL: No Action */
16602 #define ENUM_USB_EP_RXCSR_P_STALL            (_ADI_MSK(0x00000020,uint16_t))  /* SENDSTALL: Request STALL Handshake */
16603
16604 #define BITM_USB_EP_RXCSR_P_FLUSHFIFO        (_ADI_MSK(0x00000010,uint16_t))  /* Flush Endpoint FIFO */
16605 #define ENUM_USB_EP_RXCSR_P_NO_FLUSH         (_ADI_MSK(0x00000000,uint16_t))  /* FLUSHFIFO: No Flush */
16606 #define ENUM_USB_EP_RXCSR_P_FLUSH            (_ADI_MSK(0x00000010,uint16_t))  /* FLUSHFIFO: Flush Endpoint FIFO */
16607
16608 #define BITM_USB_EP_RXCSR_P_DATAERR          (_ADI_MSK(0x00000008,uint16_t))  /* Data Error */
16609 #define ENUM_USB_EP_RXCSR_P_NO_DATAERR       (_ADI_MSK(0x00000000,uint16_t))  /* DATAERR: No Status */
16610 #define ENUM_USB_EP_RXCSR_P_DATAERR          (_ADI_MSK(0x00000008,uint16_t))  /* DATAERR: Data Error */
16611
16612 #define BITM_USB_EP_RXCSR_P_ORUNERR          (_ADI_MSK(0x00000004,uint16_t))  /* OUT Run Error */
16613 #define ENUM_USB_EP_RXCSR_P_NO_ORUNERR       (_ADI_MSK(0x00000000,uint16_t))  /* ORUNERR: No Status */
16614 #define ENUM_USB_EP_RXCSR_P_ORUNERR          (_ADI_MSK(0x00000004,uint16_t))  /* ORUNERR: OUT Run Error */
16615
16616 #define BITM_USB_EP_RXCSR_P_FIFOFULL         (_ADI_MSK(0x00000002,uint16_t))  /* FIFO Full */
16617 #define ENUM_USB_EP_RXCSR_P_NO_FIFOFUL       (_ADI_MSK(0x00000000,uint16_t))  /* FIFOFULL: No Status */
16618 #define ENUM_USB_EP_RXCSR_P_FIFOFUL          (_ADI_MSK(0x00000002,uint16_t))  /* FIFOFULL: FIFO Full */
16619
16620 #define BITM_USB_EP_RXCSR_P_RXPKTRDY         (_ADI_MSK(0x00000001,uint16_t))  /* Rx Packet Ready */
16621 #define ENUM_USB_EP_RXCSR_P_NO_PKTRDY        (_ADI_MSK(0x00000000,uint16_t))  /* RXPKTRDY: No Rx Packet */
16622 #define ENUM_USB_EP_RXCSR_P_PKTRDY           (_ADI_MSK(0x00000001,uint16_t))  /* RXPKTRDY: Rx Packet in Endpoint FIFO */
16623
16624 /* ------------------------------------------------------------------------------------------------------------------------
16625         USB_EP0_CNT                          Pos/Masks                        Description
16626    ------------------------------------------------------------------------------------------------------------------------ */
16627 #define BITP_USB_EP0_CNT_RXCNT                0                               /* Rx Byte Count Value */
16628 #define BITM_USB_EP0_CNT_RXCNT               (_ADI_MSK(0x0000007F,uint16_t))  /* Rx Byte Count Value */
16629
16630 /* ------------------------------------------------------------------------------------------------------------------------
16631         USB_EP_RXCNT                         Pos/Masks                        Description
16632    ------------------------------------------------------------------------------------------------------------------------ */
16633 #define BITP_USB_EP_RXCNT_EPRXCNT             0                               /* EP Rx Count */
16634 #define BITM_USB_EP_RXCNT_EPRXCNT            (_ADI_MSK(0x00003FFF,uint16_t))  /* EP Rx Count */
16635
16636 /* ------------------------------------------------------------------------------------------------------------------------
16637         USB_EP0_TYPE                         Pos/Masks                        Description
16638    ------------------------------------------------------------------------------------------------------------------------ */
16639 #define BITP_USB_EP0_TYPE_SPEED               0                               /* Speed of Operation Value */
16640 #define BITM_USB_EP0_TYPE_SPEED              (_ADI_MSK(0x00000003,uint8_t))   /* Speed of Operation Value */
16641
16642 /* ------------------------------------------------------------------------------------------------------------------------
16643         USB_EP_TXTYPE                        Pos/Masks                        Description
16644    ------------------------------------------------------------------------------------------------------------------------ */
16645 #define BITP_USB_EP_TXTYPE_SPEED              6                               /* Speed of Operation Value */
16646 #define BITP_USB_EP_TXTYPE_PROTOCOL           4                               /* Protocol for Transfer */
16647 #define BITP_USB_EP_TXTYPE_TGTEP              0                               /* Target Endpoint Number */
16648
16649 #define BITM_USB_EP_TXTYPE_SPEED             (_ADI_MSK(0x000000C0,uint8_t))   /* Speed of Operation Value */
16650 #define ENUM_USB_EP_TXTYPE_UNUSED            (_ADI_MSK(0x00000000,uint8_t))   /* SPEED: Same Speed as the Core */
16651 #define ENUM_USB_EP_TXTYPE_HIGHSPEED         (_ADI_MSK(0x00000040,uint8_t))   /* SPEED: High Speed */
16652 #define ENUM_USB_EP_TXTYPE_FULLSPEED         (_ADI_MSK(0x00000080,uint8_t))   /* SPEED: Full Speed */
16653 #define ENUM_USB_EP_TXTYPE_LOWSPEED          (_ADI_MSK(0x000000C0,uint8_t))   /* SPEED: Low Speed */
16654
16655 #define BITM_USB_EP_TXTYPE_PROTOCOL          (_ADI_MSK(0x00000030,uint8_t))   /* Protocol for Transfer */
16656 #define ENUM_USB_EP_TXTYPE_CONTROL           (_ADI_MSK(0x00000000,uint8_t))   /* PROTOCOL: Control */
16657 #define ENUM_USB_EP_TXTYPE_ISO               (_ADI_MSK(0x00000010,uint8_t))   /* PROTOCOL: Isochronous */
16658 #define ENUM_USB_EP_TXTYPE_BULK              (_ADI_MSK(0x00000020,uint8_t))   /* PROTOCOL: Bulk */
16659 #define ENUM_USB_EP_TXTYPE_INT               (_ADI_MSK(0x00000030,uint8_t))   /* PROTOCOL: Interrupt */
16660
16661 #define BITM_USB_EP_TXTYPE_TGTEP             (_ADI_MSK(0x0000000F,uint8_t))   /* Target Endpoint Number */
16662 #define ENUM_USB_EP_TXTYPE_TGTEP0            (_ADI_MSK(0x00000000,uint8_t))   /* TGTEP: Endpoint 0 */
16663 #define ENUM_USB_EP_TXTYPE_TGTEP1            (_ADI_MSK(0x00000001,uint8_t))   /* TGTEP: Endpoint 1 */
16664 #define ENUM_USB_EP_TXTYPE_TGTEP10           (_ADI_MSK(0x0000000A,uint8_t))   /* TGTEP: Endpoint 10 */
16665 #define ENUM_USB_EP_TXTYPE_TGTEP11           (_ADI_MSK(0x0000000B,uint8_t))   /* TGTEP: Endpoint 11 */
16666 #define ENUM_USB_EP_TXTYPE_TGTEP12           (_ADI_MSK(0x0000000C,uint8_t))   /* TGTEP: Endpoint 12 */
16667 #define ENUM_USB_EP_TXTYPE_TGTEP13           (_ADI_MSK(0x0000000D,uint8_t))   /* TGTEP: Endpoint 13 */
16668 #define ENUM_USB_EP_TXTYPE_TGTEP14           (_ADI_MSK(0x0000000E,uint8_t))   /* TGTEP: Endpoint 14 */
16669 #define ENUM_USB_EP_TXTYPE_TGTEP15           (_ADI_MSK(0x0000000F,uint8_t))   /* TGTEP: Endpoint 15 */
16670 #define ENUM_USB_EP_TXTYPE_TGTEP2            (_ADI_MSK(0x00000002,uint8_t))   /* TGTEP: Endpoint 2 */
16671 #define ENUM_USB_EP_TXTYPE_TGTEP3            (_ADI_MSK(0x00000003,uint8_t))   /* TGTEP: Endpoint 3 */
16672 #define ENUM_USB_EP_TXTYPE_TGTEP4            (_ADI_MSK(0x00000004,uint8_t))   /* TGTEP: Endpoint 4 */
16673 #define ENUM_USB_EP_TXTYPE_TGTEP5            (_ADI_MSK(0x00000005,uint8_t))   /* TGTEP: Endpoint 5 */
16674 #define ENUM_USB_EP_TXTYPE_TGTEP6            (_ADI_MSK(0x00000006,uint8_t))   /* TGTEP: Endpoint 6 */
16675 #define ENUM_USB_EP_TXTYPE_TGTEP7            (_ADI_MSK(0x00000007,uint8_t))   /* TGTEP: Endpoint 7 */
16676 #define ENUM_USB_EP_TXTYPE_TGTEP8            (_ADI_MSK(0x00000008,uint8_t))   /* TGTEP: Endpoint 8 */
16677 #define ENUM_USB_EP_TXTYPE_TGTEP9            (_ADI_MSK(0x00000009,uint8_t))   /* TGTEP: Endpoint 9 */
16678
16679 /* ------------------------------------------------------------------------------------------------------------------------
16680         USB_EP0_NAKLIMIT                     Pos/Masks                        Description
16681    ------------------------------------------------------------------------------------------------------------------------ */
16682 #define BITP_USB_EP0_NAKLIMIT_VALUE           0                               /* Endpoint 0 Timeout Value (in Frames) */
16683 #define BITM_USB_EP0_NAKLIMIT_VALUE          (_ADI_MSK(0x0000001F,uint8_t))   /* Endpoint 0 Timeout Value (in Frames) */
16684
16685 /* ------------------------------------------------------------------------------------------------------------------------
16686         USB_EP_RXTYPE                        Pos/Masks                        Description
16687    ------------------------------------------------------------------------------------------------------------------------ */
16688 #define BITP_USB_EP_RXTYPE_SPEED              6                               /* Speed of Operation Value */
16689 #define BITP_USB_EP_RXTYPE_PROTOCOL           4                               /* Protocol for Transfer */
16690 #define BITP_USB_EP_RXTYPE_TGTEP              0                               /* Target Endpoint Number */
16691
16692 #define BITM_USB_EP_RXTYPE_SPEED             (_ADI_MSK(0x000000C0,uint8_t))   /* Speed of Operation Value */
16693 #define ENUM_USB_EP_RXTYPE_UNUSED            (_ADI_MSK(0x00000000,uint8_t))   /* SPEED: Same Speed as the Core */
16694 #define ENUM_USB_EP_RXTYPE_HIGHSPEED         (_ADI_MSK(0x00000040,uint8_t))   /* SPEED: High Speed */
16695 #define ENUM_USB_EP_RXTYPE_FULLSPEED         (_ADI_MSK(0x00000080,uint8_t))   /* SPEED: Full Speed */
16696 #define ENUM_USB_EP_RXTYPE_LOWSPEED          (_ADI_MSK(0x000000C0,uint8_t))   /* SPEED: Low Speed */
16697
16698 #define BITM_USB_EP_RXTYPE_PROTOCOL          (_ADI_MSK(0x00000030,uint8_t))   /* Protocol for Transfer */
16699 #define ENUM_USB_EP_RXTYPE_CONTROL           (_ADI_MSK(0x00000000,uint8_t))   /* PROTOCOL: Control */
16700 #define ENUM_USB_EP_RXTYPE_ISO               (_ADI_MSK(0x00000010,uint8_t))   /* PROTOCOL: Isochronous */
16701 #define ENUM_USB_EP_RXTYPE_BULK              (_ADI_MSK(0x00000020,uint8_t))   /* PROTOCOL: Bulk */
16702 #define ENUM_USB_EP_RXTYPE_INT               (_ADI_MSK(0x00000030,uint8_t))   /* PROTOCOL: Interrupt */
16703
16704 #define BITM_USB_EP_RXTYPE_TGTEP             (_ADI_MSK(0x0000000F,uint8_t))   /* Target Endpoint Number */
16705 #define ENUM_USB_EP_RXTYPE_TGTEP0            (_ADI_MSK(0x00000000,uint8_t))   /* TGTEP: Endpoint 0 */
16706 #define ENUM_USB_EP_RXTYPE_TGTEP1            (_ADI_MSK(0x00000001,uint8_t))   /* TGTEP: Endpoint 1 */
16707 #define ENUM_USB_EP_RXTYPE_TGTEP10           (_ADI_MSK(0x0000000A,uint8_t))   /* TGTEP: Endpoint 10 */
16708 #define ENUM_USB_EP_RXTYPE_TGTEP11           (_ADI_MSK(0x0000000B,uint8_t))   /* TGTEP: Endpoint 11 */
16709 #define ENUM_USB_EP_RXTYPE_TGTEP12           (_ADI_MSK(0x0000000C,uint8_t))   /* TGTEP: Endpoint 12 */
16710 #define ENUM_USB_EP_RXTYPE_TGTEP13           (_ADI_MSK(0x0000000D,uint8_t))   /* TGTEP: Endpoint 13 */
16711 #define ENUM_USB_EP_RXTYPE_TGTEP14           (_ADI_MSK(0x0000000E,uint8_t))   /* TGTEP: Endpoint 14 */
16712 #define ENUM_USB_EP_RXTYPE_TGTEP15           (_ADI_MSK(0x0000000F,uint8_t))   /* TGTEP: Endpoint 15 */
16713 #define ENUM_USB_EP_RXTYPE_TGTEP2            (_ADI_MSK(0x00000002,uint8_t))   /* TGTEP: Endpoint 2 */
16714 #define ENUM_USB_EP_RXTYPE_TGTEP3            (_ADI_MSK(0x00000003,uint8_t))   /* TGTEP: Endpoint 3 */
16715 #define ENUM_USB_EP_RXTYPE_TGTEP4            (_ADI_MSK(0x00000004,uint8_t))   /* TGTEP: Endpoint 4 */
16716 #define ENUM_USB_EP_RXTYPE_TGTEP5            (_ADI_MSK(0x00000005,uint8_t))   /* TGTEP: Endpoint 5 */
16717 #define ENUM_USB_EP_RXTYPE_TGTEP6            (_ADI_MSK(0x00000006,uint8_t))   /* TGTEP: Endpoint 6 */
16718 #define ENUM_USB_EP_RXTYPE_TGTEP7            (_ADI_MSK(0x00000007,uint8_t))   /* TGTEP: Endpoint 7 */
16719 #define ENUM_USB_EP_RXTYPE_TGTEP8            (_ADI_MSK(0x00000008,uint8_t))   /* TGTEP: Endpoint 8 */
16720 #define ENUM_USB_EP_RXTYPE_TGTEP9            (_ADI_MSK(0x00000009,uint8_t))   /* TGTEP: Endpoint 9 */
16721
16722 /* ------------------------------------------------------------------------------------------------------------------------
16723         USB_EP0_CFGDATA                      Pos/Masks                        Description
16724    ------------------------------------------------------------------------------------------------------------------------ */
16725 #define BITP_USB_EP0_CFGDATA_MPRX             7                               /* Multi-Packet Aggregate for Rx Enable */
16726 #define BITP_USB_EP0_CFGDATA_MPTX             6                               /* Multi-Packet Split for Tx Enable */
16727 #define BITP_USB_EP0_CFGDATA_BIGEND           5                               /* Big Endian Data */
16728 #define BITP_USB_EP0_CFGDATA_HBRX             4                               /* High Bandwidth Rx Enable */
16729 #define BITP_USB_EP0_CFGDATA_HBTX             3                               /* High Bandwidth Tx Enable */
16730 #define BITP_USB_EP0_CFGDATA_DYNFIFO          2                               /* Dynamic FIFO Size Enable */
16731 #define BITP_USB_EP0_CFGDATA_SOFTCON          1                               /* Soft Connect Enable */
16732 #define BITP_USB_EP0_CFGDATA_UTMIWID          0                               /* UTMI Data Width */
16733
16734 #define BITM_USB_EP0_CFGDATA_MPRX            (_ADI_MSK(0x00000080,uint8_t))   /* Multi-Packet Aggregate for Rx Enable */
16735 #define ENUM_USB_EP0_CFGDATA_MPRXDIS         (_ADI_MSK(0x00000000,uint8_t))   /* MPRX: No Aggregate Rx Bulk Packets */
16736 #define ENUM_USB_EP0_CFGDATA_MPRXEN          (_ADI_MSK(0x00000080,uint8_t))   /* MPRX: Aggregate Rx Bulk Packets */
16737
16738 #define BITM_USB_EP0_CFGDATA_MPTX            (_ADI_MSK(0x00000040,uint8_t))   /* Multi-Packet Split for Tx Enable */
16739 #define ENUM_USB_EP0_CFGDATA_MPTXDIS         (_ADI_MSK(0x00000000,uint8_t))   /* MPTX: No Split Tx Bulk Packets */
16740 #define ENUM_USB_EP0_CFGDATA_MPTXEN          (_ADI_MSK(0x00000040,uint8_t))   /* MPTX: Split Tx Bulk Packets */
16741
16742 #define BITM_USB_EP0_CFGDATA_BIGEND          (_ADI_MSK(0x00000020,uint8_t))   /* Big Endian Data */
16743 #define ENUM_USB_EP0_CFGDATA_BIGENDDIS       (_ADI_MSK(0x00000000,uint8_t))   /* BIGEND: Little Endian Configuration */
16744 #define ENUM_USB_EP0_CFGDATA_BIGENDEN        (_ADI_MSK(0x00000020,uint8_t))   /* BIGEND: Big Endian Configuration */
16745
16746 #define BITM_USB_EP0_CFGDATA_HBRX            (_ADI_MSK(0x00000010,uint8_t))   /* High Bandwidth Rx Enable */
16747 #define ENUM_USB_EP0_CFGDATA_HBRXDIS         (_ADI_MSK(0x00000000,uint8_t))   /* HBRX: No High Bandwidth Rx */
16748 #define ENUM_USB_EP0_CFGDATA_HBRXEN          (_ADI_MSK(0x00000010,uint8_t))   /* HBRX: High Bandwidth Rx */
16749
16750 #define BITM_USB_EP0_CFGDATA_HBTX            (_ADI_MSK(0x00000008,uint8_t))   /* High Bandwidth Tx Enable */
16751 #define ENUM_USB_EP0_CFGDATA_HBTXDIS         (_ADI_MSK(0x00000000,uint8_t))   /* HBTX: No High Bandwidth Tx */
16752 #define ENUM_USB_EP0_CFGDATA_HBTXEN          (_ADI_MSK(0x00000008,uint8_t))   /* HBTX: High Bandwidth Tx */
16753
16754 #define BITM_USB_EP0_CFGDATA_DYNFIFO         (_ADI_MSK(0x00000004,uint8_t))   /* Dynamic FIFO Size Enable */
16755 #define ENUM_USB_EP0_CFGDATA_DYNSZDIS        (_ADI_MSK(0x00000000,uint8_t))   /* DYNFIFO: No Dynamic FIFO Size */
16756 #define ENUM_USB_EP0_CFGDATA_DYNSZEN         (_ADI_MSK(0x00000004,uint8_t))   /* DYNFIFO: Dynamic FIFO Size */
16757
16758 #define BITM_USB_EP0_CFGDATA_SOFTCON         (_ADI_MSK(0x00000002,uint8_t))   /* Soft Connect Enable */
16759 #define ENUM_USB_EP0_CFGDATA_SFTCONDIS       (_ADI_MSK(0x00000000,uint8_t))   /* SOFTCON: No Soft Connect */
16760 #define ENUM_USB_EP0_CFGDATA_SFTCONEN        (_ADI_MSK(0x00000002,uint8_t))   /* SOFTCON: Soft Connect */
16761
16762 #define BITM_USB_EP0_CFGDATA_UTMIWID         (_ADI_MSK(0x00000001,uint8_t))   /* UTMI Data Width */
16763 #define ENUM_USB_EP0_CFGDATA_UTMIWID8        (_ADI_MSK(0x00000000,uint8_t))   /* UTMIWID: 8-bit UTMI Data Width */
16764 #define ENUM_USB_EP0_CFGDATA_UTMIWID16       (_ADI_MSK(0x00000001,uint8_t))   /* UTMIWID: 16-bit UTMI Data Width */
16765
16766 /* ------------------------------------------------------------------------------------------------------------------------
16767         USB_DMA_IRQ                          Pos/Masks                        Description
16768    ------------------------------------------------------------------------------------------------------------------------ */
16769 #define BITP_USB_DMA_IRQ_D7                   7                               /* DMA 7 Interrupt Pending Status */
16770 #define BITP_USB_DMA_IRQ_D6                   6                               /* DMA 6 Interrupt Pending Status */
16771 #define BITP_USB_DMA_IRQ_D5                   5                               /* DMA 5 Interrupt Pending Status */
16772 #define BITP_USB_DMA_IRQ_D4                   4                               /* DMA 4 Interrupt Pending Status */
16773 #define BITP_USB_DMA_IRQ_D3                   3                               /* DMA 3 Interrupt Pending Status */
16774 #define BITP_USB_DMA_IRQ_D2                   2                               /* DMA 2 Interrupt Pending Status */
16775 #define BITP_USB_DMA_IRQ_D1                   1                               /* DMA 1 Interrupt Pending Status */
16776 #define BITP_USB_DMA_IRQ_D0                   0                               /* DMA 0 Interrupt Pending Status */
16777 #define BITM_USB_DMA_IRQ_D7                  (_ADI_MSK(0x00000080,uint8_t))   /* DMA 7 Interrupt Pending Status */
16778 #define BITM_USB_DMA_IRQ_D6                  (_ADI_MSK(0x00000040,uint8_t))   /* DMA 6 Interrupt Pending Status */
16779 #define BITM_USB_DMA_IRQ_D5                  (_ADI_MSK(0x00000020,uint8_t))   /* DMA 5 Interrupt Pending Status */
16780 #define BITM_USB_DMA_IRQ_D4                  (_ADI_MSK(0x00000010,uint8_t))   /* DMA 4 Interrupt Pending Status */
16781 #define BITM_USB_DMA_IRQ_D3                  (_ADI_MSK(0x00000008,uint8_t))   /* DMA 3 Interrupt Pending Status */
16782 #define BITM_USB_DMA_IRQ_D2                  (_ADI_MSK(0x00000004,uint8_t))   /* DMA 2 Interrupt Pending Status */
16783 #define BITM_USB_DMA_IRQ_D1                  (_ADI_MSK(0x00000002,uint8_t))   /* DMA 1 Interrupt Pending Status */
16784 #define BITM_USB_DMA_IRQ_D0                  (_ADI_MSK(0x00000001,uint8_t))   /* DMA 0 Interrupt Pending Status */
16785
16786 /* ------------------------------------------------------------------------------------------------------------------------
16787         USB_DMA_CTL                          Pos/Masks                        Description
16788    ------------------------------------------------------------------------------------------------------------------------ */
16789 #define BITP_USB_DMA_CTL_BRSTM                9                               /* Burst Mode */
16790 #define BITP_USB_DMA_CTL_ERR                  8                               /* Bus Error */
16791 #define BITP_USB_DMA_CTL_EP                   4                               /* DMA Channel Endpoint Assignment */
16792 #define BITP_USB_DMA_CTL_IE                   3                               /* DMA Interrupt Enable */
16793 #define BITP_USB_DMA_CTL_MODE                 2                               /* DMA Mode */
16794 #define BITP_USB_DMA_CTL_DIR                  1                               /* DMA Transfer Direction */
16795 #define BITP_USB_DMA_CTL_EN                   0                               /* DMA Enable */
16796
16797 #define BITM_USB_DMA_CTL_BRSTM               (_ADI_MSK(0x00000600,uint16_t))  /* Burst Mode */
16798 #define ENUM_USB_DMA_CTL_BRSTM00             (_ADI_MSK(0x00000000,uint16_t))  /* BRSTM: Unspecified Length */
16799 #define ENUM_USB_DMA_CTL_BRSTM01             (_ADI_MSK(0x00000200,uint16_t))  /* BRSTM: INCR4 or Unspecified Length */
16800 #define ENUM_USB_DMA_CTL_BRSTM10             (_ADI_MSK(0x00000400,uint16_t))  /* BRSTM: INCR8, INCR4, or Unspecified Length */
16801 #define ENUM_USB_DMA_CTL_BRSTM11             (_ADI_MSK(0x00000600,uint16_t))  /* BRSTM: INCR16, INCR8, INCR4, or Unspecified Length */
16802
16803 #define BITM_USB_DMA_CTL_ERR                 (_ADI_MSK(0x00000100,uint16_t))  /* Bus Error */
16804 #define ENUM_USB_DMA_CTL_NO_DMAERR           (_ADI_MSK(0x00000000,uint16_t))  /* ERR: No Status */
16805 #define ENUM_USB_DMA_CTL_DMAERR              (_ADI_MSK(0x00000100,uint16_t))  /* ERR: Bus Error */
16806
16807 #define BITM_USB_DMA_CTL_EP                  (_ADI_MSK(0x000000F0,uint16_t))  /* DMA Channel Endpoint Assignment */
16808 #define ENUM_USB_DMA_CTL_DMAEP0              (_ADI_MSK(0x00000000,uint16_t))  /* EP: Endpoint 0 */
16809 #define ENUM_USB_DMA_CTL_DMAEP1              (_ADI_MSK(0x00000010,uint16_t))  /* EP: Endpoint 1 */
16810 #define ENUM_USB_DMA_CTL_DMAEP10             (_ADI_MSK(0x000000A0,uint16_t))  /* EP: Endpoint 10 */
16811 #define ENUM_USB_DMA_CTL_DMAEP11             (_ADI_MSK(0x000000B0,uint16_t))  /* EP: Endpoint 11 */
16812 #define ENUM_USB_DMA_CTL_DMAEP12             (_ADI_MSK(0x000000C0,uint16_t))  /* EP: Endpoint 12 */
16813 #define ENUM_USB_DMA_CTL_DMAEP13             (_ADI_MSK(0x000000D0,uint16_t))  /* EP: Endpoint 13 */
16814 #define ENUM_USB_DMA_CTL_DMAEP14             (_ADI_MSK(0x000000E0,uint16_t))  /* EP: Endpoint 14 */
16815 #define ENUM_USB_DMA_CTL_DMAEP15             (_ADI_MSK(0x000000F0,uint16_t))  /* EP: Endpoint 15 */
16816 #define ENUM_USB_DMA_CTL_DMAEP2              (_ADI_MSK(0x00000020,uint16_t))  /* EP: Endpoint 2 */
16817 #define ENUM_USB_DMA_CTL_DMAEP3              (_ADI_MSK(0x00000030,uint16_t))  /* EP: Endpoint 3 */
16818 #define ENUM_USB_DMA_CTL_DMAEP4              (_ADI_MSK(0x00000040,uint16_t))  /* EP: Endpoint 4 */
16819 #define ENUM_USB_DMA_CTL_DMAEP5              (_ADI_MSK(0x00000050,uint16_t))  /* EP: Endpoint 5 */
16820 #define ENUM_USB_DMA_CTL_DMAEP6              (_ADI_MSK(0x00000060,uint16_t))  /* EP: Endpoint 6 */
16821 #define ENUM_USB_DMA_CTL_DMAEP7              (_ADI_MSK(0x00000070,uint16_t))  /* EP: Endpoint 7 */
16822 #define ENUM_USB_DMA_CTL_DMAEP8              (_ADI_MSK(0x00000080,uint16_t))  /* EP: Endpoint 8 */
16823 #define ENUM_USB_DMA_CTL_DMAEP9              (_ADI_MSK(0x00000090,uint16_t))  /* EP: Endpoint 9 */
16824
16825 #define BITM_USB_DMA_CTL_IE                  (_ADI_MSK(0x00000008,uint16_t))  /* DMA Interrupt Enable */
16826 #define ENUM_USB_DMA_CTL_DMAINTDIS           (_ADI_MSK(0x00000000,uint16_t))  /* IE: Disable Interrupt */
16827 #define ENUM_USB_DMA_CTL_DMAINTEN            (_ADI_MSK(0x00000008,uint16_t))  /* IE: Enable Interrupt */
16828
16829 #define BITM_USB_DMA_CTL_MODE                (_ADI_MSK(0x00000004,uint16_t))  /* DMA Mode */
16830 #define ENUM_USB_DMA_CTL_DMAMODE0            (_ADI_MSK(0x00000000,uint16_t))  /* MODE: DMA Mode 0 */
16831 #define ENUM_USB_DMA_CTL_DMAMODE1            (_ADI_MSK(0x00000004,uint16_t))  /* MODE: DMA Mode 1 */
16832
16833 #define BITM_USB_DMA_CTL_DIR                 (_ADI_MSK(0x00000002,uint16_t))  /* DMA Transfer Direction */
16834 #define ENUM_USB_DMA_CTL_DMADIR_RX           (_ADI_MSK(0x00000000,uint16_t))  /* DIR: DMA Write (for Rx Endpoint) */
16835 #define ENUM_USB_DMA_CTL_DMADIR_TX           (_ADI_MSK(0x00000002,uint16_t))  /* DIR: DMA Read (for Tx Endpoint) */
16836
16837 #define BITM_USB_DMA_CTL_EN                  (_ADI_MSK(0x00000001,uint16_t))  /* DMA Enable */
16838 #define ENUM_USB_DMA_CTL_DMADIS              (_ADI_MSK(0x00000000,uint16_t))  /* EN: Disable DMA */
16839 #define ENUM_USB_DMA_CTL_DMAEN               (_ADI_MSK(0x00000001,uint16_t))  /* EN: Enable DMA (Start Transfer) */
16840
16841 /* ------------------------------------------------------------------------------------------------------------------------
16842         USB_CT_UCH                           Pos/Masks                        Description
16843    ------------------------------------------------------------------------------------------------------------------------ */
16844 #define BITP_USB_CT_UCH_VALUE                 0                               /* Chirp Timeout Value */
16845 #define BITM_USB_CT_UCH_VALUE                (_ADI_MSK(0x00007FFF,uint16_t))  /* Chirp Timeout Value */
16846
16847 /* ------------------------------------------------------------------------------------------------------------------------
16848         USB_CT_HHSRTN                        Pos/Masks                        Description
16849    ------------------------------------------------------------------------------------------------------------------------ */
16850 #define BITP_USB_CT_HHSRTN_VALUE              0                               /* Host High Speed Return to Normal Value */
16851 #define BITM_USB_CT_HHSRTN_VALUE             (_ADI_MSK(0x00007FFF,uint16_t))  /* Host High Speed Return to Normal Value */
16852
16853 /* ------------------------------------------------------------------------------------------------------------------------
16854         USB_CT_HSBT                          Pos/Masks                        Description
16855    ------------------------------------------------------------------------------------------------------------------------ */
16856 #define BITP_USB_CT_HSBT_VALUE                0                               /* HS Timeout Adder */
16857 #define BITM_USB_CT_HSBT_VALUE               (_ADI_MSK(0x0000000F,uint16_t))  /* HS Timeout Adder */
16858
16859 /* ------------------------------------------------------------------------------------------------------------------------
16860         USB_LPM_ATTR                         Pos/Masks                        Description
16861    ------------------------------------------------------------------------------------------------------------------------ */
16862 #define BITP_USB_LPM_ATTR_EP                 12                               /* Endpoint */
16863 #define BITP_USB_LPM_ATTR_RMTWAK              8                               /* Remote Wakeup Enable */
16864 #define BITP_USB_LPM_ATTR_HIRD                4                               /* Host Initiated Resume Duration */
16865 #define BITP_USB_LPM_ATTR_LINKSTATE           0                               /* Link State */
16866 #define BITM_USB_LPM_ATTR_EP                 (_ADI_MSK(0x0000F000,uint16_t))  /* Endpoint */
16867
16868 #define BITM_USB_LPM_ATTR_RMTWAK             (_ADI_MSK(0x00000100,uint16_t))  /* Remote Wakeup Enable */
16869 #define ENUM_USB_LPM_ATTR_RMTWAKDIS          (_ADI_MSK(0x00000000,uint16_t))  /* RMTWAK: Disable Remote Wakeup */
16870 #define ENUM_USB_LPM_ATTR_RMTWAKEN           (_ADI_MSK(0x00000100,uint16_t))  /* RMTWAK: Enable Remote Wakeup */
16871 #define BITM_USB_LPM_ATTR_HIRD               (_ADI_MSK(0x000000F0,uint16_t))  /* Host Initiated Resume Duration */
16872
16873 #define BITM_USB_LPM_ATTR_LINKSTATE          (_ADI_MSK(0x0000000F,uint16_t))  /* Link State */
16874 #define ENUM_USB_LPM_ATTR_LNKSTATE_SSL1      (_ADI_MSK(0x00000001,uint16_t))  /* LINKSTATE: Sleep State (L1) */
16875
16876 /* ------------------------------------------------------------------------------------------------------------------------
16877         USB_LPM_CTL                          Pos/Masks                        Description
16878    ------------------------------------------------------------------------------------------------------------------------ */
16879 #define BITP_USB_LPM_CTL_NAK                  4                               /* LPM NAK Enable */
16880 #define BITP_USB_LPM_CTL_EN                   2                               /* LPM Enable */
16881 #define BITP_USB_LPM_CTL_RESUME               1                               /* LPM Resume (Remote Wakeup) */
16882 #define BITP_USB_LPM_CTL_TX                   0                               /* LPM Transmit */
16883 #define BITM_USB_LPM_CTL_NAK                 (_ADI_MSK(0x00000010,uint8_t))   /* LPM NAK Enable */
16884 #define BITM_USB_LPM_CTL_EN                  (_ADI_MSK(0x0000000C,uint8_t))   /* LPM Enable */
16885 #define BITM_USB_LPM_CTL_RESUME              (_ADI_MSK(0x00000002,uint8_t))   /* LPM Resume (Remote Wakeup) */
16886 #define BITM_USB_LPM_CTL_TX                  (_ADI_MSK(0x00000001,uint8_t))   /* LPM Transmit */
16887
16888 /* ------------------------------------------------------------------------------------------------------------------------
16889         USB_LPM_IEN                          Pos/Masks                        Description
16890    ------------------------------------------------------------------------------------------------------------------------ */
16891 #define BITP_USB_LPM_IEN_LPMERR               5                               /* LPM Error Interrupt Enable */
16892 #define BITP_USB_LPM_IEN_LPMRES               4                               /* LPM Resume Interrupt Enable */
16893 #define BITP_USB_LPM_IEN_LPMNC                3                               /* LPM NYET Control Interrupt Enable */
16894 #define BITP_USB_LPM_IEN_LPMACK               2                               /* LPM ACK Interrupt Enable */
16895 #define BITP_USB_LPM_IEN_LPMNY                1                               /* LPM NYET Interrupt Enable */
16896 #define BITP_USB_LPM_IEN_LPMST                0                               /* LPM STALL Interrupt Enable */
16897 #define BITM_USB_LPM_IEN_LPMERR              (_ADI_MSK(0x00000020,uint8_t))   /* LPM Error Interrupt Enable */
16898 #define BITM_USB_LPM_IEN_LPMRES              (_ADI_MSK(0x00000010,uint8_t))   /* LPM Resume Interrupt Enable */
16899 #define BITM_USB_LPM_IEN_LPMNC               (_ADI_MSK(0x00000008,uint8_t))   /* LPM NYET Control Interrupt Enable */
16900 #define BITM_USB_LPM_IEN_LPMACK              (_ADI_MSK(0x00000004,uint8_t))   /* LPM ACK Interrupt Enable */
16901 #define BITM_USB_LPM_IEN_LPMNY               (_ADI_MSK(0x00000002,uint8_t))   /* LPM NYET Interrupt Enable */
16902 #define BITM_USB_LPM_IEN_LPMST               (_ADI_MSK(0x00000001,uint8_t))   /* LPM STALL Interrupt Enable */
16903
16904 /* ------------------------------------------------------------------------------------------------------------------------
16905         USB_LPM_IRQ                          Pos/Masks                        Description
16906    ------------------------------------------------------------------------------------------------------------------------ */
16907 #define BITP_USB_LPM_IRQ_LPMERR               5                               /* LPM Error Interrupt */
16908 #define BITP_USB_LPM_IRQ_LPMRES               4                               /* LPM Resume Interrupt */
16909 #define BITP_USB_LPM_IRQ_LPMNC                3                               /* LPM NYET Control Interrupt */
16910 #define BITP_USB_LPM_IRQ_LPMACK               2                               /* LPM ACK Interrupt */
16911 #define BITP_USB_LPM_IRQ_LPMNY                1                               /* LPM NYET Interrupt */
16912 #define BITP_USB_LPM_IRQ_LPMST                0
16913 #define BITM_USB_LPM_IRQ_LPMERR              (_ADI_MSK(0x00000020,uint8_t))   /* LPM Error Interrupt */
16914 #define BITM_USB_LPM_IRQ_LPMRES              (_ADI_MSK(0x00000010,uint8_t))   /* LPM Resume Interrupt */
16915 #define BITM_USB_LPM_IRQ_LPMNC               (_ADI_MSK(0x00000008,uint8_t))   /* LPM NYET Control Interrupt */
16916 #define BITM_USB_LPM_IRQ_LPMACK              (_ADI_MSK(0x00000004,uint8_t))   /* LPM ACK Interrupt */
16917 #define BITM_USB_LPM_IRQ_LPMNY               (_ADI_MSK(0x00000002,uint8_t))   /* LPM NYET Interrupt */
16918 #define BITM_USB_LPM_IRQ_LPMST               (_ADI_MSK(0x00000001,uint8_t))
16919
16920 /* ------------------------------------------------------------------------------------------------------------------------
16921         USB_LPM_FADDR                        Pos/Masks                        Description
16922    ------------------------------------------------------------------------------------------------------------------------ */
16923 #define BITP_USB_LPM_FADDR_VALUE              0                               /* Function Address Value */
16924 #define BITM_USB_LPM_FADDR_VALUE             (_ADI_MSK(0x0000007F,uint8_t))   /* Function Address Value */
16925
16926 /* ------------------------------------------------------------------------------------------------------------------------
16927         USB_VBUS_CTL                         Pos/Masks                        Description
16928    ------------------------------------------------------------------------------------------------------------------------ */
16929 #define BITP_USB_VBUS_CTL_DRV                 4                               /* VBUS Drive */
16930 #define BITP_USB_VBUS_CTL_DRVINT              3                               /* VBUS Drive Interrupt */
16931 #define BITP_USB_VBUS_CTL_DRVIEN              2                               /* VBUS Drive Interrupt Enable */
16932 #define BITP_USB_VBUS_CTL_DRVOD               1                               /* VBUS Drive Open Drain */
16933 #define BITP_USB_VBUS_CTL_INVDRV              0                               /* VBUS Invert Drive */
16934 #define BITM_USB_VBUS_CTL_DRV                (_ADI_MSK(0x00000010,uint8_t))   /* VBUS Drive */
16935 #define BITM_USB_VBUS_CTL_DRVINT             (_ADI_MSK(0x00000008,uint8_t))   /* VBUS Drive Interrupt */
16936 #define BITM_USB_VBUS_CTL_DRVIEN             (_ADI_MSK(0x00000004,uint8_t))   /* VBUS Drive Interrupt Enable */
16937 #define BITM_USB_VBUS_CTL_DRVOD              (_ADI_MSK(0x00000002,uint8_t))   /* VBUS Drive Open Drain */
16938 #define BITM_USB_VBUS_CTL_INVDRV             (_ADI_MSK(0x00000001,uint8_t))   /* VBUS Invert Drive */
16939
16940 /* ------------------------------------------------------------------------------------------------------------------------
16941         USB_BAT_CHG                          Pos/Masks                        Description
16942    ------------------------------------------------------------------------------------------------------------------------ */
16943 #define BITP_USB_BAT_CHG_DEDCHG               4                               /* Dedicated Charging Port */
16944 #define BITP_USB_BAT_CHG_CHGDET               3                               /* Charging Port Detected */
16945 #define BITP_USB_BAT_CHG_SNSCHGDET            2                               /* Sense Charger Detection */
16946 #define BITP_USB_BAT_CHG_CONDET               1                               /* Connected Detected */
16947 #define BITP_USB_BAT_CHG_SNSCONDET            0                               /* Sense Connection Detection */
16948 #define BITM_USB_BAT_CHG_DEDCHG              (_ADI_MSK(0x00000010,uint8_t))   /* Dedicated Charging Port */
16949 #define BITM_USB_BAT_CHG_CHGDET              (_ADI_MSK(0x00000008,uint8_t))   /* Charging Port Detected */
16950 #define BITM_USB_BAT_CHG_SNSCHGDET           (_ADI_MSK(0x00000004,uint8_t))   /* Sense Charger Detection */
16951 #define BITM_USB_BAT_CHG_CONDET              (_ADI_MSK(0x00000002,uint8_t))   /* Connected Detected */
16952 #define BITM_USB_BAT_CHG_SNSCONDET           (_ADI_MSK(0x00000001,uint8_t))   /* Sense Connection Detection */
16953
16954 /* ------------------------------------------------------------------------------------------------------------------------
16955         USB_PHY_CTL                          Pos/Masks                        Description
16956    ------------------------------------------------------------------------------------------------------------------------ */
16957 #define BITP_USB_PHY_CTL_EN                   7                               /* PHY Enable */
16958 #define BITP_USB_PHY_CTL_RESTORE              1                               /* Restore from Hibernate */
16959 #define BITP_USB_PHY_CTL_HIBER                0                               /* Hibernate */
16960 #define BITM_USB_PHY_CTL_EN                  (_ADI_MSK(0x00000080,uint8_t))   /* PHY Enable */
16961 #define BITM_USB_PHY_CTL_RESTORE             (_ADI_MSK(0x00000002,uint8_t))   /* Restore from Hibernate */
16962 #define BITM_USB_PHY_CTL_HIBER               (_ADI_MSK(0x00000001,uint8_t))   /* Hibernate */
16963
16964 /* ------------------------------------------------------------------------------------------------------------------------
16965         USB_PLL_OSC                          Pos/Masks                        Description
16966    ------------------------------------------------------------------------------------------------------------------------ */
16967 #define BITP_USB_PLL_OSC_PLLMSEL              7                               /* PLL Multiplier Select */
16968 #define BITP_USB_PLL_OSC_PLLM                 1                               /* PLL Multiplier Value */
16969 #define BITP_USB_PLL_OSC_DIVCLKIN             0                               /* Divide CLKIN */
16970 #define BITM_USB_PLL_OSC_PLLMSEL             (_ADI_MSK(0x00000080,uint16_t))  /* PLL Multiplier Select */
16971 #define BITM_USB_PLL_OSC_PLLM                (_ADI_MSK(0x0000007E,uint16_t))  /* PLL Multiplier Value */
16972 #define BITM_USB_PLL_OSC_DIVCLKIN            (_ADI_MSK(0x00000001,uint16_t))  /* Divide CLKIN */
16973
16974 /* ==================================================
16975         Data Memory Unit Registers
16976    ================================================== */
16977
16978 /* =========================
16979         L1DM0
16980    ========================= */
16981 #define SRAM_BASE_ADDRESS               0xFFE00000         /* SRAM Base Address */
16982 #define DMEM_CONTROL                    0xFFE00004         /* Data memory control */
16983 #define DCPLB_STATUS                    0xFFE00008         /* Data Cacheability Protection Lookaside Buffer Status */
16984 #define DCPLB_FAULT_STATUS              0xFFE00008         /*     Older definition or alias of above */
16985 #define DCPLB_FAULT_ADDR                0xFFE0000C         /* Data Cacheability Protection Lookaside Buffer Fault Address */
16986 #define DCPLB_ADDR0                     0xFFE00100         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16987 #define DCPLB_ADDR1                     0xFFE00104         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16988 #define DCPLB_ADDR2                     0xFFE00108         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16989 #define DCPLB_ADDR3                     0xFFE0010C         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16990 #define DCPLB_ADDR4                     0xFFE00110         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16991 #define DCPLB_ADDR5                     0xFFE00114         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16992 #define DCPLB_ADDR6                     0xFFE00118         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16993 #define DCPLB_ADDR7                     0xFFE0011C         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16994 #define DCPLB_ADDR8                     0xFFE00120         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16995 #define DCPLB_ADDR9                     0xFFE00124         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16996 #define DCPLB_ADDR10                    0xFFE00128         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16997 #define DCPLB_ADDR11                    0xFFE0012C         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16998 #define DCPLB_ADDR12                    0xFFE00130         /* Cacheability Protection Lookaside Buffer Descriptor Address */
16999 #define DCPLB_ADDR13                    0xFFE00134         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17000 #define DCPLB_ADDR14                    0xFFE00138         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17001 #define DCPLB_ADDR15                    0xFFE0013C         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17002 #define DCPLB_DATA0                     0xFFE00200         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17003 #define DCPLB_DATA1                     0xFFE00204         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17004 #define DCPLB_DATA2                     0xFFE00208         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17005 #define DCPLB_DATA3                     0xFFE0020C         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17006 #define DCPLB_DATA4                     0xFFE00210         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17007 #define DCPLB_DATA5                     0xFFE00214         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17008 #define DCPLB_DATA6                     0xFFE00218         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17009 #define DCPLB_DATA7                     0xFFE0021C         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17010 #define DCPLB_DATA8                     0xFFE00220         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17011 #define DCPLB_DATA9                     0xFFE00224         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17012 #define DCPLB_DATA10                    0xFFE00228         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17013 #define DCPLB_DATA11                    0xFFE0022C         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17014 #define DCPLB_DATA12                    0xFFE00230         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17015 #define DCPLB_DATA13                    0xFFE00234         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17016 #define DCPLB_DATA14                    0xFFE00238         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17017 #define DCPLB_DATA15                    0xFFE0023C         /* Cacheability Protection Lookaside Buffer Descriptor Data */
17018 #define DTEST_COMMAND                   0xFFE00300         /* Data Test Command Register */
17019 #define DTEST_DATA0                     0xFFE00400         /* Data Test Data Register */
17020 #define DTEST_DATA1                     0xFFE00404         /* Data Test Data Register */
17021 #define L1DBNKA_PELOC                   0xFFE00408         /* Data Bank A Parity Error Location */
17022 #define L1DBNKB_PELOC                   0xFFE0040C         /* Data Bank B Parity Error Location */
17023
17024 /* =========================
17025         L1DM
17026    ========================= */
17027 /* ------------------------------------------------------------------------------------------------------------------------
17028         SRAM_BASE_ADDRESS                    Pos/Masks                        Description
17029    ------------------------------------------------------------------------------------------------------------------------ */
17030 #define BITP_SRAM_BASE_ADDRESS_ADDR          22                               /* SRAM Base Address */
17031 #define BITM_SRAM_BASE_ADDRESS_ADDR          (_ADI_MSK(0xFFC00000,uint32_t))  /* SRAM Base Address */
17032
17033 /* ------------------------------------------------------------------------------------------------------------------------
17034         DMEM_CONTROL                         Pos/Masks                        Description
17035    ------------------------------------------------------------------------------------------------------------------------ */
17036 #define BITP_DMEM_CONTROL_PARCTL             15                               /* L1 Scratch Parity Control */
17037 #define BITP_DMEM_CONTROL_PARSEL             14                               /* L1 Scratch Parity Select */
17038 #define BITP_DMEM_CONTROL_PPREF1             13                               /* DAG1 Port Preference */
17039 #define BITP_DMEM_CONTROL_PPREF0             12                               /* DAG0 Port Preference */
17040 #define BITP_DMEM_CONTROL_RDCHK               9                               /* Read Parity Checking */
17041 #define BITP_DMEM_CONTROL_CBYPASS             8                               /* Cache Bypass */
17042 #define BITP_DMEM_CONTROL_DCBS                4                               /* L1 Data Cache Bank Select */
17043 #define BITP_DMEM_CONTROL_CFG                 2                               /* Data Memory Configuration */
17044 #define BITP_DMEM_CONTROL_ENCPLB              1                               /* Enable DCPLB */
17045
17046 #define BITM_DMEM_CONTROL_PARCTL             (_ADI_MSK(0x00008000,uint32_t))  /* L1 Scratch Parity Control */
17047 #define ENUM_DMEM_CONTROL_NO_PARCTL          (_ADI_MSK(0x00000000,uint32_t))  /* PARCTL: No Parity Control  (Normal Behavior for L1 RD / L1 WT) */
17048 #define ENUM_DMEM_CONTROL_PARCTL             (_ADI_MSK(0x00008000,uint32_t))  /* PARCTL: Parity Control Enabled */
17049 #define BITM_DMEM_CONTROL_PARSEL             (_ADI_MSK(0x00004000,uint32_t))  /* L1 Scratch Parity Select */
17050
17051 #define BITM_DMEM_CONTROL_PPREF1             (_ADI_MSK(0x00002000,uint32_t))  /* DAG1 Port Preference */
17052 #define ENUM_DMEM_CONTROL_PPREF1A            (_ADI_MSK(0x00000000,uint32_t))  /* PPREF1: DAG1 Non-cacheable Fetches Use Port A */
17053 #define ENUM_DMEM_CONTROL_PPREF1B            (_ADI_MSK(0x00002000,uint32_t))  /* PPREF1: DAG1 Non-cacheable Fetches Use Port B */
17054
17055 #define BITM_DMEM_CONTROL_PPREF0             (_ADI_MSK(0x00001000,uint32_t))  /* DAG0 Port Preference */
17056 #define ENUM_DMEM_CONTROL_PPREF0A            (_ADI_MSK(0x00000000,uint32_t))  /* PPREF0: DAG0 Non-cacheable Fetches Use Port A */
17057 #define ENUM_DMEM_CONTROL_PPREF0B            (_ADI_MSK(0x00001000,uint32_t))  /* PPREF0: DAG0 Non-cacheable Fetches Use Port B */
17058
17059 #define BITM_DMEM_CONTROL_RDCHK              (_ADI_MSK(0x00000200,uint32_t))  /* Read Parity Checking */
17060 #define ENUM_DMEM_CONTROL_RDCHK_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* RDCHK: Read Parity Checking Disabled */
17061 #define ENUM_DMEM_CONTROL_RDCHK_EN           (_ADI_MSK(0x00000200,uint32_t))  /* RDCHK: Read Parity Checking Enabled */
17062
17063 #define BITM_DMEM_CONTROL_CBYPASS            (_ADI_MSK(0x00000100,uint32_t))  /* Cache Bypass */
17064 #define ENUM_DMEM_CONTROL_NO_CBYPASS         (_ADI_MSK(0x00000000,uint32_t))  /* CBYPASS: Normal Cache Behavior */
17065 #define ENUM_DMEM_CONTROL_CBYPASS            (_ADI_MSK(0x00000100,uint32_t))  /* CBYPASS: Cache Bypassed */
17066
17067 #define BITM_DMEM_CONTROL_DCBS               (_ADI_MSK(0x00000010,uint32_t))  /* L1 Data Cache Bank Select */
17068 #define ENUM_DMEM_CONTROL_DCBS14             (_ADI_MSK(0x00000000,uint32_t))  /* DCBS: Address bit 14 used to select Bank A or B for cache access */
17069 #define ENUM_DMEM_CONTROL_DCBS23             (_ADI_MSK(0x00000010,uint32_t))  /* DCBS: Address bit 23 used to select Bank A or B for cache access */
17070
17071 #define BITM_DMEM_CONTROL_CFG                (_ADI_MSK(0x0000000C,uint32_t))  /* Data Memory Configuration */
17072 #define ENUM_DMEM_CONTROL_ASRAM_BSRAM        (_ADI_MSK(0x00000000,uint32_t))  /* CFG: A SRAM, B SRAM */
17073 #define ENUM_DMEM_CONTROL_ACACHE_BSRAM       (_ADI_MSK(0x00000008,uint32_t))  /* CFG: A Cache, B SRAM */
17074 #define ENUM_DMEM_CONTROL_ACACHE_BCACHE      (_ADI_MSK(0x0000000C,uint32_t))  /* CFG: A Cache, B Cache */
17075
17076 #define BITM_DMEM_CONTROL_ENCPLB             (_ADI_MSK(0x00000002,uint32_t))  /* Enable DCPLB */
17077 #define ENUM_DMEM_CONTROL_CPLB_DIS           (_ADI_MSK(0x00000000,uint32_t))  /* ENCPLB: CPLBs Disabled */
17078 #define ENUM_DMEM_CONTROL_CPLB_EN            (_ADI_MSK(0x00000002,uint32_t))  /* ENCPLB: CPLBs Enabled */
17079
17080 /* ------------------------------------------------------------------------------------------------------------------------
17081         DCPLB_STATUS                         Pos/Masks                        Description
17082    ------------------------------------------------------------------------------------------------------------------------ */
17083 #define BITP_DCPLB_STATUS_ILLADDR            19                               /* Illegal Address */
17084 #define BITP_DCPLB_STATUS_DAG                18                               /* Access DAG */
17085 #define BITP_DCPLB_STATUS_MODE               17                               /* Access Mode */
17086 #define BITP_DCPLB_STATUS_RW                 16                               /* Access Read/Write */
17087 #define BITP_DCPLB_STATUS_FAULT               0                               /* Fault Status */
17088 #define BITM_DCPLB_STATUS_ILLADDR            (_ADI_MSK(0x00080000,uint32_t))  /* Illegal Address */
17089 #define BITM_DCPLB_STATUS_DAG                (_ADI_MSK(0x00040000,uint32_t))  /* Access DAG */
17090 #define BITM_DCPLB_STATUS_MODE               (_ADI_MSK(0x00020000,uint32_t))  /* Access Mode */
17091 #define BITM_DCPLB_STATUS_RW                 (_ADI_MSK(0x00010000,uint32_t))  /* Access Read/Write */
17092 #define BITM_DCPLB_STATUS_FAULT              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Fault Status */
17093
17094 /* ------------------------------------------------------------------------------------------------------------------------
17095         DCPLB_ADDR                           Pos/Masks                        Description
17096    ------------------------------------------------------------------------------------------------------------------------ */
17097 #define BITP_DCPLB_ADDR_ADDR                 10                               /* Address for match */
17098 #define BITM_DCPLB_ADDR_ADDR                 (_ADI_MSK(0xFFFFFC00,uint32_t))  /* Address for match */
17099
17100 /* ------------------------------------------------------------------------------------------------------------------------
17101         DCPLB_DATA                           Pos/Masks                        Description
17102    ------------------------------------------------------------------------------------------------------------------------ */
17103 #define BITP_DCPLB_DATA_PSIZE                16                               /* Page Size */
17104 #define BITP_DCPLB_DATA_WT                   14                               /* CPLB Write Through */
17105 #define BITP_DCPLB_DATA_L2_CHBL              13                               /* CPLB L2 Cacheable */
17106 #define BITP_DCPLB_DATA_L1_CHBL              12                               /* CPLB L1 Cacheable */
17107 #define BITP_DCPLB_DATA_DIRTY                 7                               /* CPLB DIRTY */
17108 #define BITP_DCPLB_DATA_L1SRAM                5                               /* CPLB L1SRAM */
17109 #define BITP_DCPLB_DATA_SWRITE                4                               /* CPLB Supervisor Write */
17110 #define BITP_DCPLB_DATA_UWRITE                3                               /* CPLB User Write */
17111 #define BITP_DCPLB_DATA_UREAD                 2                               /* CPLB User Read */
17112 #define BITP_DCPLB_DATA_LOCK                  1                               /* CPLB Lock */
17113 #define BITP_DCPLB_DATA_VALID                 0                               /* CPLB Valid */
17114
17115 #define BITM_DCPLB_DATA_PSIZE                (_ADI_MSK(0x00070000,uint32_t))  /* Page Size */
17116 #define ENUM_DCPLB_DATA_1KB                  (_ADI_MSK(0x00000000,uint32_t))  /* PSIZE: 1 KB Page Size */
17117 #define ENUM_DCPLB_DATA_4KB                  (_ADI_MSK(0x00010000,uint32_t))  /* PSIZE: 4 KB Page Size */
17118 #define ENUM_DCPLB_DATA_1MB                  (_ADI_MSK(0x00020000,uint32_t))  /* PSIZE: 1 MB Page Size */
17119 #define ENUM_DCPLB_DATA_4MB                  (_ADI_MSK(0x00030000,uint32_t))  /* PSIZE: 4 MB Page Size */
17120 #define ENUM_DCPLB_DATA_16KB                 (_ADI_MSK(0x00040000,uint32_t))  /* PSIZE: 16 KB Page Size */
17121 #define ENUM_DCPLB_DATA_64KB                 (_ADI_MSK(0x00050000,uint32_t))  /* PSIZE: 64 KB Page Size */
17122 #define ENUM_DCPLB_DATA_16MB                 (_ADI_MSK(0x00060000,uint32_t))  /* PSIZE: 16 MB Page Size */
17123 #define ENUM_DCPLB_DATA_64MB                 (_ADI_MSK(0x00070000,uint32_t))  /* PSIZE: 64 MB Page Size */
17124
17125 #define BITM_DCPLB_DATA_WT                   (_ADI_MSK(0x00004000,uint32_t))  /* CPLB Write Through */
17126 #define ENUM_DCPLB_DATA_WB                   (_ADI_MSK(0x00000000,uint32_t))  /* WT: Write-back */
17127 #define ENUM_DCPLB_DATA_WT                   (_ADI_MSK(0x00004000,uint32_t))  /* WT: Write-through */
17128
17129 #define BITM_DCPLB_DATA_L2_CHBL              (_ADI_MSK(0x00002000,uint32_t))  /* CPLB L2 Cacheable */
17130 #define ENUM_DCPLB_DATA_L2CHBL_DIS           (_ADI_MSK(0x00000000,uint32_t))  /* L2CHBL: Non-cacheable in L2 */
17131 #define ENUM_DCPLB_DATA_L2CHBL_EN            (_ADI_MSK(0x00002000,uint32_t))  /* L2CHBL: Cacheable in L2 */
17132
17133 #define BITM_DCPLB_DATA_L1_CHBL              (_ADI_MSK(0x00001000,uint32_t))  /* CPLB L1 Cacheable */
17134 #define ENUM_DCPLB_DATA_L1CHBL_DIS           (_ADI_MSK(0x00000000,uint32_t))  /* L1CHBL: Non-cacheable in L1 */
17135 #define ENUM_DCPLB_DATA_L1CHBL_EN            (_ADI_MSK(0x00001000,uint32_t))  /* L1CHBL: Cacheable in L1 */
17136
17137 #define BITM_DCPLB_DATA_DIRTY                (_ADI_MSK(0x00000080,uint32_t))  /* CPLB DIRTY */
17138 #define ENUM_DCPLB_DATA_CLEAN                (_ADI_MSK(0x00000000,uint32_t))  /* DIRTY: Clean */
17139 #define ENUM_DCPLB_DATA_DIRTY                (_ADI_MSK(0x00000080,uint32_t))  /* DIRTY: Dirty */
17140 #define BITM_DCPLB_DATA_L1SRAM               (_ADI_MSK(0x00000020,uint32_t))  /* CPLB L1SRAM */
17141
17142 #define BITM_DCPLB_DATA_SWRITE               (_ADI_MSK(0x00000010,uint32_t))  /* CPLB Supervisor Write */
17143 #define ENUM_DCPLB_DATA_NO_SWRITE            (_ADI_MSK(0x00000000,uint32_t))  /* SWRITE: No Write Access */
17144 #define ENUM_DCPLB_DATA_SWRITE               (_ADI_MSK(0x00000010,uint32_t))  /* SWRITE: Write Access Allowed (Supervisor Mode) */
17145
17146 #define BITM_DCPLB_DATA_UWRITE               (_ADI_MSK(0x00000008,uint32_t))  /* CPLB User Write */
17147 #define ENUM_DCPLB_DATA_NO_UWRITE            (_ADI_MSK(0x00000000,uint32_t))  /* UWRITE: No Write Access */
17148 #define ENUM_DCPLB_DATA_UWRITE               (_ADI_MSK(0x00000008,uint32_t))  /* UWRITE: Write Access Allowed (User Mode) */
17149
17150 #define BITM_DCPLB_DATA_UREAD                (_ADI_MSK(0x00000004,uint32_t))  /* CPLB User Read */
17151 #define ENUM_DCPLB_DATA_NO_UREAD             (_ADI_MSK(0x00000000,uint32_t))  /* UREAD: No Read Access */
17152 #define ENUM_DCPLB_DATA_UREAD                (_ADI_MSK(0x00000004,uint32_t))  /* UREAD: Read Access Allowed (User Mode) */
17153
17154 #define BITM_DCPLB_DATA_LOCK                 (_ADI_MSK(0x00000002,uint32_t))  /* CPLB Lock */
17155 #define ENUM_DCPLB_DATA_REPLACEABLE          (_ADI_MSK(0x00000000,uint32_t))  /* LOCK: Entry May Be Replaced */
17156 #define ENUM_DCPLB_DATA_LOCKED               (_ADI_MSK(0x00000002,uint32_t))  /* LOCK: Entry Locked */
17157
17158 #define BITM_DCPLB_DATA_VALID                (_ADI_MSK(0x00000001,uint32_t))  /* CPLB Valid */
17159 #define ENUM_DCPLB_DATA_INVALID              (_ADI_MSK(0x00000000,uint32_t))  /* VALID: Invalid Entry */
17160 #define ENUM_DCPLB_DATA_VALID                (_ADI_MSK(0x00000001,uint32_t))  /* VALID: Valid Entry */
17161
17162 /* ------------------------------------------------------------------------------------------------------------------------
17163         DTEST_COMMAND                        Pos/Masks                        Description
17164    ------------------------------------------------------------------------------------------------------------------------ */
17165 #define BITP_DTEST_COMMAND_PARCTL            30                               /* Parity Control */
17166 #define BITP_DTEST_COMMAND_PARSEL            29                               /* Parity Select */
17167 #define BITP_DTEST_COMMAND_WAYSEL            26                               /* Access Way/Instruction Address Bit 11 */
17168 #define BITP_DTEST_COMMAND_IDSEL             24                               /* Instruction/Data Access */
17169 #define BITP_DTEST_COMMAND_BNKSEL            23                               /* Data Bank Access */
17170 #define BITP_DTEST_COMMAND_SBNK              16                               /* Subbank Access */
17171 #define BITP_DTEST_COMMAND_SEL16K            14                               /* Address bit 14 */
17172 #define BITP_DTEST_COMMAND_SET                5                               /* Set Index */
17173 #define BITP_DTEST_COMMAND_DW                 3                               /* Double Word Index */
17174 #define BITP_DTEST_COMMAND_TAGSELB            2                               /* Array Access */
17175 #define BITP_DTEST_COMMAND_RW                 1                               /* Read/Write Access */
17176 #define BITM_DTEST_COMMAND_PARCTL            (_ADI_MSK(0x40000000,uint32_t))  /* Parity Control */
17177 #define BITM_DTEST_COMMAND_PARSEL            (_ADI_MSK(0x20000000,uint32_t))  /* Parity Select */
17178 #define BITM_DTEST_COMMAND_WAYSEL            (_ADI_MSK(0x04000000,uint32_t))  /* Access Way/Instruction Address Bit 11 */
17179 #define BITM_DTEST_COMMAND_IDSEL             (_ADI_MSK(0x01000000,uint32_t))  /* Instruction/Data Access */
17180 #define BITM_DTEST_COMMAND_BNKSEL            (_ADI_MSK(0x00800000,uint32_t))  /* Data Bank Access */
17181 #define BITM_DTEST_COMMAND_SBNK              (_ADI_MSK(0x00030000,uint32_t))  /* Subbank Access */
17182 #define BITM_DTEST_COMMAND_SEL16K            (_ADI_MSK(0x00004000,uint32_t))  /* Address bit 14 */
17183 #define BITM_DTEST_COMMAND_SET               (_ADI_MSK(0x000007E0,uint32_t))  /* Set Index */
17184 #define BITM_DTEST_COMMAND_DW                (_ADI_MSK(0x00000018,uint32_t))  /* Double Word Index */
17185 #define BITM_DTEST_COMMAND_TAGSELB           (_ADI_MSK(0x00000004,uint32_t))  /* Array Access */
17186 #define BITM_DTEST_COMMAND_RW                (_ADI_MSK(0x00000002,uint32_t))  /* Read/Write Access */
17187
17188 /* ------------------------------------------------------------------------------------------------------------------------
17189         L1DBNKA_PELOC                        Pos/Masks                        Description
17190    ------------------------------------------------------------------------------------------------------------------------ */
17191 #define BITP_L1DBNKA_PELOC_SCRATCH_MEM       12                               /* Scratch Memory Parity Status */
17192 #define BITP_L1DBNKA_PELOC_TAGPAIR            8                               /* Tag Parity Status */
17193 #define BITP_L1DBNKA_PELOC_MEMBLK             0                               /* Memory Parity Status */
17194 #define BITM_L1DBNKA_PELOC_SCRATCH_MEM       (_ADI_MSK(0x00001000,uint32_t))  /* Scratch Memory Parity Status */
17195 #define BITM_L1DBNKA_PELOC_TAGPAIR           (_ADI_MSK(0x00000300,uint32_t))  /* Tag Parity Status */
17196 #define BITM_L1DBNKA_PELOC_MEMBLK            (_ADI_MSK(0x000000FF,uint32_t))  /* Memory Parity Status */
17197
17198 /* ------------------------------------------------------------------------------------------------------------------------
17199         L1DBNKB_PELOC                        Pos/Masks                        Description
17200    ------------------------------------------------------------------------------------------------------------------------ */
17201 #define BITP_L1DBNKB_PELOC_TAGPAIR            8                               /* Tag Parity Status */
17202 #define BITP_L1DBNKB_PELOC_MEMBLK             0                               /* Memory Parity Status */
17203 #define BITM_L1DBNKB_PELOC_TAGPAIR           (_ADI_MSK(0x00000300,uint32_t))  /* Tag Parity Status */
17204 #define BITM_L1DBNKB_PELOC_MEMBLK            (_ADI_MSK(0x000000FF,uint32_t))  /* Memory Parity Status */
17205
17206 /* ==================================================
17207         Instruction Memory Unit Registers
17208    ================================================== */
17209
17210 /* =========================
17211         L1IM0
17212    ========================= */
17213 #define IMEM_CONTROL                    0xFFE01004         /* Instruction memory control */
17214 #define ICPLB_STATUS                    0xFFE01008         /* Cacheability Protection Lookaside Buffer Status */
17215 #define CODE_FAULT_STATUS               0xFFE01008         /*     Older definition or alias of above */
17216 #define ICPLB_FAULT_ADDR                0xFFE0100C         /* Cacheability Protection Lookaside Buffer Fault Address */
17217 #define CODE_FAULT_ADDR                 0xFFE0100C         /*     Older definition or alias of above */
17218 #define ICPLB_ADDR0                     0xFFE01100         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17219 #define ICPLB_ADDR1                     0xFFE01104         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17220 #define ICPLB_ADDR2                     0xFFE01108         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17221 #define ICPLB_ADDR3                     0xFFE0110C         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17222 #define ICPLB_ADDR4                     0xFFE01110         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17223 #define ICPLB_ADDR5                     0xFFE01114         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17224 #define ICPLB_ADDR6                     0xFFE01118         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17225 #define ICPLB_ADDR7                     0xFFE0111C         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17226 #define ICPLB_ADDR8                     0xFFE01120         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17227 #define ICPLB_ADDR9                     0xFFE01124         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17228 #define ICPLB_ADDR10                    0xFFE01128         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17229 #define ICPLB_ADDR11                    0xFFE0112C         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17230 #define ICPLB_ADDR12                    0xFFE01130         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17231 #define ICPLB_ADDR13                    0xFFE01134         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17232 #define ICPLB_ADDR14                    0xFFE01138         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17233 #define ICPLB_ADDR15                    0xFFE0113C         /* Cacheability Protection Lookaside Buffer Descriptor Address */
17234 #define ICPLB_DATA0                     0xFFE01200         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17235 #define ICPLB_DATA1                     0xFFE01204         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17236 #define ICPLB_DATA2                     0xFFE01208         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17237 #define ICPLB_DATA3                     0xFFE0120C         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17238 #define ICPLB_DATA4                     0xFFE01210         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17239 #define ICPLB_DATA5                     0xFFE01214         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17240 #define ICPLB_DATA6                     0xFFE01218         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17241 #define ICPLB_DATA7                     0xFFE0121C         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17242 #define ICPLB_DATA8                     0xFFE01220         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17243 #define ICPLB_DATA9                     0xFFE01224         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17244 #define ICPLB_DATA10                    0xFFE01228         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17245 #define ICPLB_DATA11                    0xFFE0122C         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17246 #define ICPLB_DATA12                    0xFFE01230         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17247 #define ICPLB_DATA13                    0xFFE01234         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17248 #define ICPLB_DATA14                    0xFFE01238         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17249 #define ICPLB_DATA15                    0xFFE0123C         /* Cacheability Protection Lookaside Buffer Descriptor Status */
17250 #define ITEST_COMMAND                   0xFFE01300         /* Instruction Test Command Register */
17251 #define ITEST_DATA0                     0xFFE01400         /* Instruction Test Data Register */
17252 #define ITEST_DATA1                     0xFFE01404         /* Instruction Test Data Register */
17253 #define L1IBNKA_PELOC                   0xFFE01408         /* Instruction Bank A Parity Error Location */
17254 #define L1IBNKB_PELOC                   0xFFE0140C         /* Instruction Bank B Parity Error Location */
17255 #define L1IBNKC_PELOC                   0xFFE01410         /* Instruction Bank C Parity Error Location */
17256
17257 /* =========================
17258         L1IM
17259    ========================= */
17260 /* ------------------------------------------------------------------------------------------------------------------------
17261         IMEM_CONTROL                         Pos/Masks                        Description
17262    ------------------------------------------------------------------------------------------------------------------------ */
17263 #define BITP_IMEM_CONTROL_LRUPRIORST         13                               /* LRU Priority Reset */
17264 #define BITP_IMEM_CONTROL_RDCHK               9                               /* Read Parity Checking */
17265 #define BITP_IMEM_CONTROL_CBYPASS             8                               /* Cache Bypass */
17266 #define BITP_IMEM_CONTROL_LOC                 3                               /* Cache Way Lock */
17267 #define BITP_IMEM_CONTROL_CFG                 2                               /* Configure L1 code memory as cache */
17268 #define BITP_IMEM_CONTROL_ENCPLB              1                               /* Enable ICPLB */
17269
17270 #define BITM_IMEM_CONTROL_LRUPRIORST         (_ADI_MSK(0x00002000,uint32_t))  /* LRU Priority Reset */
17271 #define ENUM_IMEM_CONTROL_LRUPRIO_EN         (_ADI_MSK(0x00000000,uint32_t))  /* LRUPRIORST: LRU Priority functionality is enabled */
17272 #define ENUM_IMEM_CONTROL_LRUPRIO_CLR        (_ADI_MSK(0x00002000,uint32_t))  /* LRUPRIORST: All cached LRU priority bits are cleared */
17273
17274 #define BITM_IMEM_CONTROL_RDCHK              (_ADI_MSK(0x00000200,uint32_t))  /* Read Parity Checking */
17275 #define ENUM_IMEM_CONTROL_RDCHK_DIS          (_ADI_MSK(0x00000000,uint32_t))  /* RDCHK: Read Parity Checking Disabled */
17276 #define ENUM_IMEM_CONTROL_RDCHK_EN           (_ADI_MSK(0x00000200,uint32_t))  /* RDCHK: Read Parity Checking Enabled */
17277
17278 #define BITM_IMEM_CONTROL_CBYPASS            (_ADI_MSK(0x00000100,uint32_t))  /* Cache Bypass */
17279 #define ENUM_IMEM_CONTROL_NO_CBYPASS         (_ADI_MSK(0x00000000,uint32_t))  /* CBYPASS: Normal Cache Behavior */
17280 #define ENUM_IMEM_CONTROL_CBYPASS            (_ADI_MSK(0x00000100,uint32_t))  /* CBYPASS: Cache Bypassed */
17281
17282 #define BITM_IMEM_CONTROL_LOC                (_ADI_MSK(0x00000078,uint32_t))  /* Cache Way Lock */
17283 #define ENUM_IMEM_CONTROL_WAYLOCK_NONE       (_ADI_MSK(0x00000000,uint32_t))  /* LOC: All Ways Not Locked */
17284 #define ENUM_IMEM_CONTROL_WAYLOCK_0          (_ADI_MSK(0x00000008,uint32_t))  /* LOC: Way3, Way2, Way1 Not Locked, Way0 Locked */
17285 #define ENUM_IMEM_CONTROL_WAYLOCK_ALL        (_ADI_MSK(0x00000078,uint32_t))  /* LOC: All Ways Locked */
17286
17287 #define BITM_IMEM_CONTROL_CFG                (_ADI_MSK(0x00000004,uint32_t))  /* Configure L1 code memory as cache */
17288 #define ENUM_IMEM_CONTROL_CFG_SRAM           (_ADI_MSK(0x00000000,uint32_t))  /* CFG: L1 Instruction Memory Configured as SRAM */
17289 #define ENUM_IMEM_CONTROL_CFG_CACHE          (_ADI_MSK(0x00000004,uint32_t))  /* CFG: L1 Instruction Memory Configures as Cache */
17290
17291 #define BITM_IMEM_CONTROL_ENCPLB             (_ADI_MSK(0x00000002,uint32_t))  /* Enable ICPLB */
17292 #define ENUM_IMEM_CONTROL_CPLB_DIS           (_ADI_MSK(0x00000000,uint32_t))  /* ENCPLB: CPLBs disabled */
17293 #define ENUM_IMEM_CONTROL_CPLB_EN            (_ADI_MSK(0x00000002,uint32_t))  /* ENCPLB: CPLBs enabled */
17294
17295 /* ------------------------------------------------------------------------------------------------------------------------
17296         ICPLB_STATUS                         Pos/Masks                        Description
17297    ------------------------------------------------------------------------------------------------------------------------ */
17298 #define BITP_ICPLB_STATUS_ILLADDR            19                               /* Illegal Address */
17299 #define BITP_ICPLB_STATUS_MODE               17                               /* Access Mode */
17300 #define BITP_ICPLB_STATUS_FAULT               0                               /* Fault Status */
17301 #define BITM_ICPLB_STATUS_ILLADDR            (_ADI_MSK(0x00080000,uint32_t))  /* Illegal Address */
17302 #define BITM_ICPLB_STATUS_MODE               (_ADI_MSK(0x00020000,uint32_t))  /* Access Mode */
17303 #define BITM_ICPLB_STATUS_FAULT              (_ADI_MSK(0x0000FFFF,uint32_t))  /* Fault Status */
17304
17305 /* ------------------------------------------------------------------------------------------------------------------------
17306         ICPLB_ADDR                           Pos/Masks                        Description
17307    ------------------------------------------------------------------------------------------------------------------------ */
17308 #define BITP_ICPLB_ADDR_ADDR                 10                               /* Address for match */
17309 #define BITM_ICPLB_ADDR_ADDR                 (_ADI_MSK(0xFFFFFC00,uint32_t))  /* Address for match */
17310
17311 /* ------------------------------------------------------------------------------------------------------------------------
17312         ICPLB_DATA                           Pos/Masks                        Description
17313    ------------------------------------------------------------------------------------------------------------------------ */
17314 #define BITP_ICPLB_DATA_PSIZE                16                               /* Page Size */
17315 #define BITP_ICPLB_DATA_L1_CHBL              12                               /* L1 Cacheable */
17316 #define BITP_ICPLB_DATA_LRUPRIO               8                               /* Least Recently Used Priority */
17317 #define BITP_ICPLB_DATA_L1SRAM                5                               /* CPLB L1SRAM */
17318 #define BITP_ICPLB_DATA_UREAD                 2                               /* Allow User Read */
17319 #define BITP_ICPLB_DATA_LOCK                  1                               /* CPLB Lock */
17320 #define BITP_ICPLB_DATA_VALID                 0                               /* CPLB Valid */
17321
17322 #define BITM_ICPLB_DATA_PSIZE                (_ADI_MSK(0x00070000,uint32_t))  /* Page Size */
17323 #define ENUM_ICPLB_DATA_1KB                  (_ADI_MSK(0x00000000,uint32_t))  /* PSIZE: 1 KB Page Size */
17324 #define ENUM_ICPLB_DATA_4KB                  (_ADI_MSK(0x00010000,uint32_t))  /* PSIZE: 4 KB Page Size */
17325 #define ENUM_ICPLB_DATA_1MB                  (_ADI_MSK(0x00020000,uint32_t))  /* PSIZE: 1 MB Page Size */
17326 #define ENUM_ICPLB_DATA_4MB                  (_ADI_MSK(0x00030000,uint32_t))  /* PSIZE: 4 MB Page Size */
17327 #define ENUM_ICPLB_DATA_16KB                 (_ADI_MSK(0x00040000,uint32_t))  /* PSIZE: 16 KB Page Size */
17328 #define ENUM_ICPLB_DATA_64KB                 (_ADI_MSK(0x00050000,uint32_t))  /* PSIZE: 64 KB Page Size */
17329 #define ENUM_ICPLB_DATA_16MB                 (_ADI_MSK(0x00060000,uint32_t))  /* PSIZE: 16 MB Page Size */
17330 #define ENUM_ICPLB_DATA_64MB                 (_ADI_MSK(0x00070000,uint32_t))  /* PSIZE: 64 MB Page Size */
17331
17332 #define BITM_ICPLB_DATA_L1_CHBL              (_ADI_MSK(0x00001000,uint32_t))  /* L1 Cacheable */
17333 #define ENUM_ICPLB_DATA_L1CHBL_DIS           (_ADI_MSK(0x00000000,uint32_t))  /* L1CHBL: Non-cacheable in L1 */
17334 #define ENUM_ICPLB_DATA_L1CHBL_EN            (_ADI_MSK(0x00001000,uint32_t))  /* L1CHBL: Cacheable in L1 */
17335
17336 #define BITM_ICPLB_DATA_LRUPRIO              (_ADI_MSK(0x00000100,uint32_t))  /* Least Recently Used Priority */
17337 #define ENUM_ICPLB_DATA_LRUPRIO_LO           (_ADI_MSK(0x00000000,uint32_t))  /* LRUPRIO: Low Importance */
17338 #define ENUM_ICPLB_DATA_LRUPRIO_HI           (_ADI_MSK(0x00000100,uint32_t))  /* LRUPRIO: High Importance */
17339 #define BITM_ICPLB_DATA_L1SRAM               (_ADI_MSK(0x00000020,uint32_t))  /* CPLB L1SRAM */
17340
17341 #define BITM_ICPLB_DATA_UREAD                (_ADI_MSK(0x00000004,uint32_t))  /* Allow User Read */
17342 #define ENUM_ICPLB_DATA_NO_UREAD             (_ADI_MSK(0x00000000,uint32_t))  /* UREAD: No Read Access */
17343 #define ENUM_ICPLB_DATA_UREAD                (_ADI_MSK(0x00000004,uint32_t))  /* UREAD: Read Access Allowed (User Mode) */
17344
17345 #define BITM_ICPLB_DATA_LOCK                 (_ADI_MSK(0x00000002,uint32_t))  /* CPLB Lock */
17346 #define ENUM_ICPLB_DATA_REPLACEABLE          (_ADI_MSK(0x00000000,uint32_t))  /* LOCK: Entry May Be Replaced */
17347 #define ENUM_ICPLB_DATA_LOCKED               (_ADI_MSK(0x00000002,uint32_t))  /* LOCK: Entry Locked */
17348
17349 #define BITM_ICPLB_DATA_VALID                (_ADI_MSK(0x00000001,uint32_t))  /* CPLB Valid */
17350 #define ENUM_ICPLB_DATA_INVALID              (_ADI_MSK(0x00000000,uint32_t))  /* VALID: Invalid (disabled) CPLB Entry */
17351 #define ENUM_ICPLB_DATA_VALID                (_ADI_MSK(0x00000001,uint32_t))  /* VALID: Valid (enabled) CPLB Entry */
17352
17353 /* ------------------------------------------------------------------------------------------------------------------------
17354         ITEST_COMMAND                        Pos/Masks                        Description
17355    ------------------------------------------------------------------------------------------------------------------------ */
17356 #define BITP_ITEST_COMMAND_PARCTL            30                               /* Parity Control */
17357 #define BITP_ITEST_COMMAND_PARSEL            29                               /* Parity Select */
17358 #define BITP_ITEST_COMMAND_WAYSEL            26                               /* Access Way/Instruction Address Bits 11:10 */
17359 #define BITP_ITEST_COMMAND_SBNK              16                               /* Subbank Access */
17360 #define BITP_ITEST_COMMAND_SET                5                               /* Set Index */
17361 #define BITP_ITEST_COMMAND_DW                 3                               /* Double Word Index */
17362 #define BITP_ITEST_COMMAND_TAGSELB            2                               /* Array Access */
17363 #define BITP_ITEST_COMMAND_RW                 1                               /* Read/Write Access */
17364 #define BITM_ITEST_COMMAND_PARCTL            (_ADI_MSK(0x40000000,uint32_t))  /* Parity Control */
17365 #define BITM_ITEST_COMMAND_PARSEL            (_ADI_MSK(0x20000000,uint32_t))  /* Parity Select */
17366 #define BITM_ITEST_COMMAND_WAYSEL            (_ADI_MSK(0x0C000000,uint32_t))  /* Access Way/Instruction Address Bits 11:10 */
17367 #define BITM_ITEST_COMMAND_SBNK              (_ADI_MSK(0x00030000,uint32_t))  /* Subbank Access */
17368 #define BITM_ITEST_COMMAND_SET               (_ADI_MSK(0x000003E0,uint32_t))  /* Set Index */
17369 #define BITM_ITEST_COMMAND_DW                (_ADI_MSK(0x00000018,uint32_t))  /* Double Word Index */
17370 #define BITM_ITEST_COMMAND_TAGSELB           (_ADI_MSK(0x00000004,uint32_t))  /* Array Access */
17371 #define BITM_ITEST_COMMAND_RW                (_ADI_MSK(0x00000002,uint32_t))  /* Read/Write Access */
17372
17373 /* ------------------------------------------------------------------------------------------------------------------------
17374         L1IBNKA_PELOC                        Pos/Masks                        Description
17375    ------------------------------------------------------------------------------------------------------------------------ */
17376 #define BITP_L1IBNKA_PELOC_MEMBLK             0                               /* Memory Parity Status */
17377 #define BITM_L1IBNKA_PELOC_MEMBLK            (_ADI_MSK(0x000000FF,uint32_t))  /* Memory Parity Status */
17378
17379 /* ------------------------------------------------------------------------------------------------------------------------
17380         L1IBNKB_PELOC                        Pos/Masks                        Description
17381    ------------------------------------------------------------------------------------------------------------------------ */
17382 #define BITP_L1IBNKB_PELOC_MEMBLK             0                               /* Memory Parity Status */
17383 #define BITM_L1IBNKB_PELOC_MEMBLK            (_ADI_MSK(0x000000FF,uint32_t))  /* Memory Parity Status */
17384
17385 /* ------------------------------------------------------------------------------------------------------------------------
17386         L1IBNKC_PELOC                        Pos/Masks                        Description
17387    ------------------------------------------------------------------------------------------------------------------------ */
17388 #define BITP_L1IBNKC_PELOC_TAGPAIR            4                               /* Tag Parity Status */
17389 #define BITP_L1IBNKC_PELOC_MEMBLK             0                               /* Memory Parity Status */
17390 #define BITM_L1IBNKC_PELOC_TAGPAIR           (_ADI_MSK(0x00000030,uint32_t))  /* Tag Parity Status */
17391 #define BITM_L1IBNKC_PELOC_MEMBLK            (_ADI_MSK(0x0000000F,uint32_t))  /* Memory Parity Status */
17392
17393 /* ==================================================
17394         Interrupt Controller Registers
17395    ================================================== */
17396
17397 /* =========================
17398         ICU0
17399    ========================= */
17400 #define EVT0                            0xFFE02000         /* Event Vector */
17401 #define EVT1                            0xFFE02004         /* Event Vector */
17402 #define EVT2                            0xFFE02008         /* Event Vector */
17403 #define EVT3                            0xFFE0200C         /* Event Vector */
17404 #define EVT4                            0xFFE02010         /* Event Vector */
17405 #define EVT5                            0xFFE02014         /* Event Vector */
17406 #define EVT6                            0xFFE02018         /* Event Vector */
17407 #define EVT7                            0xFFE0201C         /* Event Vector */
17408 #define EVT8                            0xFFE02020         /* Event Vector */
17409 #define EVT9                            0xFFE02024         /* Event Vector */
17410 #define EVT10                           0xFFE02028         /* Event Vector */
17411 #define EVT11                           0xFFE0202C         /* Event Vector */
17412 #define EVT12                           0xFFE02030         /* Event Vector */
17413 #define EVT13                           0xFFE02034         /* Event Vector */
17414 #define EVT14                           0xFFE02038         /* Event Vector */
17415 #define EVT15                           0xFFE0203C         /* Event Vector */
17416 #define IMASK                           0xFFE02104         /* Interrupt Mask Register */
17417 #define IPEND                           0xFFE02108         /* Interrupts Pending Register */
17418 #define ILAT                            0xFFE0210C         /* Interrupt Latch Register */
17419 #define IPRIO                           0xFFE02110         /* Interrupt Priority Register */
17420 #define CEC_SID                         0xFFE02118         /* Core System Interrupt ID */
17421
17422 /* =========================
17423         ICU
17424    ========================= */
17425 /* ------------------------------------------------------------------------------------------------------------------------
17426         IMASK                                Pos/Masks                        Description
17427    ------------------------------------------------------------------------------------------------------------------------ */
17428 #define BITP_IMASK_IVG15                     15                               /* IVG15 interrupt bit position */
17429 #define BITP_IMASK_IVG14                     14                               /* IVG14 interrupt bit position */
17430 #define BITP_IMASK_IVG13                     13                               /* IVG13 interrupt bit position */
17431 #define BITP_IMASK_IVG12                     12                               /* IVG12 interrupt bit position */
17432 #define BITP_IMASK_IVG11                     11                               /* IVG11 interrupt bit position */
17433 #define BITP_IMASK_IVG10                     10                               /* IVG10 interrupt bit position */
17434 #define BITP_IMASK_IVG9                       9                               /* IVG9 interrupt bit position */
17435 #define BITP_IMASK_IVG8                       8                               /* IVG8 interrupt bit position */
17436 #define BITP_IMASK_IVG7                       7                               /* IVG7 interrupt bit position */
17437 #define BITP_IMASK_IVTMR                      6                               /* Timer interrupt bit position */
17438 #define BITP_IMASK_IVHW                       5                               /* Hardware Error interrupt bit position */
17439 #define BITP_IMASK_UNMASKABLE                 0                               /* Unmaskable interrupts */
17440 #define BITM_IMASK_IVG15                     (_ADI_MSK(0x00008000,uint32_t))  /* IVG15 interrupt bit position */
17441 #define BITM_IMASK_IVG14                     (_ADI_MSK(0x00004000,uint32_t))  /* IVG14 interrupt bit position */
17442 #define BITM_IMASK_IVG13                     (_ADI_MSK(0x00002000,uint32_t))  /* IVG13 interrupt bit position */
17443 #define BITM_IMASK_IVG12                     (_ADI_MSK(0x00001000,uint32_t))  /* IVG12 interrupt bit position */
17444 #define BITM_IMASK_IVG11                     (_ADI_MSK(0x00000800,uint32_t))  /* IVG11 interrupt bit position */
17445 #define BITM_IMASK_IVG10                     (_ADI_MSK(0x00000400,uint32_t))  /* IVG10 interrupt bit position */
17446 #define BITM_IMASK_IVG9                      (_ADI_MSK(0x00000200,uint32_t))  /* IVG9 interrupt bit position */
17447 #define BITM_IMASK_IVG8                      (_ADI_MSK(0x00000100,uint32_t))  /* IVG8 interrupt bit position */
17448 #define BITM_IMASK_IVG7                      (_ADI_MSK(0x00000080,uint32_t))  /* IVG7 interrupt bit position */
17449 #define BITM_IMASK_IVTMR                     (_ADI_MSK(0x00000040,uint32_t))  /* Timer interrupt bit position */
17450 #define BITM_IMASK_IVHW                      (_ADI_MSK(0x00000020,uint32_t))  /* Hardware Error interrupt bit position */
17451 #define BITM_IMASK_UNMASKABLE                (_ADI_MSK(0x0000001F,uint32_t))  /* Unmaskable interrupts */
17452
17453 /* ------------------------------------------------------------------------------------------------------------------------
17454         IPEND                                Pos/Masks                        Description
17455    ------------------------------------------------------------------------------------------------------------------------ */
17456 #define BITP_IPEND_IVG15                     15                               /* IVG15 interrupt bit position */
17457 #define BITP_IPEND_IVG14                     14                               /* IVG14 interrupt bit position */
17458 #define BITP_IPEND_IVG13                     13                               /* IVG13 interrupt bit position */
17459 #define BITP_IPEND_IVG12                     12                               /* IVG12 interrupt bit position */
17460 #define BITP_IPEND_IVG11                     11                               /* IVG11 interrupt bit position */
17461 #define BITP_IPEND_IVG10                     10                               /* IVG10 interrupt bit position */
17462 #define BITP_IPEND_IVG9                       9                               /* IVG9 interrupt bit position */
17463 #define BITP_IPEND_IVG8                       8                               /* IVG8 interrupt bit position */
17464 #define BITP_IPEND_IVG7                       7                               /* IVG7 interrupt bit position */
17465 #define BITP_IPEND_IVTMR                      6                               /* Timer interrupt bit position */
17466 #define BITP_IPEND_IVHW                       5                               /* Hardware Error interrupt bit position */
17467 #define BITP_IPEND_IRPTEN                     4                               /* Global interrupt enable bit position */
17468 #define BITP_IPEND_EVX                        3                               /* Exception bit position */
17469 #define BITP_IPEND_NMI                        2                               /* Non Maskable interrupt bit position */
17470 #define BITP_IPEND_RST                        1                               /* Reset interrupt bit position */
17471 #define BITP_IPEND_EMU                        0                               /* Emulator interrupt bit position */
17472 #define BITM_IPEND_IVG15                     (_ADI_MSK(0x00008000,uint32_t))  /* IVG15 interrupt bit position */
17473 #define BITM_IPEND_IVG14                     (_ADI_MSK(0x00004000,uint32_t))  /* IVG14 interrupt bit position */
17474 #define BITM_IPEND_IVG13                     (_ADI_MSK(0x00002000,uint32_t))  /* IVG13 interrupt bit position */
17475 #define BITM_IPEND_IVG12                     (_ADI_MSK(0x00001000,uint32_t))  /* IVG12 interrupt bit position */
17476 #define BITM_IPEND_IVG11                     (_ADI_MSK(0x00000800,uint32_t))  /* IVG11 interrupt bit position */
17477 #define BITM_IPEND_IVG10                     (_ADI_MSK(0x00000400,uint32_t))  /* IVG10 interrupt bit position */
17478 #define BITM_IPEND_IVG9                      (_ADI_MSK(0x00000200,uint32_t))  /* IVG9 interrupt bit position */
17479 #define BITM_IPEND_IVG8                      (_ADI_MSK(0x00000100,uint32_t))  /* IVG8 interrupt bit position */
17480 #define BITM_IPEND_IVG7                      (_ADI_MSK(0x00000080,uint32_t))  /* IVG7 interrupt bit position */
17481 #define BITM_IPEND_IVTMR                     (_ADI_MSK(0x00000040,uint32_t))  /* Timer interrupt bit position */
17482 #define BITM_IPEND_IVHW                      (_ADI_MSK(0x00000020,uint32_t))  /* Hardware Error interrupt bit position */
17483 #define BITM_IPEND_IRPTEN                    (_ADI_MSK(0x00000010,uint32_t))  /* Global interrupt enable bit position */
17484 #define BITM_IPEND_EVX                       (_ADI_MSK(0x00000008,uint32_t))  /* Exception bit position */
17485 #define BITM_IPEND_NMI                       (_ADI_MSK(0x00000004,uint32_t))  /* Non Maskable interrupt bit position */
17486 #define BITM_IPEND_RST                       (_ADI_MSK(0x00000002,uint32_t))  /* Reset interrupt bit position */
17487 #define BITM_IPEND_EMU                       (_ADI_MSK(0x00000001,uint32_t))  /* Emulator interrupt bit position */
17488
17489 /* ------------------------------------------------------------------------------------------------------------------------
17490         ILAT                                 Pos/Masks                        Description
17491    ------------------------------------------------------------------------------------------------------------------------ */
17492 #define BITP_ILAT_IVG15                      15                               /* IVG15 interrupt bit position */
17493 #define BITP_ILAT_IVG14                      14                               /* IVG14 interrupt bit position */
17494 #define BITP_ILAT_IVG13                      13                               /* IVG13 interrupt bit position */
17495 #define BITP_ILAT_IVG12                      12                               /* IVG12 interrupt bit position */
17496 #define BITP_ILAT_IVG11                      11                               /* IVG11 interrupt bit position */
17497 #define BITP_ILAT_IVG10                      10                               /* IVG10 interrupt bit position */
17498 #define BITP_ILAT_IVG9                        9                               /* IVG9 interrupt bit position */
17499 #define BITP_ILAT_IVG8                        8                               /* IVG8 interrupt bit position */
17500 #define BITP_ILAT_IVG7                        7                               /* IVG7 interrupt bit position */
17501 #define BITP_ILAT_IVTMR                       6                               /* Timer interrupt bit position */
17502 #define BITP_ILAT_IVHW                        5                               /* Hardware Error interrupt bit position */
17503 #define BITP_ILAT_EVX                         3                               /* Exception bit position */
17504 #define BITP_ILAT_NMI                         2                               /* Non Maskable interrupt bit position */
17505 #define BITP_ILAT_RST                         1                               /* Reset interrupt bit position */
17506 #define BITP_ILAT_EMU                         0                               /* Emulator interrupt bit position */
17507 #define BITM_ILAT_IVG15                      (_ADI_MSK(0x00008000,uint32_t))  /* IVG15 interrupt bit position */
17508 #define BITM_ILAT_IVG14                      (_ADI_MSK(0x00004000,uint32_t))  /* IVG14 interrupt bit position */
17509 #define BITM_ILAT_IVG13                      (_ADI_MSK(0x00002000,uint32_t))  /* IVG13 interrupt bit position */
17510 #define BITM_ILAT_IVG12                      (_ADI_MSK(0x00001000,uint32_t))  /* IVG12 interrupt bit position */
17511 #define BITM_ILAT_IVG11                      (_ADI_MSK(0x00000800,uint32_t))  /* IVG11 interrupt bit position */
17512 #define BITM_ILAT_IVG10                      (_ADI_MSK(0x00000400,uint32_t))  /* IVG10 interrupt bit position */
17513 #define BITM_ILAT_IVG9                       (_ADI_MSK(0x00000200,uint32_t))  /* IVG9 interrupt bit position */
17514 #define BITM_ILAT_IVG8                       (_ADI_MSK(0x00000100,uint32_t))  /* IVG8 interrupt bit position */
17515 #define BITM_ILAT_IVG7                       (_ADI_MSK(0x00000080,uint32_t))  /* IVG7 interrupt bit position */
17516 #define BITM_ILAT_IVTMR                      (_ADI_MSK(0x00000040,uint32_t))  /* Timer interrupt bit position */
17517 #define BITM_ILAT_IVHW                       (_ADI_MSK(0x00000020,uint32_t))  /* Hardware Error interrupt bit position */
17518 #define BITM_ILAT_EVX                        (_ADI_MSK(0x00000008,uint32_t))  /* Exception bit position */
17519 #define BITM_ILAT_NMI                        (_ADI_MSK(0x00000004,uint32_t))  /* Non Maskable interrupt bit position */
17520 #define BITM_ILAT_RST                        (_ADI_MSK(0x00000002,uint32_t))  /* Reset interrupt bit position */
17521 #define BITM_ILAT_EMU                        (_ADI_MSK(0x00000001,uint32_t))  /* Emulator interrupt bit position */
17522
17523 /* ------------------------------------------------------------------------------------------------------------------------
17524         IPRIO                                Pos/Masks                        Description
17525    ------------------------------------------------------------------------------------------------------------------------ */
17526 #define BITP_IPRIO_IPRIO_MARK                 0                               /* Priority Watermark */
17527 #define BITM_IPRIO_IPRIO_MARK                (_ADI_MSK(0x0000000F,uint32_t))  /* Priority Watermark */
17528
17529 /* ------------------------------------------------------------------------------------------------------------------------
17530         CEC_SID                              Pos/Masks                        Description
17531    ------------------------------------------------------------------------------------------------------------------------ */
17532 #define BITP_CEC_SID_SID                      0                               /* System Interrupt ID */
17533 #define BITM_CEC_SID_SID                     (_ADI_MSK(0x000000FF,uint32_t))  /* System Interrupt ID */
17534
17535 /* ==================================================
17536         Core Timer Registers
17537    ================================================== */
17538
17539 /* =========================
17540         TMR0
17541    ========================= */
17542 #define TCNTL                           0xFFE03000         /* Timer Control Register */
17543 #define TPERIOD                         0xFFE03004         /* Timer Period Register */
17544 #define TSCALE                          0xFFE03008         /* Timer Scale Register */
17545 #define TCOUNT                          0xFFE0300C         /* Timer Count Register */
17546
17547 /* =========================
17548         TMR
17549    ========================= */
17550 /* ------------------------------------------------------------------------------------------------------------------------
17551         TCNTL                                Pos/Masks                        Description
17552    ------------------------------------------------------------------------------------------------------------------------ */
17553 #define BITP_TCNTL_INT                        3                               /* Interrupt Status (sticky) */
17554 #define BITP_TCNTL_AUTORLD                    2                               /* Auto Reload Enable */
17555 #define BITP_TCNTL_EN                         1                               /* Timer Enable */
17556 #define BITP_TCNTL_PWR                        0                               /* Low Power Mode Select */
17557 #define BITM_TCNTL_INT                       (_ADI_MSK(0x00000008,uint32_t))  /* Interrupt Status (sticky) */
17558 #define BITM_TCNTL_AUTORLD                   (_ADI_MSK(0x00000004,uint32_t))  /* Auto Reload Enable */
17559 #define BITM_TCNTL_EN                        (_ADI_MSK(0x00000002,uint32_t))  /* Timer Enable */
17560 #define BITM_TCNTL_PWR                       (_ADI_MSK(0x00000001,uint32_t))  /* Low Power Mode Select */
17561
17562 /* ------------------------------------------------------------------------------------------------------------------------
17563         TSCALE                               Pos/Masks                        Description
17564    ------------------------------------------------------------------------------------------------------------------------ */
17565 #define BITP_TSCALE_SCALE                     0                               /* Timer Scaling Value */
17566 #define BITM_TSCALE_SCALE                    (_ADI_MSK(0x000000FF,uint32_t))  /* Timer Scaling Value */
17567
17568 /* ==================================================
17569         Debug Unit Registers
17570    ================================================== */
17571
17572 /* =========================
17573         DBG0
17574    ========================= */
17575 #define DSPID                           0xFFE05000         /* DSP Identification Register */
17576
17577 /* =========================
17578         DBG
17579    ========================= */
17580 /* ------------------------------------------------------------------------------------------------------------------------
17581         DSPID                                Pos/Masks                        Description
17582    ------------------------------------------------------------------------------------------------------------------------ */
17583 #define BITP_DSPID_COMPANY                   24                               /* Analog Devices, Inc. */
17584 #define BITP_DSPID_MAJOR                     16                               /* Major Architectural Change */
17585 #define BITP_DSPID_COREID                     0                               /* Core ID */
17586 #define BITM_DSPID_COMPANY                   (_ADI_MSK(0xFF000000,uint32_t))  /* Analog Devices, Inc. */
17587
17588 #define BITM_DSPID_MAJOR                     (_ADI_MSK(0x00FF0000,uint32_t))  /* Major Architectural Change */
17589 #define ENUM_DSPID_BF533                     (_ADI_MSK(0x00040000,uint32_t))  /* MAJOR: ADSP-BF533 Core Compatible */
17590 #define BITM_DSPID_COREID                    (_ADI_MSK(0x000000FF,uint32_t))  /* Core ID */
17591
17592 /* ==================================================
17593         Trace Unit Registers
17594    ================================================== */
17595
17596 /* =========================
17597         TB0
17598    ========================= */
17599 #define TBUFCTL                         0xFFE06000         /* Trace Buffer Control Register */
17600 #define TBUFSTAT                        0xFFE06004         /* Trace Buffer Status Register */
17601 #define TBUF                            0xFFE06100         /* Trace Buffer */
17602
17603 /* =========================
17604         TB
17605    ========================= */
17606 /* ------------------------------------------------------------------------------------------------------------------------
17607         TBUFCTL                              Pos/Masks                        Description
17608    ------------------------------------------------------------------------------------------------------------------------ */
17609 #define BITP_TBUFCTL_COMPRESS                 3                               /* Trace Buffer Compression */
17610 #define BITP_TBUFCTL_OVF                      2                               /* Trace Buffer Overflow */
17611 #define BITP_TBUFCTL_EN                       1                               /* Trace Buffer Enable */
17612 #define BITP_TBUFCTL_PWR                      0                               /* Trace Buffer Power */
17613 #define BITM_TBUFCTL_COMPRESS                (_ADI_MSK(0x00000018,uint32_t))  /* Trace Buffer Compression */
17614 #define BITM_TBUFCTL_OVF                     (_ADI_MSK(0x00000004,uint32_t))  /* Trace Buffer Overflow */
17615 #define BITM_TBUFCTL_EN                      (_ADI_MSK(0x00000002,uint32_t))  /* Trace Buffer Enable */
17616 #define BITM_TBUFCTL_PWR                     (_ADI_MSK(0x00000001,uint32_t))  /* Trace Buffer Power */
17617
17618 /* ------------------------------------------------------------------------------------------------------------------------
17619         TBUFSTAT                             Pos/Masks                        Description
17620    ------------------------------------------------------------------------------------------------------------------------ */
17621 #define BITP_TBUFSTAT_CNT                     0                               /* Trace Buffer Count */
17622 #define BITM_TBUFSTAT_CNT                    (_ADI_MSK(0x0000001F,uint32_t))  /* Trace Buffer Count */
17623
17624 /* ==================================================
17625         Watchpoint Unit Registers
17626    ================================================== */
17627
17628 /* =========================
17629         WP0
17630    ========================= */
17631 #define WPIACTL                         0xFFE07000         /* Watchpoint Instruction Address Control Register 01 */
17632 #define WPIA0                           0xFFE07040         /* Watchpoint Instruction Address Register */
17633 #define WPIA1                           0xFFE07044         /* Watchpoint Instruction Address Register */
17634 #define WPIA2                           0xFFE07048         /* Watchpoint Instruction Address Register */
17635 #define WPIA3                           0xFFE0704C         /* Watchpoint Instruction Address Register */
17636 #define WPIA4                           0xFFE07050         /* Watchpoint Instruction Address Register */
17637 #define WPIA5                           0xFFE07054         /* Watchpoint Instruction Address Register */
17638 #define WPIACNT0                        0xFFE07080         /* Watchpoint Instruction Address Count Register */
17639 #define WPIACNT1                        0xFFE07084         /* Watchpoint Instruction Address Count Register */
17640 #define WPIACNT2                        0xFFE07088         /* Watchpoint Instruction Address Count Register */
17641 #define WPIACNT3                        0xFFE0708C         /* Watchpoint Instruction Address Count Register */
17642 #define WPIACNT4                        0xFFE07090         /* Watchpoint Instruction Address Count Register */
17643 #define WPIACNT5                        0xFFE07094         /* Watchpoint Instruction Address Count Register */
17644 #define WPDACTL                         0xFFE07100         /* Watchpoint Data Address Control Register */
17645 #define WPDA0                           0xFFE07140         /* Watchpoint Data Address Register */
17646 #define WPDA1                           0xFFE07144         /* Watchpoint Data Address Register */
17647 #define WPDACNT0                        0xFFE07180         /* Watchpoint Data Address Count Value Register */
17648 #define WPDACNT1                        0xFFE07184         /* Watchpoint Data Address Count Value Register */
17649 #define WPSTAT                          0xFFE07200         /* Watchpoint Status Register */
17650
17651 /* =========================
17652         WP
17653    ========================= */
17654 /* ------------------------------------------------------------------------------------------------------------------------
17655         WPIACTL                              Pos/Masks                        Description
17656    ------------------------------------------------------------------------------------------------------------------------ */
17657 #define BITP_WPIACTL_WPAND                   25                               /* And Triggers */
17658 #define BITP_WPIACTL_ACT5                    24                               /* Action field for WPIA5 */
17659 #define BITP_WPIACTL_ACT4                    23                               /* Action field for WPIA4 */
17660 #define BITP_WPIACTL_ENCNT5                  22                               /* Enable Counter for WPIA5 */
17661 #define BITP_WPIACTL_ENCNT4                  21                               /* Enable Counter for WPIA4 */
17662 #define BITP_WPIACTL_ENIA5                   20                               /* Enable WPIA5 */
17663 #define BITP_WPIACTL_ENIA4                   19                               /* Enable WPIA4 */
17664 #define BITP_WPIACTL_INVIR45                 18                               /* Invert Instruction Range 45 */
17665 #define BITP_WPIACTL_ENIR45                  17                               /* Enable Instruction Range 45 */
17666 #define BITP_WPIACTL_ACT3                    16                               /* Action field for WPIA3 */
17667 #define BITP_WPIACTL_ACT2                    15                               /* Action field for WPIA2 */
17668 #define BITP_WPIACTL_ENCNT3                  14                               /* Enable Counter for WPIA3 */
17669 #define BITP_WPIACTL_ENCNT2                  13                               /* Enable Counter for WPIA2 */
17670 #define BITP_WPIACTL_ENIA3                   12                               /* Enable WPIA3 */
17671 #define BITP_WPIACTL_ENIA2                   11                               /* Enable WPIA2 */
17672 #define BITP_WPIACTL_INVIR23                 10                               /* Invert Instruction Range 23 */
17673 #define BITP_WPIACTL_ENIR23                   9                               /* Enable Instruction Range 23 */
17674 #define BITP_WPIACTL_ACT1                     8                               /* Action field for WPIA1 */
17675 #define BITP_WPIACTL_ACT0                     7                               /* Action field for WPIA0 */
17676 #define BITP_WPIACTL_ENCNT1                   6                               /* Enable Counter for WPIA1 */
17677 #define BITP_WPIACTL_ENCNT0                   5                               /* Enable Counter for WPIA0 */
17678 #define BITP_WPIACTL_ENIA1                    4                               /* Enable WPIA1 */
17679 #define BITP_WPIACTL_ENIA0                    3                               /* Enable WPIA0 */
17680 #define BITP_WPIACTL_INVIR01                  2                               /* Invert Instruction Range 01 */
17681 #define BITP_WPIACTL_ENIR01                   1                               /* Enable Instruction Range 01 */
17682 #define BITP_WPIACTL_PWR                      0                               /* Power */
17683 #define BITM_WPIACTL_WPAND                   (_ADI_MSK(0x02000000,uint32_t))  /* And Triggers */
17684 #define BITM_WPIACTL_ACT5                    (_ADI_MSK(0x01000000,uint32_t))  /* Action field for WPIA5 */
17685 #define BITM_WPIACTL_ACT4                    (_ADI_MSK(0x00800000,uint32_t))  /* Action field for WPIA4 */
17686 #define BITM_WPIACTL_ENCNT5                  (_ADI_MSK(0x00400000,uint32_t))  /* Enable Counter for WPIA5 */
17687 #define BITM_WPIACTL_ENCNT4                  (_ADI_MSK(0x00200000,uint32_t))  /* Enable Counter for WPIA4 */
17688 #define BITM_WPIACTL_ENIA5                   (_ADI_MSK(0x00100000,uint32_t))  /* Enable WPIA5 */
17689 #define BITM_WPIACTL_ENIA4                   (_ADI_MSK(0x00080000,uint32_t))  /* Enable WPIA4 */
17690 #define BITM_WPIACTL_INVIR45                 (_ADI_MSK(0x00040000,uint32_t))  /* Invert Instruction Range 45 */
17691 #define BITM_WPIACTL_ENIR45                  (_ADI_MSK(0x00020000,uint32_t))  /* Enable Instruction Range 45 */
17692 #define BITM_WPIACTL_ACT3                    (_ADI_MSK(0x00010000,uint32_t))  /* Action field for WPIA3 */
17693 #define BITM_WPIACTL_ACT2                    (_ADI_MSK(0x00008000,uint32_t))  /* Action field for WPIA2 */
17694 #define BITM_WPIACTL_ENCNT3                  (_ADI_MSK(0x00004000,uint32_t))  /* Enable Counter for WPIA3 */
17695 #define BITM_WPIACTL_ENCNT2                  (_ADI_MSK(0x00002000,uint32_t))  /* Enable Counter for WPIA2 */
17696 #define BITM_WPIACTL_ENIA3                   (_ADI_MSK(0x00001000,uint32_t))  /* Enable WPIA3 */
17697 #define BITM_WPIACTL_ENIA2                   (_ADI_MSK(0x00000800,uint32_t))  /* Enable WPIA2 */
17698 #define BITM_WPIACTL_INVIR23                 (_ADI_MSK(0x00000400,uint32_t))  /* Invert Instruction Range 23 */
17699 #define BITM_WPIACTL_ENIR23                  (_ADI_MSK(0x00000200,uint32_t))  /* Enable Instruction Range 23 */
17700 #define BITM_WPIACTL_ACT1                    (_ADI_MSK(0x00000100,uint32_t))  /* Action field for WPIA1 */
17701 #define BITM_WPIACTL_ACT0                    (_ADI_MSK(0x00000080,uint32_t))  /* Action field for WPIA0 */
17702 #define BITM_WPIACTL_ENCNT1                  (_ADI_MSK(0x00000040,uint32_t))  /* Enable Counter for WPIA1 */
17703 #define BITM_WPIACTL_ENCNT0                  (_ADI_MSK(0x00000020,uint32_t))  /* Enable Counter for WPIA0 */
17704 #define BITM_WPIACTL_ENIA1                   (_ADI_MSK(0x00000010,uint32_t))  /* Enable WPIA1 */
17705 #define BITM_WPIACTL_ENIA0                   (_ADI_MSK(0x00000008,uint32_t))  /* Enable WPIA0 */
17706 #define BITM_WPIACTL_INVIR01                 (_ADI_MSK(0x00000004,uint32_t))  /* Invert Instruction Range 01 */
17707 #define BITM_WPIACTL_ENIR01                  (_ADI_MSK(0x00000002,uint32_t))  /* Enable Instruction Range 01 */
17708 #define BITM_WPIACTL_PWR                     (_ADI_MSK(0x00000001,uint32_t))  /* Power */
17709
17710 /* ------------------------------------------------------------------------------------------------------------------------
17711         WPIACNT                              Pos/Masks                        Description
17712    ------------------------------------------------------------------------------------------------------------------------ */
17713 #define BITP_WPIACNT_CNT                      0                               /* Count Value */
17714 #define BITM_WPIACNT_CNT                     (_ADI_MSK(0x0000FFFF,uint32_t))  /* Count Value */
17715
17716 /* ------------------------------------------------------------------------------------------------------------------------
17717         WPDACTL                              Pos/Masks                        Description
17718    ------------------------------------------------------------------------------------------------------------------------ */
17719 #define BITP_WPDACTL_ACC1                    12                               /* Access type for WPDA1 */
17720 #define BITP_WPDACTL_SRC1                    10                               /* DAG Source for WPDA1 */
17721 #define BITP_WPDACTL_ACC0                     8                               /* Access type for WPDA0 */
17722 #define BITP_WPDACTL_SRC0                     6                               /* DAG Source for WPDA0 */
17723 #define BITP_WPDACTL_ENCNT1                   5                               /* Enable WPDA1 Counter */
17724 #define BITP_WPDACTL_ENCNT0                   4                               /* Enable WPDA0 Counter */
17725 #define BITP_WPDACTL_ENDA1                    3                               /* Enable WPDA1 */
17726 #define BITP_WPDACTL_ENDA0                    2                               /* Enable WPDA0 */
17727 #define BITP_WPDACTL_INVR                     1                               /* Invert Range Comparision */
17728 #define BITP_WPDACTL_ENR                      0                               /* Enable Range Comparison */
17729 #define BITM_WPDACTL_ACC1                    (_ADI_MSK(0x00003000,uint32_t))  /* Access type for WPDA1 */
17730 #define BITM_WPDACTL_SRC1                    (_ADI_MSK(0x00000C00,uint32_t))  /* DAG Source for WPDA1 */
17731 #define BITM_WPDACTL_ACC0                    (_ADI_MSK(0x00000300,uint32_t))  /* Access type for WPDA0 */
17732 #define BITM_WPDACTL_SRC0                    (_ADI_MSK(0x000000C0,uint32_t))  /* DAG Source for WPDA0 */
17733 #define BITM_WPDACTL_ENCNT1                  (_ADI_MSK(0x00000020,uint32_t))  /* Enable WPDA1 Counter */
17734 #define BITM_WPDACTL_ENCNT0                  (_ADI_MSK(0x00000010,uint32_t))  /* Enable WPDA0 Counter */
17735 #define BITM_WPDACTL_ENDA1                   (_ADI_MSK(0x00000008,uint32_t))  /* Enable WPDA1 */
17736 #define BITM_WPDACTL_ENDA0                   (_ADI_MSK(0x00000004,uint32_t))  /* Enable WPDA0 */
17737 #define BITM_WPDACTL_INVR                    (_ADI_MSK(0x00000002,uint32_t))  /* Invert Range Comparision */
17738 #define BITM_WPDACTL_ENR                     (_ADI_MSK(0x00000001,uint32_t))  /* Enable Range Comparison */
17739
17740 /* ------------------------------------------------------------------------------------------------------------------------
17741         WPDACNT                              Pos/Masks                        Description
17742    ------------------------------------------------------------------------------------------------------------------------ */
17743 #define BITP_WPDACNT_CNT                      0                               /* Count Value */
17744 #define BITM_WPDACNT_CNT                     (_ADI_MSK(0x0000FFFF,uint32_t))  /* Count Value */
17745
17746 /* ------------------------------------------------------------------------------------------------------------------------
17747         WPSTAT                               Pos/Masks                        Description
17748    ------------------------------------------------------------------------------------------------------------------------ */
17749 #define BITP_WPSTAT_DA1                       7                               /* WPDA1 match */
17750 #define BITP_WPSTAT_DA0                       6                               /* WPDA0 or WPDA0:1 range match */
17751 #define BITP_WPSTAT_IA5                       5                               /* WPIA5 match */
17752 #define BITP_WPSTAT_IA4                       4                               /* WPIA4 or WPIA4:5 range match */
17753 #define BITP_WPSTAT_IA3                       3                               /* WPIA3 match */
17754 #define BITP_WPSTAT_IA2                       2                               /* WPIA2 or WPIA2:3 range match */
17755 #define BITP_WPSTAT_IA1                       1                               /* WPIA1 match */
17756 #define BITP_WPSTAT_IA0                       0                               /* WPIA0 or WPIA0:1 range match */
17757 #define BITM_WPSTAT_DA1                      (_ADI_MSK(0x00000080,uint32_t))  /* WPDA1 match */
17758 #define BITM_WPSTAT_DA0                      (_ADI_MSK(0x00000040,uint32_t))  /* WPDA0 or WPDA0:1 range match */
17759 #define BITM_WPSTAT_IA5                      (_ADI_MSK(0x00000020,uint32_t))  /* WPIA5 match */
17760 #define BITM_WPSTAT_IA4                      (_ADI_MSK(0x00000010,uint32_t))  /* WPIA4 or WPIA4:5 range match */
17761 #define BITM_WPSTAT_IA3                      (_ADI_MSK(0x00000008,uint32_t))  /* WPIA3 match */
17762 #define BITM_WPSTAT_IA2                      (_ADI_MSK(0x00000004,uint32_t))  /* WPIA2 or WPIA2:3 range match */
17763 #define BITM_WPSTAT_IA1                      (_ADI_MSK(0x00000002,uint32_t))  /* WPIA1 match */
17764 #define BITM_WPSTAT_IA0                      (_ADI_MSK(0x00000001,uint32_t))  /* WPIA0 or WPIA0:1 range match */
17765
17766 /* ==================================================
17767         Performance Monitor Registers
17768    ================================================== */
17769
17770 /* =========================
17771         PF0
17772    ========================= */
17773 #define PFCTL                           0xFFE08000         /* Performance Monitor Control Register */
17774 #define PFCNTR0                         0xFFE08100         /* Performance Monitor Counter 0 */
17775 #define PFCNTR1                         0xFFE08104         /* Performance Monitor Counter 1 */
17776
17777 /* =========================
17778         PF
17779    ========================= */
17780 /* ------------------------------------------------------------------------------------------------------------------------
17781         PFCTL                                Pos/Masks                        Description
17782    ------------------------------------------------------------------------------------------------------------------------ */
17783 #define BITP_PFCTL_CNT1                      25                               /* Count Cycles or Edges 1 */
17784 #define BITP_PFCTL_CNT0                      24                               /* Count Cycles or Edges 0 */
17785 #define BITP_PFCTL_MON1                      16                               /* Monitor 1 Events */
17786 #define BITP_PFCTL_ENA1                      14                               /* Enable Monitor 1 */
17787 #define BITP_PFCTL_EVENT1                    13                               /* Emulator or Exception Event 1 */
17788 #define BITP_PFCTL_MON0                       5                               /* Monitor 0 Events */
17789 #define BITP_PFCTL_ENA0                       3                               /* Enable Monitor 0 */
17790 #define BITP_PFCTL_EVENT0                     2                               /* Emulator or Exception Event 0 */
17791 #define BITP_PFCTL_PWR                        0                               /* Power */
17792 #define BITM_PFCTL_CNT1                      (_ADI_MSK(0x02000000,uint32_t))  /* Count Cycles or Edges 1 */
17793 #define BITM_PFCTL_CNT0                      (_ADI_MSK(0x01000000,uint32_t))  /* Count Cycles or Edges 0 */
17794 #define BITM_PFCTL_MON1                      (_ADI_MSK(0x00FF0000,uint32_t))  /* Monitor 1 Events */
17795 #define BITM_PFCTL_ENA1                      (_ADI_MSK(0x0000C000,uint32_t))  /* Enable Monitor 1 */
17796 #define BITM_PFCTL_EVENT1                    (_ADI_MSK(0x00002000,uint32_t))  /* Emulator or Exception Event 1 */
17797 #define BITM_PFCTL_MON0                      (_ADI_MSK(0x00001FE0,uint32_t))  /* Monitor 0 Events */
17798 #define BITM_PFCTL_ENA0                      (_ADI_MSK(0x00000018,uint32_t))  /* Enable Monitor 0 */
17799 #define BITM_PFCTL_EVENT0                    (_ADI_MSK(0x00000004,uint32_t))  /* Emulator or Exception Event 0 */
17800 #define BITM_PFCTL_PWR                       (_ADI_MSK(0x00000001,uint32_t))  /* Power */
17801
17802 /* ==================================
17803        DMA Alias Definitions
17804    ================================== */
17805 #define SPORT0_A_DMA_DSCPTR_NXT              (REG_DMA0_DSCPTR_NXT)
17806 #define SPORT0_A_DMA_ADDRSTART               (REG_DMA0_ADDRSTART)
17807 #define SPORT0_A_DMA_CFG                     (REG_DMA0_CFG)
17808 #define SPORT0_A_DMA_XCNT                    (REG_DMA0_XCNT)
17809 #define SPORT0_A_DMA_XMOD                    (REG_DMA0_XMOD)
17810 #define SPORT0_A_DMA_YCNT                    (REG_DMA0_YCNT)
17811 #define SPORT0_A_DMA_YMOD                    (REG_DMA0_YMOD)
17812 #define SPORT0_A_DMA_DSCPTR_CUR              (REG_DMA0_DSCPTR_CUR)
17813 #define SPORT0_A_DMA_DSCPTR_PRV              (REG_DMA0_DSCPTR_PRV)
17814 #define SPORT0_A_DMA_ADDR_CUR                (REG_DMA0_ADDR_CUR)
17815 #define SPORT0_A_DMA_STAT                    (REG_DMA0_STAT)
17816 #define SPORT0_A_DMA_XCNT_CUR                (REG_DMA0_XCNT_CUR)
17817 #define SPORT0_A_DMA_YCNT_CUR                (REG_DMA0_YCNT_CUR)
17818 #define SPORT0_A_DMA_BWLCNT                  (REG_DMA0_BWLCNT)
17819 #define SPORT0_A_DMA_BWLCNT_CUR              (REG_DMA0_BWLCNT_CUR)
17820 #define SPORT0_A_DMA_BWMCNT                  (REG_DMA0_BWMCNT)
17821 #define SPORT0_A_DMA_BWMCNT_CUR              (REG_DMA0_BWMCNT_CUR)
17822 #define SPORT0_B_DMA_DSCPTR_NXT              (REG_DMA1_DSCPTR_NXT)
17823 #define SPORT0_B_DMA_ADDRSTART               (REG_DMA1_ADDRSTART)
17824 #define SPORT0_B_DMA_CFG                     (REG_DMA1_CFG)
17825 #define SPORT0_B_DMA_XCNT                    (REG_DMA1_XCNT)
17826 #define SPORT0_B_DMA_XMOD                    (REG_DMA1_XMOD)
17827 #define SPORT0_B_DMA_YCNT                    (REG_DMA1_YCNT)
17828 #define SPORT0_B_DMA_YMOD                    (REG_DMA1_YMOD)
17829 #define SPORT0_B_DMA_DSCPTR_CUR              (REG_DMA1_DSCPTR_CUR)
17830 #define SPORT0_B_DMA_DSCPTR_PRV              (REG_DMA1_DSCPTR_PRV)
17831 #define SPORT0_B_DMA_ADDR_CUR                (REG_DMA1_ADDR_CUR)
17832 #define SPORT0_B_DMA_STAT                    (REG_DMA1_STAT)
17833 #define SPORT0_B_DMA_XCNT_CUR                (REG_DMA1_XCNT_CUR)
17834 #define SPORT0_B_DMA_YCNT_CUR                (REG_DMA1_YCNT_CUR)
17835 #define SPORT0_B_DMA_BWLCNT                  (REG_DMA1_BWLCNT)
17836 #define SPORT0_B_DMA_BWLCNT_CUR              (REG_DMA1_BWLCNT_CUR)
17837 #define SPORT0_B_DMA_BWMCNT                  (REG_DMA1_BWMCNT)
17838 #define SPORT0_B_DMA_BWMCNT_CUR              (REG_DMA1_BWMCNT_CUR)
17839 #define SPORT1_A_DMA_DSCPTR_NXT              (REG_DMA2_DSCPTR_NXT)
17840 #define SPORT1_A_DMA_ADDRSTART               (REG_DMA2_ADDRSTART)
17841 #define SPORT1_A_DMA_CFG                     (REG_DMA2_CFG)
17842 #define SPORT1_A_DMA_XCNT                    (REG_DMA2_XCNT)
17843 #define SPORT1_A_DMA_XMOD                    (REG_DMA2_XMOD)
17844 #define SPORT1_A_DMA_YCNT                    (REG_DMA2_YCNT)
17845 #define SPORT1_A_DMA_YMOD                    (REG_DMA2_YMOD)
17846 #define SPORT1_A_DMA_DSCPTR_CUR              (REG_DMA2_DSCPTR_CUR)
17847 #define SPORT1_A_DMA_DSCPTR_PRV              (REG_DMA2_DSCPTR_PRV)
17848 #define SPORT1_A_DMA_ADDR_CUR                (REG_DMA2_ADDR_CUR)
17849 #define SPORT1_A_DMA_STAT                    (REG_DMA2_STAT)
17850 #define SPORT1_A_DMA_XCNT_CUR                (REG_DMA2_XCNT_CUR)
17851 #define SPORT1_A_DMA_YCNT_CUR                (REG_DMA2_YCNT_CUR)
17852 #define SPORT1_A_DMA_BWLCNT                  (REG_DMA2_BWLCNT)
17853 #define SPORT1_A_DMA_BWLCNT_CUR              (REG_DMA2_BWLCNT_CUR)
17854 #define SPORT1_A_DMA_BWMCNT                  (REG_DMA2_BWMCNT)
17855 #define SPORT1_A_DMA_BWMCNT_CUR              (REG_DMA2_BWMCNT_CUR)
17856 #define SPORT1_B_DMA_DSCPTR_NXT              (REG_DMA3_DSCPTR_NXT)
17857 #define SPORT1_B_DMA_ADDRSTART               (REG_DMA3_ADDRSTART)
17858 #define SPORT1_B_DMA_CFG                     (REG_DMA3_CFG)
17859 #define SPORT1_B_DMA_XCNT                    (REG_DMA3_XCNT)
17860 #define SPORT1_B_DMA_XMOD                    (REG_DMA3_XMOD)
17861 #define SPORT1_B_DMA_YCNT                    (REG_DMA3_YCNT)
17862 #define SPORT1_B_DMA_YMOD                    (REG_DMA3_YMOD)
17863 #define SPORT1_B_DMA_DSCPTR_CUR              (REG_DMA3_DSCPTR_CUR)
17864 #define SPORT1_B_DMA_DSCPTR_PRV              (REG_DMA3_DSCPTR_PRV)
17865 #define SPORT1_B_DMA_ADDR_CUR                (REG_DMA3_ADDR_CUR)
17866 #define SPORT1_B_DMA_STAT                    (REG_DMA3_STAT)
17867 #define SPORT1_B_DMA_XCNT_CUR                (REG_DMA3_XCNT_CUR)
17868 #define SPORT1_B_DMA_YCNT_CUR                (REG_DMA3_YCNT_CUR)
17869 #define SPORT1_B_DMA_BWLCNT                  (REG_DMA3_BWLCNT)
17870 #define SPORT1_B_DMA_BWLCNT_CUR              (REG_DMA3_BWLCNT_CUR)
17871 #define SPORT1_B_DMA_BWMCNT                  (REG_DMA3_BWMCNT)
17872 #define SPORT1_B_DMA_BWMCNT_CUR              (REG_DMA3_BWMCNT_CUR)
17873 #define SPORT2_A_DMA_DSCPTR_NXT              (REG_DMA4_DSCPTR_NXT)
17874 #define SPORT2_A_DMA_ADDRSTART               (REG_DMA4_ADDRSTART)
17875 #define SPORT2_A_DMA_CFG                     (REG_DMA4_CFG)
17876 #define SPORT2_A_DMA_XCNT                    (REG_DMA4_XCNT)
17877 #define SPORT2_A_DMA_XMOD                    (REG_DMA4_XMOD)
17878 #define SPORT2_A_DMA_YCNT                    (REG_DMA4_YCNT)
17879 #define SPORT2_A_DMA_YMOD                    (REG_DMA4_YMOD)
17880 #define SPORT2_A_DMA_DSCPTR_CUR              (REG_DMA4_DSCPTR_CUR)
17881 #define SPORT2_A_DMA_DSCPTR_PRV              (REG_DMA4_DSCPTR_PRV)
17882 #define SPORT2_A_DMA_ADDR_CUR                (REG_DMA4_ADDR_CUR)
17883 #define SPORT2_A_DMA_STAT                    (REG_DMA4_STAT)
17884 #define SPORT2_A_DMA_XCNT_CUR                (REG_DMA4_XCNT_CUR)
17885 #define SPORT2_A_DMA_YCNT_CUR                (REG_DMA4_YCNT_CUR)
17886 #define SPORT2_A_DMA_BWLCNT                  (REG_DMA4_BWLCNT)
17887 #define SPORT2_A_DMA_BWLCNT_CUR              (REG_DMA4_BWLCNT_CUR)
17888 #define SPORT2_A_DMA_BWMCNT                  (REG_DMA4_BWMCNT)
17889 #define SPORT2_A_DMA_BWMCNT_CUR              (REG_DMA4_BWMCNT_CUR)
17890 #define SPORT2_B_DMA_DSCPTR_NXT              (REG_DMA5_DSCPTR_NXT)
17891 #define SPORT2_B_DMA_ADDRSTART               (REG_DMA5_ADDRSTART)
17892 #define SPORT2_B_DMA_CFG                     (REG_DMA5_CFG)
17893 #define SPORT2_B_DMA_XCNT                    (REG_DMA5_XCNT)
17894 #define SPORT2_B_DMA_XMOD                    (REG_DMA5_XMOD)
17895 #define SPORT2_B_DMA_YCNT                    (REG_DMA5_YCNT)
17896 #define SPORT2_B_DMA_YMOD                    (REG_DMA5_YMOD)
17897 #define SPORT2_B_DMA_DSCPTR_CUR              (REG_DMA5_DSCPTR_CUR)
17898 #define SPORT2_B_DMA_DSCPTR_PRV              (REG_DMA5_DSCPTR_PRV)
17899 #define SPORT2_B_DMA_ADDR_CUR                (REG_DMA5_ADDR_CUR)
17900 #define SPORT2_B_DMA_STAT                    (REG_DMA5_STAT)
17901 #define SPORT2_B_DMA_XCNT_CUR                (REG_DMA5_XCNT_CUR)
17902 #define SPORT2_B_DMA_YCNT_CUR                (REG_DMA5_YCNT_CUR)
17903 #define SPORT2_B_DMA_BWLCNT                  (REG_DMA5_BWLCNT)
17904 #define SPORT2_B_DMA_BWLCNT_CUR              (REG_DMA5_BWLCNT_CUR)
17905 #define SPORT2_B_DMA_BWMCNT                  (REG_DMA5_BWMCNT)
17906 #define SPORT2_B_DMA_BWMCNT_CUR              (REG_DMA5_BWMCNT_CUR)
17907 #define SPI0_TXDMA_DSCPTR_NXT                (REG_DMA6_DSCPTR_NXT)
17908 #define SPI0_TXDMA_ADDRSTART                 (REG_DMA6_ADDRSTART)
17909 #define SPI0_TXDMA_CFG                       (REG_DMA6_CFG)
17910 #define SPI0_TXDMA_XCNT                      (REG_DMA6_XCNT)
17911 #define SPI0_TXDMA_XMOD                      (REG_DMA6_XMOD)
17912 #define SPI0_TXDMA_YCNT                      (REG_DMA6_YCNT)
17913 #define SPI0_TXDMA_YMOD                      (REG_DMA6_YMOD)
17914 #define SPI0_TXDMA_DSCPTR_CUR                (REG_DMA6_DSCPTR_CUR)
17915 #define SPI0_TXDMA_DSCPTR_PRV                (REG_DMA6_DSCPTR_PRV)
17916 #define SPI0_TXDMA_ADDR_CUR                  (REG_DMA6_ADDR_CUR)
17917 #define SPI0_TXDMA_STAT                      (REG_DMA6_STAT)
17918 #define SPI0_TXDMA_XCNT_CUR                  (REG_DMA6_XCNT_CUR)
17919 #define SPI0_TXDMA_YCNT_CUR                  (REG_DMA6_YCNT_CUR)
17920 #define SPI0_TXDMA_BWLCNT                    (REG_DMA6_BWLCNT)
17921 #define SPI0_TXDMA_BWLCNT_CUR                (REG_DMA6_BWLCNT_CUR)
17922 #define SPI0_TXDMA_BWMCNT                    (REG_DMA6_BWMCNT)
17923 #define SPI0_TXDMA_BWMCNT_CUR                (REG_DMA6_BWMCNT_CUR)
17924 #define SPI0_RXDMA_DSCPTR_NXT                (REG_DMA7_DSCPTR_NXT)
17925 #define SPI0_RXDMA_ADDRSTART                 (REG_DMA7_ADDRSTART)
17926 #define SPI0_RXDMA_CFG                       (REG_DMA7_CFG)
17927 #define SPI0_RXDMA_XCNT                      (REG_DMA7_XCNT)
17928 #define SPI0_RXDMA_XMOD                      (REG_DMA7_XMOD)
17929 #define SPI0_RXDMA_YCNT                      (REG_DMA7_YCNT)
17930 #define SPI0_RXDMA_YMOD                      (REG_DMA7_YMOD)
17931 #define SPI0_RXDMA_DSCPTR_CUR                (REG_DMA7_DSCPTR_CUR)
17932 #define SPI0_RXDMA_DSCPTR_PRV                (REG_DMA7_DSCPTR_PRV)
17933 #define SPI0_RXDMA_ADDR_CUR                  (REG_DMA7_ADDR_CUR)
17934 #define SPI0_RXDMA_STAT                      (REG_DMA7_STAT)
17935 #define SPI0_RXDMA_XCNT_CUR                  (REG_DMA7_XCNT_CUR)
17936 #define SPI0_RXDMA_YCNT_CUR                  (REG_DMA7_YCNT_CUR)
17937 #define SPI0_RXDMA_BWLCNT                    (REG_DMA7_BWLCNT)
17938 #define SPI0_RXDMA_BWLCNT_CUR                (REG_DMA7_BWLCNT_CUR)
17939 #define SPI0_RXDMA_BWMCNT                    (REG_DMA7_BWMCNT)
17940 #define SPI0_RXDMA_BWMCNT_CUR                (REG_DMA7_BWMCNT_CUR)
17941 #define SPI1_TXDMA_DSCPTR_NXT                (REG_DMA8_DSCPTR_NXT)
17942 #define SPI1_TXDMA_ADDRSTART                 (REG_DMA8_ADDRSTART)
17943 #define SPI1_TXDMA_CFG                       (REG_DMA8_CFG)
17944 #define SPI1_TXDMA_XCNT                      (REG_DMA8_XCNT)
17945 #define SPI1_TXDMA_XMOD                      (REG_DMA8_XMOD)
17946 #define SPI1_TXDMA_YCNT                      (REG_DMA8_YCNT)
17947 #define SPI1_TXDMA_YMOD                      (REG_DMA8_YMOD)
17948 #define SPI1_TXDMA_DSCPTR_CUR                (REG_DMA8_DSCPTR_CUR)
17949 #define SPI1_TXDMA_DSCPTR_PRV                (REG_DMA8_DSCPTR_PRV)
17950 #define SPI1_TXDMA_ADDR_CUR                  (REG_DMA8_ADDR_CUR)
17951 #define SPI1_TXDMA_STAT                      (REG_DMA8_STAT)
17952 #define SPI1_TXDMA_XCNT_CUR                  (REG_DMA8_XCNT_CUR)
17953 #define SPI1_TXDMA_YCNT_CUR                  (REG_DMA8_YCNT_CUR)
17954 #define SPI1_TXDMA_BWLCNT                    (REG_DMA8_BWLCNT)
17955 #define SPI1_TXDMA_BWLCNT_CUR                (REG_DMA8_BWLCNT_CUR)
17956 #define SPI1_TXDMA_BWMCNT                    (REG_DMA8_BWMCNT)
17957 #define SPI1_TXDMA_BWMCNT_CUR                (REG_DMA8_BWMCNT_CUR)
17958 #define SPI1_RXDMA_DSCPTR_NXT                (REG_DMA9_DSCPTR_NXT)
17959 #define SPI1_RXDMA_ADDRSTART                 (REG_DMA9_ADDRSTART)
17960 #define SPI1_RXDMA_CFG                       (REG_DMA9_CFG)
17961 #define SPI1_RXDMA_XCNT                      (REG_DMA9_XCNT)
17962 #define SPI1_RXDMA_XMOD                      (REG_DMA9_XMOD)
17963 #define SPI1_RXDMA_YCNT                      (REG_DMA9_YCNT)
17964 #define SPI1_RXDMA_YMOD                      (REG_DMA9_YMOD)
17965 #define SPI1_RXDMA_DSCPTR_CUR                (REG_DMA9_DSCPTR_CUR)
17966 #define SPI1_RXDMA_DSCPTR_PRV                (REG_DMA9_DSCPTR_PRV)
17967 #define SPI1_RXDMA_ADDR_CUR                  (REG_DMA9_ADDR_CUR)
17968 #define SPI1_RXDMA_STAT                      (REG_DMA9_STAT)
17969 #define SPI1_RXDMA_XCNT_CUR                  (REG_DMA9_XCNT_CUR)
17970 #define SPI1_RXDMA_YCNT_CUR                  (REG_DMA9_YCNT_CUR)
17971 #define SPI1_RXDMA_BWLCNT                    (REG_DMA9_BWLCNT)
17972 #define SPI1_RXDMA_BWLCNT_CUR                (REG_DMA9_BWLCNT_CUR)
17973 #define SPI1_RXDMA_BWMCNT                    (REG_DMA9_BWMCNT)
17974 #define SPI1_RXDMA_BWMCNT_CUR                (REG_DMA9_BWMCNT_CUR)
17975 #define RSI0_DMA_DSCPTR_NXT                  (REG_DMA10_DSCPTR_NXT)
17976 #define RSI0_DMA_ADDRSTART                   (REG_DMA10_ADDRSTART)
17977 #define RSI0_DMA_CFG                         (REG_DMA10_CFG)
17978 #define RSI0_DMA_XCNT                        (REG_DMA10_XCNT)
17979 #define RSI0_DMA_XMOD                        (REG_DMA10_XMOD)
17980 #define RSI0_DMA_YCNT                        (REG_DMA10_YCNT)
17981 #define RSI0_DMA_YMOD                        (REG_DMA10_YMOD)
17982 #define RSI0_DMA_DSCPTR_CUR                  (REG_DMA10_DSCPTR_CUR)
17983 #define RSI0_DMA_DSCPTR_PRV                  (REG_DMA10_DSCPTR_PRV)
17984 #define RSI0_DMA_ADDR_CUR                    (REG_DMA10_ADDR_CUR)
17985 #define RSI0_DMA_STAT                        (REG_DMA10_STAT)
17986 #define RSI0_DMA_XCNT_CUR                    (REG_DMA10_XCNT_CUR)
17987 #define RSI0_DMA_YCNT_CUR                    (REG_DMA10_YCNT_CUR)
17988 #define RSI0_DMA_BWLCNT                      (REG_DMA10_BWLCNT)
17989 #define RSI0_DMA_BWLCNT_CUR                  (REG_DMA10_BWLCNT_CUR)
17990 #define RSI0_DMA_BWMCNT                      (REG_DMA10_BWMCNT)
17991 #define RSI0_DMA_BWMCNT_CUR                  (REG_DMA10_BWMCNT_CUR)
17992 #define SDU0_DMA_DSCPTR_NXT                  (REG_DMA11_DSCPTR_NXT)
17993 #define SDU0_DMA_ADDRSTART                   (REG_DMA11_ADDRSTART)
17994 #define SDU0_DMA_CFG                         (REG_DMA11_CFG)
17995 #define SDU0_DMA_XCNT                        (REG_DMA11_XCNT)
17996 #define SDU0_DMA_XMOD                        (REG_DMA11_XMOD)
17997 #define SDU0_DMA_YCNT                        (REG_DMA11_YCNT)
17998 #define SDU0_DMA_YMOD                        (REG_DMA11_YMOD)
17999 #define SDU0_DMA_DSCPTR_CUR                  (REG_DMA11_DSCPTR_CUR)
18000 #define SDU0_DMA_DSCPTR_PRV                  (REG_DMA11_DSCPTR_PRV)
18001 #define SDU0_DMA_ADDR_CUR                    (REG_DMA11_ADDR_CUR)
18002 #define SDU0_DMA_STAT                        (REG_DMA11_STAT)
18003 #define SDU0_DMA_XCNT_CUR                    (REG_DMA11_XCNT_CUR)
18004 #define SDU0_DMA_YCNT_CUR                    (REG_DMA11_YCNT_CUR)
18005 #define SDU0_DMA_BWLCNT                      (REG_DMA11_BWLCNT)
18006 #define SDU0_DMA_BWLCNT_CUR                  (REG_DMA11_BWLCNT_CUR)
18007 #define SDU0_DMA_BWMCNT                      (REG_DMA11_BWMCNT)
18008 #define SDU0_DMA_BWMCNT_CUR                  (REG_DMA11_BWMCNT_CUR)
18009 #define LP0_DMA_DSCPTR_NXT                   (REG_DMA13_DSCPTR_NXT)
18010 #define LP0_DMA_ADDRSTART                    (REG_DMA13_ADDRSTART)
18011 #define LP0_DMA_CFG                          (REG_DMA13_CFG)
18012 #define LP0_DMA_XCNT                         (REG_DMA13_XCNT)
18013 #define LP0_DMA_XMOD                         (REG_DMA13_XMOD)
18014 #define LP0_DMA_YCNT                         (REG_DMA13_YCNT)
18015 #define LP0_DMA_YMOD                         (REG_DMA13_YMOD)
18016 #define LP0_DMA_DSCPTR_CUR                   (REG_DMA13_DSCPTR_CUR)
18017 #define LP0_DMA_DSCPTR_PRV                   (REG_DMA13_DSCPTR_PRV)
18018 #define LP0_DMA_ADDR_CUR                     (REG_DMA13_ADDR_CUR)
18019 #define LP0_DMA_STAT                         (REG_DMA13_STAT)
18020 #define LP0_DMA_XCNT_CUR                     (REG_DMA13_XCNT_CUR)
18021 #define LP0_DMA_YCNT_CUR                     (REG_DMA13_YCNT_CUR)
18022 #define LP0_DMA_BWLCNT                       (REG_DMA13_BWLCNT)
18023 #define LP0_DMA_BWLCNT_CUR                   (REG_DMA13_BWLCNT_CUR)
18024 #define LP0_DMA_BWMCNT                       (REG_DMA13_BWMCNT)
18025 #define LP0_DMA_BWMCNT_CUR                   (REG_DMA13_BWMCNT_CUR)
18026 #define LP1_DMA_DSCPTR_NXT                   (REG_DMA14_DSCPTR_NXT)
18027 #define LP1_DMA_ADDRSTART                    (REG_DMA14_ADDRSTART)
18028 #define LP1_DMA_CFG                          (REG_DMA14_CFG)
18029 #define LP1_DMA_XCNT                         (REG_DMA14_XCNT)
18030 #define LP1_DMA_XMOD                         (REG_DMA14_XMOD)
18031 #define LP1_DMA_YCNT                         (REG_DMA14_YCNT)
18032 #define LP1_DMA_YMOD                         (REG_DMA14_YMOD)
18033 #define LP1_DMA_DSCPTR_CUR                   (REG_DMA14_DSCPTR_CUR)
18034 #define LP1_DMA_DSCPTR_PRV                   (REG_DMA14_DSCPTR_PRV)
18035 #define LP1_DMA_ADDR_CUR                     (REG_DMA14_ADDR_CUR)
18036 #define LP1_DMA_STAT                         (REG_DMA14_STAT)
18037 #define LP1_DMA_XCNT_CUR                     (REG_DMA14_XCNT_CUR)
18038 #define LP1_DMA_YCNT_CUR                     (REG_DMA14_YCNT_CUR)
18039 #define LP1_DMA_BWLCNT                       (REG_DMA14_BWLCNT)
18040 #define LP1_DMA_BWLCNT_CUR                   (REG_DMA14_BWLCNT_CUR)
18041 #define LP1_DMA_BWMCNT                       (REG_DMA14_BWMCNT)
18042 #define LP1_DMA_BWMCNT_CUR                   (REG_DMA14_BWMCNT_CUR)
18043 #define LP2_DMA_DSCPTR_NXT                   (REG_DMA15_DSCPTR_NXT)
18044 #define LP2_DMA_ADDRSTART                    (REG_DMA15_ADDRSTART)
18045 #define LP2_DMA_CFG                          (REG_DMA15_CFG)
18046 #define LP2_DMA_XCNT                         (REG_DMA15_XCNT)
18047 #define LP2_DMA_XMOD                         (REG_DMA15_XMOD)
18048 #define LP2_DMA_YCNT                         (REG_DMA15_YCNT)
18049 #define LP2_DMA_YMOD                         (REG_DMA15_YMOD)
18050 #define LP2_DMA_DSCPTR_CUR                   (REG_DMA15_DSCPTR_CUR)
18051 #define LP2_DMA_DSCPTR_PRV                   (REG_DMA15_DSCPTR_PRV)
18052 #define LP2_DMA_ADDR_CUR                     (REG_DMA15_ADDR_CUR)
18053 #define LP2_DMA_STAT                         (REG_DMA15_STAT)
18054 #define LP2_DMA_XCNT_CUR                     (REG_DMA15_XCNT_CUR)
18055 #define LP2_DMA_YCNT_CUR                     (REG_DMA15_YCNT_CUR)
18056 #define LP2_DMA_BWLCNT                       (REG_DMA15_BWLCNT)
18057 #define LP2_DMA_BWLCNT_CUR                   (REG_DMA15_BWLCNT_CUR)
18058 #define LP2_DMA_BWMCNT                       (REG_DMA15_BWMCNT)
18059 #define LP2_DMA_BWMCNT_CUR                   (REG_DMA15_BWMCNT_CUR)
18060 #define LP3_DMA_DSCPTR_NXT                   (REG_DMA16_DSCPTR_NXT)
18061 #define LP3_DMA_ADDRSTART                    (REG_DMA16_ADDRSTART)
18062 #define LP3_DMA_CFG                          (REG_DMA16_CFG)
18063 #define LP3_DMA_XCNT                         (REG_DMA16_XCNT)
18064 #define LP3_DMA_XMOD                         (REG_DMA16_XMOD)
18065 #define LP3_DMA_YCNT                         (REG_DMA16_YCNT)
18066 #define LP3_DMA_YMOD                         (REG_DMA16_YMOD)
18067 #define LP3_DMA_DSCPTR_CUR                   (REG_DMA16_DSCPTR_CUR)
18068 #define LP3_DMA_DSCPTR_PRV                   (REG_DMA16_DSCPTR_PRV)
18069 #define LP3_DMA_ADDR_CUR                     (REG_DMA16_ADDR_CUR)
18070 #define LP3_DMA_STAT                         (REG_DMA16_STAT)
18071 #define LP3_DMA_XCNT_CUR                     (REG_DMA16_XCNT_CUR)
18072 #define LP3_DMA_YCNT_CUR                     (REG_DMA16_YCNT_CUR)
18073 #define LP3_DMA_BWLCNT                       (REG_DMA16_BWLCNT)
18074 #define LP3_DMA_BWLCNT_CUR                   (REG_DMA16_BWLCNT_CUR)
18075 #define LP3_DMA_BWMCNT                       (REG_DMA16_BWMCNT)
18076 #define LP3_DMA_BWMCNT_CUR                   (REG_DMA16_BWMCNT_CUR)
18077 #define UART0_TXDMA_DSCPTR_NXT               (REG_DMA17_DSCPTR_NXT)
18078 #define UART0_TXDMA_ADDRSTART                (REG_DMA17_ADDRSTART)
18079 #define UART0_TXDMA_CFG                      (REG_DMA17_CFG)
18080 #define UART0_TXDMA_XCNT                     (REG_DMA17_XCNT)
18081 #define UART0_TXDMA_XMOD                     (REG_DMA17_XMOD)
18082 #define UART0_TXDMA_YCNT                     (REG_DMA17_YCNT)
18083 #define UART0_TXDMA_YMOD                     (REG_DMA17_YMOD)
18084 #define UART0_TXDMA_DSCPTR_CUR               (REG_DMA17_DSCPTR_CUR)
18085 #define UART0_TXDMA_DSCPTR_PRV               (REG_DMA17_DSCPTR_PRV)
18086 #define UART0_TXDMA_ADDR_CUR                 (REG_DMA17_ADDR_CUR)
18087 #define UART0_TXDMA_STAT                     (REG_DMA17_STAT)
18088 #define UART0_TXDMA_XCNT_CUR                 (REG_DMA17_XCNT_CUR)
18089 #define UART0_TXDMA_YCNT_CUR                 (REG_DMA17_YCNT_CUR)
18090 #define UART0_TXDMA_BWLCNT                   (REG_DMA17_BWLCNT)
18091 #define UART0_TXDMA_BWLCNT_CUR               (REG_DMA17_BWLCNT_CUR)
18092 #define UART0_TXDMA_BWMCNT                   (REG_DMA17_BWMCNT)
18093 #define UART0_TXDMA_BWMCNT_CUR               (REG_DMA17_BWMCNT_CUR)
18094 #define UART0_RXDMA_DSCPTR_NXT               (REG_DMA18_DSCPTR_NXT)
18095 #define UART0_RXDMA_ADDRSTART                (REG_DMA18_ADDRSTART)
18096 #define UART0_RXDMA_CFG                      (REG_DMA18_CFG)
18097 #define UART0_RXDMA_XCNT                     (REG_DMA18_XCNT)
18098 #define UART0_RXDMA_XMOD                     (REG_DMA18_XMOD)
18099 #define UART0_RXDMA_YCNT                     (REG_DMA18_YCNT)
18100 #define UART0_RXDMA_YMOD                     (REG_DMA18_YMOD)
18101 #define UART0_RXDMA_DSCPTR_CUR               (REG_DMA18_DSCPTR_CUR)
18102 #define UART0_RXDMA_DSCPTR_PRV               (REG_DMA18_DSCPTR_PRV)
18103 #define UART0_RXDMA_ADDR_CUR                 (REG_DMA18_ADDR_CUR)
18104 #define UART0_RXDMA_STAT                     (REG_DMA18_STAT)
18105 #define UART0_RXDMA_XCNT_CUR                 (REG_DMA18_XCNT_CUR)
18106 #define UART0_RXDMA_YCNT_CUR                 (REG_DMA18_YCNT_CUR)
18107 #define UART0_RXDMA_BWLCNT                   (REG_DMA18_BWLCNT)
18108 #define UART0_RXDMA_BWLCNT_CUR               (REG_DMA18_BWLCNT_CUR)
18109 #define UART0_RXDMA_BWMCNT                   (REG_DMA18_BWMCNT)
18110 #define UART0_RXDMA_BWMCNT_CUR               (REG_DMA18_BWMCNT_CUR)
18111 #define UART1_TXDMA_DSCPTR_NXT               (REG_DMA19_DSCPTR_NXT)
18112 #define UART1_TXDMA_ADDRSTART                (REG_DMA19_ADDRSTART)
18113 #define UART1_TXDMA_CFG                      (REG_DMA19_CFG)
18114 #define UART1_TXDMA_XCNT                     (REG_DMA19_XCNT)
18115 #define UART1_TXDMA_XMOD                     (REG_DMA19_XMOD)
18116 #define UART1_TXDMA_YCNT                     (REG_DMA19_YCNT)
18117 #define UART1_TXDMA_YMOD                     (REG_DMA19_YMOD)
18118 #define UART1_TXDMA_DSCPTR_CUR               (REG_DMA19_DSCPTR_CUR)
18119 #define UART1_TXDMA_DSCPTR_PRV               (REG_DMA19_DSCPTR_PRV)
18120 #define UART1_TXDMA_ADDR_CUR                 (REG_DMA19_ADDR_CUR)
18121 #define UART1_TXDMA_STAT                     (REG_DMA19_STAT)
18122 #define UART1_TXDMA_XCNT_CUR                 (REG_DMA19_XCNT_CUR)
18123 #define UART1_TXDMA_YCNT_CUR                 (REG_DMA19_YCNT_CUR)
18124 #define UART1_TXDMA_BWLCNT                   (REG_DMA19_BWLCNT)
18125 #define UART1_TXDMA_BWLCNT_CUR               (REG_DMA19_BWLCNT_CUR)
18126 #define UART1_TXDMA_BWMCNT                   (REG_DMA19_BWMCNT)
18127 #define UART1_TXDMA_BWMCNT_CUR               (REG_DMA19_BWMCNT_CUR)
18128 #define UART1_RXDMA_DSCPTR_NXT               (REG_DMA20_DSCPTR_NXT)
18129 #define UART1_RXDMA_ADDRSTART                (REG_DMA20_ADDRSTART)
18130 #define UART1_RXDMA_CFG                      (REG_DMA20_CFG)
18131 #define UART1_RXDMA_XCNT                     (REG_DMA20_XCNT)
18132 #define UART1_RXDMA_XMOD                     (REG_DMA20_XMOD)
18133 #define UART1_RXDMA_YCNT                     (REG_DMA20_YCNT)
18134 #define UART1_RXDMA_YMOD                     (REG_DMA20_YMOD)
18135 #define UART1_RXDMA_DSCPTR_CUR               (REG_DMA20_DSCPTR_CUR)
18136 #define UART1_RXDMA_DSCPTR_PRV               (REG_DMA20_DSCPTR_PRV)
18137 #define UART1_RXDMA_ADDR_CUR                 (REG_DMA20_ADDR_CUR)
18138 #define UART1_RXDMA_STAT                     (REG_DMA20_STAT)
18139 #define UART1_RXDMA_XCNT_CUR                 (REG_DMA20_XCNT_CUR)
18140 #define UART1_RXDMA_YCNT_CUR                 (REG_DMA20_YCNT_CUR)
18141 #define UART1_RXDMA_BWLCNT                   (REG_DMA20_BWLCNT)
18142 #define UART1_RXDMA_BWLCNT_CUR               (REG_DMA20_BWLCNT_CUR)
18143 #define UART1_RXDMA_BWMCNT                   (REG_DMA20_BWMCNT)
18144 #define UART1_RXDMA_BWMCNT_CUR               (REG_DMA20_BWMCNT_CUR)
18145 #define MDMA0_SRC_DSCPTR_NXT                 (REG_DMA21_DSCPTR_NXT)
18146 #define MDMA0_SRC_ADDRSTART                  (REG_DMA21_ADDRSTART)
18147 #define MDMA0_SRC_CFG                        (REG_DMA21_CFG)
18148 #define MDMA0_SRC_XCNT                       (REG_DMA21_XCNT)
18149 #define MDMA0_SRC_XMOD                       (REG_DMA21_XMOD)
18150 #define MDMA0_SRC_YCNT                       (REG_DMA21_YCNT)
18151 #define MDMA0_SRC_YMOD                       (REG_DMA21_YMOD)
18152 #define MDMA0_SRC_DSCPTR_CUR                 (REG_DMA21_DSCPTR_CUR)
18153 #define MDMA0_SRC_DSCPTR_PRV                 (REG_DMA21_DSCPTR_PRV)
18154 #define MDMA0_SRC_ADDR_CUR                   (REG_DMA21_ADDR_CUR)
18155 #define MDMA0_SRC_STAT                       (REG_DMA21_STAT)
18156 #define MDMA0_SRC_XCNT_CUR                   (REG_DMA21_XCNT_CUR)
18157 #define MDMA0_SRC_YCNT_CUR                   (REG_DMA21_YCNT_CUR)
18158 #define MDMA0_SRC_BWLCNT                     (REG_DMA21_BWLCNT)
18159 #define MDMA0_SRC_BWLCNT_CUR                 (REG_DMA21_BWLCNT_CUR)
18160 #define MDMA0_SRC_BWMCNT                     (REG_DMA21_BWMCNT)
18161 #define MDMA0_SRC_BWMCNT_CUR                 (REG_DMA21_BWMCNT_CUR)
18162 #define MDMA0_DST_DSCPTR_NXT                 (REG_DMA22_DSCPTR_NXT)
18163 #define MDMA0_DST_ADDRSTART                  (REG_DMA22_ADDRSTART)
18164 #define MDMA0_DST_CFG                        (REG_DMA22_CFG)
18165 #define MDMA0_DST_XCNT                       (REG_DMA22_XCNT)
18166 #define MDMA0_DST_XMOD                       (REG_DMA22_XMOD)
18167 #define MDMA0_DST_YCNT                       (REG_DMA22_YCNT)
18168 #define MDMA0_DST_YMOD                       (REG_DMA22_YMOD)
18169 #define MDMA0_DST_DSCPTR_CUR                 (REG_DMA22_DSCPTR_CUR)
18170 #define MDMA0_DST_DSCPTR_PRV                 (REG_DMA22_DSCPTR_PRV)
18171 #define MDMA0_DST_ADDR_CUR                   (REG_DMA22_ADDR_CUR)
18172 #define MDMA0_DST_STAT                       (REG_DMA22_STAT)
18173 #define MDMA0_DST_XCNT_CUR                   (REG_DMA22_XCNT_CUR)
18174 #define MDMA0_DST_YCNT_CUR                   (REG_DMA22_YCNT_CUR)
18175 #define MDMA0_DST_BWLCNT                     (REG_DMA22_BWLCNT)
18176 #define MDMA0_DST_BWLCNT_CUR                 (REG_DMA22_BWLCNT_CUR)
18177 #define MDMA0_DST_BWMCNT                     (REG_DMA22_BWMCNT)
18178 #define MDMA0_DST_BWMCNT_CUR                 (REG_DMA22_BWMCNT_CUR)
18179 #define MDMA1_SRC_DSCPTR_NXT                 (REG_DMA23_DSCPTR_NXT)
18180 #define MDMA1_SRC_ADDRSTART                  (REG_DMA23_ADDRSTART)
18181 #define MDMA1_SRC_CFG                        (REG_DMA23_CFG)
18182 #define MDMA1_SRC_XCNT                       (REG_DMA23_XCNT)
18183 #define MDMA1_SRC_XMOD                       (REG_DMA23_XMOD)
18184 #define MDMA1_SRC_YCNT                       (REG_DMA23_YCNT)
18185 #define MDMA1_SRC_YMOD                       (REG_DMA23_YMOD)
18186 #define MDMA1_SRC_DSCPTR_CUR                 (REG_DMA23_DSCPTR_CUR)
18187 #define MDMA1_SRC_DSCPTR_PRV                 (REG_DMA23_DSCPTR_PRV)
18188 #define MDMA1_SRC_ADDR_CUR                   (REG_DMA23_ADDR_CUR)
18189 #define MDMA1_SRC_STAT                       (REG_DMA23_STAT)
18190 #define MDMA1_SRC_XCNT_CUR                   (REG_DMA23_XCNT_CUR)
18191 #define MDMA1_SRC_YCNT_CUR                   (REG_DMA23_YCNT_CUR)
18192 #define MDMA1_SRC_BWLCNT                     (REG_DMA23_BWLCNT)
18193 #define MDMA1_SRC_BWLCNT_CUR                 (REG_DMA23_BWLCNT_CUR)
18194 #define MDMA1_SRC_BWMCNT                     (REG_DMA23_BWMCNT)
18195 #define MDMA1_SRC_BWMCNT_CUR                 (REG_DMA23_BWMCNT_CUR)
18196 #define MDMA1_DST_DSCPTR_NXT                 (REG_DMA24_DSCPTR_NXT)
18197 #define MDMA1_DST_ADDRSTART                  (REG_DMA24_ADDRSTART)
18198 #define MDMA1_DST_CFG                        (REG_DMA24_CFG)
18199 #define MDMA1_DST_XCNT                       (REG_DMA24_XCNT)
18200 #define MDMA1_DST_XMOD                       (REG_DMA24_XMOD)
18201 #define MDMA1_DST_YCNT                       (REG_DMA24_YCNT)
18202 #define MDMA1_DST_YMOD                       (REG_DMA24_YMOD)
18203 #define MDMA1_DST_DSCPTR_CUR                 (REG_DMA24_DSCPTR_CUR)
18204 #define MDMA1_DST_DSCPTR_PRV                 (REG_DMA24_DSCPTR_PRV)
18205 #define MDMA1_DST_ADDR_CUR                   (REG_DMA24_ADDR_CUR)
18206 #define MDMA1_DST_STAT                       (REG_DMA24_STAT)
18207 #define MDMA1_DST_XCNT_CUR                   (REG_DMA24_XCNT_CUR)
18208 #define MDMA1_DST_YCNT_CUR                   (REG_DMA24_YCNT_CUR)
18209 #define MDMA1_DST_BWLCNT                     (REG_DMA24_BWLCNT)
18210 #define MDMA1_DST_BWLCNT_CUR                 (REG_DMA24_BWLCNT_CUR)
18211 #define MDMA1_DST_BWMCNT                     (REG_DMA24_BWMCNT)
18212 #define MDMA1_DST_BWMCNT_CUR                 (REG_DMA24_BWMCNT_CUR)
18213 #define MDMA2_SRC_DSCPTR_NXT                 (REG_DMA25_DSCPTR_NXT)
18214 #define MDMA2_SRC_ADDRSTART                  (REG_DMA25_ADDRSTART)
18215 #define MDMA2_SRC_CFG                        (REG_DMA25_CFG)
18216 #define MDMA2_SRC_XCNT                       (REG_DMA25_XCNT)
18217 #define MDMA2_SRC_XMOD                       (REG_DMA25_XMOD)
18218 #define MDMA2_SRC_YCNT                       (REG_DMA25_YCNT)
18219 #define MDMA2_SRC_YMOD                       (REG_DMA25_YMOD)
18220 #define MDMA2_SRC_DSCPTR_CUR                 (REG_DMA25_DSCPTR_CUR)
18221 #define MDMA2_SRC_DSCPTR_PRV                 (REG_DMA25_DSCPTR_PRV)
18222 #define MDMA2_SRC_ADDR_CUR                   (REG_DMA25_ADDR_CUR)
18223 #define MDMA2_SRC_STAT                       (REG_DMA25_STAT)
18224 #define MDMA2_SRC_XCNT_CUR                   (REG_DMA25_XCNT_CUR)
18225 #define MDMA2_SRC_YCNT_CUR                   (REG_DMA25_YCNT_CUR)
18226 #define MDMA2_SRC_BWLCNT                     (REG_DMA25_BWLCNT)
18227 #define MDMA2_SRC_BWLCNT_CUR                 (REG_DMA25_BWLCNT_CUR)
18228 #define MDMA2_SRC_BWMCNT                     (REG_DMA25_BWMCNT)
18229 #define MDMA2_SRC_BWMCNT_CUR                 (REG_DMA25_BWMCNT_CUR)
18230 #define MDMA2_DST_DSCPTR_NXT                 (REG_DMA26_DSCPTR_NXT)
18231 #define MDMA2_DST_ADDRSTART                  (REG_DMA26_ADDRSTART)
18232 #define MDMA2_DST_CFG                        (REG_DMA26_CFG)
18233 #define MDMA2_DST_XCNT                       (REG_DMA26_XCNT)
18234 #define MDMA2_DST_XMOD                       (REG_DMA26_XMOD)
18235 #define MDMA2_DST_YCNT                       (REG_DMA26_YCNT)
18236 #define MDMA2_DST_YMOD                       (REG_DMA26_YMOD)
18237 #define MDMA2_DST_DSCPTR_CUR                 (REG_DMA26_DSCPTR_CUR)
18238 #define MDMA2_DST_DSCPTR_PRV                 (REG_DMA26_DSCPTR_PRV)
18239 #define MDMA2_DST_ADDR_CUR                   (REG_DMA26_ADDR_CUR)
18240 #define MDMA2_DST_STAT                       (REG_DMA26_STAT)
18241 #define MDMA2_DST_XCNT_CUR                   (REG_DMA26_XCNT_CUR)
18242 #define MDMA2_DST_YCNT_CUR                   (REG_DMA26_YCNT_CUR)
18243 #define MDMA2_DST_BWLCNT                     (REG_DMA26_BWLCNT)
18244 #define MDMA2_DST_BWLCNT_CUR                 (REG_DMA26_BWLCNT_CUR)
18245 #define MDMA2_DST_BWMCNT                     (REG_DMA26_BWMCNT)
18246 #define MDMA2_DST_BWMCNT_CUR                 (REG_DMA26_BWMCNT_CUR)
18247 #define MDMA3_SRC_DSCPTR_NXT                 (REG_DMA27_DSCPTR_NXT)
18248 #define MDMA3_SRC_ADDRSTART                  (REG_DMA27_ADDRSTART)
18249 #define MDMA3_SRC_CFG                        (REG_DMA27_CFG)
18250 #define MDMA3_SRC_XCNT                       (REG_DMA27_XCNT)
18251 #define MDMA3_SRC_XMOD                       (REG_DMA27_XMOD)
18252 #define MDMA3_SRC_YCNT                       (REG_DMA27_YCNT)
18253 #define MDMA3_SRC_YMOD                       (REG_DMA27_YMOD)
18254 #define MDMA3_SRC_DSCPTR_CUR                 (REG_DMA27_DSCPTR_CUR)
18255 #define MDMA3_SRC_DSCPTR_PRV                 (REG_DMA27_DSCPTR_PRV)
18256 #define MDMA3_SRC_ADDR_CUR                   (REG_DMA27_ADDR_CUR)
18257 #define MDMA3_SRC_STAT                       (REG_DMA27_STAT)
18258 #define MDMA3_SRC_XCNT_CUR                   (REG_DMA27_XCNT_CUR)
18259 #define MDMA3_SRC_YCNT_CUR                   (REG_DMA27_YCNT_CUR)
18260 #define MDMA3_SRC_BWLCNT                     (REG_DMA27_BWLCNT)
18261 #define MDMA3_SRC_BWLCNT_CUR                 (REG_DMA27_BWLCNT_CUR)
18262 #define MDMA3_SRC_BWMCNT                     (REG_DMA27_BWMCNT)
18263 #define MDMA3_SRC_BWMCNT_CUR                 (REG_DMA27_BWMCNT_CUR)
18264 #define MDMA3_DST_DSCPTR_NXT                 (REG_DMA28_DSCPTR_NXT)
18265 #define MDMA3_DST_ADDRSTART                  (REG_DMA28_ADDRSTART)
18266 #define MDMA3_DST_CFG                        (REG_DMA28_CFG)
18267 #define MDMA3_DST_XCNT                       (REG_DMA28_XCNT)
18268 #define MDMA3_DST_XMOD                       (REG_DMA28_XMOD)
18269 #define MDMA3_DST_YCNT                       (REG_DMA28_YCNT)
18270 #define MDMA3_DST_YMOD                       (REG_DMA28_YMOD)
18271 #define MDMA3_DST_DSCPTR_CUR                 (REG_DMA28_DSCPTR_CUR)
18272 #define MDMA3_DST_DSCPTR_PRV                 (REG_DMA28_DSCPTR_PRV)
18273 #define MDMA3_DST_ADDR_CUR                   (REG_DMA28_ADDR_CUR)
18274 #define MDMA3_DST_STAT                       (REG_DMA28_STAT)
18275 #define MDMA3_DST_XCNT_CUR                   (REG_DMA28_XCNT_CUR)
18276 #define MDMA3_DST_YCNT_CUR                   (REG_DMA28_YCNT_CUR)
18277 #define MDMA3_DST_BWLCNT                     (REG_DMA28_BWLCNT)
18278 #define MDMA3_DST_BWLCNT_CUR                 (REG_DMA28_BWLCNT_CUR)
18279 #define MDMA3_DST_BWMCNT                     (REG_DMA28_BWMCNT)
18280 #define MDMA3_DST_BWMCNT_CUR                 (REG_DMA28_BWMCNT_CUR)
18281 #define EPPI0_CH0_DMA_DSCPTR_NXT             (REG_DMA29_DSCPTR_NXT)
18282 #define EPPI0_CH0_DMA_ADDRSTART              (REG_DMA29_ADDRSTART)
18283 #define EPPI0_CH0_DMA_CFG                    (REG_DMA29_CFG)
18284 #define EPPI0_CH0_DMA_XCNT                   (REG_DMA29_XCNT)
18285 #define EPPI0_CH0_DMA_XMOD                   (REG_DMA29_XMOD)
18286 #define EPPI0_CH0_DMA_YCNT                   (REG_DMA29_YCNT)
18287 #define EPPI0_CH0_DMA_YMOD                   (REG_DMA29_YMOD)
18288 #define EPPI0_CH0_DMA_DSCPTR_CUR             (REG_DMA29_DSCPTR_CUR)
18289 #define EPPI0_CH0_DMA_DSCPTR_PRV             (REG_DMA29_DSCPTR_PRV)
18290 #define EPPI0_CH0_DMA_ADDR_CUR               (REG_DMA29_ADDR_CUR)
18291 #define EPPI0_CH0_DMA_STAT                   (REG_DMA29_STAT)
18292 #define EPPI0_CH0_DMA_XCNT_CUR               (REG_DMA29_XCNT_CUR)
18293 #define EPPI0_CH0_DMA_YCNT_CUR               (REG_DMA29_YCNT_CUR)
18294 #define EPPI0_CH0_DMA_BWLCNT                 (REG_DMA29_BWLCNT)
18295 #define EPPI0_CH0_DMA_BWLCNT_CUR             (REG_DMA29_BWLCNT_CUR)
18296 #define EPPI0_CH0_DMA_BWMCNT                 (REG_DMA29_BWMCNT)
18297 #define EPPI0_CH0_DMA_BWMCNT_CUR             (REG_DMA29_BWMCNT_CUR)
18298 #define EPPI0_CH1_DMA_DSCPTR_NXT             (REG_DMA30_DSCPTR_NXT)
18299 #define EPPI0_CH1_DMA_ADDRSTART              (REG_DMA30_ADDRSTART)
18300 #define EPPI0_CH1_DMA_CFG                    (REG_DMA30_CFG)
18301 #define EPPI0_CH1_DMA_XCNT                   (REG_DMA30_XCNT)
18302 #define EPPI0_CH1_DMA_XMOD                   (REG_DMA30_XMOD)
18303 #define EPPI0_CH1_DMA_YCNT                   (REG_DMA30_YCNT)
18304 #define EPPI0_CH1_DMA_YMOD                   (REG_DMA30_YMOD)
18305 #define EPPI0_CH1_DMA_DSCPTR_CUR             (REG_DMA30_DSCPTR_CUR)
18306 #define EPPI0_CH1_DMA_DSCPTR_PRV             (REG_DMA30_DSCPTR_PRV)
18307 #define EPPI0_CH1_DMA_ADDR_CUR               (REG_DMA30_ADDR_CUR)
18308 #define EPPI0_CH1_DMA_STAT                   (REG_DMA30_STAT)
18309 #define EPPI0_CH1_DMA_XCNT_CUR               (REG_DMA30_XCNT_CUR)
18310 #define EPPI0_CH1_DMA_YCNT_CUR               (REG_DMA30_YCNT_CUR)
18311 #define EPPI0_CH1_DMA_BWLCNT                 (REG_DMA30_BWLCNT)
18312 #define EPPI0_CH1_DMA_BWLCNT_CUR             (REG_DMA30_BWLCNT_CUR)
18313 #define EPPI0_CH1_DMA_BWMCNT                 (REG_DMA30_BWMCNT)
18314 #define EPPI0_CH1_DMA_BWMCNT_CUR             (REG_DMA30_BWMCNT_CUR)
18315 #define EPPI2_CH0_DMA_DSCPTR_NXT             (REG_DMA31_DSCPTR_NXT)
18316 #define EPPI2_CH0_DMA_ADDRSTART              (REG_DMA31_ADDRSTART)
18317 #define EPPI2_CH0_DMA_CFG                    (REG_DMA31_CFG)
18318 #define EPPI2_CH0_DMA_XCNT                   (REG_DMA31_XCNT)
18319 #define EPPI2_CH0_DMA_XMOD                   (REG_DMA31_XMOD)
18320 #define EPPI2_CH0_DMA_YCNT                   (REG_DMA31_YCNT)
18321 #define EPPI2_CH0_DMA_YMOD                   (REG_DMA31_YMOD)
18322 #define EPPI2_CH0_DMA_DSCPTR_CUR             (REG_DMA31_DSCPTR_CUR)
18323 #define EPPI2_CH0_DMA_DSCPTR_PRV             (REG_DMA31_DSCPTR_PRV)
18324 #define EPPI2_CH0_DMA_ADDR_CUR               (REG_DMA31_ADDR_CUR)
18325 #define EPPI2_CH0_DMA_STAT                   (REG_DMA31_STAT)
18326 #define EPPI2_CH0_DMA_XCNT_CUR               (REG_DMA31_XCNT_CUR)
18327 #define EPPI2_CH0_DMA_YCNT_CUR               (REG_DMA31_YCNT_CUR)
18328 #define EPPI2_CH0_DMA_BWLCNT                 (REG_DMA31_BWLCNT)
18329 #define EPPI2_CH0_DMA_BWLCNT_CUR             (REG_DMA31_BWLCNT_CUR)
18330 #define EPPI2_CH0_DMA_BWMCNT                 (REG_DMA31_BWMCNT)
18331 #define EPPI2_CH0_DMA_BWMCNT_CUR             (REG_DMA31_BWMCNT_CUR)
18332 #define EPPI2_CH1_DMA_DSCPTR_NXT             (REG_DMA32_DSCPTR_NXT)
18333 #define EPPI2_CH1_DMA_ADDRSTART              (REG_DMA32_ADDRSTART)
18334 #define EPPI2_CH1_DMA_CFG                    (REG_DMA32_CFG)
18335 #define EPPI2_CH1_DMA_XCNT                   (REG_DMA32_XCNT)
18336 #define EPPI2_CH1_DMA_XMOD                   (REG_DMA32_XMOD)
18337 #define EPPI2_CH1_DMA_YCNT                   (REG_DMA32_YCNT)
18338 #define EPPI2_CH1_DMA_YMOD                   (REG_DMA32_YMOD)
18339 #define EPPI2_CH1_DMA_DSCPTR_CUR             (REG_DMA32_DSCPTR_CUR)
18340 #define EPPI2_CH1_DMA_DSCPTR_PRV             (REG_DMA32_DSCPTR_PRV)
18341 #define EPPI2_CH1_DMA_ADDR_CUR               (REG_DMA32_ADDR_CUR)
18342 #define EPPI2_CH1_DMA_STAT                   (REG_DMA32_STAT)
18343 #define EPPI2_CH1_DMA_XCNT_CUR               (REG_DMA32_XCNT_CUR)
18344 #define EPPI2_CH1_DMA_YCNT_CUR               (REG_DMA32_YCNT_CUR)
18345 #define EPPI2_CH1_DMA_BWLCNT                 (REG_DMA32_BWLCNT)
18346 #define EPPI2_CH1_DMA_BWLCNT_CUR             (REG_DMA32_BWLCNT_CUR)
18347 #define EPPI2_CH1_DMA_BWMCNT                 (REG_DMA32_BWMCNT)
18348 #define EPPI2_CH1_DMA_BWMCNT_CUR             (REG_DMA32_BWMCNT_CUR)
18349 #define EPPI1_CH0_DMA_DSCPTR_NXT             (REG_DMA33_DSCPTR_NXT)
18350 #define EPPI1_CH0_DMA_ADDRSTART              (REG_DMA33_ADDRSTART)
18351 #define EPPI1_CH0_DMA_CFG                    (REG_DMA33_CFG)
18352 #define EPPI1_CH0_DMA_XCNT                   (REG_DMA33_XCNT)
18353 #define EPPI1_CH0_DMA_XMOD                   (REG_DMA33_XMOD)
18354 #define EPPI1_CH0_DMA_YCNT                   (REG_DMA33_YCNT)
18355 #define EPPI1_CH0_DMA_YMOD                   (REG_DMA33_YMOD)
18356 #define EPPI1_CH0_DMA_DSCPTR_CUR             (REG_DMA33_DSCPTR_CUR)
18357 #define EPPI1_CH0_DMA_DSCPTR_PRV             (REG_DMA33_DSCPTR_PRV)
18358 #define EPPI1_CH0_DMA_ADDR_CUR               (REG_DMA33_ADDR_CUR)
18359 #define EPPI1_CH0_DMA_STAT                   (REG_DMA33_STAT)
18360 #define EPPI1_CH0_DMA_XCNT_CUR               (REG_DMA33_XCNT_CUR)
18361 #define EPPI1_CH0_DMA_YCNT_CUR               (REG_DMA33_YCNT_CUR)
18362 #define EPPI1_CH0_DMA_BWLCNT                 (REG_DMA33_BWLCNT)
18363 #define EPPI1_CH0_DMA_BWLCNT_CUR             (REG_DMA33_BWLCNT_CUR)
18364 #define EPPI1_CH0_DMA_BWMCNT                 (REG_DMA33_BWMCNT)
18365 #define EPPI1_CH0_DMA_BWMCNT_CUR             (REG_DMA33_BWMCNT_CUR)
18366 #define EPPI1_CH1_DMA_DSCPTR_NXT             (REG_DMA34_DSCPTR_NXT)
18367 #define EPPI1_CH1_DMA_ADDRSTART              (REG_DMA34_ADDRSTART)
18368 #define EPPI1_CH1_DMA_CFG                    (REG_DMA34_CFG)
18369 #define EPPI1_CH1_DMA_XCNT                   (REG_DMA34_XCNT)
18370 #define EPPI1_CH1_DMA_XMOD                   (REG_DMA34_XMOD)
18371 #define EPPI1_CH1_DMA_YCNT                   (REG_DMA34_YCNT)
18372 #define EPPI1_CH1_DMA_YMOD                   (REG_DMA34_YMOD)
18373 #define EPPI1_CH1_DMA_DSCPTR_CUR             (REG_DMA34_DSCPTR_CUR)
18374 #define EPPI1_CH1_DMA_DSCPTR_PRV             (REG_DMA34_DSCPTR_PRV)
18375 #define EPPI1_CH1_DMA_ADDR_CUR               (REG_DMA34_ADDR_CUR)
18376 #define EPPI1_CH1_DMA_STAT                   (REG_DMA34_STAT)
18377 #define EPPI1_CH1_DMA_XCNT_CUR               (REG_DMA34_XCNT_CUR)
18378 #define EPPI1_CH1_DMA_YCNT_CUR               (REG_DMA34_YCNT_CUR)
18379 #define EPPI1_CH1_DMA_BWLCNT                 (REG_DMA34_BWLCNT)
18380 #define EPPI1_CH1_DMA_BWLCNT_CUR             (REG_DMA34_BWLCNT_CUR)
18381 #define EPPI1_CH1_DMA_BWMCNT                 (REG_DMA34_BWMCNT)
18382 #define EPPI1_CH1_DMA_BWMCNT_CUR             (REG_DMA34_BWMCNT_CUR)
18383 #define PIXC0_CH0_DMA_DSCPTR_NXT             (REG_DMA35_DSCPTR_NXT)
18384 #define PIXC0_CH0_DMA_ADDRSTART              (REG_DMA35_ADDRSTART)
18385 #define PIXC0_CH0_DMA_CFG                    (REG_DMA35_CFG)
18386 #define PIXC0_CH0_DMA_XCNT                   (REG_DMA35_XCNT)
18387 #define PIXC0_CH0_DMA_XMOD                   (REG_DMA35_XMOD)
18388 #define PIXC0_CH0_DMA_YCNT                   (REG_DMA35_YCNT)
18389 #define PIXC0_CH0_DMA_YMOD                   (REG_DMA35_YMOD)
18390 #define PIXC0_CH0_DMA_DSCPTR_CUR             (REG_DMA35_DSCPTR_CUR)
18391 #define PIXC0_CH0_DMA_DSCPTR_PRV             (REG_DMA35_DSCPTR_PRV)
18392 #define PIXC0_CH0_DMA_ADDR_CUR               (REG_DMA35_ADDR_CUR)
18393 #define PIXC0_CH0_DMA_STAT                   (REG_DMA35_STAT)
18394 #define PIXC0_CH0_DMA_XCNT_CUR               (REG_DMA35_XCNT_CUR)
18395 #define PIXC0_CH0_DMA_YCNT_CUR               (REG_DMA35_YCNT_CUR)
18396 #define PIXC0_CH0_DMA_BWLCNT                 (REG_DMA35_BWLCNT)
18397 #define PIXC0_CH0_DMA_BWLCNT_CUR             (REG_DMA35_BWLCNT_CUR)
18398 #define PIXC0_CH0_DMA_BWMCNT                 (REG_DMA35_BWMCNT)
18399 #define PIXC0_CH0_DMA_BWMCNT_CUR             (REG_DMA35_BWMCNT_CUR)
18400 #define PIXC0_CH1_DMA_DSCPTR_NXT             (REG_DMA36_DSCPTR_NXT)
18401 #define PIXC0_CH1_DMA_ADDRSTART              (REG_DMA36_ADDRSTART)
18402 #define PIXC0_CH1_DMA_CFG                    (REG_DMA36_CFG)
18403 #define PIXC0_CH1_DMA_XCNT                   (REG_DMA36_XCNT)
18404 #define PIXC0_CH1_DMA_XMOD                   (REG_DMA36_XMOD)
18405 #define PIXC0_CH1_DMA_YCNT                   (REG_DMA36_YCNT)
18406 #define PIXC0_CH1_DMA_YMOD                   (REG_DMA36_YMOD)
18407 #define PIXC0_CH1_DMA_DSCPTR_CUR             (REG_DMA36_DSCPTR_CUR)
18408 #define PIXC0_CH1_DMA_DSCPTR_PRV             (REG_DMA36_DSCPTR_PRV)
18409 #define PIXC0_CH1_DMA_ADDR_CUR               (REG_DMA36_ADDR_CUR)
18410 #define PIXC0_CH1_DMA_STAT                   (REG_DMA36_STAT)
18411 #define PIXC0_CH1_DMA_XCNT_CUR               (REG_DMA36_XCNT_CUR)
18412 #define PIXC0_CH1_DMA_YCNT_CUR               (REG_DMA36_YCNT_CUR)
18413 #define PIXC0_CH1_DMA_BWLCNT                 (REG_DMA36_BWLCNT)
18414 #define PIXC0_CH1_DMA_BWLCNT_CUR             (REG_DMA36_BWLCNT_CUR)
18415 #define PIXC0_CH1_DMA_BWMCNT                 (REG_DMA36_BWMCNT)
18416 #define PIXC0_CH1_DMA_BWMCNT_CUR             (REG_DMA36_BWMCNT_CUR)
18417 #define PIXC0_CH2_DMA_DSCPTR_NXT             (REG_DMA37_DSCPTR_NXT)
18418 #define PIXC0_CH2_DMA_ADDRSTART              (REG_DMA37_ADDRSTART)
18419 #define PIXC0_CH2_DMA_CFG                    (REG_DMA37_CFG)
18420 #define PIXC0_CH2_DMA_XCNT                   (REG_DMA37_XCNT)
18421 #define PIXC0_CH2_DMA_XMOD                   (REG_DMA37_XMOD)
18422 #define PIXC0_CH2_DMA_YCNT                   (REG_DMA37_YCNT)
18423 #define PIXC0_CH2_DMA_YMOD                   (REG_DMA37_YMOD)
18424 #define PIXC0_CH2_DMA_DSCPTR_CUR             (REG_DMA37_DSCPTR_CUR)
18425 #define PIXC0_CH2_DMA_DSCPTR_PRV             (REG_DMA37_DSCPTR_PRV)
18426 #define PIXC0_CH2_DMA_ADDR_CUR               (REG_DMA37_ADDR_CUR)
18427 #define PIXC0_CH2_DMA_STAT                   (REG_DMA37_STAT)
18428 #define PIXC0_CH2_DMA_XCNT_CUR               (REG_DMA37_XCNT_CUR)
18429 #define PIXC0_CH2_DMA_YCNT_CUR               (REG_DMA37_YCNT_CUR)
18430 #define PIXC0_CH2_DMA_BWLCNT                 (REG_DMA37_BWLCNT)
18431 #define PIXC0_CH2_DMA_BWLCNT_CUR             (REG_DMA37_BWLCNT_CUR)
18432 #define PIXC0_CH2_DMA_BWMCNT                 (REG_DMA37_BWMCNT)
18433 #define PIXC0_CH2_DMA_BWMCNT_CUR             (REG_DMA37_BWMCNT_CUR)
18434 #define PVP0_CPDOB_DMA_DSCPTR_NXT            (REG_DMA38_DSCPTR_NXT)
18435 #define PVP0_CPDOB_DMA_ADDRSTART             (REG_DMA38_ADDRSTART)
18436 #define PVP0_CPDOB_DMA_CFG                   (REG_DMA38_CFG)
18437 #define PVP0_CPDOB_DMA_XCNT                  (REG_DMA38_XCNT)
18438 #define PVP0_CPDOB_DMA_XMOD                  (REG_DMA38_XMOD)
18439 #define PVP0_CPDOB_DMA_YCNT                  (REG_DMA38_YCNT)
18440 #define PVP0_CPDOB_DMA_YMOD                  (REG_DMA38_YMOD)
18441 #define PVP0_CPDOB_DMA_DSCPTR_CUR            (REG_DMA38_DSCPTR_CUR)
18442 #define PVP0_CPDOB_DMA_DSCPTR_PRV            (REG_DMA38_DSCPTR_PRV)
18443 #define PVP0_CPDOB_DMA_ADDR_CUR              (REG_DMA38_ADDR_CUR)
18444 #define PVP0_CPDOB_DMA_STAT                  (REG_DMA38_STAT)
18445 #define PVP0_CPDOB_DMA_XCNT_CUR              (REG_DMA38_XCNT_CUR)
18446 #define PVP0_CPDOB_DMA_YCNT_CUR              (REG_DMA38_YCNT_CUR)
18447 #define PVP0_CPDOB_DMA_BWLCNT                (REG_DMA38_BWLCNT)
18448 #define PVP0_CPDOB_DMA_BWLCNT_CUR            (REG_DMA38_BWLCNT_CUR)
18449 #define PVP0_CPDOB_DMA_BWMCNT                (REG_DMA38_BWMCNT)
18450 #define PVP0_CPDOB_DMA_BWMCNT_CUR            (REG_DMA38_BWMCNT_CUR)
18451 #define PVP0_CPDOC_DMA_DSCPTR_NXT            (REG_DMA39_DSCPTR_NXT)
18452 #define PVP0_CPDOC_DMA_ADDRSTART             (REG_DMA39_ADDRSTART)
18453 #define PVP0_CPDOC_DMA_CFG                   (REG_DMA39_CFG)
18454 #define PVP0_CPDOC_DMA_XCNT                  (REG_DMA39_XCNT)
18455 #define PVP0_CPDOC_DMA_XMOD                  (REG_DMA39_XMOD)
18456 #define PVP0_CPDOC_DMA_YCNT                  (REG_DMA39_YCNT)
18457 #define PVP0_CPDOC_DMA_YMOD                  (REG_DMA39_YMOD)
18458 #define PVP0_CPDOC_DMA_DSCPTR_CUR            (REG_DMA39_DSCPTR_CUR)
18459 #define PVP0_CPDOC_DMA_DSCPTR_PRV            (REG_DMA39_DSCPTR_PRV)
18460 #define PVP0_CPDOC_DMA_ADDR_CUR              (REG_DMA39_ADDR_CUR)
18461 #define PVP0_CPDOC_DMA_STAT                  (REG_DMA39_STAT)
18462 #define PVP0_CPDOC_DMA_XCNT_CUR              (REG_DMA39_XCNT_CUR)
18463 #define PVP0_CPDOC_DMA_YCNT_CUR              (REG_DMA39_YCNT_CUR)
18464 #define PVP0_CPDOC_DMA_BWLCNT                (REG_DMA39_BWLCNT)
18465 #define PVP0_CPDOC_DMA_BWLCNT_CUR            (REG_DMA39_BWLCNT_CUR)
18466 #define PVP0_CPDOC_DMA_BWMCNT                (REG_DMA39_BWMCNT)
18467 #define PVP0_CPDOC_DMA_BWMCNT_CUR            (REG_DMA39_BWMCNT_CUR)
18468 #define PVP0_CPSTAT_DMA_DSCPTR_NXT           (REG_DMA40_DSCPTR_NXT)
18469 #define PVP0_CPSTAT_DMA_ADDRSTART            (REG_DMA40_ADDRSTART)
18470 #define PVP0_CPSTAT_DMA_CFG                  (REG_DMA40_CFG)
18471 #define PVP0_CPSTAT_DMA_XCNT                 (REG_DMA40_XCNT)
18472 #define PVP0_CPSTAT_DMA_XMOD                 (REG_DMA40_XMOD)
18473 #define PVP0_CPSTAT_DMA_YCNT                 (REG_DMA40_YCNT)
18474 #define PVP0_CPSTAT_DMA_YMOD                 (REG_DMA40_YMOD)
18475 #define PVP0_CPSTAT_DMA_DSCPTR_CUR           (REG_DMA40_DSCPTR_CUR)
18476 #define PVP0_CPSTAT_DMA_DSCPTR_PRV           (REG_DMA40_DSCPTR_PRV)
18477 #define PVP0_CPSTAT_DMA_ADDR_CUR             (REG_DMA40_ADDR_CUR)
18478 #define PVP0_CPSTAT_DMA_STAT                 (REG_DMA40_STAT)
18479 #define PVP0_CPSTAT_DMA_XCNT_CUR             (REG_DMA40_XCNT_CUR)
18480 #define PVP0_CPSTAT_DMA_YCNT_CUR             (REG_DMA40_YCNT_CUR)
18481 #define PVP0_CPSTAT_DMA_BWLCNT               (REG_DMA40_BWLCNT)
18482 #define PVP0_CPSTAT_DMA_BWLCNT_CUR           (REG_DMA40_BWLCNT_CUR)
18483 #define PVP0_CPSTAT_DMA_BWMCNT               (REG_DMA40_BWMCNT)
18484 #define PVP0_CPSTAT_DMA_BWMCNT_CUR           (REG_DMA40_BWMCNT_CUR)
18485 #define PVP0_CPCI_DMA_DSCPTR_NXT             (REG_DMA41_DSCPTR_NXT)
18486 #define PVP0_CPCI_DMA_ADDRSTART              (REG_DMA41_ADDRSTART)
18487 #define PVP0_CPCI_DMA_CFG                    (REG_DMA41_CFG)
18488 #define PVP0_CPCI_DMA_XCNT                   (REG_DMA41_XCNT)
18489 #define PVP0_CPCI_DMA_XMOD                   (REG_DMA41_XMOD)
18490 #define PVP0_CPCI_DMA_YCNT                   (REG_DMA41_YCNT)
18491 #define PVP0_CPCI_DMA_YMOD                   (REG_DMA41_YMOD)
18492 #define PVP0_CPCI_DMA_DSCPTR_CUR             (REG_DMA41_DSCPTR_CUR)
18493 #define PVP0_CPCI_DMA_DSCPTR_PRV             (REG_DMA41_DSCPTR_PRV)
18494 #define PVP0_CPCI_DMA_ADDR_CUR               (REG_DMA41_ADDR_CUR)
18495 #define PVP0_CPCI_DMA_STAT                   (REG_DMA41_STAT)
18496 #define PVP0_CPCI_DMA_XCNT_CUR               (REG_DMA41_XCNT_CUR)
18497 #define PVP0_CPCI_DMA_YCNT_CUR               (REG_DMA41_YCNT_CUR)
18498 #define PVP0_CPCI_DMA_BWLCNT                 (REG_DMA41_BWLCNT)
18499 #define PVP0_CPCI_DMA_BWLCNT_CUR             (REG_DMA41_BWLCNT_CUR)
18500 #define PVP0_CPCI_DMA_BWMCNT                 (REG_DMA41_BWMCNT)
18501 #define PVP0_CPCI_DMA_BWMCNT_CUR             (REG_DMA41_BWMCNT_CUR)
18502 #define PVP0_MPDO_DMA_DSCPTR_NXT             (REG_DMA42_DSCPTR_NXT)
18503 #define PVP0_MPDO_DMA_ADDRSTART              (REG_DMA42_ADDRSTART)
18504 #define PVP0_MPDO_DMA_CFG                    (REG_DMA42_CFG)
18505 #define PVP0_MPDO_DMA_XCNT                   (REG_DMA42_XCNT)
18506 #define PVP0_MPDO_DMA_XMOD                   (REG_DMA42_XMOD)
18507 #define PVP0_MPDO_DMA_YCNT                   (REG_DMA42_YCNT)
18508 #define PVP0_MPDO_DMA_YMOD                   (REG_DMA42_YMOD)
18509 #define PVP0_MPDO_DMA_DSCPTR_CUR             (REG_DMA42_DSCPTR_CUR)
18510 #define PVP0_MPDO_DMA_DSCPTR_PRV             (REG_DMA42_DSCPTR_PRV)
18511 #define PVP0_MPDO_DMA_ADDR_CUR               (REG_DMA42_ADDR_CUR)
18512 #define PVP0_MPDO_DMA_STAT                   (REG_DMA42_STAT)
18513 #define PVP0_MPDO_DMA_XCNT_CUR               (REG_DMA42_XCNT_CUR)
18514 #define PVP0_MPDO_DMA_YCNT_CUR               (REG_DMA42_YCNT_CUR)
18515 #define PVP0_MPDO_DMA_BWLCNT                 (REG_DMA42_BWLCNT)
18516 #define PVP0_MPDO_DMA_BWLCNT_CUR             (REG_DMA42_BWLCNT_CUR)
18517 #define PVP0_MPDO_DMA_BWMCNT                 (REG_DMA42_BWMCNT)
18518 #define PVP0_MPDO_DMA_BWMCNT_CUR             (REG_DMA42_BWMCNT_CUR)
18519 #define PVP0_MPDI_DMA_DSCPTR_NXT             (REG_DMA43_DSCPTR_NXT)
18520 #define PVP0_MPDI_DMA_ADDRSTART              (REG_DMA43_ADDRSTART)
18521 #define PVP0_MPDI_DMA_CFG                    (REG_DMA43_CFG)
18522 #define PVP0_MPDI_DMA_XCNT                   (REG_DMA43_XCNT)
18523 #define PVP0_MPDI_DMA_XMOD                   (REG_DMA43_XMOD)
18524 #define PVP0_MPDI_DMA_YCNT                   (REG_DMA43_YCNT)
18525 #define PVP0_MPDI_DMA_YMOD                   (REG_DMA43_YMOD)
18526 #define PVP0_MPDI_DMA_DSCPTR_CUR             (REG_DMA43_DSCPTR_CUR)
18527 #define PVP0_MPDI_DMA_DSCPTR_PRV             (REG_DMA43_DSCPTR_PRV)
18528 #define PVP0_MPDI_DMA_ADDR_CUR               (REG_DMA43_ADDR_CUR)
18529 #define PVP0_MPDI_DMA_STAT                   (REG_DMA43_STAT)
18530 #define PVP0_MPDI_DMA_XCNT_CUR               (REG_DMA43_XCNT_CUR)
18531 #define PVP0_MPDI_DMA_YCNT_CUR               (REG_DMA43_YCNT_CUR)
18532 #define PVP0_MPDI_DMA_BWLCNT                 (REG_DMA43_BWLCNT)
18533 #define PVP0_MPDI_DMA_BWLCNT_CUR             (REG_DMA43_BWLCNT_CUR)
18534 #define PVP0_MPDI_DMA_BWMCNT                 (REG_DMA43_BWMCNT)
18535 #define PVP0_MPDI_DMA_BWMCNT_CUR             (REG_DMA43_BWMCNT_CUR)
18536 #define PVP0_MPSTAT_DMA_DSCPTR_NXT           (REG_DMA44_DSCPTR_NXT)
18537 #define PVP0_MPSTAT_DMA_ADDRSTART            (REG_DMA44_ADDRSTART)
18538 #define PVP0_MPSTAT_DMA_CFG                  (REG_DMA44_CFG)
18539 #define PVP0_MPSTAT_DMA_XCNT                 (REG_DMA44_XCNT)
18540 #define PVP0_MPSTAT_DMA_XMOD                 (REG_DMA44_XMOD)
18541 #define PVP0_MPSTAT_DMA_YCNT                 (REG_DMA44_YCNT)
18542 #define PVP0_MPSTAT_DMA_YMOD                 (REG_DMA44_YMOD)
18543 #define PVP0_MPSTAT_DMA_DSCPTR_CUR           (REG_DMA44_DSCPTR_CUR)
18544 #define PVP0_MPSTAT_DMA_DSCPTR_PRV           (REG_DMA44_DSCPTR_PRV)
18545 #define PVP0_MPSTAT_DMA_ADDR_CUR             (REG_DMA44_ADDR_CUR)
18546 #define PVP0_MPSTAT_DMA_STAT                 (REG_DMA44_STAT)
18547 #define PVP0_MPSTAT_DMA_XCNT_CUR             (REG_DMA44_XCNT_CUR)
18548 #define PVP0_MPSTAT_DMA_YCNT_CUR             (REG_DMA44_YCNT_CUR)
18549 #define PVP0_MPSTAT_DMA_BWLCNT               (REG_DMA44_BWLCNT)
18550 #define PVP0_MPSTAT_DMA_BWLCNT_CUR           (REG_DMA44_BWLCNT_CUR)
18551 #define PVP0_MPSTAT_DMA_BWMCNT               (REG_DMA44_BWMCNT)
18552 #define PVP0_MPSTAT_DMA_BWMCNT_CUR           (REG_DMA44_BWMCNT_CUR)
18553 #define PVP0_MPCI_DMA_DSCPTR_NXT             (REG_DMA45_DSCPTR_NXT)
18554 #define PVP0_MPCI_DMA_ADDRSTART              (REG_DMA45_ADDRSTART)
18555 #define PVP0_MPCI_DMA_CFG                    (REG_DMA45_CFG)
18556 #define PVP0_MPCI_DMA_XCNT                   (REG_DMA45_XCNT)
18557 #define PVP0_MPCI_DMA_XMOD                   (REG_DMA45_XMOD)
18558 #define PVP0_MPCI_DMA_YCNT                   (REG_DMA45_YCNT)
18559 #define PVP0_MPCI_DMA_YMOD                   (REG_DMA45_YMOD)
18560 #define PVP0_MPCI_DMA_DSCPTR_CUR             (REG_DMA45_DSCPTR_CUR)
18561 #define PVP0_MPCI_DMA_DSCPTR_PRV             (REG_DMA45_DSCPTR_PRV)
18562 #define PVP0_MPCI_DMA_ADDR_CUR               (REG_DMA45_ADDR_CUR)
18563 #define PVP0_MPCI_DMA_STAT                   (REG_DMA45_STAT)
18564 #define PVP0_MPCI_DMA_XCNT_CUR               (REG_DMA45_XCNT_CUR)
18565 #define PVP0_MPCI_DMA_YCNT_CUR               (REG_DMA45_YCNT_CUR)
18566 #define PVP0_MPCI_DMA_BWLCNT                 (REG_DMA45_BWLCNT)
18567 #define PVP0_MPCI_DMA_BWLCNT_CUR             (REG_DMA45_BWLCNT_CUR)
18568 #define PVP0_MPCI_DMA_BWMCNT                 (REG_DMA45_BWMCNT)
18569 #define PVP0_MPCI_DMA_BWMCNT_CUR             (REG_DMA45_BWMCNT_CUR)
18570 #define PVP0_CPDOA_DMA_DSCPTR_NXT            (REG_DMA46_DSCPTR_NXT)
18571 #define PVP0_CPDOA_DMA_ADDRSTART             (REG_DMA46_ADDRSTART)
18572 #define PVP0_CPDOA_DMA_CFG                   (REG_DMA46_CFG)
18573 #define PVP0_CPDOA_DMA_XCNT                  (REG_DMA46_XCNT)
18574 #define PVP0_CPDOA_DMA_XMOD                  (REG_DMA46_XMOD)
18575 #define PVP0_CPDOA_DMA_YCNT                  (REG_DMA46_YCNT)
18576 #define PVP0_CPDOA_DMA_YMOD                  (REG_DMA46_YMOD)
18577 #define PVP0_CPDOA_DMA_DSCPTR_CUR            (REG_DMA46_DSCPTR_CUR)
18578 #define PVP0_CPDOA_DMA_DSCPTR_PRV            (REG_DMA46_DSCPTR_PRV)
18579 #define PVP0_CPDOA_DMA_ADDR_CUR              (REG_DMA46_ADDR_CUR)
18580 #define PVP0_CPDOA_DMA_STAT                  (REG_DMA46_STAT)
18581 #define PVP0_CPDOA_DMA_XCNT_CUR              (REG_DMA46_XCNT_CUR)
18582 #define PVP0_CPDOA_DMA_YCNT_CUR              (REG_DMA46_YCNT_CUR)
18583 #define PVP0_CPDOA_DMA_BWLCNT                (REG_DMA46_BWLCNT)
18584 #define PVP0_CPDOA_DMA_BWLCNT_CUR            (REG_DMA46_BWLCNT_CUR)
18585 #define PVP0_CPDOA_DMA_BWMCNT                (REG_DMA46_BWMCNT)
18586 #define PVP0_CPDOA_DMA_BWMCNT_CUR            (REG_DMA46_BWMCNT_CUR)
18587
18588 /* ==================================
18589        DMA Error CHID Definitions
18590    ================================== */
18591 #define CHID_SPORT0_A_DMA                      0           /* Channel A DMA */
18592 #define CHID_SPORT0_B_DMA                      1           /* Channel B DMA */
18593 #define CHID_SPORT1_A_DMA                      2           /* Channel A DMA */
18594 #define CHID_SPORT1_B_DMA                      3           /* Channel B DMA */
18595 #define CHID_SPORT2_A_DMA                      4           /* Channel A DMA */
18596 #define CHID_SPORT2_B_DMA                      5           /* Channel B DMA */
18597 #define CHID_SPI0_TXDMA                        6           /* TX DMA Channel */
18598 #define CHID_SPI0_RXDMA                        7           /* RX DMA Channel */
18599 #define CHID_SPI1_TXDMA                        8           /* TX DMA Channel */
18600 #define CHID_SPI1_RXDMA                        9           /* RX DMA Channel */
18601 #define CHID_RSI0_DMA                         10           /* DMA Channel */
18602 #define CHID_SDU0_DMA                         11           /* DMA */
18603 /*      -- RESERVED --                        12  */
18604 #define CHID_LP0_DMA                          13           /* DMA Channel */
18605 #define CHID_LP1_DMA                          14           /* DMA Channel */
18606 #define CHID_LP2_DMA                          15           /* DMA Channel */
18607 #define CHID_LP3_DMA                          16           /* DMA Channel */
18608 #define CHID_UART0_TXDMA                      17           /* Transmit DMA */
18609 #define CHID_UART0_RXDMA                      18           /* Receive DMA */
18610 #define CHID_UART1_TXDMA                      19           /* Transmit DMA */
18611 #define CHID_UART1_RXDMA                      20           /* Receive DMA */
18612 #define CHID_MDMA0_SRC                        21           /* Memory DMA Stream 0 Source / CRC0 Input Channel */
18613 #define CHID_MDMA0_DST                        22           /* Memory DMA Stream 0 Destination / CRC0 Output Channel */
18614 #define CHID_MDMA1_SRC                        23           /* Memory DMA Stream 1 Source / CRC1 Input Channel */
18615 #define CHID_MDMA1_DST                        24           /* Memory DMA Stream 1 Destination / CRC1 Output Channel */
18616 #define CHID_MDMA2_SRC                        25           /* Memory DMA Stream 2 Source Channel */
18617 #define CHID_MDMA2_DST                        26           /* Memory DMA Stream 2 Destination Channel */
18618 #define CHID_MDMA3_SRC                        27           /* Memory DMA Stream 3 Source Channel */
18619 #define CHID_MDMA3_DST                        28           /* Memory DMA Stream 3 Destination Channel */
18620 #define CHID_EPPI0_CH0_DMA                    29           /* Channel 0 DMA */
18621 #define CHID_EPPI0_CH1_DMA                    30           /* Channel 1 DMA */
18622 #define CHID_EPPI2_CH0_DMA                    31           /* Channel 0 DMA */
18623 #define CHID_EPPI2_CH1_DMA                    32           /* Channel 1 DMA */
18624 #define CHID_EPPI1_CH0_DMA                    33           /* Channel 0 DMA */
18625 #define CHID_EPPI1_CH1_DMA                    34           /* Channel 1 DMA */
18626 #define CHID_PIXC0_CH0_DMA                    35           /* Channel 0 DMA */
18627 #define CHID_PIXC0_CH1_DMA                    36           /* Channel 1 DMA */
18628 #define CHID_PIXC0_CH2_DMA                    37           /* Channel 2 DMA */
18629 #define CHID_PVP0_CPDOB_DMA                   38           /* Camera Pipe Data Out B DMA Channel */
18630 #define CHID_PVP0_CPDOC_DMA                   39           /* Camera Pipe Data Out C DMA Channel */
18631 #define CHID_PVP0_CPSTAT_DMA                  40           /* Camera Pipe Status Out DMA Channel */
18632 #define CHID_PVP0_CPCI_DMA                    41           /* Camera Pipe Control In DMA Channel */
18633 #define CHID_PVP0_MPDO_DMA                    42           /* Memory Pipe Data Out DMA Channel */
18634 #define CHID_PVP0_MPDI_DMA                    43           /* Memory Pipe Data In DMA Channel */
18635 #define CHID_PVP0_MPSTAT_DMA                  44           /* Memory Pipe Status Out DMA Channel */
18636 #define CHID_PVP0_MPCI_DMA                    45           /* Memory Pipe Control In DMA Channel */
18637 #define CHID_PVP0_CPDOA_DMA                   46           /* Camera Pipe Data Out A DMA Channel */
18638
18639 /* ==============================
18640        Interrupt Definitions
18641    ============================== */
18642 #define INTR_SEC0_ERR                          0           /* Error */
18643 #define INTR_CGU0_EVT                          1           /* Event */
18644 #define INTR_WDOG0_EXP                         2           /* Expiration */
18645 #define INTR_WDOG1_EXP                         3           /* Expiration */
18646 #define INTR_L2CTL0_ECC_ERR                    4           /* ECC Error */
18647 #define INTR_L2CTL0_ECC_WARNING                5           /* ECC Warning */
18648 #define INTR_C0_DBL_FAULT                      6           /* Core 0 Double Fault */
18649 #define INTR_C1_DBL_FAULT                      7           /* Core 1 Double Fault */
18650 #define INTR_C0_HW_ERR                         8           /* Core 0 Hardware Error */
18651 #define INTR_C1_HW_ERR                         9           /* Core 1 Hardware Error */
18652 #define INTR_C0_NMI_L1_PARITY_ERR             10           /* Core 0 Unhandled NMI or L1 Memory Parity Error */
18653 #define INTR_C1_NMI_L1_PARITY_ERR             11           /* Core 1 Unhandled NMI or L1 Memory Parity Error */
18654 #define INTR_TIMER0_TMR0                      12           /* Timer 0 */
18655 #define INTR_TIMER0_TMR1                      13           /* Timer 1 */
18656 #define INTR_TIMER0_TMR2                      14           /* Timer 2 */
18657 #define INTR_TIMER0_TMR3                      15           /* Timer 3 */
18658 #define INTR_TIMER0_TMR4                      16           /* Timer 4 */
18659 #define INTR_TIMER0_TMR5                      17           /* Timer 5 */
18660 #define INTR_TIMER0_TMR6                      18           /* Timer 6 */
18661 #define INTR_TIMER0_TMR7                      19           /* Timer 7 */
18662 #define INTR_TIMER0_STAT                      20           /* Status */
18663 #define INTR_PINT0_BLOCK                      21           /* Pin Interrupt Block */
18664 #define INTR_PINT1_BLOCK                      22           /* Pin Interrupt Block */
18665 #define INTR_PINT2_BLOCK                      23           /* Pin Interrupt Block */
18666 #define INTR_PINT3_BLOCK                      24           /* Pin Interrupt Block */
18667 #define INTR_PINT4_BLOCK                      25           /* Pin Interrupt Block */
18668 #define INTR_PINT5_BLOCK                      26           /* Pin Interrupt Block */
18669 #define INTR_CNT0_STAT                        27           /* Status */
18670 #define INTR_PWM0_SYNC                        28           /* PWMTMR Group */
18671 #define INTR_PWM0_TRIP                        29           /* Trip */
18672 #define INTR_PWM1_SYNC                        30           /* PWMTMR Group */
18673 #define INTR_PWM1_TRIP                        31           /* Trip */
18674 #define INTR_TWI0_DATA                        32           /* Data Interrupt */
18675 #define INTR_TWI1_DATA                        33           /* Data Interrupt */
18676 #define INTR_SOFT0                            34           /* Software-driven Interrupt 0 */
18677 #define INTR_SOFT1                            35           /* Software-driven Interrupt 1 */
18678 #define INTR_SOFT2                            36           /* Software-driven Interrupt 2 */
18679 #define INTR_SOFT3                            37           /* Software-driven Interrupt 3 */
18680 #define INTR_ACM0_EVT_MISS                    38           /* Event Miss */
18681 #define INTR_ACM0_EVT_COMPLETE                39           /* Event Complete */
18682 #define INTR_CAN0_RX                          40           /* Receive */
18683 #define INTR_CAN0_TX                          41           /* Transmit */
18684 #define INTR_CAN0_STAT                        42           /* Status */
18685 #define INTR_SPORT0_A_DMA                     43           /* Channel A DMA */
18686 #define INTR_SPORT0_A_STAT                    44           /* Channel A Status */
18687 #define INTR_SPORT0_B_DMA                     45           /* Channel B DMA */
18688 #define INTR_SPORT0_B_STAT                    46           /* Channel B Status */
18689 #define INTR_SPORT1_A_DMA                     47           /* Channel A DMA */
18690 #define INTR_SPORT1_A_STAT                    48           /* Channel A Status */
18691 #define INTR_SPORT1_B_DMA                     49           /* Channel B DMA */
18692 #define INTR_SPORT1_B_STAT                    50           /* Channel B Status */
18693 #define INTR_SPORT2_A_DMA                     51           /* Channel A DMA */
18694 #define INTR_SPORT2_A_STAT                    52           /* Channel A Status */
18695 #define INTR_SPORT2_B_DMA                     53           /* Channel B DMA */
18696 #define INTR_SPORT2_B_STAT                    54           /* Channel B Status */
18697 #define INTR_SPI0_TXDMA                       55           /* TX DMA Channel */
18698 #define INTR_SPI0_RXDMA                       56           /* RX DMA Channel */
18699 #define INTR_SPI0_STAT                        57           /* Status */
18700 #define INTR_SPI1_TXDMA                       58           /* TX DMA Channel */
18701 #define INTR_SPI1_RXDMA                       59           /* RX DMA Channel */
18702 #define INTR_SPI1_STAT                        60           /* Status */
18703 #define INTR_RSI0_DMA                         61           /* DMA Channel */
18704 #define INTR_RSI0_INT0                        62           /* Interrupt 0 */
18705 #define INTR_RSI0_INT1                        63           /* Interrupt 1 */
18706 #define INTR_SDU0_DMA                         64           /* DMA */
18707 /*      -- RESERVED --                        65  */
18708 /*      -- RESERVED --                        66  */
18709 /*      -- RESERVED --                        67  */
18710 #define INTR_EMAC0_STAT                       68           /* Status */
18711 /*      -- RESERVED --                        69  */
18712 #define INTR_EMAC1_STAT                       70           /* Status */
18713 /*      -- RESERVED --                        71  */
18714 #define INTR_LP0_DMA                          72           /* DMA Channel */
18715 #define INTR_LP0_STAT                         73           /* Status */
18716 #define INTR_LP1_DMA                          74           /* DMA Channel */
18717 #define INTR_LP1_STAT                         75           /* Status */
18718 #define INTR_LP2_DMA                          76           /* DMA Channel */
18719 #define INTR_LP2_STAT                         77           /* Status */
18720 #define INTR_LP3_DMA                          78           /* DMA Channel */
18721 #define INTR_LP3_STAT                         79           /* Status */
18722 #define INTR_UART0_TXDMA                      80           /* Transmit DMA */
18723 #define INTR_UART0_RXDMA                      81           /* Receive DMA */
18724 #define INTR_UART0_STAT                       82           /* Status */
18725 #define INTR_UART1_TXDMA                      83           /* Transmit DMA */
18726 #define INTR_UART1_RXDMA                      84           /* Receive DMA */
18727 #define INTR_UART1_STAT                       85           /* Status */
18728 #define INTR_MDMA0_SRC                        86           /* Memory DMA Stream 0 Source / CRC0 Input Channel */
18729 #define INTR_MDMA0_DST                        87           /* Memory DMA Stream 0 Destination / CRC0 Output Channel */
18730 #define INTR_CRC0_DCNTEXP                     88           /* Datacount expiration */
18731 #define INTR_CRC0_ERR                         89           /* Error */
18732 #define INTR_MDMA1_SRC                        90           /* Memory DMA Stream 1 Source / CRC1 Input Channel */
18733 #define INTR_MDMA1_DST                        91           /* Memory DMA Stream 1 Destination / CRC1 Output Channel */
18734 #define INTR_CRC1_DCNTEXP                     92           /* Datacount expiration */
18735 #define INTR_CRC1_ERR                         93           /* Error */
18736 #define INTR_MDMA2_SRC                        94           /* Memory DMA Stream 2 Source Channel */
18737 #define INTR_MDMA2_DST                        95           /* Memory DMA Stream 2 Destination Channel */
18738 #define INTR_MDMA3_SRC                        96           /* Memory DMA Stream 3 Source Channel */
18739 #define INTR_MDMA3_DST                        97           /* Memory DMA Stream 3 Destination Channel */
18740 #define INTR_EPPI0_CH0_DMA                    98           /* Channel 0 DMA */
18741 #define INTR_EPPI0_CH1_DMA                    99           /* Channel 1 DMA */
18742 #define INTR_EPPI0_STAT                      100           /* Status */
18743 #define INTR_EPPI2_CH0_DMA                   101           /* Channel 0 DMA */
18744 #define INTR_EPPI2_CH1_DMA                   102           /* Channel 1 DMA */
18745 #define INTR_EPPI2_STAT                      103           /* Status */
18746 #define INTR_EPPI1_CH0_DMA                   104           /* Channel 0 DMA */
18747 #define INTR_EPPI1_CH1_DMA                   105           /* Channel 1 DMA */
18748 #define INTR_EPPI1_STAT                      106           /* Status */
18749 #define INTR_PIXC0_CH0_DMA                   107           /* Channel 0 DMA */
18750 #define INTR_PIXC0_CH1_DMA                   108           /* Channel 1 DMA */
18751 #define INTR_PIXC0_CH2_DMA                   109           /* Channel 2 DMA */
18752 #define INTR_PIXC0_STAT                      110           /* Status */
18753 #define INTR_PVP0_CPDOB_DMA                  111           /* Camera Pipe Data Out B DMA Channel */
18754 #define INTR_PVP0_CPDOC_DMA                  112           /* Camera Pipe Data Out C DMA Channel */
18755 #define INTR_PVP0_CPSTAT_DMA                 113           /* Camera Pipe Status Out DMA Channel */
18756 #define INTR_PVP0_CPCI_DMA                   114           /* Camera Pipe Control In DMA Channel */
18757 #define INTR_PVP0_STAT0                      115           /* Status 0 */
18758 #define INTR_PVP0_MPDO_DMA                   116           /* Memory Pipe Data Out DMA Channel */
18759 #define INTR_PVP0_MPDI_DMA                   117           /* Memory Pipe Data In DMA Channel */
18760 #define INTR_PVP0_MPSTAT_DMA                 118           /* Memory Pipe Status Out DMA Channel */
18761 #define INTR_PVP0_MPCI_DMA                   119           /* Memory Pipe Control In DMA Channel */
18762 #define INTR_PVP0_CPDOA_DMA                  120           /* Camera Pipe Data Out A DMA Channel */
18763 #define INTR_PVP0_STAT1                      121           /* Status 1 */
18764 #define INTR_USB0_STAT                       122           /* Status/FIFO Data Ready */
18765 #define INTR_USB0_DATA                       123           /* DMA Status/Transfer Complete */
18766 #define INTR_TRU0_INT0                       124           /* Interrupt 0 */
18767 #define INTR_TRU0_INT1                       125           /* Interrupt 1 */
18768 #define INTR_TRU0_INT2                       126           /* Interrupt 2 */
18769 #define INTR_TRU0_INT3                       127           /* Interrupt 3 */
18770 #define INTR_DMAC_ERR                        128           /* DMA Controller Error */
18771 #define INTR_CGU0_ERR                        129           /* Error */
18772 /*      -- RESERVED --                       130  */
18773 #define INTR_DPM0_EVT                        131           /* Event */
18774 /*      -- RESERVED --                       132  */
18775 #define INTR_SWU0_EVT                        133           /* Event */
18776 #define INTR_SWU1_EVT                        134           /* Event */
18777 #define INTR_SWU2_EVT                        135           /* Event */
18778 #define INTR_SWU3_EVT                        136           /* Event */
18779 #define INTR_SWU4_EVT                        137           /* Event */
18780 #define INTR_SWU5_EVT                        138           /* Event */
18781 #define INTR_SWU6_EVT                        139           /* Event */
18782
18783 /* ==============================
18784        Parameters
18785    ============================== */
18786
18787
18788 /* Generic System Module Parameters */
18789
18790 #define PARAM_SYS0_NUM_BMODE                          3
18791 #define PARAM_SYS0_NUM_CORES                          2
18792 #define PARAM_SYS0_NUM_MDMA_STREAMS                   4
18793 #define PARAM_SYS0_NUM_RSVD_INT                       7
18794 #define PARAM_SYS0_NUM_RSVD_TRIG                      6
18795 #define PARAM_SYS0_NUM_SW_INT                         4
18796 #define PARAM_SYS0_NUM_SW_TRIG                        6
18797
18798
18799
18800
18801 /* RSI Parameters */
18802
18803 #define PARAM_RSI0_NUM_DATA                           8
18804 #define PARAM_RSI0_NUM_INT                            2
18805
18806
18807
18808 /* Link Port Parameters */
18809
18810 #define PARAM_LP0_NUM_DATA                            8
18811 #define PARAM_LP1_NUM_DATA                            8
18812 #define PARAM_LP2_NUM_DATA                            8
18813 #define PARAM_LP3_NUM_DATA                            8
18814
18815
18816 /* General Purpose Timer Block Parameters */
18817
18818 #define PARAM_TIMER0_NUMTIMERS                        8
18819
18820
18821
18822
18823
18824 /* General Purpose Input/Output Parameters */
18825
18826 #define PARAM_PORTA_PORT_WIDTH                       16
18827 #define PARAM_PORTB_PORT_WIDTH                       16
18828 #define PARAM_PORTC_PORT_WIDTH                       16
18829 #define PARAM_PORTD_PORT_WIDTH                       16
18830 #define PARAM_PORTE_PORT_WIDTH                       16
18831 #define PARAM_PORTF_PORT_WIDTH                       16
18832 #define PARAM_PORTG_PORT_WIDTH                       16
18833
18834
18835
18836
18837 /* Static Memory Controller Parameters */
18838
18839 #define PARAM_SMC0_NUM_ABE                            2
18840 #define PARAM_SMC0_NUM_ADDR                          26
18841 #define PARAM_SMC0_NUM_AMS                            4
18842 #define PARAM_SMC0_NUM_DATA                          16
18843
18844
18845
18846 /* EPPI Parameters */
18847
18848 #define PARAM_EPPI0_MAXWIDTH                         24
18849 #define PARAM_EPPI0_NUM_DATA                         24
18850 #define PARAM_EPPI1_MAXWIDTH                         24
18851 #define PARAM_EPPI1_NUM_DATA                         18
18852 #define PARAM_EPPI2_MAXWIDTH                         24
18853 #define PARAM_EPPI2_NUM_DATA                         18
18854
18855
18856
18857
18858 /* Pulse-Width Modulator Parameters */
18859
18860 #define PARAM_PWM0_ASYM_DEADTIME                      0
18861 #define PARAM_PWM0_COMPRESS                           1
18862 #define PARAM_PWM0_DOUBLE_UPDATE                      0
18863 #define PARAM_PWM0_FULL_DUTY_REGS                     0
18864 #define PARAM_PWM0_HI_HP_REGS_PRIVATE                 1
18865 #define PARAM_PWM0_LO_HP_REGS                         0
18866 #define PARAM_PWM0_NUM_TRIP                           2
18867 #define PARAM_PWM0_NUM_TRIP_PINS                      2
18868 #define PARAM_PWM0_NUM_TRIP_TRIG                      0
18869 #define PARAM_PWM0_REVID_MAJOR                        0
18870 #define PARAM_PWM0_REVID_REV                          0
18871 #define PARAM_PWM1_ASYM_DEADTIME                      0
18872 #define PARAM_PWM1_COMPRESS                           1
18873 #define PARAM_PWM1_DOUBLE_UPDATE                      0
18874 #define PARAM_PWM1_FULL_DUTY_REGS                     0
18875 #define PARAM_PWM1_HI_HP_REGS_PRIVATE                 1
18876 #define PARAM_PWM1_LO_HP_REGS                         0
18877 #define PARAM_PWM1_NUM_TRIP                           2
18878 #define PARAM_PWM1_NUM_TRIP_PINS                      2
18879 #define PARAM_PWM1_NUM_TRIP_TRIG                      0
18880 #define PARAM_PWM1_REVID_MAJOR                        0
18881 #define PARAM_PWM1_REVID_REV                          0
18882
18883
18884 /* Video Subsystem Registers Parameters */
18885
18886 #define PARAM_VID0_PIXC_ABSENT                        0
18887 #define PARAM_VID0_PVP_ABSENT                         0
18888
18889
18890
18891 /* System Debug Unit Parameters */
18892
18893 #define PARAM_SDU0_IDCODE_PRID                        0
18894 #define PARAM_SDU0_IDCODE_REVID                       0
18895
18896
18897 /* Ethernet MAC Parameters */
18898
18899 #define PARAM_EMAC0_NUM_RX                            2
18900 #define PARAM_EMAC0_NUM_TX                            2
18901 #define PARAM_EMAC1_NUM_RX                            2
18902 #define PARAM_EMAC1_NUM_TX                            2
18903
18904
18905
18906 /* Serial Peripheral Interface Parameters */
18907
18908 #define PARAM_SPI0_MEM_MAPPED                         0
18909 #define PARAM_SPI0_NUM_SEL                            7
18910 #define PARAM_SPI0_PTM_EXISTS                         1
18911 #define PARAM_SPI0_REVID_MAJOR                        3
18912 #define PARAM_SPI0_REVID_REV                          0
18913 #define PARAM_SPI1_MEM_MAPPED                         0
18914 #define PARAM_SPI1_NUM_SEL                            7
18915 #define PARAM_SPI1_PTM_EXISTS                         1
18916 #define PARAM_SPI1_REVID_MAJOR                        3
18917 #define PARAM_SPI1_REVID_REV                          0
18918
18919
18920
18921 /* ACM Parameters */
18922
18923 #define PARAM_ACM0_NUM_ADDR                           5
18924 #define PARAM_ACM0_NUM_TRIG                           2
18925
18926
18927 /* DDR Parameters */
18928
18929 #define PARAM_DMC0_NUM_ADDR                          14
18930 #define PARAM_DMC0_NUM_BA                             3
18931 #define PARAM_DMC0_NUM_CS                             1
18932 #define PARAM_DMC0_NUM_DATA                          16
18933
18934
18935 /* System Cross Bar Parameters */
18936
18937 #define PARAM_SCB0_NUM_MASTERS                        6
18938 #define PARAM_SCB0_NUM_SLOTS                         32
18939 #define PARAM_SCB1_NUM_MASTERS                        1
18940 #define PARAM_SCB1_NUM_SLOTS                         32
18941 #define PARAM_SCB2_NUM_MASTERS                        1
18942 #define PARAM_SCB2_NUM_SLOTS                         32
18943 #define PARAM_SCB3_NUM_MASTERS                        1
18944 #define PARAM_SCB3_NUM_SLOTS                         32
18945 #define PARAM_SCB4_NUM_MASTERS                        1
18946 #define PARAM_SCB4_NUM_SLOTS                         32
18947 #define PARAM_SCB5_NUM_MASTERS                        1
18948 #define PARAM_SCB5_NUM_SLOTS                         32
18949 #define PARAM_SCB6_NUM_MASTERS                        1
18950 #define PARAM_SCB6_NUM_SLOTS                         32
18951 #define PARAM_SCB7_NUM_MASTERS                        1
18952 #define PARAM_SCB7_NUM_SLOTS                         32
18953 #define PARAM_SCB8_NUM_MASTERS                        1
18954 #define PARAM_SCB8_NUM_SLOTS                         32
18955 #define PARAM_SCB9_NUM_MASTERS                        1
18956 #define PARAM_SCB9_NUM_SLOTS                         32
18957 #define PARAM_SCB10_NUM_MASTERS                       3
18958 #define PARAM_SCB10_NUM_SLOTS                        32
18959 #define PARAM_SCB11_NUM_MASTERS                       7
18960 #define PARAM_SCB11_NUM_SLOTS                        32
18961
18962
18963
18964 /* System Event Controller Parameters */
18965
18966 #define PARAM_SEC0_CCOUNT                             2
18967 #define PARAM_SEC0_SCOUNT                           140
18968
18969
18970 /* Trigger Routing Unit Parameters */
18971
18972 #define PARAM_TRU0_NUM_INTS                           4
18973 #define PARAM_TRU0_NUM_TRIGS                          4
18974 #define PARAM_TRU0_SSRCOUNT                          87
18975
18976
18977 /* Reset Control Unit Parameters */
18978
18979 #define PARAM_RCU0_CCOUNT                             2
18980 #define PARAM_RCU0_CRCTL_CR_INIT                      2
18981 #define PARAM_RCU0_CRSTAT_CR_INIT                     3
18982 #define PARAM_RCU0_SICOUNT                            2
18983 #define PARAM_RCU0_SVECT_INIT                     65440
18984
18985
18986 /* System Protection Unit Parameters */
18987
18988 #define PARAM_SPU0_CM_COUNT                           2
18989 #define PARAM_SPU0_END_POINT_COUNT                   86
18990 #define PARAM_SPU0_SM_COUNT                           2
18991
18992
18993 /* Clock Generation Unit Parameters */
18994
18995 #define PARAM_CGU0_CSEL_DEFAULT                       4
18996 #define PARAM_CGU0_DSEL_DEFAULT                       8
18997 #define PARAM_CGU0_MSEL_DEFAULT                      16
18998 #define PARAM_CGU0_OSEL_DEFAULT                      16
18999 #define PARAM_CGU0_PLLBP_DEFAULT                      0
19000 #define PARAM_CGU0_S0SEL_DEFAULT                      2
19001 #define PARAM_CGU0_S1SEL_DEFAULT                      2
19002 #define PARAM_CGU0_SYSSEL_DEFAULT                     8
19003
19004
19005 /* Dynamic Power Management Parameters */
19006
19007 #define PARAM_DPM0_NUM_CCLK                           2
19008 #define PARAM_DPM0_NUM_HV                             8
19009 #define PARAM_DPM0_NUM_SCLK                           4
19010 #define PARAM_DPM0_NUM_WAKE                           8
19011
19012
19013
19014 /* Universal Serial Bus Controller Parameters */
19015
19016 #define PARAM_USB0_DMA_CHAN                           8
19017 #define PARAM_USB0_DYN_FIFO_SIZE                      1
19018 #define PARAM_USB0_FS_PHY                             0
19019 #define PARAM_USB0_HS_PHY                             1
19020 #define PARAM_USB0_LOOPBACK                           1
19021 #define PARAM_USB0_NUM_ENDPTS                        12
19022 #define PARAM_USB0_NUM_ENDPTS_MINUS_1                11
19023
19024
19025 /* Data Memory Unit Parameters */
19026
19027 #define PARAM_L1DM0_L1_BASE_ADDRESS          1111111110
19028
19029
19030
19031
19032
19033
19034
19035
19036 /* ===================================
19037        Trigger Master Definitions
19038    =================================== */
19039 /*      -- RESERVED --                         0  */
19040 #define TRGM_CGU0_EVT                          1           /* Event */
19041 #define TRGM_TIMER0_TMR0                       2           /* Timer 0 */
19042 #define TRGM_TIMER0_TMR1                       3           /* Timer 1 */
19043 #define TRGM_TIMER0_TMR2                       4           /* Timer 2 */
19044 #define TRGM_TIMER0_TMR3                       5           /* Timer 3 */
19045 #define TRGM_TIMER0_TMR4                       6           /* Timer 4 */
19046 #define TRGM_TIMER0_TMR5                       7           /* Timer 5 */
19047 #define TRGM_TIMER0_TMR6                       8           /* Timer 6 */
19048 #define TRGM_TIMER0_TMR7                       9           /* Timer 7 */
19049 #define TRGM_PINT0_BLOCK                      10           /* Pin Interrupt Block */
19050 #define TRGM_PINT1_BLOCK                      11           /* Pin Interrupt Block */
19051 #define TRGM_PINT2_BLOCK                      12           /* Pin Interrupt Block */
19052 #define TRGM_PINT3_BLOCK                      13           /* Pin Interrupt Block */
19053 #define TRGM_PINT4_BLOCK                      14           /* Pin Interrupt Block */
19054 #define TRGM_PINT5_BLOCK                      15           /* Pin Interrupt Block */
19055 #define TRGM_CNT0_STAT                        16           /* Status */
19056 #define TRGM_PWM0_SYNC                        17           /* PWMTMR Group */
19057 #define TRGM_PWM1_SYNC                        18           /* PWMTMR Group */
19058 #define TRGM_ACM0_EVT_COMPLETE                19           /* Event Complete */
19059 #define TRGM_SPORT0_A_DMA                     20           /* Channel A DMA */
19060 #define TRGM_SPORT0_B_DMA                     21           /* Channel B DMA */
19061 #define TRGM_SPORT1_A_DMA                     22           /* Channel A DMA */
19062 #define TRGM_SPORT1_B_DMA                     23           /* Channel B DMA */
19063 #define TRGM_SPORT2_A_DMA                     24           /* Channel A DMA */
19064 #define TRGM_SPORT2_B_DMA                     25           /* Channel B DMA */
19065 #define TRGM_SPI0_TXDMA                       26           /* TX DMA Channel */
19066 #define TRGM_SPI0_RXDMA                       27           /* RX DMA Channel */
19067 #define TRGM_SPI1_TXDMA                       28           /* TX DMA Channel */
19068 #define TRGM_SPI1_RXDMA                       29           /* RX DMA Channel */
19069 #define TRGM_RSI0_DMA                         30           /* DMA Channel */
19070 #define TRGM_SDU0_DMA                         31           /* DMA */
19071 /*      -- RESERVED --                        32  */
19072 #define TRGM_EMAC0_STAT                       33           /* Status */
19073 #define TRGM_EMAC1_STAT                       34           /* Status */
19074 #define TRGM_LP0_DMA                          35           /* DMA Channel */
19075 #define TRGM_LP1_DMA                          36           /* DMA Channel */
19076 #define TRGM_LP2_DMA                          37           /* DMA Channel */
19077 #define TRGM_LP3_DMA                          38           /* DMA Channel */
19078 #define TRGM_UART0_TXDMA                      39           /* Transmit DMA */
19079 #define TRGM_UART0_RXDMA                      40           /* Receive DMA */
19080 #define TRGM_UART1_TXDMA                      41           /* Transmit DMA */
19081 #define TRGM_UART1_RXDMA                      42           /* Receive DMA */
19082 #define TRGM_MDMA0_SRC                        43           /* Memory DMA Stream 0 Source / CRC0 Input Channel */
19083 #define TRGM_MDMA0_DST                        44           /* Memory DMA Stream 0 Destination / CRC0 Output Channel */
19084 #define TRGM_MDMA1_SRC                        45           /* Memory DMA Stream 1 Source / CRC1 Input Channel */
19085 #define TRGM_MDMA1_DST                        46           /* Memory DMA Stream 1 Destination / CRC1 Output Channel */
19086 #define TRGM_MDMA2_SRC                        47           /* Memory DMA Stream 2 Source Channel */
19087 #define TRGM_MDMA2_DST                        48           /* Memory DMA Stream 2 Destination Channel */
19088 #define TRGM_MDMA3_SRC                        49           /* Memory DMA Stream 3 Source Channel */
19089 #define TRGM_MDMA3_DST                        50           /* Memory DMA Stream 3 Destination Channel */
19090 #define TRGM_EPPI0_CH0_DMA                    51           /* Channel 0 DMA */
19091 #define TRGM_EPPI0_CH1_DMA                    52           /* Channel 1 DMA */
19092 #define TRGM_EPPI2_CH0_DMA                    53           /* Channel 0 DMA */
19093 #define TRGM_EPPI2_CH1_DMA                    54           /* Channel 1 DMA */
19094 #define TRGM_EPPI1_CH0_DMA                    55           /* Channel 0 DMA */
19095 #define TRGM_EPPI1_CH1_DMA                    56           /* Channel 1 DMA */
19096 #define TRGM_PIXC0_CH0_DMA                    57           /* Channel 0 DMA */
19097 #define TRGM_PIXC0_CH1_DMA                    58           /* Channel 1 DMA */
19098 #define TRGM_PIXC0_CH2_DMA                    59           /* Channel 2 DMA */
19099 #define TRGM_PVP0_CPDOB_DMA                   60           /* Camera Pipe Data Out B DMA Channel */
19100 #define TRGM_PVP0_CPDOC_DMA                   61           /* Camera Pipe Data Out C DMA Channel */
19101 #define TRGM_PVP0_CPSTAT_DMA                  62           /* Camera Pipe Status Out DMA Channel */
19102 #define TRGM_PVP0_CPCI_DMA                    63           /* Camera Pipe Control In DMA Channel */
19103 #define TRGM_PVP0_MPDO_DMA                    64           /* Memory Pipe Data Out DMA Channel */
19104 #define TRGM_PVP0_MPDI_DMA                    65           /* Memory Pipe Data In DMA Channel */
19105 #define TRGM_PVP0_MPSTAT_DMA                  66           /* Memory Pipe Status Out DMA Channel */
19106 #define TRGM_PVP0_MPCI_DMA                    67           /* Memory Pipe Control In DMA Channel */
19107 #define TRGM_PVP0_CPDOA_DMA                   68           /* Camera Pipe Data Out A DMA Channel */
19108 #define TRGM_USB0_DATA                        69           /* DMA Status/Transfer Complete */
19109 /*      -- RESERVED --                        70  */
19110 #define TRGM_SEC0_FAULT                       71           /* Fault */
19111 #define TRGM_SOFT0                            72           /* Software-driven Trigger 0 */
19112 #define TRGM_SOFT1                            73           /* Software-driven Trigger 1 */
19113 #define TRGM_SOFT2                            74           /* Software-driven Trigger 2 */
19114 #define TRGM_SOFT3                            75           /* Software-driven Trigger 3 */
19115 #define TRGM_SOFT4                            76           /* Software-driven Trigger 4 */
19116 #define TRGM_SOFT5                            77           /* Software-driven Trigger 5 */
19117 #define TRGM_PVP0_STAT0                       78           /* Status 0 */
19118 #define TRGM_PVP0_STAT1                       79           /* Status 1 */
19119 #define TRGM_SWU0_EVT                         80           /* Event */
19120 #define TRGM_SWU1_EVT                         81           /* Event */
19121 #define TRGM_SWU2_EVT                         82           /* Event */
19122 #define TRGM_SWU3_EVT                         83           /* Event */
19123 #define TRGM_SWU4_EVT                         84           /* Event */
19124 #define TRGM_SWU5_EVT                         85           /* Event */
19125 #define TRGM_SWU6_EVT                         86           /* Event */
19126
19127 /* ===================================
19128        Trigger Slave Definitions
19129    =================================== */
19130 #define TRGS_RCU0_SYSRST0                      0           /* System Reset 0 */
19131 #define TRGS_RCU0_SYSRST1                      1           /* System Reset 1 */
19132 #define TRGS_TIMER0_TMR0                       2           /* Timer 0 */
19133 #define TRGS_TIMER0_TMR1                       3           /* Timer 1 */
19134 #define TRGS_TIMER0_TMR2                       4           /* Timer 2 */
19135 #define TRGS_TIMER0_TMR3                       5           /* Timer 3 */
19136 #define TRGS_TIMER0_TMR4                       6           /* Timer 4 */
19137 #define TRGS_TIMER0_TMR5                       7           /* Timer 5 */
19138 #define TRGS_TIMER0_TMR6                       8           /* Timer 6 */
19139 #define TRGS_TIMER0_TMR7                       9           /* Timer 7 */
19140 /*      -- RESERVED --                        10  */
19141 /*      -- RESERVED --                        11  */
19142 #define TRGS_C0_NMI_S0                        12           /* NMI (Core 0) Slave 0 */
19143 #define TRGS_C0_NMI_S1                        13           /* NMI (Core 0) Slave 1 */
19144 #define TRGS_C1_NMI_S0                        14           /* NMI (Core 1) Slave 0 */
19145 #define TRGS_C1_NMI_S1                        15           /* NMI (Core 1) Slave 1 */
19146 #define TRGS_TRU0_IRQ0                        16           /* Interrupt Request 0 */
19147 #define TRGS_TRU0_IRQ1                        17           /* Interrupt Request 1 */
19148 #define TRGS_TRU0_IRQ2                        18           /* Interrupt Request 2 */
19149 #define TRGS_TRU0_IRQ3                        19           /* Interrupt Request 3 */
19150 #define TRGS_SPORT0_A_DMA                     20           /* Channel A DMA */
19151 #define TRGS_SPORT0_B_DMA                     21           /* Channel B DMA */
19152 #define TRGS_SPORT1_A_DMA                     22           /* Channel A DMA */
19153 #define TRGS_SPORT1_B_DMA                     23           /* Channel B DMA */
19154 #define TRGS_SPORT2_A_DMA                     24           /* Channel A DMA */
19155 #define TRGS_SPORT2_B_DMA                     25           /* Channel B DMA */
19156 #define TRGS_SPI0_TXDMA                       26           /* TX DMA Channel */
19157 #define TRGS_SPI0_RXDMA                       27           /* RX DMA Channel */
19158 #define TRGS_SPI1_TXDMA                       28           /* TX DMA Channel */
19159 #define TRGS_SPI1_RXDMA                       29           /* RX DMA Channel */
19160 #define TRGS_RSI0_DMA                         30           /* DMA Channel */
19161 #define TRGS_SDU0_DMA                         31           /* DMA */
19162 /*      -- RESERVED --                        32  */
19163 #define TRGS_ACM0_TRIG2                       33           /* Trigger Input 2 */
19164 #define TRGS_ACM0_TRIG3                       34           /* Trigger Input 3 */
19165 #define TRGS_LP0_DMA                          35           /* DMA Channel */
19166 #define TRGS_LP1_DMA                          36           /* DMA Channel */
19167 #define TRGS_LP2_DMA                          37           /* DMA Channel */
19168 #define TRGS_LP3_DMA                          38           /* DMA Channel */
19169 #define TRGS_UART0_TXDMA                      39           /* Transmit DMA */
19170 #define TRGS_UART0_RXDMA                      40           /* Receive DMA */
19171 #define TRGS_UART1_TXDMA                      41           /* Transmit DMA */
19172 #define TRGS_UART1_RXDMA                      42           /* Receive DMA */
19173 #define TRGS_MDMA0_SRC                        43           /* Memory DMA Stream 0 Source / CRC0 Input Channel */
19174 #define TRGS_MDMA0_DST                        44           /* Memory DMA Stream 0 Destination / CRC0 Output Channel */
19175 #define TRGS_MDMA1_SRC                        45           /* Memory DMA Stream 1 Source / CRC1 Input Channel */
19176 #define TRGS_MDMA1_DST                        46           /* Memory DMA Stream 1 Destination / CRC1 Output Channel */
19177 #define TRGS_MDMA2_SRC                        47           /* Memory DMA Stream 2 Source Channel */
19178 #define TRGS_MDMA2_DST                        48           /* Memory DMA Stream 2 Destination Channel */
19179 #define TRGS_MDMA3_SRC                        49           /* Memory DMA Stream 3 Source Channel */
19180 #define TRGS_MDMA3_DST                        50           /* Memory DMA Stream 3 Destination Channel */
19181 #define TRGS_EPPI0_CH0_DMA                    51           /* Channel 0 DMA */
19182 #define TRGS_EPPI0_CH1_DMA                    52           /* Channel 1 DMA */
19183 #define TRGS_EPPI2_CH0_DMA                    53           /* Channel 0 DMA */
19184 #define TRGS_EPPI2_CH1_DMA                    54           /* Channel 1 DMA */
19185 #define TRGS_EPPI1_CH0_DMA                    55           /* Channel 0 DMA */
19186 #define TRGS_EPPI1_CH1_DMA                    56           /* Channel 1 DMA */
19187 #define TRGS_PIXC0_CH0_DMA                    57           /* Channel 0 DMA */
19188 #define TRGS_PIXC0_CH1_DMA                    58           /* Channel 1 DMA */
19189 #define TRGS_PIXC0_CH2_DMA                    59           /* Channel 2 DMA */
19190 #define TRGS_PVP0_CPDOB_DMA                   60           /* Camera Pipe Data Out B DMA Channel */
19191 #define TRGS_PVP0_CPDOC_DMA                   61           /* Camera Pipe Data Out C DMA Channel */
19192 #define TRGS_PVP0_CPSTAT_DMA                  62           /* Camera Pipe Status Out DMA Channel */
19193 #define TRGS_PVP0_CPCI_DMA                    63           /* Camera Pipe Control In DMA Channel */
19194 #define TRGS_PVP0_MPDO_DMA                    64           /* Memory Pipe Data Out DMA Channel */
19195 #define TRGS_PVP0_MPDI_DMA                    65           /* Memory Pipe Data In DMA Channel */
19196 #define TRGS_PVP0_MPSTAT_DMA                  66           /* Memory Pipe Status Out DMA Channel */
19197 #define TRGS_PVP0_MPCI_DMA                    67           /* Memory Pipe Control In DMA Channel */
19198 #define TRGS_PVP0_CPDOA_DMA                   68           /* Camera Pipe Data Out A DMA Channel */
19199 #define TRGS_SDU0_SLAVE                       69           /* Slave Trigger */
19200 /*      -- RESERVED --                        70  */
19201 #define TRGS_C0_WAKE0                         71           /* Core 0 Wakeup Input 0 */
19202 #define TRGS_C0_WAKE1                         72           /* Core 0 Wakeup Input 1 */
19203 #define TRGS_C0_WAKE2                         73           /* Core 0 Wakeup Input 2 */
19204 #define TRGS_C0_WAKE3                         74           /* Core 0 Wakeup Input 3 */
19205 #define TRGS_C1_WAKE0                         75           /* Core 1 Wakeup Input 0 */
19206 #define TRGS_C1_WAKE1                         76           /* Core 1 Wakeup Input 1 */
19207 #define TRGS_C1_WAKE2                         77           /* Core 1 Wakeup Input 2 */
19208 #define TRGS_C1_WAKE3                         78           /* Core 1 Wakeup Input 3 */
19209 /*      -- RESERVED --                        79  */
19210 #define TRGS_SWU0_EVT                         80           /* Event */
19211 #define TRGS_SWU1_EVT                         81           /* Event */
19212 #define TRGS_SWU2_EVT                         82           /* Event */
19213 #define TRGS_SWU3_EVT                         83           /* Event */
19214 #define TRGS_SWU4_EVT                         84           /* Event */
19215 #define TRGS_SWU5_EVT                         85           /* Event */
19216 #define TRGS_SWU6_EVT                         86           /* Event */
19217
19218
19219 /* ============================================================================
19220        Memory Map Macros
19221    ============================================================================ */
19222
19223 /* ADSP-BF608 is a multi-core processor */
19224
19225 #define MEM_NUM_CORES                   2
19226
19227 /* Internal memory range */
19228
19229 #define MEM_BASE_INTERNAL               0xC0000000
19230 #define MEM_END_INTERNAL                0xFFFFFFFF
19231 #define MEM_SIZE_INTERNAL               0x40000000
19232
19233 /* External memory range */
19234
19235 #define MEM_BASE_EXTERNAL               0x00000000
19236 #define MEM_END_EXTERNAL                0xBFFFFFFF
19237 #define MEM_SIZE_EXTERNAL               0xC0000000
19238
19239 /* Shared DDR2 or LPDDR Memory (256 MB) */
19240
19241 #define MEM_BASE_DDR                    0x00000000
19242 #define MEM_END_DDR                     0x0FFFFFFF
19243 #define MEM_SIZE_DDR                    0x10000000
19244
19245 /* Shared Async Memory (256 MB) */
19246
19247 #define MEM_BASE_ASYNC                  0xB0000000
19248 #define MEM_END_ASYNC                   0xBFFFFFFF
19249 #define MEM_SIZE_ASYNC                  0x10000000
19250
19251 /* Shared Async Memory Bank 0 (64 MB) */
19252
19253 #define MEM_BASE_ASYNC_0                0xB0000000
19254 #define MEM_END_ASYNC_0                 0xB3FFFFFF
19255 #define MEM_SIZE_ASYNC_0                0x4000000
19256
19257 /* Shared Async Memory Bank 1 (64 MB) */
19258
19259 #define MEM_BASE_ASYNC_1                0xB4000000
19260 #define MEM_END_ASYNC_1                 0xB7FFFFFF
19261 #define MEM_SIZE_ASYNC_1                0x4000000
19262
19263 /* Shared Async Memory Bank 2 (64 MB) */
19264
19265 #define MEM_BASE_ASYNC_2                0xB8000000
19266 #define MEM_END_ASYNC_2                 0xBBFFFFFF
19267 #define MEM_SIZE_ASYNC_2                0x4000000
19268
19269 /* Shared Async Memory Bank 3 (64 MB) */
19270
19271 #define MEM_BASE_ASYNC_3                0xBC000000
19272 #define MEM_END_ASYNC_3                 0xBFFFFFFF
19273 #define MEM_SIZE_ASYNC_3                0x4000000
19274
19275 /* Shared L2 ROM (32 KB) */
19276
19277 #define MEM_BASE_L2_ROM                 0xC8000000
19278 #define MEM_END_L2_ROM                  0xC8007FFF
19279 #define MEM_SIZE_L2_ROM                 0x8000
19280
19281 /* Shared L2 SRAM (256 KB) */
19282
19283 #define MEM_BASE_L2_SRAM                0xC8080000
19284 #define MEM_END_L2_SRAM                 0xC80BFFFF
19285 #define MEM_SIZE_L2_SRAM                0x40000
19286
19287 /* Core 1 L1 Data Bank A (32 KB) */
19288
19289 #define MEM_C1_BASE_L1DM_A              0xFF400000
19290 #define MEM_C1_END_L1DM_A               0xFF407FFF
19291 #define MEM_C1_SIZE_L1DM_A              0x8000
19292
19293 /* Core 1 L1 Data Bank A SRAM (16 KB) */
19294
19295 #define MEM_C1_BASE_L1DM_A_SRAM         0xFF400000
19296 #define MEM_C1_END_L1DM_A_SRAM          0xFF403FFF
19297 #define MEM_C1_SIZE_L1DM_A_SRAM         0x4000
19298
19299 /* Core 1 L1 Data Bank A SRAM/Cache (16 KB) */
19300
19301 #define MEM_C1_BASE_L1DM_A_SRAM_CACHE   0xFF404000
19302 #define MEM_C1_END_L1DM_A_SRAM_CACHE    0xFF407FFF
19303 #define MEM_C1_SIZE_L1DM_A_SRAM_CACHE   0x4000
19304
19305 /* Core 1 L1 Data Bank B (32 KB) */
19306
19307 #define MEM_C1_BASE_L1DM_B              0xFF500000
19308 #define MEM_C1_END_L1DM_B               0xFF507FFF
19309 #define MEM_C1_SIZE_L1DM_B              0x8000
19310
19311 /* Core 1 L1 Data Bank B SRAM (16 KB) */
19312
19313 #define MEM_C1_BASE_L1DM_B_SRAM         0xFF500000
19314 #define MEM_C1_END_L1DM_B_SRAM          0xFF503FFF
19315 #define MEM_C1_SIZE_L1DM_B_SRAM         0x4000
19316
19317 /* Core 1 L1 Data Bank B SRAM/Cache (16 KB) */
19318
19319 #define MEM_C1_BASE_L1DM_B_SRAM_CACHE   0xFF504000
19320 #define MEM_C1_END_L1DM_B_SRAM_CACHE    0xFF507FFF
19321 #define MEM_C1_SIZE_L1DM_B_SRAM_CACHE   0x4000
19322
19323 /* Core 1 L1 Instruction (80 KB) */
19324
19325 #define MEM_C1_BASE_L1IM                0xFF600000
19326 #define MEM_C1_END_L1IM                 0xFF613FFF
19327 #define MEM_C1_SIZE_L1IM                0x14000
19328
19329 /* Core 1 L1 Instruction SRAM (64 KB) */
19330
19331 #define MEM_C1_BASE_L1IM_SRAM           0xFF600000
19332 #define MEM_C1_END_L1IM_SRAM            0xFF60FFFF
19333 #define MEM_C1_SIZE_L1IM_SRAM           0x10000
19334
19335 /* Core 1 L1 Instruction SRAM/Cache (16 KB) */
19336
19337 #define MEM_C1_BASE_L1IM_SRAM_CACHE     0xFF610000
19338 #define MEM_C1_END_L1IM_SRAM_CACHE      0xFF613FFF
19339 #define MEM_C1_SIZE_L1IM_SRAM_CACHE     0x4000
19340
19341 /* Core 1 L1 Scratchpad SRAM (4 KB) */
19342
19343 #define MEM_C1_BASE_L1_XPAD_SRAM        0xFF700000
19344 #define MEM_C1_END_L1_XPAD_SRAM         0xFF700FFF
19345 #define MEM_C1_SIZE_L1_XPAD_SRAM        0x1000
19346
19347 /* Core 0 L1 Data Bank A (32 KB) */
19348
19349 #define MEM_C0_BASE_L1DM_A              0xFF800000
19350 #define MEM_C0_END_L1DM_A               0xFF807FFF
19351 #define MEM_C0_SIZE_L1DM_A              0x8000
19352
19353 /* Core 0 L1 Data Bank A SRAM (16 KB) */
19354
19355 #define MEM_C0_BASE_L1DM_A_SRAM         0xFF800000
19356 #define MEM_C0_END_L1DM_A_SRAM          0xFF803FFF
19357 #define MEM_C0_SIZE_L1DM_A_SRAM         0x4000
19358
19359 /* Core 0 L1 Data Bank A SRAM/Cache (16 KB) */
19360
19361 #define MEM_C0_BASE_L1DM_A_SRAM_CACHE   0xFF804000
19362 #define MEM_C0_END_L1DM_A_SRAM_CACHE    0xFF807FFF
19363 #define MEM_C0_SIZE_L1DM_A_SRAM_CACHE   0x4000
19364
19365 /* Core 0 L1 Data Bank B (32 KB) */
19366
19367 #define MEM_C0_BASE_L1DM_B              0xFF900000
19368 #define MEM_C0_END_L1DM_B               0xFF907FFF
19369 #define MEM_C0_SIZE_L1DM_B              0x8000
19370
19371 /* Core 0 L1 Data Bank B SRAM (16 KB) */
19372
19373 #define MEM_C0_BASE_L1DM_B_SRAM         0xFF900000
19374 #define MEM_C0_END_L1DM_B_SRAM          0xFF903FFF
19375 #define MEM_C0_SIZE_L1DM_B_SRAM         0x4000
19376
19377 /* Core 0 L1 Data Bank B SRAM/Cache (16 KB) */
19378
19379 #define MEM_C0_BASE_L1DM_B_SRAM_CACHE   0xFF904000
19380 #define MEM_C0_END_L1DM_B_SRAM_CACHE    0xFF907FFF
19381 #define MEM_C0_SIZE_L1DM_B_SRAM_CACHE   0x4000
19382
19383 /* Core 0 L1 Instruction (80 KB) */
19384
19385 #define MEM_C0_BASE_L1IM                0xFFA00000
19386 #define MEM_C0_END_L1IM                 0xFFA13FFF
19387 #define MEM_C0_SIZE_L1IM                0x14000
19388
19389 /* Core 0 L1 Instruction SRAM (64 KB) */
19390
19391 #define MEM_C0_BASE_L1IM_SRAM           0xFFA00000
19392 #define MEM_C0_END_L1IM_SRAM            0xFFA0FFFF
19393 #define MEM_C0_SIZE_L1IM_SRAM           0x10000
19394
19395 /* Core 0 L1 Instruction SRAM/Cache (16 KB) */
19396
19397 #define MEM_C0_BASE_L1IM_SRAM_CACHE     0xFFA10000
19398 #define MEM_C0_END_L1IM_SRAM_CACHE      0xFFA13FFF
19399 #define MEM_C0_SIZE_L1IM_SRAM_CACHE     0x4000
19400
19401 /* Core 0 L1 Scratchpad SRAM (4 KB) */
19402
19403 #define MEM_C0_BASE_L1_XPAD_SRAM        0xFFB00000
19404 #define MEM_C0_END_L1_XPAD_SRAM         0xFFB00FFF
19405 #define MEM_C0_SIZE_L1_XPAD_SRAM        0x1000
19406
19407 /* Shared System MMR Registers (2 MB) */
19408
19409 #define MEM_BASE_MMR_SYSTEM             0xFFC00000
19410 #define MEM_END_MMR_SYSTEM              0xFFDFFFFF
19411 #define MEM_SIZE_MMR_SYSTEM             0x200000
19412
19413 /* Core 0 Core MMR Registers (2 MB) */
19414
19415 #define MEM_C0_BASE_MMR_CORE            0xFFE00000
19416 #define MEM_C0_END_MMR_CORE             0xFFFFFFFF
19417 #define MEM_C0_SIZE_MMR_CORE            0x200000
19418
19419 /* Core 1 Core MMR Registers (2 MB) */
19420
19421 #define MEM_C1_BASE_MMR_CORE            0xFFE00000
19422 #define MEM_C1_END_MMR_CORE             0xFFFFFFFF
19423 #define MEM_C1_SIZE_MMR_CORE            0x200000
19424
19425
19426 #endif  /* end ifndef _DEF_BF608_H */