]> rtime.felk.cvut.cz Git - fpga/zynq/canbench-sw.git/blob - system/ip/sja1000_1.0/hdl/can_ibo.v
added sja1000 IP
[fpga/zynq/canbench-sw.git] / system / ip / sja1000_1.0 / hdl / can_ibo.v
1 //////////////////////////////////////////////////////////////////////
2 ////                                                              ////
3 ////  can_ibo.v                                                   ////
4 ////                                                              ////
5 ////                                                              ////
6 ////  This file is part of the CAN Protocol Controller            ////
7 ////  http://www.opencores.org/projects/can/                      ////
8 ////                                                              ////
9 ////                                                              ////
10 ////  Author(s):                                                  ////
11 ////       Igor Mohor                                             ////
12 ////       igorm@opencores.org                                    ////
13 ////                                                              ////
14 ////                                                              ////
15 ////  All additional information is available in the README.txt   ////
16 ////  file.                                                       ////
17 ////                                                              ////
18 //////////////////////////////////////////////////////////////////////
19 ////                                                              ////
20 //// Copyright (C) 2002, 2003, 2004 Authors                       ////
21 ////                                                              ////
22 //// This source file may be used and distributed without         ////
23 //// restriction provided that this copyright statement is not    ////
24 //// removed from the file and that any derivative work contains  ////
25 //// the original copyright notice and the associated disclaimer. ////
26 ////                                                              ////
27 //// This source file is free software; you can redistribute it   ////
28 //// and/or modify it under the terms of the GNU Lesser General   ////
29 //// Public License as published by the Free Software Foundation; ////
30 //// either version 2.1 of the License, or (at your option) any   ////
31 //// later version.                                               ////
32 ////                                                              ////
33 //// This source is distributed in the hope that it will be       ////
34 //// useful, but WITHOUT ANY WARRANTY; without even the implied   ////
35 //// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR      ////
36 //// PURPOSE.  See the GNU Lesser General Public License for more ////
37 //// details.                                                     ////
38 ////                                                              ////
39 //// You should have received a copy of the GNU Lesser General    ////
40 //// Public License along with this source; if not, download it   ////
41 //// from http://www.opencores.org/lgpl.shtml                     ////
42 ////                                                              ////
43 //// The CAN protocol is developed by Robert Bosch GmbH and       ////
44 //// protected by patents. Anybody who wants to implement this    ////
45 //// CAN IP core on silicon has to obtain a CAN protocol license  ////
46 //// from Bosch.                                                  ////
47 ////                                                              ////
48 //////////////////////////////////////////////////////////////////////
49 //
50 // CVS Revision History
51 //
52 // $Log: not supported by cvs2svn $
53 // Revision 1.2  2003/02/09 02:24:33  mohor
54 // Bosch license warning added. Error counters finished. Overload frames
55 // still need to be fixed.
56 //
57 // Revision 1.1  2003/02/04 14:34:52  mohor
58 // *** empty log message ***
59 //
60 //
61 //
62 //
63
64
65 // This module only inverts bit order
66 module can_ibo
67
68   di,
69   do
70 );
71
72 input   [7:0] di;
73 output  [7:0] do;
74
75 assign do[0] = di[7];
76 assign do[1] = di[6];
77 assign do[2] = di[5];
78 assign do[3] = di[4];
79 assign do[4] = di[3];
80 assign do[5] = di[2];
81 assign do[6] = di[1];
82 assign do[7] = di[0];
83
84 endmodule