arch/arm/mach-omap2/clock2420_data.c

   1 /*
   2  * OMAP2420 clock data
   3  *
   4  * Copyright (C) 2005-2009, 2012 Texas Instruments, Inc.
   5  * Copyright (C) 2004-2011 Nokia Corporation
   6  *
   7  * Contacts:
   8  * Richard Woodruff <r-woodruff2@ti.com>
   9  * Paul Walmsley
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License version 2 as
  13  * published by the Free Software Foundation.
  14  */
  15
  16 #include <linux/kernel.h>
  17 #include <linux/io.h>
  18 #include <linux/clk.h>
  19 #include <linux/list.h>
  20
  21 #include "soc.h"
  22 #include "iomap.h"
  23 #include "clock.h"
  24 #include "clock2xxx.h"
  25 #include "opp2xxx.h"
  26 #include "cm2xxx.h"
  27 #include "prm2xxx_3xxx.h"
  28 #include "prm-regbits-24xx.h"
  29 #include "cm-regbits-24xx.h"
  30 #include "sdrc.h"
  31 #include "control.h"
  32
  33 #define OMAP_CM_REGADDR                 OMAP2420_CM_REGADDR
  34
  35 /*
  36  * 2420 clock tree.
  37  *
  38  * NOTE:In many cases here we are assigning a 'default' parent. In
  39  *      many cases the parent is selectable. The set parent calls will
  40  *      also switch sources.
  41  *
  42  *      Several sources are given initial rates which may be wrong, this will
  43  *      be fixed up in the init func.
  44  *
  45  *      Things are broadly separated below by clock domains. It is
  46  *      noteworthy that most peripherals have dependencies on multiple clock
  47  *      domains. Many get their interface clocks from the L4 domain, but get
  48  *      functional clocks from fixed sources or other core domain derived
  49  *      clocks.
  50  */
  51
  52 /* Base external input clocks */
  53 static struct clk func_32k_ck = {
  54         .name           = "func_32k_ck",
  55         .ops            = &clkops_null,
  56         .rate           = 32768,
  57         .clkdm_name     = "wkup_clkdm",
  58 };
  59
  60 static struct clk secure_32k_ck = {
  61         .name           = "secure_32k_ck",
  62         .ops            = &clkops_null,
  63         .rate           = 32768,
  64         .clkdm_name     = "wkup_clkdm",
  65 };
  66
  67 /* Typical 12/13MHz in standalone mode, will be 26Mhz in chassis mode */
  68 static struct clk osc_ck = {            /* (*12, *13, 19.2, *26, 38.4)MHz */
  69         .name           = "osc_ck",
  70         .ops            = &clkops_oscck,
  71         .clkdm_name     = "wkup_clkdm",
  72         .recalc         = &omap2_osc_clk_recalc,
  73 };
  74
  75 /* Without modem likely 12MHz, with modem likely 13MHz */
  76 static struct clk sys_ck = {            /* (*12, *13, 19.2, 26, 38.4)MHz */
  77         .name           = "sys_ck",             /* ~ ref_clk also */
  78         .ops            = &clkops_null,
  79         .parent         = &osc_ck,
  80         .clkdm_name     = "wkup_clkdm",
  81         .recalc         = &omap2xxx_sys_clk_recalc,
  82 };
  83
  84 static struct clk alt_ck = {            /* Typical 54M or 48M, may not exist */
  85         .name           = "alt_ck",
  86         .ops            = &clkops_null,
  87         .rate           = 54000000,
  88         .clkdm_name     = "wkup_clkdm",
  89 };
  90
  91 /* Optional external clock input for McBSP CLKS */
  92 static struct clk mcbsp_clks = {
  93         .name           = "mcbsp_clks",
  94         .ops            = &clkops_null,
  95 };
  96
  97 /*
  98  * Analog domain root source clocks
  99  */
 100
 101 /* dpll_ck, is broken out in to special cases through clksel */
 102 /* REVISIT: Rate changes on dpll_ck trigger a full set change.  ...
 103  * deal with this
 104  */
 105
 106 static struct dpll_data dpll_dd = {
 107         .mult_div1_reg          = OMAP_CM_REGADDR(PLL_MOD, CM_CLKSEL1),
 108         .mult_mask              = OMAP24XX_DPLL_MULT_MASK,
 109         .div1_mask              = OMAP24XX_DPLL_DIV_MASK,
 110         .clk_bypass             = &sys_ck,
 111         .clk_ref                = &sys_ck,
 112         .control_reg            = OMAP_CM_REGADDR(PLL_MOD, CM_CLKEN),
 113         .enable_mask            = OMAP24XX_EN_DPLL_MASK,
 114         .max_multiplier         = 1023,
 115         .min_divider            = 1,
 116         .max_divider            = 16,
 117 };
 118
 119 /*
 120  * XXX Cannot add round_rate here yet, as this is still a composite clock,
 121  * not just a DPLL
 122  */
 123 static struct clk dpll_ck = {
 124         .name           = "dpll_ck",
 125         .ops            = &clkops_omap2xxx_dpll_ops,
 126         .parent         = &sys_ck,              /* Can be func_32k also */
 127         .init           = &omap2xxx_clkt_dpllcore_init,
 128         .dpll_data      = &dpll_dd,
 129         .clkdm_name     = "wkup_clkdm",
 130         .recalc         = &omap2_dpllcore_recalc,
 131         .set_rate       = &omap2_reprogram_dpllcore,
 132 };
 133
 134 static struct clk apll96_ck = {
 135         .name           = "apll96_ck",
 136         .ops            = &clkops_apll96,
 137         .parent         = &sys_ck,
 138         .rate           = 96000000,
 139         .flags          = ENABLE_ON_INIT,
 140         .clkdm_name     = "wkup_clkdm",
 141         .enable_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKEN),
 142         .enable_bit     = OMAP24XX_EN_96M_PLL_SHIFT,
 143 };
 144
 145 static struct clk apll54_ck = {
 146         .name           = "apll54_ck",
 147         .ops            = &clkops_apll54,
 148         .parent         = &sys_ck,
 149         .rate           = 54000000,
 150         .flags          = ENABLE_ON_INIT,
 151         .clkdm_name     = "wkup_clkdm",
 152         .enable_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKEN),
 153         .enable_bit     = OMAP24XX_EN_54M_PLL_SHIFT,
 154 };
 155
 156 /*
 157  * PRCM digital base sources
 158  */
 159
 160 /* func_54m_ck */
 161
 162 static const struct clksel_rate func_54m_apll54_rates[] = {
 163         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 164         { .div = 0 },
 165 };
 166
 167 static const struct clksel_rate func_54m_alt_rates[] = {
 168         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 169         { .div = 0 },
 170 };
 171
 172 static const struct clksel func_54m_clksel[] = {
 173         { .parent = &apll54_ck, .rates = func_54m_apll54_rates, },
 174         { .parent = &alt_ck,    .rates = func_54m_alt_rates, },
 175         { .parent = NULL },
 176 };
 177
 178 static struct clk func_54m_ck = {
 179         .name           = "func_54m_ck",
 180         .ops            = &clkops_null,
 181         .parent         = &apll54_ck,   /* can also be alt_clk */
 182         .clkdm_name     = "wkup_clkdm",
 183         .init           = &omap2_init_clksel_parent,
 184         .clksel_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKSEL1),
 185         .clksel_mask    = OMAP24XX_54M_SOURCE_MASK,
 186         .clksel         = func_54m_clksel,
 187         .recalc         = &omap2_clksel_recalc,
 188 };
 189
 190 static struct clk core_ck = {
 191         .name           = "core_ck",
 192         .ops            = &clkops_null,
 193         .parent         = &dpll_ck,             /* can also be 32k */
 194         .clkdm_name     = "wkup_clkdm",
 195         .recalc         = &followparent_recalc,
 196 };
 197
 198 static struct clk func_96m_ck = {
 199         .name           = "func_96m_ck",
 200         .ops            = &clkops_null,
 201         .parent         = &apll96_ck,
 202         .clkdm_name     = "wkup_clkdm",
 203         .recalc         = &followparent_recalc,
 204 };
 205
 206 /* func_48m_ck */
 207
 208 static const struct clksel_rate func_48m_apll96_rates[] = {
 209         { .div = 2, .val = 0, .flags = RATE_IN_24XX },
 210         { .div = 0 },
 211 };
 212
 213 static const struct clksel_rate func_48m_alt_rates[] = {
 214         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 215         { .div = 0 },
 216 };
 217
 218 static const struct clksel func_48m_clksel[] = {
 219         { .parent = &apll96_ck, .rates = func_48m_apll96_rates },
 220         { .parent = &alt_ck, .rates = func_48m_alt_rates },
 221         { .parent = NULL }
 222 };
 223
 224 static struct clk func_48m_ck = {
 225         .name           = "func_48m_ck",
 226         .ops            = &clkops_null,
 227         .parent         = &apll96_ck,    /* 96M or Alt */
 228         .clkdm_name     = "wkup_clkdm",
 229         .init           = &omap2_init_clksel_parent,
 230         .clksel_reg     = OMAP_CM_REGADDR(PLL_MOD, CM_CLKSEL1),
 231         .clksel_mask    = OMAP24XX_48M_SOURCE_MASK,
 232         .clksel         = func_48m_clksel,
 233         .recalc         = &omap2_clksel_recalc,
 234         .round_rate     = &omap2_clksel_round_rate,
 235         .set_rate       = &omap2_clksel_set_rate
 236 };
 237
 238 static struct clk func_12m_ck = {
 239         .name           = "func_12m_ck",
 240         .ops            = &clkops_null,
 241         .parent         = &func_48m_ck,
 242         .fixed_div      = 4,
 243         .clkdm_name     = "wkup_clkdm",
 244         .recalc         = &omap_fixed_divisor_recalc,
 245 };
 246
 247 /* Secure timer, only available in secure mode */
 248 static struct clk wdt1_osc_ck = {
 249         .name           = "ck_wdt1_osc",
 250         .ops            = &clkops_null, /* RMK: missing? */
 251         .parent         = &osc_ck,
 252         .recalc         = &followparent_recalc,
 253 };
 254
 255 /*
 256  * The common_clkout* clksel_rate structs are common to
 257  * sys_clkout, sys_clkout_src, sys_clkout2, and sys_clkout2_src.
 258  * sys_clkout2_* are 2420-only, so the
 259  * clksel_rate flags fields are inaccurate for those clocks. This is
 260  * harmless since access to those clocks are gated by the struct clk
 261  * flags fields, which mark them as 2420-only.
 262  */
 263 static const struct clksel_rate common_clkout_src_core_rates[] = {
 264         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 265         { .div = 0 }
 266 };
 267
 268 static const struct clksel_rate common_clkout_src_sys_rates[] = {
 269         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 270         { .div = 0 }
 271 };
 272
 273 static const struct clksel_rate common_clkout_src_96m_rates[] = {
 274         { .div = 1, .val = 2, .flags = RATE_IN_24XX },
 275         { .div = 0 }
 276 };
 277
 278 static const struct clksel_rate common_clkout_src_54m_rates[] = {
 279         { .div = 1, .val = 3, .flags = RATE_IN_24XX },
 280         { .div = 0 }
 281 };
 282
 283 static const struct clksel common_clkout_src_clksel[] = {
 284         { .parent = &core_ck,     .rates = common_clkout_src_core_rates },
 285         { .parent = &sys_ck,      .rates = common_clkout_src_sys_rates },
 286         { .parent = &func_96m_ck, .rates = common_clkout_src_96m_rates },
 287         { .parent = &func_54m_ck, .rates = common_clkout_src_54m_rates },
 288         { .parent = NULL }
 289 };
 290
 291 static struct clk sys_clkout_src = {
 292         .name           = "sys_clkout_src",
 293         .ops            = &clkops_omap2_dflt,
 294         .parent         = &func_54m_ck,
 295         .clkdm_name     = "wkup_clkdm",
 296         .enable_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 297         .enable_bit     = OMAP24XX_CLKOUT_EN_SHIFT,
 298         .init           = &omap2_init_clksel_parent,
 299         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 300         .clksel_mask    = OMAP24XX_CLKOUT_SOURCE_MASK,
 301         .clksel         = common_clkout_src_clksel,
 302         .recalc         = &omap2_clksel_recalc,
 303         .round_rate     = &omap2_clksel_round_rate,
 304         .set_rate       = &omap2_clksel_set_rate
 305 };
 306
 307 static const struct clksel_rate common_clkout_rates[] = {
 308         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 309         { .div = 2, .val = 1, .flags = RATE_IN_24XX },
 310         { .div = 4, .val = 2, .flags = RATE_IN_24XX },
 311         { .div = 8, .val = 3, .flags = RATE_IN_24XX },
 312         { .div = 16, .val = 4, .flags = RATE_IN_24XX },
 313         { .div = 0 },
 314 };
 315
 316 static const struct clksel sys_clkout_clksel[] = {
 317         { .parent = &sys_clkout_src, .rates = common_clkout_rates },
 318         { .parent = NULL }
 319 };
 320
 321 static struct clk sys_clkout = {
 322         .name           = "sys_clkout",
 323         .ops            = &clkops_null,
 324         .parent         = &sys_clkout_src,
 325         .clkdm_name     = "wkup_clkdm",
 326         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 327         .clksel_mask    = OMAP24XX_CLKOUT_DIV_MASK,
 328         .clksel         = sys_clkout_clksel,
 329         .recalc         = &omap2_clksel_recalc,
 330         .round_rate     = &omap2_clksel_round_rate,
 331         .set_rate       = &omap2_clksel_set_rate
 332 };
 333
 334 /* In 2430, new in 2420 ES2 */
 335 static struct clk sys_clkout2_src = {
 336         .name           = "sys_clkout2_src",
 337         .ops            = &clkops_omap2_dflt,
 338         .parent         = &func_54m_ck,
 339         .clkdm_name     = "wkup_clkdm",
 340         .enable_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 341         .enable_bit     = OMAP2420_CLKOUT2_EN_SHIFT,
 342         .init           = &omap2_init_clksel_parent,
 343         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 344         .clksel_mask    = OMAP2420_CLKOUT2_SOURCE_MASK,
 345         .clksel         = common_clkout_src_clksel,
 346         .recalc         = &omap2_clksel_recalc,
 347         .round_rate     = &omap2_clksel_round_rate,
 348         .set_rate       = &omap2_clksel_set_rate
 349 };
 350
 351 static const struct clksel sys_clkout2_clksel[] = {
 352         { .parent = &sys_clkout2_src, .rates = common_clkout_rates },
 353         { .parent = NULL }
 354 };
 355
 356 /* In 2430, new in 2420 ES2 */
 357 static struct clk sys_clkout2 = {
 358         .name           = "sys_clkout2",
 359         .ops            = &clkops_null,
 360         .parent         = &sys_clkout2_src,
 361         .clkdm_name     = "wkup_clkdm",
 362         .clksel_reg     = OMAP2420_PRCM_CLKOUT_CTRL,
 363         .clksel_mask    = OMAP2420_CLKOUT2_DIV_MASK,
 364         .clksel         = sys_clkout2_clksel,
 365         .recalc         = &omap2_clksel_recalc,
 366         .round_rate     = &omap2_clksel_round_rate,
 367         .set_rate       = &omap2_clksel_set_rate
 368 };
 369
 370 static struct clk emul_ck = {
 371         .name           = "emul_ck",
 372         .ops            = &clkops_omap2_dflt,
 373         .parent         = &func_54m_ck,
 374         .clkdm_name     = "wkup_clkdm",
 375         .enable_reg     = OMAP2420_PRCM_CLKEMUL_CTRL,
 376         .enable_bit     = OMAP24XX_EMULATION_EN_SHIFT,
 377         .recalc         = &followparent_recalc,
 378
 379 };
 380
 381 /*
 382  * MPU clock domain
 383  *      Clocks:
 384  *              MPU_FCLK, MPU_ICLK
 385  *              INT_M_FCLK, INT_M_I_CLK
 386  *
 387  * - Individual clocks are hardware managed.
 388  * - Base divider comes from: CM_CLKSEL_MPU
 389  *
 390  */
 391 static const struct clksel_rate mpu_core_rates[] = {
 392         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 393         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 394         { .div = 4, .val = 4, .flags = RATE_IN_242X },
 395         { .div = 6, .val = 6, .flags = RATE_IN_242X },
 396         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 397         { .div = 0 },
 398 };
 399
 400 static const struct clksel mpu_clksel[] = {
 401         { .parent = &core_ck, .rates = mpu_core_rates },
 402         { .parent = NULL }
 403 };
 404
 405 static struct clk mpu_ck = {    /* Control cpu */
 406         .name           = "mpu_ck",
 407         .ops            = &clkops_null,
 408         .parent         = &core_ck,
 409         .clkdm_name     = "mpu_clkdm",
 410         .init           = &omap2_init_clksel_parent,
 411         .clksel_reg     = OMAP_CM_REGADDR(MPU_MOD, CM_CLKSEL),
 412         .clksel_mask    = OMAP24XX_CLKSEL_MPU_MASK,
 413         .clksel         = mpu_clksel,
 414         .recalc         = &omap2_clksel_recalc,
 415 };
 416
 417 /*
 418  * DSP (2420-UMA+IVA1) clock domain
 419  * Clocks:
 420  *      2420: UMA_FCLK, UMA_ICLK, IVA_MPU, IVA_COP
 421  *
 422  * Won't be too specific here. The core clock comes into this block
 423  * it is divided then tee'ed. One branch goes directly to xyz enable
 424  * controls. The other branch gets further divided by 2 then possibly
 425  * routed into a synchronizer and out of clocks abc.
 426  */
 427 static const struct clksel_rate dsp_fck_core_rates[] = {
 428         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 429         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 430         { .div = 3, .val = 3, .flags = RATE_IN_24XX },
 431         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 432         { .div = 6, .val = 6, .flags = RATE_IN_242X },
 433         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 434         { .div = 12, .val = 12, .flags = RATE_IN_242X },
 435         { .div = 0 },
 436 };
 437
 438 static const struct clksel dsp_fck_clksel[] = {
 439         { .parent = &core_ck, .rates = dsp_fck_core_rates },
 440         { .parent = NULL }
 441 };
 442
 443 static struct clk dsp_fck = {
 444         .name           = "dsp_fck",
 445         .ops            = &clkops_omap2_dflt_wait,
 446         .parent         = &core_ck,
 447         .clkdm_name     = "dsp_clkdm",
 448         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_FCLKEN),
 449         .enable_bit     = OMAP24XX_CM_FCLKEN_DSP_EN_DSP_SHIFT,
 450         .clksel_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_CLKSEL),
 451         .clksel_mask    = OMAP24XX_CLKSEL_DSP_MASK,
 452         .clksel         = dsp_fck_clksel,
 453         .recalc         = &omap2_clksel_recalc,
 454 };
 455
 456 static const struct clksel dsp_ick_clksel[] = {
 457         { .parent = &dsp_fck, .rates = dsp_ick_rates },
 458         { .parent = NULL }
 459 };
 460
 461 static struct clk dsp_ick = {
 462         .name           = "dsp_ick",     /* apparently ipi and isp */
 463         .ops            = &clkops_omap2_iclk_dflt_wait,
 464         .parent         = &dsp_fck,
 465         .clkdm_name     = "dsp_clkdm",
 466         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_ICLKEN),
 467         .enable_bit     = OMAP2420_EN_DSP_IPI_SHIFT,          /* for ipi */
 468         .clksel_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_CLKSEL),
 469         .clksel_mask    = OMAP24XX_CLKSEL_DSP_IF_MASK,
 470         .clksel         = dsp_ick_clksel,
 471         .recalc         = &omap2_clksel_recalc,
 472 };
 473
 474 /*
 475  * The IVA1 is an ARM7 core on the 2420 that has nothing to do with
 476  * the C54x, but which is contained in the DSP powerdomain.  Does not
 477  * exist on later OMAPs.
 478  */
 479 static struct clk iva1_ifck = {
 480         .name           = "iva1_ifck",
 481         .ops            = &clkops_omap2_dflt_wait,
 482         .parent         = &core_ck,
 483         .clkdm_name     = "iva1_clkdm",
 484         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_FCLKEN),
 485         .enable_bit     = OMAP2420_EN_IVA_COP_SHIFT,
 486         .clksel_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_CLKSEL),
 487         .clksel_mask    = OMAP2420_CLKSEL_IVA_MASK,
 488         .clksel         = dsp_fck_clksel,
 489         .recalc         = &omap2_clksel_recalc,
 490 };
 491
 492 /* IVA1 mpu/int/i/f clocks are /2 of parent */
 493 static struct clk iva1_mpu_int_ifck = {
 494         .name           = "iva1_mpu_int_ifck",
 495         .ops            = &clkops_omap2_dflt_wait,
 496         .parent         = &iva1_ifck,
 497         .clkdm_name     = "iva1_clkdm",
 498         .enable_reg     = OMAP_CM_REGADDR(OMAP24XX_DSP_MOD, CM_FCLKEN),
 499         .enable_bit     = OMAP2420_EN_IVA_MPU_SHIFT,
 500         .fixed_div      = 2,
 501         .recalc         = &omap_fixed_divisor_recalc,
 502 };
 503
 504 /*
 505  * L3 clock domain
 506  * L3 clocks are used for both interface and functional clocks to
 507  * multiple entities. Some of these clocks are completely managed
 508  * by hardware, and some others allow software control. Hardware
 509  * managed ones general are based on directly CLK_REQ signals and
 510  * various auto idle settings. The functional spec sets many of these
 511  * as 'tie-high' for their enables.
 512  *
 513  * I-CLOCKS:
 514  *      L3-Interconnect, SMS, GPMC, SDRC, OCM_RAM, OCM_ROM, SDMA
 515  *      CAM, HS-USB.
 516  * F-CLOCK
 517  *      SSI.
 518  *
 519  * GPMC memories and SDRC have timing and clock sensitive registers which
 520  * may very well need notification when the clock changes. Currently for low
 521  * operating points, these are taken care of in sleep.S.
 522  */
 523 static const struct clksel_rate core_l3_core_rates[] = {
 524         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 525         { .div = 2, .val = 2, .flags = RATE_IN_242X },
 526         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 527         { .div = 6, .val = 6, .flags = RATE_IN_24XX },
 528         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 529         { .div = 12, .val = 12, .flags = RATE_IN_242X },
 530         { .div = 16, .val = 16, .flags = RATE_IN_242X },
 531         { .div = 0 }
 532 };
 533
 534 static const struct clksel core_l3_clksel[] = {
 535         { .parent = &core_ck, .rates = core_l3_core_rates },
 536         { .parent = NULL }
 537 };
 538
 539 static struct clk core_l3_ck = {        /* Used for ick and fck, interconnect */
 540         .name           = "core_l3_ck",
 541         .ops            = &clkops_null,
 542         .parent         = &core_ck,
 543         .clkdm_name     = "core_l3_clkdm",
 544         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 545         .clksel_mask    = OMAP24XX_CLKSEL_L3_MASK,
 546         .clksel         = core_l3_clksel,
 547         .recalc         = &omap2_clksel_recalc,
 548 };
 549
 550 /* usb_l4_ick */
 551 static const struct clksel_rate usb_l4_ick_core_l3_rates[] = {
 552         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 553         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 554         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 555         { .div = 0 }
 556 };
 557
 558 static const struct clksel usb_l4_ick_clksel[] = {
 559         { .parent = &core_l3_ck, .rates = usb_l4_ick_core_l3_rates },
 560         { .parent = NULL },
 561 };
 562
 563 /* It is unclear from TRM whether usb_l4_ick is really in L3 or L4 clkdm */
 564 static struct clk usb_l4_ick = {        /* FS-USB interface clock */
 565         .name           = "usb_l4_ick",
 566         .ops            = &clkops_omap2_iclk_dflt_wait,
 567         .parent         = &core_l3_ck,
 568         .clkdm_name     = "core_l4_clkdm",
 569         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN2),
 570         .enable_bit     = OMAP24XX_EN_USB_SHIFT,
 571         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 572         .clksel_mask    = OMAP24XX_CLKSEL_USB_MASK,
 573         .clksel         = usb_l4_ick_clksel,
 574         .recalc         = &omap2_clksel_recalc,
 575 };
 576
 577 /*
 578  * L4 clock management domain
 579  *
 580  * This domain contains lots of interface clocks from the L4 interface, some
 581  * functional clocks.   Fixed APLL functional source clocks are managed in
 582  * this domain.
 583  */
 584 static const struct clksel_rate l4_core_l3_rates[] = {
 585         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 586         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 587         { .div = 0 }
 588 };
 589
 590 static const struct clksel l4_clksel[] = {
 591         { .parent = &core_l3_ck, .rates = l4_core_l3_rates },
 592         { .parent = NULL }
 593 };
 594
 595 static struct clk l4_ck = {             /* used both as an ick and fck */
 596         .name           = "l4_ck",
 597         .ops            = &clkops_null,
 598         .parent         = &core_l3_ck,
 599         .clkdm_name     = "core_l4_clkdm",
 600         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 601         .clksel_mask    = OMAP24XX_CLKSEL_L4_MASK,
 602         .clksel         = l4_clksel,
 603         .recalc         = &omap2_clksel_recalc,
 604 };
 605
 606 /*
 607  * SSI is in L3 management domain, its direct parent is core not l3,
 608  * many core power domain entities are grouped into the L3 clock
 609  * domain.
 610  * SSI_SSR_FCLK, SSI_SST_FCLK, SSI_L4_ICLK
 611  *
 612  * ssr = core/1/2/3/4/5, sst = 1/2 ssr.
 613  */
 614 static const struct clksel_rate ssi_ssr_sst_fck_core_rates[] = {
 615         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 616         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 617         { .div = 3, .val = 3, .flags = RATE_IN_24XX },
 618         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 619         { .div = 6, .val = 6, .flags = RATE_IN_242X },
 620         { .div = 8, .val = 8, .flags = RATE_IN_242X },
 621         { .div = 0 }
 622 };
 623
 624 static const struct clksel ssi_ssr_sst_fck_clksel[] = {
 625         { .parent = &core_ck, .rates = ssi_ssr_sst_fck_core_rates },
 626         { .parent = NULL }
 627 };
 628
 629 static struct clk ssi_ssr_sst_fck = {
 630         .name           = "ssi_fck",
 631         .ops            = &clkops_omap2_dflt_wait,
 632         .parent         = &core_ck,
 633         .clkdm_name     = "core_l3_clkdm",
 634         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_FCLKEN2),
 635         .enable_bit     = OMAP24XX_EN_SSI_SHIFT,
 636         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 637         .clksel_mask    = OMAP24XX_CLKSEL_SSI_MASK,
 638         .clksel         = ssi_ssr_sst_fck_clksel,
 639         .recalc         = &omap2_clksel_recalc,
 640 };
 641
 642 /*
 643  * Presumably this is the same as SSI_ICLK.
 644  * TRM contradicts itself on what clockdomain SSI_ICLK is in
 645  */
 646 static struct clk ssi_l4_ick = {
 647         .name           = "ssi_l4_ick",
 648         .ops            = &clkops_omap2_iclk_dflt_wait,
 649         .parent         = &l4_ck,
 650         .clkdm_name     = "core_l4_clkdm",
 651         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN2),
 652         .enable_bit     = OMAP24XX_EN_SSI_SHIFT,
 653         .recalc         = &followparent_recalc,
 654 };
 655
 656
 657 /*
 658  * GFX clock domain
 659  *      Clocks:
 660  * GFX_FCLK, GFX_ICLK
 661  * GFX_CG1(2d), GFX_CG2(3d)
 662  *
 663  * GFX_FCLK runs from L3, and is divided by (1,2,3,4)
 664  * The 2d and 3d clocks run at a hardware determined
 665  * divided value of fclk.
 666  *
 667  */
 668
 669 /* This clksel struct is shared between gfx_3d_fck and gfx_2d_fck */
 670 static const struct clksel gfx_fck_clksel[] = {
 671         { .parent = &core_l3_ck, .rates = gfx_l3_rates },
 672         { .parent = NULL },
 673 };
 674
 675 static struct clk gfx_3d_fck = {
 676         .name           = "gfx_3d_fck",
 677         .ops            = &clkops_omap2_dflt_wait,
 678         .parent         = &core_l3_ck,
 679         .clkdm_name     = "gfx_clkdm",
 680         .enable_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_FCLKEN),
 681         .enable_bit     = OMAP24XX_EN_3D_SHIFT,
 682         .clksel_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_CLKSEL),
 683         .clksel_mask    = OMAP_CLKSEL_GFX_MASK,
 684         .clksel         = gfx_fck_clksel,
 685         .recalc         = &omap2_clksel_recalc,
 686         .round_rate     = &omap2_clksel_round_rate,
 687         .set_rate       = &omap2_clksel_set_rate
 688 };
 689
 690 static struct clk gfx_2d_fck = {
 691         .name           = "gfx_2d_fck",
 692         .ops            = &clkops_omap2_dflt_wait,
 693         .parent         = &core_l3_ck,
 694         .clkdm_name     = "gfx_clkdm",
 695         .enable_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_FCLKEN),
 696         .enable_bit     = OMAP24XX_EN_2D_SHIFT,
 697         .clksel_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_CLKSEL),
 698         .clksel_mask    = OMAP_CLKSEL_GFX_MASK,
 699         .clksel         = gfx_fck_clksel,
 700         .recalc         = &omap2_clksel_recalc,
 701 };
 702
 703 /* This interface clock does not have a CM_AUTOIDLE bit */
 704 static struct clk gfx_ick = {
 705         .name           = "gfx_ick",            /* From l3 */
 706         .ops            = &clkops_omap2_dflt_wait,
 707         .parent         = &core_l3_ck,
 708         .clkdm_name     = "gfx_clkdm",
 709         .enable_reg     = OMAP_CM_REGADDR(GFX_MOD, CM_ICLKEN),
 710         .enable_bit     = OMAP_EN_GFX_SHIFT,
 711         .recalc         = &followparent_recalc,
 712 };
 713
 714 /*
 715  * DSS clock domain
 716  * CLOCKs:
 717  * DSS_L4_ICLK, DSS_L3_ICLK,
 718  * DSS_CLK1, DSS_CLK2, DSS_54MHz_CLK
 719  *
 720  * DSS is both initiator and target.
 721  */
 722 /* XXX Add RATE_NOT_VALIDATED */
 723
 724 static const struct clksel_rate dss1_fck_sys_rates[] = {
 725         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 726         { .div = 0 }
 727 };
 728
 729 static const struct clksel_rate dss1_fck_core_rates[] = {
 730         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 731         { .div = 2, .val = 2, .flags = RATE_IN_24XX },
 732         { .div = 3, .val = 3, .flags = RATE_IN_24XX },
 733         { .div = 4, .val = 4, .flags = RATE_IN_24XX },
 734         { .div = 5, .val = 5, .flags = RATE_IN_24XX },
 735         { .div = 6, .val = 6, .flags = RATE_IN_24XX },
 736         { .div = 8, .val = 8, .flags = RATE_IN_24XX },
 737         { .div = 9, .val = 9, .flags = RATE_IN_24XX },
 738         { .div = 12, .val = 12, .flags = RATE_IN_24XX },
 739         { .div = 16, .val = 16, .flags = RATE_IN_24XX },
 740         { .div = 0 }
 741 };
 742
 743 static const struct clksel dss1_fck_clksel[] = {
 744         { .parent = &sys_ck,  .rates = dss1_fck_sys_rates },
 745         { .parent = &core_ck, .rates = dss1_fck_core_rates },
 746         { .parent = NULL },
 747 };
 748
 749 static struct clk dss_ick = {           /* Enables both L3,L4 ICLK's */
 750         .name           = "dss_ick",
 751         .ops            = &clkops_omap2_iclk_dflt,
 752         .parent         = &l4_ck,       /* really both l3 and l4 */
 753         .clkdm_name     = "dss_clkdm",
 754         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 755         .enable_bit     = OMAP24XX_EN_DSS1_SHIFT,
 756         .recalc         = &followparent_recalc,
 757 };
 758
 759 static struct clk dss1_fck = {
 760         .name           = "dss1_fck",
 761         .ops            = &clkops_omap2_dflt,
 762         .parent         = &core_ck,             /* Core or sys */
 763         .clkdm_name     = "dss_clkdm",
 764         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 765         .enable_bit     = OMAP24XX_EN_DSS1_SHIFT,
 766         .init           = &omap2_init_clksel_parent,
 767         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 768         .clksel_mask    = OMAP24XX_CLKSEL_DSS1_MASK,
 769         .clksel         = dss1_fck_clksel,
 770         .recalc         = &omap2_clksel_recalc,
 771 };
 772
 773 static const struct clksel_rate dss2_fck_sys_rates[] = {
 774         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
 775         { .div = 0 }
 776 };
 777
 778 static const struct clksel_rate dss2_fck_48m_rates[] = {
 779         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
 780         { .div = 0 }
 781 };
 782
 783 static const struct clksel dss2_fck_clksel[] = {
 784         { .parent = &sys_ck,      .rates = dss2_fck_sys_rates },
 785         { .parent = &func_48m_ck, .rates = dss2_fck_48m_rates },
 786         { .parent = NULL }
 787 };
 788
 789 static struct clk dss2_fck = {          /* Alt clk used in power management */
 790         .name           = "dss2_fck",
 791         .ops            = &clkops_omap2_dflt,
 792         .parent         = &sys_ck,              /* fixed at sys_ck or 48MHz */
 793         .clkdm_name     = "dss_clkdm",
 794         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 795         .enable_bit     = OMAP24XX_EN_DSS2_SHIFT,
 796         .init           = &omap2_init_clksel_parent,
 797         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
 798         .clksel_mask    = OMAP24XX_CLKSEL_DSS2_MASK,
 799         .clksel         = dss2_fck_clksel,
 800         .recalc         = &omap2_clksel_recalc,
 801 };
 802
 803 static struct clk dss_54m_fck = {       /* Alt clk used in power management */
 804         .name           = "dss_54m_fck",        /* 54m tv clk */
 805         .ops            = &clkops_omap2_dflt_wait,
 806         .parent         = &func_54m_ck,
 807         .clkdm_name     = "dss_clkdm",
 808         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 809         .enable_bit     = OMAP24XX_EN_TV_SHIFT,
 810         .recalc         = &followparent_recalc,
 811 };
 812
 813 static struct clk wu_l4_ick = {
 814         .name           = "wu_l4_ick",
 815         .ops            = &clkops_null,
 816         .parent         = &sys_ck,
 817         .clkdm_name     = "wkup_clkdm",
 818         .recalc         = &followparent_recalc,
 819 };
 820
 821 /*
 822  * CORE power domain ICLK & FCLK defines.
 823  * Many of the these can have more than one possible parent. Entries
 824  * here will likely have an L4 interface parent, and may have multiple
 825  * functional clock parents.
 826  */
 827 static const struct clksel_rate gpt_alt_rates[] = {
 828         { .div = 1, .val = 2, .flags = RATE_IN_24XX },
 829         { .div = 0 }
 830 };
 831
 832 static const struct clksel omap24xx_gpt_clksel[] = {
 833         { .parent = &func_32k_ck, .rates = gpt_32k_rates },
 834         { .parent = &sys_ck,      .rates = gpt_sys_rates },
 835         { .parent = &alt_ck,      .rates = gpt_alt_rates },
 836         { .parent = NULL },
 837 };
 838
 839 static struct clk gpt1_ick = {
 840         .name           = "gpt1_ick",
 841         .ops            = &clkops_omap2_iclk_dflt_wait,
 842         .parent         = &wu_l4_ick,
 843         .clkdm_name     = "wkup_clkdm",
 844         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
 845         .enable_bit     = OMAP24XX_EN_GPT1_SHIFT,
 846         .recalc         = &followparent_recalc,
 847 };
 848
 849 static struct clk gpt1_fck = {
 850         .name           = "gpt1_fck",
 851         .ops            = &clkops_omap2_dflt_wait,
 852         .parent         = &func_32k_ck,
 853         .clkdm_name     = "core_l4_clkdm",
 854         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_FCLKEN),
 855         .enable_bit     = OMAP24XX_EN_GPT1_SHIFT,
 856         .init           = &omap2_init_clksel_parent,
 857         .clksel_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_CLKSEL1),
 858         .clksel_mask    = OMAP24XX_CLKSEL_GPT1_MASK,
 859         .clksel         = omap24xx_gpt_clksel,
 860         .recalc         = &omap2_clksel_recalc,
 861         .round_rate     = &omap2_clksel_round_rate,
 862         .set_rate       = &omap2_clksel_set_rate
 863 };
 864
 865 static struct clk gpt2_ick = {
 866         .name           = "gpt2_ick",
 867         .ops            = &clkops_omap2_iclk_dflt_wait,
 868         .parent         = &l4_ck,
 869         .clkdm_name     = "core_l4_clkdm",
 870         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 871         .enable_bit     = OMAP24XX_EN_GPT2_SHIFT,
 872         .recalc         = &followparent_recalc,
 873 };
 874
 875 static struct clk gpt2_fck = {
 876         .name           = "gpt2_fck",
 877         .ops            = &clkops_omap2_dflt_wait,
 878         .parent         = &func_32k_ck,
 879         .clkdm_name     = "core_l4_clkdm",
 880         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 881         .enable_bit     = OMAP24XX_EN_GPT2_SHIFT,
 882         .init           = &omap2_init_clksel_parent,
 883         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 884         .clksel_mask    = OMAP24XX_CLKSEL_GPT2_MASK,
 885         .clksel         = omap24xx_gpt_clksel,
 886         .recalc         = &omap2_clksel_recalc,
 887 };
 888
 889 static struct clk gpt3_ick = {
 890         .name           = "gpt3_ick",
 891         .ops            = &clkops_omap2_iclk_dflt_wait,
 892         .parent         = &l4_ck,
 893         .clkdm_name     = "core_l4_clkdm",
 894         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 895         .enable_bit     = OMAP24XX_EN_GPT3_SHIFT,
 896         .recalc         = &followparent_recalc,
 897 };
 898
 899 static struct clk gpt3_fck = {
 900         .name           = "gpt3_fck",
 901         .ops            = &clkops_omap2_dflt_wait,
 902         .parent         = &func_32k_ck,
 903         .clkdm_name     = "core_l4_clkdm",
 904         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 905         .enable_bit     = OMAP24XX_EN_GPT3_SHIFT,
 906         .init           = &omap2_init_clksel_parent,
 907         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 908         .clksel_mask    = OMAP24XX_CLKSEL_GPT3_MASK,
 909         .clksel         = omap24xx_gpt_clksel,
 910         .recalc         = &omap2_clksel_recalc,
 911 };
 912
 913 static struct clk gpt4_ick = {
 914         .name           = "gpt4_ick",
 915         .ops            = &clkops_omap2_iclk_dflt_wait,
 916         .parent         = &l4_ck,
 917         .clkdm_name     = "core_l4_clkdm",
 918         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 919         .enable_bit     = OMAP24XX_EN_GPT4_SHIFT,
 920         .recalc         = &followparent_recalc,
 921 };
 922
 923 static struct clk gpt4_fck = {
 924         .name           = "gpt4_fck",
 925         .ops            = &clkops_omap2_dflt_wait,
 926         .parent         = &func_32k_ck,
 927         .clkdm_name     = "core_l4_clkdm",
 928         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 929         .enable_bit     = OMAP24XX_EN_GPT4_SHIFT,
 930         .init           = &omap2_init_clksel_parent,
 931         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 932         .clksel_mask    = OMAP24XX_CLKSEL_GPT4_MASK,
 933         .clksel         = omap24xx_gpt_clksel,
 934         .recalc         = &omap2_clksel_recalc,
 935 };
 936
 937 static struct clk gpt5_ick = {
 938         .name           = "gpt5_ick",
 939         .ops            = &clkops_omap2_iclk_dflt_wait,
 940         .parent         = &l4_ck,
 941         .clkdm_name     = "core_l4_clkdm",
 942         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 943         .enable_bit     = OMAP24XX_EN_GPT5_SHIFT,
 944         .recalc         = &followparent_recalc,
 945 };
 946
 947 static struct clk gpt5_fck = {
 948         .name           = "gpt5_fck",
 949         .ops            = &clkops_omap2_dflt_wait,
 950         .parent         = &func_32k_ck,
 951         .clkdm_name     = "core_l4_clkdm",
 952         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 953         .enable_bit     = OMAP24XX_EN_GPT5_SHIFT,
 954         .init           = &omap2_init_clksel_parent,
 955         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 956         .clksel_mask    = OMAP24XX_CLKSEL_GPT5_MASK,
 957         .clksel         = omap24xx_gpt_clksel,
 958         .recalc         = &omap2_clksel_recalc,
 959 };
 960
 961 static struct clk gpt6_ick = {
 962         .name           = "gpt6_ick",
 963         .ops            = &clkops_omap2_iclk_dflt_wait,
 964         .parent         = &l4_ck,
 965         .clkdm_name     = "core_l4_clkdm",
 966         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 967         .enable_bit     = OMAP24XX_EN_GPT6_SHIFT,
 968         .recalc         = &followparent_recalc,
 969 };
 970
 971 static struct clk gpt6_fck = {
 972         .name           = "gpt6_fck",
 973         .ops            = &clkops_omap2_dflt_wait,
 974         .parent         = &func_32k_ck,
 975         .clkdm_name     = "core_l4_clkdm",
 976         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
 977         .enable_bit     = OMAP24XX_EN_GPT6_SHIFT,
 978         .init           = &omap2_init_clksel_parent,
 979         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
 980         .clksel_mask    = OMAP24XX_CLKSEL_GPT6_MASK,
 981         .clksel         = omap24xx_gpt_clksel,
 982         .recalc         = &omap2_clksel_recalc,
 983 };
 984
 985 static struct clk gpt7_ick = {
 986         .name           = "gpt7_ick",
 987         .ops            = &clkops_omap2_iclk_dflt_wait,
 988         .parent         = &l4_ck,
 989         .clkdm_name     = "core_l4_clkdm",
 990         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
 991         .enable_bit     = OMAP24XX_EN_GPT7_SHIFT,
 992         .recalc         = &followparent_recalc,
 993 };
 994
 995 static struct clk gpt7_fck = {
 996         .name           = "gpt7_fck",
 997         .ops            = &clkops_omap2_dflt_wait,
 998         .parent         = &func_32k_ck,
 999         .clkdm_name     = "core_l4_clkdm",
1000         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1001         .enable_bit     = OMAP24XX_EN_GPT7_SHIFT,
1002         .init           = &omap2_init_clksel_parent,
1003         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1004         .clksel_mask    = OMAP24XX_CLKSEL_GPT7_MASK,
1005         .clksel         = omap24xx_gpt_clksel,
1006         .recalc         = &omap2_clksel_recalc,
1007 };
1008
1009 static struct clk gpt8_ick = {
1010         .name           = "gpt8_ick",
1011         .ops            = &clkops_omap2_iclk_dflt_wait,
1012         .parent         = &l4_ck,
1013         .clkdm_name     = "core_l4_clkdm",
1014         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1015         .enable_bit     = OMAP24XX_EN_GPT8_SHIFT,
1016         .recalc         = &followparent_recalc,
1017 };
1018
1019 static struct clk gpt8_fck = {
1020         .name           = "gpt8_fck",
1021         .ops            = &clkops_omap2_dflt_wait,
1022         .parent         = &func_32k_ck,
1023         .clkdm_name     = "core_l4_clkdm",
1024         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1025         .enable_bit     = OMAP24XX_EN_GPT8_SHIFT,
1026         .init           = &omap2_init_clksel_parent,
1027         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1028         .clksel_mask    = OMAP24XX_CLKSEL_GPT8_MASK,
1029         .clksel         = omap24xx_gpt_clksel,
1030         .recalc         = &omap2_clksel_recalc,
1031 };
1032
1033 static struct clk gpt9_ick = {
1034         .name           = "gpt9_ick",
1035         .ops            = &clkops_omap2_iclk_dflt_wait,
1036         .parent         = &l4_ck,
1037         .clkdm_name     = "core_l4_clkdm",
1038         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1039         .enable_bit     = OMAP24XX_EN_GPT9_SHIFT,
1040         .recalc         = &followparent_recalc,
1041 };
1042
1043 static struct clk gpt9_fck = {
1044         .name           = "gpt9_fck",
1045         .ops            = &clkops_omap2_dflt_wait,
1046         .parent         = &func_32k_ck,
1047         .clkdm_name     = "core_l4_clkdm",
1048         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1049         .enable_bit     = OMAP24XX_EN_GPT9_SHIFT,
1050         .init           = &omap2_init_clksel_parent,
1051         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1052         .clksel_mask    = OMAP24XX_CLKSEL_GPT9_MASK,
1053         .clksel         = omap24xx_gpt_clksel,
1054         .recalc         = &omap2_clksel_recalc,
1055 };
1056
1057 static struct clk gpt10_ick = {
1058         .name           = "gpt10_ick",
1059         .ops            = &clkops_omap2_iclk_dflt_wait,
1060         .parent         = &l4_ck,
1061         .clkdm_name     = "core_l4_clkdm",
1062         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1063         .enable_bit     = OMAP24XX_EN_GPT10_SHIFT,
1064         .recalc         = &followparent_recalc,
1065 };
1066
1067 static struct clk gpt10_fck = {
1068         .name           = "gpt10_fck",
1069         .ops            = &clkops_omap2_dflt_wait,
1070         .parent         = &func_32k_ck,
1071         .clkdm_name     = "core_l4_clkdm",
1072         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1073         .enable_bit     = OMAP24XX_EN_GPT10_SHIFT,
1074         .init           = &omap2_init_clksel_parent,
1075         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1076         .clksel_mask    = OMAP24XX_CLKSEL_GPT10_MASK,
1077         .clksel         = omap24xx_gpt_clksel,
1078         .recalc         = &omap2_clksel_recalc,
1079 };
1080
1081 static struct clk gpt11_ick = {
1082         .name           = "gpt11_ick",
1083         .ops            = &clkops_omap2_iclk_dflt_wait,
1084         .parent         = &l4_ck,
1085         .clkdm_name     = "core_l4_clkdm",
1086         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1087         .enable_bit     = OMAP24XX_EN_GPT11_SHIFT,
1088         .recalc         = &followparent_recalc,
1089 };
1090
1091 static struct clk gpt11_fck = {
1092         .name           = "gpt11_fck",
1093         .ops            = &clkops_omap2_dflt_wait,
1094         .parent         = &func_32k_ck,
1095         .clkdm_name     = "core_l4_clkdm",
1096         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1097         .enable_bit     = OMAP24XX_EN_GPT11_SHIFT,
1098         .init           = &omap2_init_clksel_parent,
1099         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1100         .clksel_mask    = OMAP24XX_CLKSEL_GPT11_MASK,
1101         .clksel         = omap24xx_gpt_clksel,
1102         .recalc         = &omap2_clksel_recalc,
1103 };
1104
1105 static struct clk gpt12_ick = {
1106         .name           = "gpt12_ick",
1107         .ops            = &clkops_omap2_iclk_dflt_wait,
1108         .parent         = &l4_ck,
1109         .clkdm_name     = "core_l4_clkdm",
1110         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1111         .enable_bit     = OMAP24XX_EN_GPT12_SHIFT,
1112         .recalc         = &followparent_recalc,
1113 };
1114
1115 static struct clk gpt12_fck = {
1116         .name           = "gpt12_fck",
1117         .ops            = &clkops_omap2_dflt_wait,
1118         .parent         = &secure_32k_ck,
1119         .clkdm_name     = "core_l4_clkdm",
1120         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1121         .enable_bit     = OMAP24XX_EN_GPT12_SHIFT,
1122         .init           = &omap2_init_clksel_parent,
1123         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL2),
1124         .clksel_mask    = OMAP24XX_CLKSEL_GPT12_MASK,
1125         .clksel         = omap24xx_gpt_clksel,
1126         .recalc         = &omap2_clksel_recalc,
1127 };
1128
1129 static struct clk mcbsp1_ick = {
1130         .name           = "mcbsp1_ick",
1131         .ops            = &clkops_omap2_iclk_dflt_wait,
1132         .parent         = &l4_ck,
1133         .clkdm_name     = "core_l4_clkdm",
1134         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1135         .enable_bit     = OMAP24XX_EN_MCBSP1_SHIFT,
1136         .recalc         = &followparent_recalc,
1137 };
1138
1139 static const struct clksel_rate common_mcbsp_96m_rates[] = {
1140         { .div = 1, .val = 0, .flags = RATE_IN_24XX },
1141         { .div = 0 }
1142 };
1143
1144 static const struct clksel_rate common_mcbsp_mcbsp_rates[] = {
1145         { .div = 1, .val = 1, .flags = RATE_IN_24XX },
1146         { .div = 0 }
1147 };
1148
1149 static const struct clksel mcbsp_fck_clksel[] = {
1150         { .parent = &func_96m_ck,  .rates = common_mcbsp_96m_rates },
1151         { .parent = &mcbsp_clks,   .rates = common_mcbsp_mcbsp_rates },
1152         { .parent = NULL }
1153 };
1154
1155 static struct clk mcbsp1_fck = {
1156         .name           = "mcbsp1_fck",
1157         .ops            = &clkops_omap2_dflt_wait,
1158         .parent         = &func_96m_ck,
1159         .init           = &omap2_init_clksel_parent,
1160         .clkdm_name     = "core_l4_clkdm",
1161         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1162         .enable_bit     = OMAP24XX_EN_MCBSP1_SHIFT,
1163         .clksel_reg     = OMAP242X_CTRL_REGADDR(OMAP2_CONTROL_DEVCONF0),
1164         .clksel_mask    = OMAP2_MCBSP1_CLKS_MASK,
1165         .clksel         = mcbsp_fck_clksel,
1166         .recalc         = &omap2_clksel_recalc,
1167 };
1168
1169 static struct clk mcbsp2_ick = {
1170         .name           = "mcbsp2_ick",
1171         .ops            = &clkops_omap2_iclk_dflt_wait,
1172         .parent         = &l4_ck,
1173         .clkdm_name     = "core_l4_clkdm",
1174         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1175         .enable_bit     = OMAP24XX_EN_MCBSP2_SHIFT,
1176         .recalc         = &followparent_recalc,
1177 };
1178
1179 static struct clk mcbsp2_fck = {
1180         .name           = "mcbsp2_fck",
1181         .ops            = &clkops_omap2_dflt_wait,
1182         .parent         = &func_96m_ck,
1183         .init           = &omap2_init_clksel_parent,
1184         .clkdm_name     = "core_l4_clkdm",
1185         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1186         .enable_bit     = OMAP24XX_EN_MCBSP2_SHIFT,
1187         .clksel_reg     = OMAP242X_CTRL_REGADDR(OMAP2_CONTROL_DEVCONF0),
1188         .clksel_mask    = OMAP2_MCBSP2_CLKS_MASK,
1189         .clksel         = mcbsp_fck_clksel,
1190         .recalc         = &omap2_clksel_recalc,
1191 };
1192
1193 static struct clk mcspi1_ick = {
1194         .name           = "mcspi1_ick",
1195         .ops            = &clkops_omap2_iclk_dflt_wait,
1196         .parent         = &l4_ck,
1197         .clkdm_name     = "core_l4_clkdm",
1198         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1199         .enable_bit     = OMAP24XX_EN_MCSPI1_SHIFT,
1200         .recalc         = &followparent_recalc,
1201 };
1202
1203 static struct clk mcspi1_fck = {
1204         .name           = "mcspi1_fck",
1205         .ops            = &clkops_omap2_dflt_wait,
1206         .parent         = &func_48m_ck,
1207         .clkdm_name     = "core_l4_clkdm",
1208         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1209         .enable_bit     = OMAP24XX_EN_MCSPI1_SHIFT,
1210         .recalc         = &followparent_recalc,
1211 };
1212
1213 static struct clk mcspi2_ick = {
1214         .name           = "mcspi2_ick",
1215         .ops            = &clkops_omap2_iclk_dflt_wait,
1216         .parent         = &l4_ck,
1217         .clkdm_name     = "core_l4_clkdm",
1218         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1219         .enable_bit     = OMAP24XX_EN_MCSPI2_SHIFT,
1220         .recalc         = &followparent_recalc,
1221 };
1222
1223 static struct clk mcspi2_fck = {
1224         .name           = "mcspi2_fck",
1225         .ops            = &clkops_omap2_dflt_wait,
1226         .parent         = &func_48m_ck,
1227         .clkdm_name     = "core_l4_clkdm",
1228         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1229         .enable_bit     = OMAP24XX_EN_MCSPI2_SHIFT,
1230         .recalc         = &followparent_recalc,
1231 };
1232
1233 static struct clk uart1_ick = {
1234         .name           = "uart1_ick",
1235         .ops            = &clkops_omap2_iclk_dflt_wait,
1236         .parent         = &l4_ck,
1237         .clkdm_name     = "core_l4_clkdm",
1238         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1239         .enable_bit     = OMAP24XX_EN_UART1_SHIFT,
1240         .recalc         = &followparent_recalc,
1241 };
1242
1243 static struct clk uart1_fck = {
1244         .name           = "uart1_fck",
1245         .ops            = &clkops_omap2_dflt_wait,
1246         .parent         = &func_48m_ck,
1247         .clkdm_name     = "core_l4_clkdm",
1248         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1249         .enable_bit     = OMAP24XX_EN_UART1_SHIFT,
1250         .recalc         = &followparent_recalc,
1251 };
1252
1253 static struct clk uart2_ick = {
1254         .name           = "uart2_ick",
1255         .ops            = &clkops_omap2_iclk_dflt_wait,
1256         .parent         = &l4_ck,
1257         .clkdm_name     = "core_l4_clkdm",
1258         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1259         .enable_bit     = OMAP24XX_EN_UART2_SHIFT,
1260         .recalc         = &followparent_recalc,
1261 };
1262
1263 static struct clk uart2_fck = {
1264         .name           = "uart2_fck",
1265         .ops            = &clkops_omap2_dflt_wait,
1266         .parent         = &func_48m_ck,
1267         .clkdm_name     = "core_l4_clkdm",
1268         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1269         .enable_bit     = OMAP24XX_EN_UART2_SHIFT,
1270         .recalc         = &followparent_recalc,
1271 };
1272
1273 static struct clk uart3_ick = {
1274         .name           = "uart3_ick",
1275         .ops            = &clkops_omap2_iclk_dflt_wait,
1276         .parent         = &l4_ck,
1277         .clkdm_name     = "core_l4_clkdm",
1278         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN2),
1279         .enable_bit     = OMAP24XX_EN_UART3_SHIFT,
1280         .recalc         = &followparent_recalc,
1281 };
1282
1283 static struct clk uart3_fck = {
1284         .name           = "uart3_fck",
1285         .ops            = &clkops_omap2_dflt_wait,
1286         .parent         = &func_48m_ck,
1287         .clkdm_name     = "core_l4_clkdm",
1288         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_FCLKEN2),
1289         .enable_bit     = OMAP24XX_EN_UART3_SHIFT,
1290         .recalc         = &followparent_recalc,
1291 };
1292
1293 static struct clk gpios_ick = {
1294         .name           = "gpios_ick",
1295         .ops            = &clkops_omap2_iclk_dflt_wait,
1296         .parent         = &wu_l4_ick,
1297         .clkdm_name     = "wkup_clkdm",
1298         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1299         .enable_bit     = OMAP24XX_EN_GPIOS_SHIFT,
1300         .recalc         = &followparent_recalc,
1301 };
1302
1303 static struct clk gpios_fck = {
1304         .name           = "gpios_fck",
1305         .ops            = &clkops_omap2_dflt_wait,
1306         .parent         = &func_32k_ck,
1307         .clkdm_name     = "wkup_clkdm",
1308         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_FCLKEN),
1309         .enable_bit     = OMAP24XX_EN_GPIOS_SHIFT,
1310         .recalc         = &followparent_recalc,
1311 };
1312
1313 static struct clk mpu_wdt_ick = {
1314         .name           = "mpu_wdt_ick",
1315         .ops            = &clkops_omap2_iclk_dflt_wait,
1316         .parent         = &wu_l4_ick,
1317         .clkdm_name     = "wkup_clkdm",
1318         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1319         .enable_bit     = OMAP24XX_EN_MPU_WDT_SHIFT,
1320         .recalc         = &followparent_recalc,
1321 };
1322
1323 static struct clk mpu_wdt_fck = {
1324         .name           = "mpu_wdt_fck",
1325         .ops            = &clkops_omap2_dflt_wait,
1326         .parent         = &func_32k_ck,
1327         .clkdm_name     = "wkup_clkdm",
1328         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_FCLKEN),
1329         .enable_bit     = OMAP24XX_EN_MPU_WDT_SHIFT,
1330         .recalc         = &followparent_recalc,
1331 };
1332
1333 static struct clk sync_32k_ick = {
1334         .name           = "sync_32k_ick",
1335         .ops            = &clkops_omap2_iclk_dflt_wait,
1336         .parent         = &wu_l4_ick,
1337         .clkdm_name     = "wkup_clkdm",
1338         .flags          = ENABLE_ON_INIT,
1339         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1340         .enable_bit     = OMAP24XX_EN_32KSYNC_SHIFT,
1341         .recalc         = &followparent_recalc,
1342 };
1343
1344 static struct clk wdt1_ick = {
1345         .name           = "wdt1_ick",
1346         .ops            = &clkops_omap2_iclk_dflt_wait,
1347         .parent         = &wu_l4_ick,
1348         .clkdm_name     = "wkup_clkdm",
1349         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1350         .enable_bit     = OMAP24XX_EN_WDT1_SHIFT,
1351         .recalc         = &followparent_recalc,
1352 };
1353
1354 static struct clk omapctrl_ick = {
1355         .name           = "omapctrl_ick",
1356         .ops            = &clkops_omap2_iclk_dflt_wait,
1357         .parent         = &wu_l4_ick,
1358         .clkdm_name     = "wkup_clkdm",
1359         .flags          = ENABLE_ON_INIT,
1360         .enable_reg     = OMAP_CM_REGADDR(WKUP_MOD, CM_ICLKEN),
1361         .enable_bit     = OMAP24XX_EN_OMAPCTRL_SHIFT,
1362         .recalc         = &followparent_recalc,
1363 };
1364
1365 static struct clk cam_ick = {
1366         .name           = "cam_ick",
1367         .ops            = &clkops_omap2_iclk_dflt,
1368         .parent         = &l4_ck,
1369         .clkdm_name     = "core_l4_clkdm",
1370         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1371         .enable_bit     = OMAP24XX_EN_CAM_SHIFT,
1372         .recalc         = &followparent_recalc,
1373 };
1374
1375 /*
1376  * cam_fck controls both CAM_MCLK and CAM_FCLK.  It should probably be
1377  * split into two separate clocks, since the parent clocks are different
1378  * and the clockdomains are also different.
1379  */
1380 static struct clk cam_fck = {
1381         .name           = "cam_fck",
1382         .ops            = &clkops_omap2_dflt,
1383         .parent         = &func_96m_ck,
1384         .clkdm_name     = "core_l3_clkdm",
1385         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1386         .enable_bit     = OMAP24XX_EN_CAM_SHIFT,
1387         .recalc         = &followparent_recalc,
1388 };
1389
1390 static struct clk mailboxes_ick = {
1391         .name           = "mailboxes_ick",
1392         .ops            = &clkops_omap2_iclk_dflt_wait,
1393         .parent         = &l4_ck,
1394         .clkdm_name     = "core_l4_clkdm",
1395         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1396         .enable_bit     = OMAP24XX_EN_MAILBOXES_SHIFT,
1397         .recalc         = &followparent_recalc,
1398 };
1399
1400 static struct clk wdt4_ick = {
1401         .name           = "wdt4_ick",
1402         .ops            = &clkops_omap2_iclk_dflt_wait,
1403         .parent         = &l4_ck,
1404         .clkdm_name     = "core_l4_clkdm",
1405         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1406         .enable_bit     = OMAP24XX_EN_WDT4_SHIFT,
1407         .recalc         = &followparent_recalc,
1408 };
1409
1410 static struct clk wdt4_fck = {
1411         .name           = "wdt4_fck",
1412         .ops            = &clkops_omap2_dflt_wait,
1413         .parent         = &func_32k_ck,
1414         .clkdm_name     = "core_l4_clkdm",
1415         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1416         .enable_bit     = OMAP24XX_EN_WDT4_SHIFT,
1417         .recalc         = &followparent_recalc,
1418 };
1419
1420 static struct clk wdt3_ick = {
1421         .name           = "wdt3_ick",
1422         .ops            = &clkops_omap2_iclk_dflt_wait,
1423         .parent         = &l4_ck,
1424         .clkdm_name     = "core_l4_clkdm",
1425         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1426         .enable_bit     = OMAP2420_EN_WDT3_SHIFT,
1427         .recalc         = &followparent_recalc,
1428 };
1429
1430 static struct clk wdt3_fck = {
1431         .name           = "wdt3_fck",
1432         .ops            = &clkops_omap2_dflt_wait,
1433         .parent         = &func_32k_ck,
1434         .clkdm_name     = "core_l4_clkdm",
1435         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1436         .enable_bit     = OMAP2420_EN_WDT3_SHIFT,
1437         .recalc         = &followparent_recalc,
1438 };
1439
1440 static struct clk mspro_ick = {
1441         .name           = "mspro_ick",
1442         .ops            = &clkops_omap2_iclk_dflt_wait,
1443         .parent         = &l4_ck,
1444         .clkdm_name     = "core_l4_clkdm",
1445         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1446         .enable_bit     = OMAP24XX_EN_MSPRO_SHIFT,
1447         .recalc         = &followparent_recalc,
1448 };
1449
1450 static struct clk mspro_fck = {
1451         .name           = "mspro_fck",
1452         .ops            = &clkops_omap2_dflt_wait,
1453         .parent         = &func_96m_ck,
1454         .clkdm_name     = "core_l4_clkdm",
1455         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1456         .enable_bit     = OMAP24XX_EN_MSPRO_SHIFT,
1457         .recalc         = &followparent_recalc,
1458 };
1459
1460 static struct clk mmc_ick = {
1461         .name           = "mmc_ick",
1462         .ops            = &clkops_omap2_iclk_dflt_wait,
1463         .parent         = &l4_ck,
1464         .clkdm_name     = "core_l4_clkdm",
1465         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1466         .enable_bit     = OMAP2420_EN_MMC_SHIFT,
1467         .recalc         = &followparent_recalc,
1468 };
1469
1470 static struct clk mmc_fck = {
1471         .name           = "mmc_fck",
1472         .ops            = &clkops_omap2_dflt_wait,
1473         .parent         = &func_96m_ck,
1474         .clkdm_name     = "core_l4_clkdm",
1475         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1476         .enable_bit     = OMAP2420_EN_MMC_SHIFT,
1477         .recalc         = &followparent_recalc,
1478 };
1479
1480 static struct clk fac_ick = {
1481         .name           = "fac_ick",
1482         .ops            = &clkops_omap2_iclk_dflt_wait,
1483         .parent         = &l4_ck,
1484         .clkdm_name     = "core_l4_clkdm",
1485         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1486         .enable_bit     = OMAP24XX_EN_FAC_SHIFT,
1487         .recalc         = &followparent_recalc,
1488 };
1489
1490 static struct clk fac_fck = {
1491         .name           = "fac_fck",
1492         .ops            = &clkops_omap2_dflt_wait,
1493         .parent         = &func_12m_ck,
1494         .clkdm_name     = "core_l4_clkdm",
1495         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1496         .enable_bit     = OMAP24XX_EN_FAC_SHIFT,
1497         .recalc         = &followparent_recalc,
1498 };
1499
1500 static struct clk eac_ick = {
1501         .name           = "eac_ick",
1502         .ops            = &clkops_omap2_iclk_dflt_wait,
1503         .parent         = &l4_ck,
1504         .clkdm_name     = "core_l4_clkdm",
1505         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1506         .enable_bit     = OMAP2420_EN_EAC_SHIFT,
1507         .recalc         = &followparent_recalc,
1508 };
1509
1510 static struct clk eac_fck = {
1511         .name           = "eac_fck",
1512         .ops            = &clkops_omap2_dflt_wait,
1513         .parent         = &func_96m_ck,
1514         .clkdm_name     = "core_l4_clkdm",
1515         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1516         .enable_bit     = OMAP2420_EN_EAC_SHIFT,
1517         .recalc         = &followparent_recalc,
1518 };
1519
1520 static struct clk hdq_ick = {
1521         .name           = "hdq_ick",
1522         .ops            = &clkops_omap2_iclk_dflt_wait,
1523         .parent         = &l4_ck,
1524         .clkdm_name     = "core_l4_clkdm",
1525         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1526         .enable_bit     = OMAP24XX_EN_HDQ_SHIFT,
1527         .recalc         = &followparent_recalc,
1528 };
1529
1530 static struct clk hdq_fck = {
1531         .name           = "hdq_fck",
1532         .ops            = &clkops_omap2_dflt_wait,
1533         .parent         = &func_12m_ck,
1534         .clkdm_name     = "core_l4_clkdm",
1535         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1536         .enable_bit     = OMAP24XX_EN_HDQ_SHIFT,
1537         .recalc         = &followparent_recalc,
1538 };
1539
1540 static struct clk i2c2_ick = {
1541         .name           = "i2c2_ick",
1542         .ops            = &clkops_omap2_iclk_dflt_wait,
1543         .parent         = &l4_ck,
1544         .clkdm_name     = "core_l4_clkdm",
1545         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1546         .enable_bit     = OMAP2420_EN_I2C2_SHIFT,
1547         .recalc         = &followparent_recalc,
1548 };
1549
1550 static struct clk i2c2_fck = {
1551         .name           = "i2c2_fck",
1552         .ops            = &clkops_omap2_dflt_wait,
1553         .parent         = &func_12m_ck,
1554         .clkdm_name     = "core_l4_clkdm",
1555         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1556         .enable_bit     = OMAP2420_EN_I2C2_SHIFT,
1557         .recalc         = &followparent_recalc,
1558 };
1559
1560 static struct clk i2c1_ick = {
1561         .name           = "i2c1_ick",
1562         .ops            = &clkops_omap2_iclk_dflt_wait,
1563         .parent         = &l4_ck,
1564         .clkdm_name     = "core_l4_clkdm",
1565         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1566         .enable_bit     = OMAP2420_EN_I2C1_SHIFT,
1567         .recalc         = &followparent_recalc,
1568 };
1569
1570 static struct clk i2c1_fck = {
1571         .name           = "i2c1_fck",
1572         .ops            = &clkops_omap2_dflt_wait,
1573         .parent         = &func_12m_ck,
1574         .clkdm_name     = "core_l4_clkdm",
1575         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1576         .enable_bit     = OMAP2420_EN_I2C1_SHIFT,
1577         .recalc         = &followparent_recalc,
1578 };
1579
1580 /*
1581  * The enable_reg/enable_bit in this clock is only used for CM_AUTOIDLE
1582  * accesses derived from this data.
1583  */
1584 static struct clk gpmc_fck = {
1585         .name           = "gpmc_fck",
1586         .ops            = &clkops_omap2_iclk_idle_only,
1587         .parent         = &core_l3_ck,
1588         .flags          = ENABLE_ON_INIT,
1589         .clkdm_name     = "core_l3_clkdm",
1590         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN3),
1591         .enable_bit     = OMAP24XX_AUTO_GPMC_SHIFT,
1592         .recalc         = &followparent_recalc,
1593 };
1594
1595 static struct clk sdma_fck = {
1596         .name           = "sdma_fck",
1597         .ops            = &clkops_null, /* RMK: missing? */
1598         .parent         = &core_l3_ck,
1599         .clkdm_name     = "core_l3_clkdm",
1600         .recalc         = &followparent_recalc,
1601 };
1602
1603 /*
1604  * The enable_reg/enable_bit in this clock is only used for CM_AUTOIDLE
1605  * accesses derived from this data.
1606  */
1607 static struct clk sdma_ick = {
1608         .name           = "sdma_ick",
1609         .ops            = &clkops_omap2_iclk_idle_only,
1610         .parent         = &core_l3_ck,
1611         .clkdm_name     = "core_l3_clkdm",
1612         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN3),
1613         .enable_bit     = OMAP24XX_AUTO_SDMA_SHIFT,
1614         .recalc         = &followparent_recalc,
1615 };
1616
1617 /*
1618  * The enable_reg/enable_bit in this clock is only used for CM_AUTOIDLE
1619  * accesses derived from this data.
1620  */
1621 static struct clk sdrc_ick = {
1622         .name           = "sdrc_ick",
1623         .ops            = &clkops_omap2_iclk_idle_only,
1624         .parent         = &core_l3_ck,
1625         .flags          = ENABLE_ON_INIT,
1626         .clkdm_name     = "core_l3_clkdm",
1627         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN3),
1628         .enable_bit     = OMAP24XX_AUTO_SDRC_SHIFT,
1629         .recalc         = &followparent_recalc,
1630 };
1631
1632 static struct clk vlynq_ick = {
1633         .name           = "vlynq_ick",
1634         .ops            = &clkops_omap2_iclk_dflt_wait,
1635         .parent         = &core_l3_ck,
1636         .clkdm_name     = "core_l3_clkdm",
1637         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1),
1638         .enable_bit     = OMAP2420_EN_VLYNQ_SHIFT,
1639         .recalc         = &followparent_recalc,
1640 };
1641
1642 static const struct clksel_rate vlynq_fck_96m_rates[] = {
1643         { .div = 1, .val = 0, .flags = RATE_IN_242X },
1644         { .div = 0 }
1645 };
1646
1647 static const struct clksel_rate vlynq_fck_core_rates[] = {
1648         { .div = 1, .val = 1, .flags = RATE_IN_242X },
1649         { .div = 2, .val = 2, .flags = RATE_IN_242X },
1650         { .div = 3, .val = 3, .flags = RATE_IN_242X },
1651         { .div = 4, .val = 4, .flags = RATE_IN_242X },
1652         { .div = 6, .val = 6, .flags = RATE_IN_242X },
1653         { .div = 8, .val = 8, .flags = RATE_IN_242X },
1654         { .div = 9, .val = 9, .flags = RATE_IN_242X },
1655         { .div = 12, .val = 12, .flags = RATE_IN_242X },
1656         { .div = 16, .val = 16, .flags = RATE_IN_242X },
1657         { .div = 18, .val = 18, .flags = RATE_IN_242X },
1658         { .div = 0 }
1659 };
1660
1661 static const struct clksel vlynq_fck_clksel[] = {
1662         { .parent = &func_96m_ck, .rates = vlynq_fck_96m_rates },
1663         { .parent = &core_ck,     .rates = vlynq_fck_core_rates },
1664         { .parent = NULL }
1665 };
1666
1667 static struct clk vlynq_fck = {
1668         .name           = "vlynq_fck",
1669         .ops            = &clkops_omap2_dflt_wait,
1670         .parent         = &func_96m_ck,
1671         .clkdm_name     = "core_l3_clkdm",
1672         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1),
1673         .enable_bit     = OMAP2420_EN_VLYNQ_SHIFT,
1674         .init           = &omap2_init_clksel_parent,
1675         .clksel_reg     = OMAP_CM_REGADDR(CORE_MOD, CM_CLKSEL1),
1676         .clksel_mask    = OMAP2420_CLKSEL_VLYNQ_MASK,
1677         .clksel         = vlynq_fck_clksel,
1678         .recalc         = &omap2_clksel_recalc,
1679 };
1680
1681 static struct clk des_ick = {
1682         .name           = "des_ick",
1683         .ops            = &clkops_omap2_iclk_dflt_wait,
1684         .parent         = &l4_ck,
1685         .clkdm_name     = "core_l4_clkdm",
1686         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1687         .enable_bit     = OMAP24XX_EN_DES_SHIFT,
1688         .recalc         = &followparent_recalc,
1689 };
1690
1691 static struct clk sha_ick = {
1692         .name           = "sha_ick",
1693         .ops            = &clkops_omap2_iclk_dflt_wait,
1694         .parent         = &l4_ck,
1695         .clkdm_name     = "core_l4_clkdm",
1696         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1697         .enable_bit     = OMAP24XX_EN_SHA_SHIFT,
1698         .recalc         = &followparent_recalc,
1699 };
1700
1701 static struct clk rng_ick = {
1702         .name           = "rng_ick",
1703         .ops            = &clkops_omap2_iclk_dflt_wait,
1704         .parent         = &l4_ck,
1705         .clkdm_name     = "core_l4_clkdm",
1706         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1707         .enable_bit     = OMAP24XX_EN_RNG_SHIFT,
1708         .recalc         = &followparent_recalc,
1709 };
1710
1711 static struct clk aes_ick = {
1712         .name           = "aes_ick",
1713         .ops            = &clkops_omap2_iclk_dflt_wait,
1714         .parent         = &l4_ck,
1715         .clkdm_name     = "core_l4_clkdm",
1716         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1717         .enable_bit     = OMAP24XX_EN_AES_SHIFT,
1718         .recalc         = &followparent_recalc,
1719 };
1720
1721 static struct clk pka_ick = {
1722         .name           = "pka_ick",
1723         .ops            = &clkops_omap2_iclk_dflt_wait,
1724         .parent         = &l4_ck,
1725         .clkdm_name     = "core_l4_clkdm",
1726         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_ICLKEN4),
1727         .enable_bit     = OMAP24XX_EN_PKA_SHIFT,
1728         .recalc         = &followparent_recalc,
1729 };
1730
1731 static struct clk usb_fck = {
1732         .name           = "usb_fck",
1733         .ops            = &clkops_omap2_dflt_wait,
1734         .parent         = &func_48m_ck,
1735         .clkdm_name     = "core_l3_clkdm",
1736         .enable_reg     = OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_FCLKEN2),
1737         .enable_bit     = OMAP24XX_EN_USB_SHIFT,
1738         .recalc         = &followparent_recalc,
1739 };
1740
1741 /*
1742  * This clock is a composite clock which does entire set changes then
1743  * forces a rebalance. It keys on the MPU speed, but it really could
1744  * be any key speed part of a set in the rate table.
1745  *
1746  * to really change a set, you need memory table sets which get changed
1747  * in sram, pre-notifiers & post notifiers, changing the top set, without
1748  * having low level display recalc's won't work... this is why dpm notifiers
1749  * work, isr's off, walk a list of clocks already _off_ and not messing with
1750  * the bus.
1751  *
1752  * This clock should have no parent. It embodies the entire upper level
1753  * active set. A parent will mess up some of the init also.
1754  */
1755 static struct clk virt_prcm_set = {
1756         .name           = "virt_prcm_set",
1757         .ops            = &clkops_null,
1758         .parent         = &mpu_ck,      /* Indexed by mpu speed, no parent */
1759         .recalc         = &omap2_table_mpu_recalc,      /* sets are keyed on mpu rate */
1760         .set_rate       = &omap2_select_table_rate,
1761         .round_rate     = &omap2_round_to_table_rate,
1762 };
1763
1764
1765 /*
1766  * clkdev integration
1767  */
1768
1769 static struct omap_clk omap2420_clks[] = {
1770         /* external root sources */
1771         CLK(NULL,       "func_32k_ck",  &func_32k_ck,   CK_242X),
1772         CLK(NULL,       "secure_32k_ck", &secure_32k_ck, CK_242X),
1773         CLK(NULL,       "osc_ck",       &osc_ck,        CK_242X),
1774         CLK(NULL,       "sys_ck",       &sys_ck,        CK_242X),
1775         CLK(NULL,       "alt_ck",       &alt_ck,        CK_242X),
1776         CLK(NULL,       "mcbsp_clks",   &mcbsp_clks,    CK_242X),
1777         /* internal analog sources */
1778         CLK(NULL,       "dpll_ck",      &dpll_ck,       CK_242X),
1779         CLK(NULL,       "apll96_ck",    &apll96_ck,     CK_242X),
1780         CLK(NULL,       "apll54_ck",    &apll54_ck,     CK_242X),
1781         /* internal prcm root sources */
1782         CLK(NULL,       "func_54m_ck",  &func_54m_ck,   CK_242X),
1783         CLK(NULL,       "core_ck",      &core_ck,       CK_242X),
1784         CLK(NULL,       "func_96m_ck",  &func_96m_ck,   CK_242X),
1785         CLK(NULL,       "func_48m_ck",  &func_48m_ck,   CK_242X),
1786         CLK(NULL,       "func_12m_ck",  &func_12m_ck,   CK_242X),
1787         CLK(NULL,       "ck_wdt1_osc",  &wdt1_osc_ck,   CK_242X),
1788         CLK(NULL,       "sys_clkout_src", &sys_clkout_src, CK_242X),
1789         CLK(NULL,       "sys_clkout",   &sys_clkout,    CK_242X),
1790         CLK(NULL,       "sys_clkout2_src", &sys_clkout2_src, CK_242X),
1791         CLK(NULL,       "sys_clkout2",  &sys_clkout2,   CK_242X),
1792         CLK(NULL,       "emul_ck",      &emul_ck,       CK_242X),
1793         /* mpu domain clocks */
1794         CLK(NULL,       "mpu_ck",       &mpu_ck,        CK_242X),
1795         /* dsp domain clocks */
1796         CLK(NULL,       "dsp_fck",      &dsp_fck,       CK_242X),
1797         CLK(NULL,       "dsp_ick",      &dsp_ick,       CK_242X),
1798         CLK(NULL,       "iva1_ifck",    &iva1_ifck,     CK_242X),
1799         CLK(NULL,       "iva1_mpu_int_ifck", &iva1_mpu_int_ifck, CK_242X),
1800         /* GFX domain clocks */
1801         CLK(NULL,       "gfx_3d_fck",   &gfx_3d_fck,    CK_242X),
1802         CLK(NULL,       "gfx_2d_fck",   &gfx_2d_fck,    CK_242X),
1803         CLK(NULL,       "gfx_ick",      &gfx_ick,       CK_242X),
1804         /* DSS domain clocks */
1805         CLK("omapdss_dss",      "ick",          &dss_ick,       CK_242X),
1806         CLK(NULL,       "dss_ick",              &dss_ick,       CK_242X),
1807         CLK(NULL,       "dss1_fck",             &dss1_fck,      CK_242X),
1808         CLK(NULL,       "dss2_fck",     &dss2_fck,      CK_242X),
1809         CLK(NULL,       "dss_54m_fck",  &dss_54m_fck,   CK_242X),
1810         /* L3 domain clocks */
1811         CLK(NULL,       "core_l3_ck",   &core_l3_ck,    CK_242X),
1812         CLK(NULL,       "ssi_fck",      &ssi_ssr_sst_fck, CK_242X),
1813         CLK(NULL,       "usb_l4_ick",   &usb_l4_ick,    CK_242X),
1814         /* L4 domain clocks */
1815         CLK(NULL,       "l4_ck",        &l4_ck,         CK_242X),
1816         CLK(NULL,       "ssi_l4_ick",   &ssi_l4_ick,    CK_242X),
1817         CLK(NULL,       "wu_l4_ick",    &wu_l4_ick,     CK_242X),
1818         /* virtual meta-group clock */
1819         CLK(NULL,       "virt_prcm_set", &virt_prcm_set, CK_242X),
1820         /* general l4 interface ck, multi-parent functional clk */
1821         CLK(NULL,       "gpt1_ick",     &gpt1_ick,      CK_242X),
1822         CLK(NULL,       "gpt1_fck",     &gpt1_fck,      CK_242X),
1823         CLK(NULL,       "gpt2_ick",     &gpt2_ick,      CK_242X),
1824         CLK(NULL,       "gpt2_fck",     &gpt2_fck,      CK_242X),
1825         CLK(NULL,       "gpt3_ick",     &gpt3_ick,      CK_242X),
1826         CLK(NULL,       "gpt3_fck",     &gpt3_fck,      CK_242X),
1827         CLK(NULL,       "gpt4_ick",     &gpt4_ick,      CK_242X),
1828         CLK(NULL,       "gpt4_fck",     &gpt4_fck,      CK_242X),
1829         CLK(NULL,       "gpt5_ick",     &gpt5_ick,      CK_242X),
1830         CLK(NULL,       "gpt5_fck",     &gpt5_fck,      CK_242X),
1831         CLK(NULL,       "gpt6_ick",     &gpt6_ick,      CK_242X),
1832         CLK(NULL,       "gpt6_fck",     &gpt6_fck,      CK_242X),
1833         CLK(NULL,       "gpt7_ick",     &gpt7_ick,      CK_242X),
1834         CLK(NULL,       "gpt7_fck",     &gpt7_fck,      CK_242X),
1835         CLK(NULL,       "gpt8_ick",     &gpt8_ick,      CK_242X),
1836         CLK(NULL,       "gpt8_fck",     &gpt8_fck,      CK_242X),
1837         CLK(NULL,       "gpt9_ick",     &gpt9_ick,      CK_242X),
1838         CLK(NULL,       "gpt9_fck",     &gpt9_fck,      CK_242X),
1839         CLK(NULL,       "gpt10_ick",    &gpt10_ick,     CK_242X),
1840         CLK(NULL,       "gpt10_fck",    &gpt10_fck,     CK_242X),
1841         CLK(NULL,       "gpt11_ick",    &gpt11_ick,     CK_242X),
1842         CLK(NULL,       "gpt11_fck",    &gpt11_fck,     CK_242X),
1843         CLK(NULL,       "gpt12_ick",    &gpt12_ick,     CK_242X),
1844         CLK(NULL,       "gpt12_fck",    &gpt12_fck,     CK_242X),
1845         CLK("omap-mcbsp.1", "ick",      &mcbsp1_ick,    CK_242X),
1846         CLK(NULL,       "mcbsp1_ick",   &mcbsp1_ick,    CK_242X),
1847         CLK(NULL,       "mcbsp1_fck",   &mcbsp1_fck,    CK_242X),
1848         CLK("omap-mcbsp.2", "ick",      &mcbsp2_ick,    CK_242X),
1849         CLK(NULL,       "mcbsp2_ick",   &mcbsp2_ick,    CK_242X),
1850         CLK(NULL,       "mcbsp2_fck",   &mcbsp2_fck,    CK_242X),
1851         CLK("omap2_mcspi.1", "ick",     &mcspi1_ick,    CK_242X),
1852         CLK(NULL,       "mcspi1_ick",   &mcspi1_ick,    CK_242X),
1853         CLK(NULL,       "mcspi1_fck",   &mcspi1_fck,    CK_242X),
1854         CLK("omap2_mcspi.2", "ick",     &mcspi2_ick,    CK_242X),
1855         CLK(NULL,       "mcspi2_ick",   &mcspi2_ick,    CK_242X),
1856         CLK(NULL,       "mcspi2_fck",   &mcspi2_fck,    CK_242X),
1857         CLK(NULL,       "uart1_ick",    &uart1_ick,     CK_242X),
1858         CLK(NULL,       "uart1_fck",    &uart1_fck,     CK_242X),
1859         CLK(NULL,       "uart2_ick",    &uart2_ick,     CK_242X),
1860         CLK(NULL,       "uart2_fck",    &uart2_fck,     CK_242X),
1861         CLK(NULL,       "uart3_ick",    &uart3_ick,     CK_242X),
1862         CLK(NULL,       "uart3_fck",    &uart3_fck,     CK_242X),
1863         CLK(NULL,       "gpios_ick",    &gpios_ick,     CK_242X),
1864         CLK(NULL,       "gpios_fck",    &gpios_fck,     CK_242X),
1865         CLK("omap_wdt", "ick",          &mpu_wdt_ick,   CK_242X),
1866         CLK(NULL,       "mpu_wdt_ick",          &mpu_wdt_ick,   CK_242X),
1867         CLK(NULL,       "mpu_wdt_fck",  &mpu_wdt_fck,   CK_242X),
1868         CLK(NULL,       "sync_32k_ick", &sync_32k_ick,  CK_242X),
1869         CLK(NULL,       "wdt1_ick",     &wdt1_ick,      CK_242X),
1870         CLK(NULL,       "omapctrl_ick", &omapctrl_ick,  CK_242X),
1871         CLK("omap24xxcam", "fck",       &cam_fck,       CK_242X),
1872         CLK(NULL,       "cam_fck",      &cam_fck,       CK_242X),
1873         CLK("omap24xxcam", "ick",       &cam_ick,       CK_242X),
1874         CLK(NULL,       "cam_ick",      &cam_ick,       CK_242X),
1875         CLK(NULL,       "mailboxes_ick", &mailboxes_ick,        CK_242X),
1876         CLK(NULL,       "wdt4_ick",     &wdt4_ick,      CK_242X),
1877         CLK(NULL,       "wdt4_fck",     &wdt4_fck,      CK_242X),
1878         CLK(NULL,       "wdt3_ick",     &wdt3_ick,      CK_242X),
1879         CLK(NULL,       "wdt3_fck",     &wdt3_fck,      CK_242X),
1880         CLK(NULL,       "mspro_ick",    &mspro_ick,     CK_242X),
1881         CLK(NULL,       "mspro_fck",    &mspro_fck,     CK_242X),
1882         CLK("mmci-omap.0", "ick",       &mmc_ick,       CK_242X),
1883         CLK(NULL,       "mmc_ick",      &mmc_ick,       CK_242X),
1884         CLK("mmci-omap.0", "fck",       &mmc_fck,       CK_242X),
1885         CLK(NULL,       "mmc_fck",      &mmc_fck,       CK_242X),
1886         CLK(NULL,       "fac_ick",      &fac_ick,       CK_242X),
1887         CLK(NULL,       "fac_fck",      &fac_fck,       CK_242X),
1888         CLK(NULL,       "eac_ick",      &eac_ick,       CK_242X),
1889         CLK(NULL,       "eac_fck",      &eac_fck,       CK_242X),
1890         CLK("omap_hdq.0", "ick",        &hdq_ick,       CK_242X),
1891         CLK(NULL,       "hdq_ick",      &hdq_ick,       CK_242X),
1892         CLK("omap_hdq.0", "fck",        &hdq_fck,       CK_242X),
1893         CLK(NULL,       "hdq_fck",      &hdq_fck,       CK_242X),
1894         CLK("omap_i2c.1", "ick",        &i2c1_ick,      CK_242X),
1895         CLK(NULL,       "i2c1_ick",     &i2c1_ick,      CK_242X),
1896         CLK(NULL,       "i2c1_fck",     &i2c1_fck,      CK_242X),
1897         CLK("omap_i2c.2", "ick",        &i2c2_ick,      CK_242X),
1898         CLK(NULL,       "i2c2_ick",     &i2c2_ick,      CK_242X),
1899         CLK(NULL,       "i2c2_fck",     &i2c2_fck,      CK_242X),
1900         CLK(NULL,       "gpmc_fck",     &gpmc_fck,      CK_242X),
1901         CLK(NULL,       "sdma_fck",     &sdma_fck,      CK_242X),
1902         CLK(NULL,       "sdma_ick",     &sdma_ick,      CK_242X),
1903         CLK(NULL,       "sdrc_ick",     &sdrc_ick,      CK_242X),
1904         CLK(NULL,       "vlynq_ick",    &vlynq_ick,     CK_242X),
1905         CLK(NULL,       "vlynq_fck",    &vlynq_fck,     CK_242X),
1906         CLK(NULL,       "des_ick",      &des_ick,       CK_242X),
1907         CLK("omap-sham",        "ick",  &sha_ick,       CK_242X),
1908         CLK(NULL,       "sha_ick",      &sha_ick,       CK_242X),
1909         CLK("omap_rng", "ick",          &rng_ick,       CK_242X),
1910         CLK(NULL,       "rng_ick",              &rng_ick,       CK_242X),
1911         CLK("omap-aes", "ick",  &aes_ick,       CK_242X),
1912         CLK(NULL,       "aes_ick",      &aes_ick,       CK_242X),
1913         CLK(NULL,       "pka_ick",      &pka_ick,       CK_242X),
1914         CLK(NULL,       "usb_fck",      &usb_fck,       CK_242X),
1915         CLK("musb-hdrc",        "fck",  &osc_ck,        CK_242X),
1916         CLK(NULL,       "timer_32k_ck", &func_32k_ck,   CK_242X),
1917         CLK(NULL,       "timer_sys_ck", &sys_ck,        CK_242X),
1918         CLK(NULL,       "timer_ext_ck", &alt_ck,        CK_242X),
1919         CLK(NULL,       "cpufreq_ck",   &virt_prcm_set, CK_242X),
1920 };
1921
1922 /*
1923  * init code
1924  */
1925
1926 int __init omap2420_clk_init(void)
1927 {
1928         struct omap_clk *c;
1929
1930         prcm_clksrc_ctrl = OMAP2420_PRCM_CLKSRC_CTRL;
1931         cm_idlest_pll = OMAP_CM_REGADDR(PLL_MOD, CM_IDLEST);
1932         cpu_mask = RATE_IN_242X;
1933         rate_table = omap2420_rate_table;
1934
1935         for (c = omap2420_clks; c < omap2420_clks + ARRAY_SIZE(omap2420_clks);
1936              c++)
1937                 clk_preinit(c->lk.clk);
1938
1939         osc_ck.rate = omap2_osc_clk_recalc(&osc_ck);
1940         propagate_rate(&osc_ck);
1941         sys_ck.rate = omap2xxx_sys_clk_recalc(&sys_ck);
1942         propagate_rate(&sys_ck);
1943
1944         for (c = omap2420_clks; c < omap2420_clks + ARRAY_SIZE(omap2420_clks);
1945              c++) {
1946                 clkdev_add(&c->lk);
1947                 clk_register(c->lk.clk);
1948                 omap2_init_clk_clkdm(c->lk.clk);
1949         }
1950
1951         omap2xxx_clkt_vps_late_init();
1952
1953         /* Disable autoidle on all clocks; let the PM code enable it later */
1954         omap_clk_disable_autoidle_all();
1955
1956         /* XXX Can this be done from the virt_prcm_set clk init function? */
1957         omap2xxx_clkt_vps_check_bootloader_rates();
1958
1959         recalculate_root_clocks();
1960
1961         pr_info("Clocking rate (Crystal/DPLL/MPU): %ld.%01ld/%ld/%ld MHz\n",
1962                 (sys_ck.rate / 1000000), (sys_ck.rate / 100000) % 10,
1963                 (dpll_ck.rate / 1000000), (mpu_ck.rate / 1000000)) ;
1964
1965         /*
1966          * Only enable those clocks we will need, let the drivers
1967          * enable other clocks as necessary
1968          */
1969         clk_enable_init_clocks();
1970
1971         /* Avoid sleeping sleeping during omap2_clk_prepare_for_reboot() */
1972         vclk = clk_get(NULL, "virt_prcm_set");
1973         sclk = clk_get(NULL, "sys_ck");
1974
1975         return 0;
1976 }
1977