drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72 #include <ttm/ttm_execbuf_util.h>
  73
  74 #include "radeon_family.h"
  75 #include "radeon_mode.h"
  76 #include "radeon_reg.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int radeon_no_wb;
  82 extern int radeon_modeset;
  83 extern int radeon_dynclks;
  84 extern int radeon_r4xx_atom;
  85 extern int radeon_agpmode;
  86 extern int radeon_vram_limit;
  87 extern int radeon_gart_size;
  88 extern int radeon_benchmarking;
  89 extern int radeon_testing;
  90 extern int radeon_connector_table;
  91 extern int radeon_tv;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95 extern int radeon_pcie_gen2;
  96 extern int radeon_msi;
  97 extern int radeon_lockup_timeout;
  98
  99 /*
 100  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 101  * symbol;
 102  */
 103 #define RADEON_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 104 #define RADEON_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 105 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 106 #define RADEON_IB_POOL_SIZE                     16
 107 #define RADEON_DEBUGFS_MAX_COMPONENTS           32
 108 #define RADEONFB_CONN_LIMIT                     4
 109 #define RADEON_BIOS_NUM_SCRATCH                 8
 110
 111 /* max number of rings */
 112 #define RADEON_NUM_RINGS                        3
 113
 114 /* fence seq are set to this number when signaled */
 115 #define RADEON_FENCE_SIGNALED_SEQ               0LL
 116
 117 /* internal ring indices */
 118 /* r1xx+ has gfx CP ring */
 119 #define RADEON_RING_TYPE_GFX_INDEX              0
 120
 121 /* cayman has 2 compute CP rings */
 122 #define CAYMAN_RING_TYPE_CP1_INDEX              1
 123 #define CAYMAN_RING_TYPE_CP2_INDEX              2
 124
 125 /* hardcode those limit for now */
 126 #define RADEON_VA_IB_OFFSET                     (1 << 20)
 127 #define RADEON_VA_RESERVED_SIZE                 (8 << 20)
 128 #define RADEON_IB_VM_MAX_SIZE                   (64 << 10)
 129
 130 /*
 131  * Errata workarounds.
 132  */
 133 enum radeon_pll_errata {
 134         CHIP_ERRATA_R300_CG             = 0x00000001,
 135         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 136         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 137 };
 138
 139
 140 struct radeon_device;
 141
 142
 143 /*
 144  * BIOS.
 145  */
 146 bool radeon_get_bios(struct radeon_device *rdev);
 147
 148 /*
 149  * Dummy page
 150  */
 151 struct radeon_dummy_page {
 152         struct page     *page;
 153         dma_addr_t      addr;
 154 };
 155 int radeon_dummy_page_init(struct radeon_device *rdev);
 156 void radeon_dummy_page_fini(struct radeon_device *rdev);
 157
 158
 159 /*
 160  * Clocks
 161  */
 162 struct radeon_clock {
 163         struct radeon_pll p1pll;
 164         struct radeon_pll p2pll;
 165         struct radeon_pll dcpll;
 166         struct radeon_pll spll;
 167         struct radeon_pll mpll;
 168         /* 10 Khz units */
 169         uint32_t default_mclk;
 170         uint32_t default_sclk;
 171         uint32_t default_dispclk;
 172         uint32_t dp_extclk;
 173         uint32_t max_pixel_clock;
 174 };
 175
 176 /*
 177  * Power management
 178  */
 179 int radeon_pm_init(struct radeon_device *rdev);
 180 void radeon_pm_fini(struct radeon_device *rdev);
 181 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 182 void radeon_pm_suspend(struct radeon_device *rdev);
 183 void radeon_pm_resume(struct radeon_device *rdev);
 184 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 185 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 186 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 187 void rs690_pm_info(struct radeon_device *rdev);
 188 extern int rv6xx_get_temp(struct radeon_device *rdev);
 189 extern int rv770_get_temp(struct radeon_device *rdev);
 190 extern int evergreen_get_temp(struct radeon_device *rdev);
 191 extern int sumo_get_temp(struct radeon_device *rdev);
 192 extern int si_get_temp(struct radeon_device *rdev);
 193 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 194                                     unsigned *bankh, unsigned *mtaspect,
 195                                     unsigned *tile_split);
 196
 197 /*
 198  * Fences.
 199  */
 200 struct radeon_fence_driver {
 201         uint32_t                        scratch_reg;
 202         uint64_t                        gpu_addr;
 203         volatile uint32_t               *cpu_addr;
 204         /* sync_seq is protected by ring emission lock */
 205         uint64_t                        sync_seq[RADEON_NUM_RINGS];
 206         atomic64_t                      last_seq;
 207         unsigned long                   last_activity;
 208         bool                            initialized;
 209 };
 210
 211 struct radeon_fence {
 212         struct radeon_device            *rdev;
 213         struct kref                     kref;
 214         /* protected by radeon_fence.lock */
 215         uint64_t                        seq;
 216         /* RB, DMA, etc. */
 217         unsigned                        ring;
 218 };
 219
 220 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 221 int radeon_fence_driver_init(struct radeon_device *rdev);
 222 void radeon_fence_driver_fini(struct radeon_device *rdev);
 223 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 224 void radeon_fence_process(struct radeon_device *rdev, int ring);
 225 bool radeon_fence_signaled(struct radeon_fence *fence);
 226 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 227 int radeon_fence_wait_next_locked(struct radeon_device *rdev, int ring);
 228 void radeon_fence_wait_empty_locked(struct radeon_device *rdev, int ring);
 229 int radeon_fence_wait_any(struct radeon_device *rdev,
 230                           struct radeon_fence **fences,
 231                           bool intr);
 232 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 233 void radeon_fence_unref(struct radeon_fence **fence);
 234 unsigned radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 235 bool radeon_fence_need_sync(struct radeon_fence *fence, int ring);
 236 void radeon_fence_note_sync(struct radeon_fence *fence, int ring);
 237 static inline struct radeon_fence *radeon_fence_later(struct radeon_fence *a,
 238                                                       struct radeon_fence *b)
 239 {
 240         if (!a) {
 241                 return b;
 242         }
 243
 244         if (!b) {
 245                 return a;
 246         }
 247
 248         BUG_ON(a->ring != b->ring);
 249
 250         if (a->seq > b->seq) {
 251                 return a;
 252         } else {
 253                 return b;
 254         }
 255 }
 256
 257 static inline bool radeon_fence_is_earlier(struct radeon_fence *a,
 258                                            struct radeon_fence *b)
 259 {
 260         if (!a) {
 261                 return false;
 262         }
 263
 264         if (!b) {
 265                 return true;
 266         }
 267
 268         BUG_ON(a->ring != b->ring);
 269
 270         return a->seq < b->seq;
 271 }
 272
 273 /*
 274  * Tiling registers
 275  */
 276 struct radeon_surface_reg {
 277         struct radeon_bo *bo;
 278 };
 279
 280 #define RADEON_GEM_MAX_SURFACES 8
 281
 282 /*
 283  * TTM.
 284  */
 285 struct radeon_mman {
 286         struct ttm_bo_global_ref        bo_global_ref;
 287         struct drm_global_reference     mem_global_ref;
 288         struct ttm_bo_device            bdev;
 289         bool                            mem_global_referenced;
 290         bool                            initialized;
 291 };
 292
 293 /* bo virtual address in a specific vm */
 294 struct radeon_bo_va {
 295         /* bo list is protected by bo being reserved */
 296         struct list_head                bo_list;
 297         /* vm list is protected by vm mutex */
 298         struct list_head                vm_list;
 299         /* constant after initialization */
 300         struct radeon_vm                *vm;
 301         struct radeon_bo                *bo;
 302         uint64_t                        soffset;
 303         uint64_t                        eoffset;
 304         uint32_t                        flags;
 305         bool                            valid;
 306 };
 307
 308 struct radeon_bo {
 309         /* Protected by gem.mutex */
 310         struct list_head                list;
 311         /* Protected by tbo.reserved */
 312         u32                             placements[3];
 313         struct ttm_placement            placement;
 314         struct ttm_buffer_object        tbo;
 315         struct ttm_bo_kmap_obj          kmap;
 316         unsigned                        pin_count;
 317         void                            *kptr;
 318         u32                             tiling_flags;
 319         u32                             pitch;
 320         int                             surface_reg;
 321         /* list of all virtual address to which this bo
 322          * is associated to
 323          */
 324         struct list_head                va;
 325         /* Constant after initialization */
 326         struct radeon_device            *rdev;
 327         struct drm_gem_object           gem_base;
 328
 329         struct ttm_bo_kmap_obj dma_buf_vmap;
 330         int vmapping_count;
 331 };
 332 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 333
 334 struct radeon_bo_list {
 335         struct ttm_validate_buffer tv;
 336         struct radeon_bo        *bo;
 337         uint64_t                gpu_offset;
 338         unsigned                rdomain;
 339         unsigned                wdomain;
 340         u32                     tiling_flags;
 341 };
 342
 343 /* sub-allocation manager, it has to be protected by another lock.
 344  * By conception this is an helper for other part of the driver
 345  * like the indirect buffer or semaphore, which both have their
 346  * locking.
 347  *
 348  * Principe is simple, we keep a list of sub allocation in offset
 349  * order (first entry has offset == 0, last entry has the highest
 350  * offset).
 351  *
 352  * When allocating new object we first check if there is room at
 353  * the end total_size - (last_object_offset + last_object_size) >=
 354  * alloc_size. If so we allocate new object there.
 355  *
 356  * When there is not enough room at the end, we start waiting for
 357  * each sub object until we reach object_offset+object_size >=
 358  * alloc_size, this object then become the sub object we return.
 359  *
 360  * Alignment can't be bigger than page size.
 361  *
 362  * Hole are not considered for allocation to keep things simple.
 363  * Assumption is that there won't be hole (all object on same
 364  * alignment).
 365  */
 366 struct radeon_sa_manager {
 367         wait_queue_head_t       wq;
 368         struct radeon_bo        *bo;
 369         struct list_head        *hole;
 370         struct list_head        flist[RADEON_NUM_RINGS];
 371         struct list_head        olist;
 372         unsigned                size;
 373         uint64_t                gpu_addr;
 374         void                    *cpu_ptr;
 375         uint32_t                domain;
 376 };
 377
 378 struct radeon_sa_bo;
 379
 380 /* sub-allocation buffer */
 381 struct radeon_sa_bo {
 382         struct list_head                olist;
 383         struct list_head                flist;
 384         struct radeon_sa_manager        *manager;
 385         unsigned                        soffset;
 386         unsigned                        eoffset;
 387         struct radeon_fence             *fence;
 388 };
 389
 390 /*
 391  * GEM objects.
 392  */
 393 struct radeon_gem {
 394         struct mutex            mutex;
 395         struct list_head        objects;
 396 };
 397
 398 int radeon_gem_init(struct radeon_device *rdev);
 399 void radeon_gem_fini(struct radeon_device *rdev);
 400 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 401                                 int alignment, int initial_domain,
 402                                 bool discardable, bool kernel,
 403                                 struct drm_gem_object **obj);
 404
 405 int radeon_mode_dumb_create(struct drm_file *file_priv,
 406                             struct drm_device *dev,
 407                             struct drm_mode_create_dumb *args);
 408 int radeon_mode_dumb_mmap(struct drm_file *filp,
 409                           struct drm_device *dev,
 410                           uint32_t handle, uint64_t *offset_p);
 411 int radeon_mode_dumb_destroy(struct drm_file *file_priv,
 412                              struct drm_device *dev,
 413                              uint32_t handle);
 414
 415 /*
 416  * Semaphores.
 417  */
 418 /* everything here is constant */
 419 struct radeon_semaphore {
 420         struct radeon_sa_bo             *sa_bo;
 421         signed                          waiters;
 422         uint64_t                        gpu_addr;
 423 };
 424
 425 int radeon_semaphore_create(struct radeon_device *rdev,
 426                             struct radeon_semaphore **semaphore);
 427 void radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 428                                   struct radeon_semaphore *semaphore);
 429 void radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 430                                 struct radeon_semaphore *semaphore);
 431 int radeon_semaphore_sync_rings(struct radeon_device *rdev,
 432                                 struct radeon_semaphore *semaphore,
 433                                 int signaler, int waiter);
 434 void radeon_semaphore_free(struct radeon_device *rdev,
 435                            struct radeon_semaphore **semaphore,
 436                            struct radeon_fence *fence);
 437
 438 /*
 439  * GART structures, functions & helpers
 440  */
 441 struct radeon_mc;
 442
 443 #define RADEON_GPU_PAGE_SIZE 4096
 444 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 445 #define RADEON_GPU_PAGE_SHIFT 12
 446 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 447
 448 struct radeon_gart {
 449         dma_addr_t                      table_addr;
 450         struct radeon_bo                *robj;
 451         void                            *ptr;
 452         unsigned                        num_gpu_pages;
 453         unsigned                        num_cpu_pages;
 454         unsigned                        table_size;
 455         struct page                     **pages;
 456         dma_addr_t                      *pages_addr;
 457         bool                            ready;
 458 };
 459
 460 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 461 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 462 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 463 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 464 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 465 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 466 int radeon_gart_init(struct radeon_device *rdev);
 467 void radeon_gart_fini(struct radeon_device *rdev);
 468 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 469                         int pages);
 470 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 471                      int pages, struct page **pagelist,
 472                      dma_addr_t *dma_addr);
 473 void radeon_gart_restore(struct radeon_device *rdev);
 474
 475
 476 /*
 477  * GPU MC structures, functions & helpers
 478  */
 479 struct radeon_mc {
 480         resource_size_t         aper_size;
 481         resource_size_t         aper_base;
 482         resource_size_t         agp_base;
 483         /* for some chips with <= 32MB we need to lie
 484          * about vram size near mc fb location */
 485         u64                     mc_vram_size;
 486         u64                     visible_vram_size;
 487         u64                     gtt_size;
 488         u64                     gtt_start;
 489         u64                     gtt_end;
 490         u64                     vram_start;
 491         u64                     vram_end;
 492         unsigned                vram_width;
 493         u64                     real_vram_size;
 494         int                     vram_mtrr;
 495         bool                    vram_is_ddr;
 496         bool                    igp_sideport_enabled;
 497         u64                     gtt_base_align;
 498 };
 499
 500 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 501 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 502
 503 /*
 504  * GPU scratch registers structures, functions & helpers
 505  */
 506 struct radeon_scratch {
 507         unsigned                num_reg;
 508         uint32_t                reg_base;
 509         bool                    free[32];
 510         uint32_t                reg[32];
 511 };
 512
 513 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 514 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 515
 516
 517 /*
 518  * IRQS.
 519  */
 520
 521 struct radeon_unpin_work {
 522         struct work_struct work;
 523         struct radeon_device *rdev;
 524         int crtc_id;
 525         struct radeon_fence *fence;
 526         struct drm_pending_vblank_event *event;
 527         struct radeon_bo *old_rbo;
 528         u64 new_crtc_base;
 529 };
 530
 531 struct r500_irq_stat_regs {
 532         u32 disp_int;
 533         u32 hdmi0_status;
 534 };
 535
 536 struct r600_irq_stat_regs {
 537         u32 disp_int;
 538         u32 disp_int_cont;
 539         u32 disp_int_cont2;
 540         u32 d1grph_int;
 541         u32 d2grph_int;
 542         u32 hdmi0_status;
 543         u32 hdmi1_status;
 544 };
 545
 546 struct evergreen_irq_stat_regs {
 547         u32 disp_int;
 548         u32 disp_int_cont;
 549         u32 disp_int_cont2;
 550         u32 disp_int_cont3;
 551         u32 disp_int_cont4;
 552         u32 disp_int_cont5;
 553         u32 d1grph_int;
 554         u32 d2grph_int;
 555         u32 d3grph_int;
 556         u32 d4grph_int;
 557         u32 d5grph_int;
 558         u32 d6grph_int;
 559         u32 afmt_status1;
 560         u32 afmt_status2;
 561         u32 afmt_status3;
 562         u32 afmt_status4;
 563         u32 afmt_status5;
 564         u32 afmt_status6;
 565 };
 566
 567 union radeon_irq_stat_regs {
 568         struct r500_irq_stat_regs r500;
 569         struct r600_irq_stat_regs r600;
 570         struct evergreen_irq_stat_regs evergreen;
 571 };
 572
 573 #define RADEON_MAX_HPD_PINS 6
 574 #define RADEON_MAX_CRTCS 6
 575 #define RADEON_MAX_AFMT_BLOCKS 6
 576
 577 struct radeon_irq {
 578         bool                            installed;
 579         spinlock_t                      lock;
 580         atomic_t                        ring_int[RADEON_NUM_RINGS];
 581         bool                            crtc_vblank_int[RADEON_MAX_CRTCS];
 582         atomic_t                        pflip[RADEON_MAX_CRTCS];
 583         wait_queue_head_t               vblank_queue;
 584         bool                            hpd[RADEON_MAX_HPD_PINS];
 585         bool                            afmt[RADEON_MAX_AFMT_BLOCKS];
 586         union radeon_irq_stat_regs      stat_regs;
 587 };
 588
 589 int radeon_irq_kms_init(struct radeon_device *rdev);
 590 void radeon_irq_kms_fini(struct radeon_device *rdev);
 591 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 592 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 593 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 594 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 595 void radeon_irq_kms_enable_afmt(struct radeon_device *rdev, int block);
 596 void radeon_irq_kms_disable_afmt(struct radeon_device *rdev, int block);
 597 void radeon_irq_kms_enable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 598 void radeon_irq_kms_disable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 599
 600 /*
 601  * CP & rings.
 602  */
 603
 604 struct radeon_ib {
 605         struct radeon_sa_bo             *sa_bo;
 606         uint32_t                        length_dw;
 607         uint64_t                        gpu_addr;
 608         uint32_t                        *ptr;
 609         int                             ring;
 610         struct radeon_fence             *fence;
 611         struct radeon_vm                *vm;
 612         bool                            is_const_ib;
 613         struct radeon_fence             *sync_to[RADEON_NUM_RINGS];
 614         struct radeon_semaphore         *semaphore;
 615 };
 616
 617 struct radeon_ring {
 618         struct radeon_bo        *ring_obj;
 619         volatile uint32_t       *ring;
 620         unsigned                rptr;
 621         unsigned                rptr_offs;
 622         unsigned                rptr_reg;
 623         unsigned                rptr_save_reg;
 624         u64                     next_rptr_gpu_addr;
 625         volatile u32            *next_rptr_cpu_addr;
 626         unsigned                wptr;
 627         unsigned                wptr_old;
 628         unsigned                wptr_reg;
 629         unsigned                ring_size;
 630         unsigned                ring_free_dw;
 631         int                     count_dw;
 632         unsigned long           last_activity;
 633         unsigned                last_rptr;
 634         uint64_t                gpu_addr;
 635         uint32_t                align_mask;
 636         uint32_t                ptr_mask;
 637         bool                    ready;
 638         u32                     ptr_reg_shift;
 639         u32                     ptr_reg_mask;
 640         u32                     nop;
 641         u32                     idx;
 642 };
 643
 644 /*
 645  * VM
 646  */
 647
 648 #define RADEON_NUM_VM   16
 649
 650 struct radeon_vm {
 651         struct list_head                list;
 652         struct list_head                va;
 653         unsigned                        id;
 654         unsigned                        last_pfn;
 655         u64                             pt_gpu_addr;
 656         u64                             *pt;
 657         struct radeon_sa_bo             *sa_bo;
 658         struct mutex                    mutex;
 659         /* last fence for cs using this vm */
 660         struct radeon_fence             *fence;
 661         /* last flush or NULL if we still need to flush */
 662         struct radeon_fence             *last_flush;
 663 };
 664
 665 struct radeon_vm_manager {
 666         struct mutex                    lock;
 667         struct list_head                lru_vm;
 668         struct radeon_fence             *active[RADEON_NUM_VM];
 669         struct radeon_sa_manager        sa_manager;
 670         uint32_t                        max_pfn;
 671         /* number of VMIDs */
 672         unsigned                        nvm;
 673         /* vram base address for page table entry  */
 674         u64                             vram_base_offset;
 675         /* is vm enabled? */
 676         bool                            enabled;
 677 };
 678
 679 /*
 680  * file private structure
 681  */
 682 struct radeon_fpriv {
 683         struct radeon_vm                vm;
 684 };
 685
 686 /*
 687  * R6xx+ IH ring
 688  */
 689 struct r600_ih {
 690         struct radeon_bo        *ring_obj;
 691         volatile uint32_t       *ring;
 692         unsigned                rptr;
 693         unsigned                ring_size;
 694         uint64_t                gpu_addr;
 695         uint32_t                ptr_mask;
 696         atomic_t                lock;
 697         bool                    enabled;
 698 };
 699
 700 struct r600_blit_cp_primitives {
 701         void (*set_render_target)(struct radeon_device *rdev, int format,
 702                                   int w, int h, u64 gpu_addr);
 703         void (*cp_set_surface_sync)(struct radeon_device *rdev,
 704                                     u32 sync_type, u32 size,
 705                                     u64 mc_addr);
 706         void (*set_shaders)(struct radeon_device *rdev);
 707         void (*set_vtx_resource)(struct radeon_device *rdev, u64 gpu_addr);
 708         void (*set_tex_resource)(struct radeon_device *rdev,
 709                                  int format, int w, int h, int pitch,
 710                                  u64 gpu_addr, u32 size);
 711         void (*set_scissors)(struct radeon_device *rdev, int x1, int y1,
 712                              int x2, int y2);
 713         void (*draw_auto)(struct radeon_device *rdev);
 714         void (*set_default_state)(struct radeon_device *rdev);
 715 };
 716
 717 struct r600_blit {
 718         struct radeon_bo        *shader_obj;
 719         struct r600_blit_cp_primitives primitives;
 720         int max_dim;
 721         int ring_size_common;
 722         int ring_size_per_loop;
 723         u64 shader_gpu_addr;
 724         u32 vs_offset, ps_offset;
 725         u32 state_offset;
 726         u32 state_len;
 727 };
 728
 729 /*
 730  * SI RLC stuff
 731  */
 732 struct si_rlc {
 733         /* for power gating */
 734         struct radeon_bo        *save_restore_obj;
 735         uint64_t                save_restore_gpu_addr;
 736         /* for clear state */
 737         struct radeon_bo        *clear_state_obj;
 738         uint64_t                clear_state_gpu_addr;
 739 };
 740
 741 int radeon_ib_get(struct radeon_device *rdev, int ring,
 742                   struct radeon_ib *ib, struct radeon_vm *vm,
 743                   unsigned size);
 744 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib *ib);
 745 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib,
 746                        struct radeon_ib *const_ib);
 747 int radeon_ib_pool_init(struct radeon_device *rdev);
 748 void radeon_ib_pool_fini(struct radeon_device *rdev);
 749 int radeon_ib_ring_tests(struct radeon_device *rdev);
 750 /* Ring access between begin & end cannot sleep */
 751 bool radeon_ring_supports_scratch_reg(struct radeon_device *rdev,
 752                                       struct radeon_ring *ring);
 753 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 754 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 755 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 756 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 757 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 758 void radeon_ring_undo(struct radeon_ring *ring);
 759 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
 760 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
 761 void radeon_ring_force_activity(struct radeon_device *rdev, struct radeon_ring *ring);
 762 void radeon_ring_lockup_update(struct radeon_ring *ring);
 763 bool radeon_ring_test_lockup(struct radeon_device *rdev, struct radeon_ring *ring);
 764 unsigned radeon_ring_backup(struct radeon_device *rdev, struct radeon_ring *ring,
 765                             uint32_t **data);
 766 int radeon_ring_restore(struct radeon_device *rdev, struct radeon_ring *ring,
 767                         unsigned size, uint32_t *data);
 768 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
 769                      unsigned rptr_offs, unsigned rptr_reg, unsigned wptr_reg,
 770                      u32 ptr_reg_shift, u32 ptr_reg_mask, u32 nop);
 771 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
 772
 773
 774 /*
 775  * CS.
 776  */
 777 struct radeon_cs_reloc {
 778         struct drm_gem_object           *gobj;
 779         struct radeon_bo                *robj;
 780         struct radeon_bo_list           lobj;
 781         uint32_t                        handle;
 782         uint32_t                        flags;
 783 };
 784
 785 struct radeon_cs_chunk {
 786         uint32_t                chunk_id;
 787         uint32_t                length_dw;
 788         int                     kpage_idx[2];
 789         uint32_t                *kpage[2];
 790         uint32_t                *kdata;
 791         void __user             *user_ptr;
 792         int                     last_copied_page;
 793         int                     last_page_index;
 794 };
 795
 796 struct radeon_cs_parser {
 797         struct device           *dev;
 798         struct radeon_device    *rdev;
 799         struct drm_file         *filp;
 800         /* chunks */
 801         unsigned                nchunks;
 802         struct radeon_cs_chunk  *chunks;
 803         uint64_t                *chunks_array;
 804         /* IB */
 805         unsigned                idx;
 806         /* relocations */
 807         unsigned                nrelocs;
 808         struct radeon_cs_reloc  *relocs;
 809         struct radeon_cs_reloc  **relocs_ptr;
 810         struct list_head        validated;
 811         /* indices of various chunks */
 812         int                     chunk_ib_idx;
 813         int                     chunk_relocs_idx;
 814         int                     chunk_flags_idx;
 815         int                     chunk_const_ib_idx;
 816         struct radeon_ib        ib;
 817         struct radeon_ib        const_ib;
 818         void                    *track;
 819         unsigned                family;
 820         int                     parser_error;
 821         u32                     cs_flags;
 822         u32                     ring;
 823         s32                     priority;
 824 };
 825
 826 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 827 extern u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx);
 828
 829 struct radeon_cs_packet {
 830         unsigned        idx;
 831         unsigned        type;
 832         unsigned        reg;
 833         unsigned        opcode;
 834         int             count;
 835         unsigned        one_reg_wr;
 836 };
 837
 838 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 839                                       struct radeon_cs_packet *pkt,
 840                                       unsigned idx, unsigned reg);
 841 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 842                                       struct radeon_cs_packet *pkt);
 843
 844
 845 /*
 846  * AGP
 847  */
 848 int radeon_agp_init(struct radeon_device *rdev);
 849 void radeon_agp_resume(struct radeon_device *rdev);
 850 void radeon_agp_suspend(struct radeon_device *rdev);
 851 void radeon_agp_fini(struct radeon_device *rdev);
 852
 853
 854 /*
 855  * Writeback
 856  */
 857 struct radeon_wb {
 858         struct radeon_bo        *wb_obj;
 859         volatile uint32_t       *wb;
 860         uint64_t                gpu_addr;
 861         bool                    enabled;
 862         bool                    use_event;
 863 };
 864
 865 #define RADEON_WB_SCRATCH_OFFSET 0
 866 #define RADEON_WB_RING0_NEXT_RPTR 256
 867 #define RADEON_WB_CP_RPTR_OFFSET 1024
 868 #define RADEON_WB_CP1_RPTR_OFFSET 1280
 869 #define RADEON_WB_CP2_RPTR_OFFSET 1536
 870 #define R600_WB_IH_WPTR_OFFSET   2048
 871 #define R600_WB_EVENT_OFFSET     3072
 872
 873 /**
 874  * struct radeon_pm - power management datas
 875  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 876  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 877  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 878  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 879  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 880  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 881  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 882  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 883  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 884  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
 885  * @needed_bandwidth:   current bandwidth needs
 886  *
 887  * It keeps track of various data needed to take powermanagement decision.
 888  * Bandwidth need is used to determine minimun clock of the GPU and memory.
 889  * Equation between gpu/memory clock and available bandwidth is hw dependent
 890  * (type of memory, bus size, efficiency, ...)
 891  */
 892
 893 enum radeon_pm_method {
 894         PM_METHOD_PROFILE,
 895         PM_METHOD_DYNPM,
 896 };
 897
 898 enum radeon_dynpm_state {
 899         DYNPM_STATE_DISABLED,
 900         DYNPM_STATE_MINIMUM,
 901         DYNPM_STATE_PAUSED,
 902         DYNPM_STATE_ACTIVE,
 903         DYNPM_STATE_SUSPENDED,
 904 };
 905 enum radeon_dynpm_action {
 906         DYNPM_ACTION_NONE,
 907         DYNPM_ACTION_MINIMUM,
 908         DYNPM_ACTION_DOWNCLOCK,
 909         DYNPM_ACTION_UPCLOCK,
 910         DYNPM_ACTION_DEFAULT
 911 };
 912
 913 enum radeon_voltage_type {
 914         VOLTAGE_NONE = 0,
 915         VOLTAGE_GPIO,
 916         VOLTAGE_VDDC,
 917         VOLTAGE_SW
 918 };
 919
 920 enum radeon_pm_state_type {
 921         POWER_STATE_TYPE_DEFAULT,
 922         POWER_STATE_TYPE_POWERSAVE,
 923         POWER_STATE_TYPE_BATTERY,
 924         POWER_STATE_TYPE_BALANCED,
 925         POWER_STATE_TYPE_PERFORMANCE,
 926 };
 927
 928 enum radeon_pm_profile_type {
 929         PM_PROFILE_DEFAULT,
 930         PM_PROFILE_AUTO,
 931         PM_PROFILE_LOW,
 932         PM_PROFILE_MID,
 933         PM_PROFILE_HIGH,
 934 };
 935
 936 #define PM_PROFILE_DEFAULT_IDX 0
 937 #define PM_PROFILE_LOW_SH_IDX  1
 938 #define PM_PROFILE_MID_SH_IDX  2
 939 #define PM_PROFILE_HIGH_SH_IDX 3
 940 #define PM_PROFILE_LOW_MH_IDX  4
 941 #define PM_PROFILE_MID_MH_IDX  5
 942 #define PM_PROFILE_HIGH_MH_IDX 6
 943 #define PM_PROFILE_MAX         7
 944
 945 struct radeon_pm_profile {
 946         int dpms_off_ps_idx;
 947         int dpms_on_ps_idx;
 948         int dpms_off_cm_idx;
 949         int dpms_on_cm_idx;
 950 };
 951
 952 enum radeon_int_thermal_type {
 953         THERMAL_TYPE_NONE,
 954         THERMAL_TYPE_RV6XX,
 955         THERMAL_TYPE_RV770,
 956         THERMAL_TYPE_EVERGREEN,
 957         THERMAL_TYPE_SUMO,
 958         THERMAL_TYPE_NI,
 959         THERMAL_TYPE_SI,
 960 };
 961
 962 struct radeon_voltage {
 963         enum radeon_voltage_type type;
 964         /* gpio voltage */
 965         struct radeon_gpio_rec gpio;
 966         u32 delay; /* delay in usec from voltage drop to sclk change */
 967         bool active_high; /* voltage drop is active when bit is high */
 968         /* VDDC voltage */
 969         u8 vddc_id; /* index into vddc voltage table */
 970         u8 vddci_id; /* index into vddci voltage table */
 971         bool vddci_enabled;
 972         /* r6xx+ sw */
 973         u16 voltage;
 974         /* evergreen+ vddci */
 975         u16 vddci;
 976 };
 977
 978 /* clock mode flags */
 979 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
 980
 981 struct radeon_pm_clock_info {
 982         /* memory clock */
 983         u32 mclk;
 984         /* engine clock */
 985         u32 sclk;
 986         /* voltage info */
 987         struct radeon_voltage voltage;
 988         /* standardized clock flags */
 989         u32 flags;
 990 };
 991
 992 /* state flags */
 993 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
 994
 995 struct radeon_power_state {
 996         enum radeon_pm_state_type type;
 997         struct radeon_pm_clock_info *clock_info;
 998         /* number of valid clock modes in this power state */
 999         int num_clock_modes;
1000         struct radeon_pm_clock_info *default_clock_mode;
1001         /* standardized state flags */
1002         u32 flags;
1003         u32 misc; /* vbios specific flags */
1004         u32 misc2; /* vbios specific flags */
1005         int pcie_lanes; /* pcie lanes */
1006 };
1007
1008 /*
1009  * Some modes are overclocked by very low value, accept them
1010  */
1011 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1012
1013 struct radeon_pm {
1014         struct mutex            mutex;
1015         /* write locked while reprogramming mclk */
1016         struct rw_semaphore     mclk_lock;
1017         u32                     active_crtcs;
1018         int                     active_crtc_count;
1019         int                     req_vblank;
1020         bool                    vblank_sync;
1021         fixed20_12              max_bandwidth;
1022         fixed20_12              igp_sideport_mclk;
1023         fixed20_12              igp_system_mclk;
1024         fixed20_12              igp_ht_link_clk;
1025         fixed20_12              igp_ht_link_width;
1026         fixed20_12              k8_bandwidth;
1027         fixed20_12              sideport_bandwidth;
1028         fixed20_12              ht_bandwidth;
1029         fixed20_12              core_bandwidth;
1030         fixed20_12              sclk;
1031         fixed20_12              mclk;
1032         fixed20_12              needed_bandwidth;
1033         struct radeon_power_state *power_state;
1034         /* number of valid power states */
1035         int                     num_power_states;
1036         int                     current_power_state_index;
1037         int                     current_clock_mode_index;
1038         int                     requested_power_state_index;
1039         int                     requested_clock_mode_index;
1040         int                     default_power_state_index;
1041         u32                     current_sclk;
1042         u32                     current_mclk;
1043         u16                     current_vddc;
1044         u16                     current_vddci;
1045         u32                     default_sclk;
1046         u32                     default_mclk;
1047         u16                     default_vddc;
1048         u16                     default_vddci;
1049         struct radeon_i2c_chan *i2c_bus;
1050         /* selected pm method */
1051         enum radeon_pm_method     pm_method;
1052         /* dynpm power management */
1053         struct delayed_work     dynpm_idle_work;
1054         enum radeon_dynpm_state dynpm_state;
1055         enum radeon_dynpm_action        dynpm_planned_action;
1056         unsigned long           dynpm_action_timeout;
1057         bool                    dynpm_can_upclock;
1058         bool                    dynpm_can_downclock;
1059         /* profile-based power management */
1060         enum radeon_pm_profile_type profile;
1061         int                     profile_index;
1062         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1063         /* internal thermal controller on rv6xx+ */
1064         enum radeon_int_thermal_type int_thermal_type;
1065         struct device           *int_hwmon_dev;
1066 };
1067
1068 int radeon_pm_get_type_index(struct radeon_device *rdev,
1069                              enum radeon_pm_state_type ps_type,
1070                              int instance);
1071
1072 struct r600_audio {
1073         int                     channels;
1074         int                     rate;
1075         int                     bits_per_sample;
1076         u8                      status_bits;
1077         u8                      category_code;
1078 };
1079
1080 /*
1081  * Benchmarking
1082  */
1083 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1084
1085
1086 /*
1087  * Testing
1088  */
1089 void radeon_test_moves(struct radeon_device *rdev);
1090 void radeon_test_ring_sync(struct radeon_device *rdev,
1091                            struct radeon_ring *cpA,
1092                            struct radeon_ring *cpB);
1093 void radeon_test_syncing(struct radeon_device *rdev);
1094
1095
1096 /*
1097  * Debugfs
1098  */
1099 struct radeon_debugfs {
1100         struct drm_info_list    *files;
1101         unsigned                num_files;
1102 };
1103
1104 int radeon_debugfs_add_files(struct radeon_device *rdev,
1105                              struct drm_info_list *files,
1106                              unsigned nfiles);
1107 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1108
1109
1110 /*
1111  * ASIC specific functions.
1112  */
1113 struct radeon_asic {
1114         int (*init)(struct radeon_device *rdev);
1115         void (*fini)(struct radeon_device *rdev);
1116         int (*resume)(struct radeon_device *rdev);
1117         int (*suspend)(struct radeon_device *rdev);
1118         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1119         int (*asic_reset)(struct radeon_device *rdev);
1120         /* ioctl hw specific callback. Some hw might want to perform special
1121          * operation on specific ioctl. For instance on wait idle some hw
1122          * might want to perform and HDP flush through MMIO as it seems that
1123          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
1124          * through ring.
1125          */
1126         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
1127         /* check if 3D engine is idle */
1128         bool (*gui_idle)(struct radeon_device *rdev);
1129         /* wait for mc_idle */
1130         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1131         /* gart */
1132         struct {
1133                 void (*tlb_flush)(struct radeon_device *rdev);
1134                 int (*set_page)(struct radeon_device *rdev, int i, uint64_t addr);
1135         } gart;
1136         struct {
1137                 int (*init)(struct radeon_device *rdev);
1138                 void (*fini)(struct radeon_device *rdev);
1139
1140                 u32 pt_ring_index;
1141                 void (*set_page)(struct radeon_device *rdev, struct radeon_vm *vm,
1142                                  unsigned pfn, struct ttm_mem_reg *mem,
1143                                  unsigned npages, uint32_t flags);
1144         } vm;
1145         /* ring specific callbacks */
1146         struct {
1147                 void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1148                 int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1149                 void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1150                 void (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1151                                        struct radeon_semaphore *semaphore, bool emit_wait);
1152                 int (*cs_parse)(struct radeon_cs_parser *p);
1153                 void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1154                 int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1155                 int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1156                 bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1157                 void (*vm_flush)(struct radeon_device *rdev, struct radeon_ib *ib);
1158         } ring[RADEON_NUM_RINGS];
1159         /* irqs */
1160         struct {
1161                 int (*set)(struct radeon_device *rdev);
1162                 int (*process)(struct radeon_device *rdev);
1163         } irq;
1164         /* displays */
1165         struct {
1166                 /* display watermarks */
1167                 void (*bandwidth_update)(struct radeon_device *rdev);
1168                 /* get frame count */
1169                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1170                 /* wait for vblank */
1171                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1172                 /* set backlight level */
1173                 void (*set_backlight_level)(struct radeon_encoder *radeon_encoder, u8 level);
1174         } display;
1175         /* copy functions for bo handling */
1176         struct {
1177                 int (*blit)(struct radeon_device *rdev,
1178                             uint64_t src_offset,
1179                             uint64_t dst_offset,
1180                             unsigned num_gpu_pages,
1181                             struct radeon_fence **fence);
1182                 u32 blit_ring_index;
1183                 int (*dma)(struct radeon_device *rdev,
1184                            uint64_t src_offset,
1185                            uint64_t dst_offset,
1186                            unsigned num_gpu_pages,
1187                            struct radeon_fence **fence);
1188                 u32 dma_ring_index;
1189                 /* method used for bo copy */
1190                 int (*copy)(struct radeon_device *rdev,
1191                             uint64_t src_offset,
1192                             uint64_t dst_offset,
1193                             unsigned num_gpu_pages,
1194                             struct radeon_fence **fence);
1195                 /* ring used for bo copies */
1196                 u32 copy_ring_index;
1197         } copy;
1198         /* surfaces */
1199         struct {
1200                 int (*set_reg)(struct radeon_device *rdev, int reg,
1201                                        uint32_t tiling_flags, uint32_t pitch,
1202                                        uint32_t offset, uint32_t obj_size);
1203                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1204         } surface;
1205         /* hotplug detect */
1206         struct {
1207                 void (*init)(struct radeon_device *rdev);
1208                 void (*fini)(struct radeon_device *rdev);
1209                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1210                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1211         } hpd;
1212         /* power management */
1213         struct {
1214                 void (*misc)(struct radeon_device *rdev);
1215                 void (*prepare)(struct radeon_device *rdev);
1216                 void (*finish)(struct radeon_device *rdev);
1217                 void (*init_profile)(struct radeon_device *rdev);
1218                 void (*get_dynpm_state)(struct radeon_device *rdev);
1219                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1220                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1221                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1222                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1223                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1224                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1225                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1226         } pm;
1227         /* pageflipping */
1228         struct {
1229                 void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
1230                 u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1231                 void (*post_page_flip)(struct radeon_device *rdev, int crtc);
1232         } pflip;
1233 };
1234
1235 /*
1236  * Asic structures
1237  */
1238 struct r100_asic {
1239         const unsigned          *reg_safe_bm;
1240         unsigned                reg_safe_bm_size;
1241         u32                     hdp_cntl;
1242 };
1243
1244 struct r300_asic {
1245         const unsigned          *reg_safe_bm;
1246         unsigned                reg_safe_bm_size;
1247         u32                     resync_scratch;
1248         u32                     hdp_cntl;
1249 };
1250
1251 struct r600_asic {
1252         unsigned                max_pipes;
1253         unsigned                max_tile_pipes;
1254         unsigned                max_simds;
1255         unsigned                max_backends;
1256         unsigned                max_gprs;
1257         unsigned                max_threads;
1258         unsigned                max_stack_entries;
1259         unsigned                max_hw_contexts;
1260         unsigned                max_gs_threads;
1261         unsigned                sx_max_export_size;
1262         unsigned                sx_max_export_pos_size;
1263         unsigned                sx_max_export_smx_size;
1264         unsigned                sq_num_cf_insts;
1265         unsigned                tiling_nbanks;
1266         unsigned                tiling_npipes;
1267         unsigned                tiling_group_size;
1268         unsigned                tile_config;
1269         unsigned                backend_map;
1270 };
1271
1272 struct rv770_asic {
1273         unsigned                max_pipes;
1274         unsigned                max_tile_pipes;
1275         unsigned                max_simds;
1276         unsigned                max_backends;
1277         unsigned                max_gprs;
1278         unsigned                max_threads;
1279         unsigned                max_stack_entries;
1280         unsigned                max_hw_contexts;
1281         unsigned                max_gs_threads;
1282         unsigned                sx_max_export_size;
1283         unsigned                sx_max_export_pos_size;
1284         unsigned                sx_max_export_smx_size;
1285         unsigned                sq_num_cf_insts;
1286         unsigned                sx_num_of_sets;
1287         unsigned                sc_prim_fifo_size;
1288         unsigned                sc_hiz_tile_fifo_size;
1289         unsigned                sc_earlyz_tile_fifo_fize;
1290         unsigned                tiling_nbanks;
1291         unsigned                tiling_npipes;
1292         unsigned                tiling_group_size;
1293         unsigned                tile_config;
1294         unsigned                backend_map;
1295 };
1296
1297 struct evergreen_asic {
1298         unsigned num_ses;
1299         unsigned max_pipes;
1300         unsigned max_tile_pipes;
1301         unsigned max_simds;
1302         unsigned max_backends;
1303         unsigned max_gprs;
1304         unsigned max_threads;
1305         unsigned max_stack_entries;
1306         unsigned max_hw_contexts;
1307         unsigned max_gs_threads;
1308         unsigned sx_max_export_size;
1309         unsigned sx_max_export_pos_size;
1310         unsigned sx_max_export_smx_size;
1311         unsigned sq_num_cf_insts;
1312         unsigned sx_num_of_sets;
1313         unsigned sc_prim_fifo_size;
1314         unsigned sc_hiz_tile_fifo_size;
1315         unsigned sc_earlyz_tile_fifo_size;
1316         unsigned tiling_nbanks;
1317         unsigned tiling_npipes;
1318         unsigned tiling_group_size;
1319         unsigned tile_config;
1320         unsigned backend_map;
1321 };
1322
1323 struct cayman_asic {
1324         unsigned max_shader_engines;
1325         unsigned max_pipes_per_simd;
1326         unsigned max_tile_pipes;
1327         unsigned max_simds_per_se;
1328         unsigned max_backends_per_se;
1329         unsigned max_texture_channel_caches;
1330         unsigned max_gprs;
1331         unsigned max_threads;
1332         unsigned max_gs_threads;
1333         unsigned max_stack_entries;
1334         unsigned sx_num_of_sets;
1335         unsigned sx_max_export_size;
1336         unsigned sx_max_export_pos_size;
1337         unsigned sx_max_export_smx_size;
1338         unsigned max_hw_contexts;
1339         unsigned sq_num_cf_insts;
1340         unsigned sc_prim_fifo_size;
1341         unsigned sc_hiz_tile_fifo_size;
1342         unsigned sc_earlyz_tile_fifo_size;
1343
1344         unsigned num_shader_engines;
1345         unsigned num_shader_pipes_per_simd;
1346         unsigned num_tile_pipes;
1347         unsigned num_simds_per_se;
1348         unsigned num_backends_per_se;
1349         unsigned backend_disable_mask_per_asic;
1350         unsigned backend_map;
1351         unsigned num_texture_channel_caches;
1352         unsigned mem_max_burst_length_bytes;
1353         unsigned mem_row_size_in_kb;
1354         unsigned shader_engine_tile_size;
1355         unsigned num_gpus;
1356         unsigned multi_gpu_tile_size;
1357
1358         unsigned tile_config;
1359 };
1360
1361 struct si_asic {
1362         unsigned max_shader_engines;
1363         unsigned max_tile_pipes;
1364         unsigned max_cu_per_sh;
1365         unsigned max_sh_per_se;
1366         unsigned max_backends_per_se;
1367         unsigned max_texture_channel_caches;
1368         unsigned max_gprs;
1369         unsigned max_gs_threads;
1370         unsigned max_hw_contexts;
1371         unsigned sc_prim_fifo_size_frontend;
1372         unsigned sc_prim_fifo_size_backend;
1373         unsigned sc_hiz_tile_fifo_size;
1374         unsigned sc_earlyz_tile_fifo_size;
1375
1376         unsigned num_tile_pipes;
1377         unsigned num_backends_per_se;
1378         unsigned backend_disable_mask_per_asic;
1379         unsigned backend_map;
1380         unsigned num_texture_channel_caches;
1381         unsigned mem_max_burst_length_bytes;
1382         unsigned mem_row_size_in_kb;
1383         unsigned shader_engine_tile_size;
1384         unsigned num_gpus;
1385         unsigned multi_gpu_tile_size;
1386
1387         unsigned tile_config;
1388 };
1389
1390 union radeon_asic_config {
1391         struct r300_asic        r300;
1392         struct r100_asic        r100;
1393         struct r600_asic        r600;
1394         struct rv770_asic       rv770;
1395         struct evergreen_asic   evergreen;
1396         struct cayman_asic      cayman;
1397         struct si_asic          si;
1398 };
1399
1400 /*
1401  * asic initizalization from radeon_asic.c
1402  */
1403 void radeon_agp_disable(struct radeon_device *rdev);
1404 int radeon_asic_init(struct radeon_device *rdev);
1405
1406
1407 /*
1408  * IOCTL.
1409  */
1410 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1411                           struct drm_file *filp);
1412 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1413                             struct drm_file *filp);
1414 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1415                          struct drm_file *file_priv);
1416 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1417                            struct drm_file *file_priv);
1418 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1419                             struct drm_file *file_priv);
1420 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1421                            struct drm_file *file_priv);
1422 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1423                                 struct drm_file *filp);
1424 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1425                           struct drm_file *filp);
1426 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1427                           struct drm_file *filp);
1428 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1429                               struct drm_file *filp);
1430 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
1431                           struct drm_file *filp);
1432 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1433 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1434                                 struct drm_file *filp);
1435 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1436                                 struct drm_file *filp);
1437
1438 /* VRAM scratch page for HDP bug, default vram page */
1439 struct r600_vram_scratch {
1440         struct radeon_bo                *robj;
1441         volatile uint32_t               *ptr;
1442         u64                             gpu_addr;
1443 };
1444
1445 /*
1446  * ACPI
1447  */
1448 struct radeon_atif_notification_cfg {
1449         bool enabled;
1450         int command_code;
1451 };
1452
1453 struct radeon_atif_notifications {
1454         bool display_switch;
1455         bool expansion_mode_change;
1456         bool thermal_state;
1457         bool forced_power_state;
1458         bool system_power_state;
1459         bool display_conf_change;
1460         bool px_gfx_switch;
1461         bool brightness_change;
1462         bool dgpu_display_event;
1463 };
1464
1465 struct radeon_atif_functions {
1466         bool system_params;
1467         bool sbios_requests;
1468         bool select_active_disp;
1469         bool lid_state;
1470         bool get_tv_standard;
1471         bool set_tv_standard;
1472         bool get_panel_expansion_mode;
1473         bool set_panel_expansion_mode;
1474         bool temperature_change;
1475         bool graphics_device_types;
1476 };
1477
1478 struct radeon_atif {
1479         struct radeon_atif_notifications notifications;
1480         struct radeon_atif_functions functions;
1481         struct radeon_atif_notification_cfg notification_cfg;
1482         struct radeon_encoder *encoder_for_bl;
1483 };
1484
1485 struct radeon_atcs_functions {
1486         bool get_ext_state;
1487         bool pcie_perf_req;
1488         bool pcie_dev_rdy;
1489         bool pcie_bus_width;
1490 };
1491
1492 struct radeon_atcs {
1493         struct radeon_atcs_functions functions;
1494 };
1495
1496 /*
1497  * Core structure, functions and helpers.
1498  */
1499 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1500 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1501
1502 struct radeon_device {
1503         struct device                   *dev;
1504         struct drm_device               *ddev;
1505         struct pci_dev                  *pdev;
1506         struct rw_semaphore             exclusive_lock;
1507         /* ASIC */
1508         union radeon_asic_config        config;
1509         enum radeon_family              family;
1510         unsigned long                   flags;
1511         int                             usec_timeout;
1512         enum radeon_pll_errata          pll_errata;
1513         int                             num_gb_pipes;
1514         int                             num_z_pipes;
1515         int                             disp_priority;
1516         /* BIOS */
1517         uint8_t                         *bios;
1518         bool                            is_atom_bios;
1519         uint16_t                        bios_header_start;
1520         struct radeon_bo                *stollen_vga_memory;
1521         /* Register mmio */
1522         resource_size_t                 rmmio_base;
1523         resource_size_t                 rmmio_size;
1524         void __iomem                    *rmmio;
1525         radeon_rreg_t                   mc_rreg;
1526         radeon_wreg_t                   mc_wreg;
1527         radeon_rreg_t                   pll_rreg;
1528         radeon_wreg_t                   pll_wreg;
1529         uint32_t                        pcie_reg_mask;
1530         radeon_rreg_t                   pciep_rreg;
1531         radeon_wreg_t                   pciep_wreg;
1532         /* io port */
1533         void __iomem                    *rio_mem;
1534         resource_size_t                 rio_mem_size;
1535         struct radeon_clock             clock;
1536         struct radeon_mc                mc;
1537         struct radeon_gart              gart;
1538         struct radeon_mode_info         mode_info;
1539         struct radeon_scratch           scratch;
1540         struct radeon_mman              mman;
1541         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
1542         wait_queue_head_t               fence_queue;
1543         struct mutex                    ring_lock;
1544         struct radeon_ring              ring[RADEON_NUM_RINGS];
1545         bool                            ib_pool_ready;
1546         struct radeon_sa_manager        ring_tmp_bo;
1547         struct radeon_irq               irq;
1548         struct radeon_asic              *asic;
1549         struct radeon_gem               gem;
1550         struct radeon_pm                pm;
1551         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1552         struct radeon_wb                wb;
1553         struct radeon_dummy_page        dummy_page;
1554         bool                            shutdown;
1555         bool                            suspend;
1556         bool                            need_dma32;
1557         bool                            accel_working;
1558         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1559         const struct firmware *me_fw;   /* all family ME firmware */
1560         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1561         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1562         const struct firmware *mc_fw;   /* NI MC firmware */
1563         const struct firmware *ce_fw;   /* SI CE firmware */
1564         struct r600_blit r600_blit;
1565         struct r600_vram_scratch vram_scratch;
1566         int msi_enabled; /* msi enabled */
1567         struct r600_ih ih; /* r6/700 interrupt ring */
1568         struct si_rlc rlc;
1569         struct work_struct hotplug_work;
1570         struct work_struct audio_work;
1571         int num_crtc; /* number of crtcs */
1572         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1573         bool audio_enabled;
1574         struct r600_audio audio_status; /* audio stuff */
1575         struct notifier_block acpi_nb;
1576         /* only one userspace can use Hyperz features or CMASK at a time */
1577         struct drm_file *hyperz_filp;
1578         struct drm_file *cmask_filp;
1579         /* i2c buses */
1580         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
1581         /* debugfs */
1582         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
1583         unsigned                debugfs_count;
1584         /* virtual memory */
1585         struct radeon_vm_manager        vm_manager;
1586         struct mutex                    gpu_clock_mutex;
1587         /* ACPI interface */
1588         struct radeon_atif              atif;
1589         struct radeon_atcs              atcs;
1590 };
1591
1592 int radeon_device_init(struct radeon_device *rdev,
1593                        struct drm_device *ddev,
1594                        struct pci_dev *pdev,
1595                        uint32_t flags);
1596 void radeon_device_fini(struct radeon_device *rdev);
1597 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1598
1599 uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg);
1600 void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v);
1601 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
1602 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1603
1604 /*
1605  * Cast helper
1606  */
1607 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1608
1609 /*
1610  * Registers read & write functions.
1611  */
1612 #define RREG8(reg) readb((rdev->rmmio) + (reg))
1613 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
1614 #define RREG16(reg) readw((rdev->rmmio) + (reg))
1615 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
1616 #define RREG32(reg) r100_mm_rreg(rdev, (reg))
1617 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg)))
1618 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v))
1619 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1620 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1621 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1622 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1623 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1624 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1625 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1626 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1627 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1628 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1629 #define WREG32_P(reg, val, mask)                                \
1630         do {                                                    \
1631                 uint32_t tmp_ = RREG32(reg);                    \
1632                 tmp_ &= (mask);                                 \
1633                 tmp_ |= ((val) & ~(mask));                      \
1634                 WREG32(reg, tmp_);                              \
1635         } while (0)
1636 #define WREG32_PLL_P(reg, val, mask)                            \
1637         do {                                                    \
1638                 uint32_t tmp_ = RREG32_PLL(reg);                \
1639                 tmp_ &= (mask);                                 \
1640                 tmp_ |= ((val) & ~(mask));                      \
1641                 WREG32_PLL(reg, tmp_);                          \
1642         } while (0)
1643 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg)))
1644 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
1645 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
1646
1647 /*
1648  * Indirect registers accessor
1649  */
1650 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1651 {
1652         uint32_t r;
1653
1654         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1655         r = RREG32(RADEON_PCIE_DATA);
1656         return r;
1657 }
1658
1659 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1660 {
1661         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1662         WREG32(RADEON_PCIE_DATA, (v));
1663 }
1664
1665 void r100_pll_errata_after_index(struct radeon_device *rdev);
1666
1667
1668 /*
1669  * ASICs helpers.
1670  */
1671 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1672                             (rdev->pdev->device == 0x5969))
1673 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1674                 (rdev->family == CHIP_RV200) || \
1675                 (rdev->family == CHIP_RS100) || \
1676                 (rdev->family == CHIP_RS200) || \
1677                 (rdev->family == CHIP_RV250) || \
1678                 (rdev->family == CHIP_RV280) || \
1679                 (rdev->family == CHIP_RS300))
1680 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1681                 (rdev->family == CHIP_RV350) ||                 \
1682                 (rdev->family == CHIP_R350)  ||                 \
1683                 (rdev->family == CHIP_RV380) ||                 \
1684                 (rdev->family == CHIP_R420)  ||                 \
1685                 (rdev->family == CHIP_R423)  ||                 \
1686                 (rdev->family == CHIP_RV410) ||                 \
1687                 (rdev->family == CHIP_RS400) ||                 \
1688                 (rdev->family == CHIP_RS480))
1689 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
1690                 (rdev->ddev->pdev->device == 0x9443) || \
1691                 (rdev->ddev->pdev->device == 0x944B) || \
1692                 (rdev->ddev->pdev->device == 0x9506) || \
1693                 (rdev->ddev->pdev->device == 0x9509) || \
1694                 (rdev->ddev->pdev->device == 0x950F) || \
1695                 (rdev->ddev->pdev->device == 0x689C) || \
1696                 (rdev->ddev->pdev->device == 0x689D))
1697 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1698 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
1699                             (rdev->family == CHIP_RS690)  ||    \
1700                             (rdev->family == CHIP_RS740)  ||    \
1701                             (rdev->family >= CHIP_R600))
1702 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1703 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1704 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1705 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
1706                              (rdev->flags & RADEON_IS_IGP))
1707 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
1708 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
1709 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
1710                              (rdev->flags & RADEON_IS_IGP))
1711
1712 /*
1713  * BIOS helpers.
1714  */
1715 #define RBIOS8(i) (rdev->bios[i])
1716 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1717 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1718
1719 int radeon_combios_init(struct radeon_device *rdev);
1720 void radeon_combios_fini(struct radeon_device *rdev);
1721 int radeon_atombios_init(struct radeon_device *rdev);
1722 void radeon_atombios_fini(struct radeon_device *rdev);
1723
1724
1725 /*
1726  * RING helpers.
1727  */
1728 #if DRM_DEBUG_CODE == 0
1729 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
1730 {
1731         ring->ring[ring->wptr++] = v;
1732         ring->wptr &= ring->ptr_mask;
1733         ring->count_dw--;
1734         ring->ring_free_dw--;
1735 }
1736 #else
1737 /* With debugging this is just too big to inline */
1738 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
1739 #endif
1740
1741 /*
1742  * ASICs macro.
1743  */
1744 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1745 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1746 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1747 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1748 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)].cs_parse((p))
1749 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1750 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1751 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
1752 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart.set_page((rdev), (i), (p))
1753 #define radeon_asic_vm_init(rdev) (rdev)->asic->vm.init((rdev))
1754 #define radeon_asic_vm_fini(rdev) (rdev)->asic->vm.fini((rdev))
1755 #define radeon_asic_vm_set_page(rdev, v, pfn, mem, npages, flags) (rdev)->asic->vm.set_page((rdev), (v), (pfn), (mem), (npages), (flags))
1756 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)].ring_start((rdev), (cp))
1757 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)].ring_test((rdev), (cp))
1758 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)].ib_test((rdev), (cp))
1759 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)].ib_execute((rdev), (ib))
1760 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)].ib_parse((rdev), (ib))
1761 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)].is_lockup((rdev), (cp))
1762 #define radeon_ring_vm_flush(rdev, r, ib) (rdev)->asic->ring[(r)].vm_flush((rdev), (ib))
1763 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
1764 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
1765 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
1766 #define radeon_set_backlight_level(rdev, e, l) (rdev)->asic->display.set_backlight_level((e), (l))
1767 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)].emit_fence((rdev), (fence))
1768 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)].emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
1769 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (f))
1770 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (f))
1771 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (f))
1772 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
1773 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
1774 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
1775 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
1776 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
1777 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
1778 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
1779 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
1780 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
1781 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
1782 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
1783 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
1784 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
1785 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
1786 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
1787 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
1788 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
1789 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1790 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
1791 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
1792 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
1793 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
1794 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
1795 #define radeon_pre_page_flip(rdev, crtc) (rdev)->asic->pflip.pre_page_flip((rdev), (crtc))
1796 #define radeon_page_flip(rdev, crtc, base) (rdev)->asic->pflip.page_flip((rdev), (crtc), (base))
1797 #define radeon_post_page_flip(rdev, crtc) (rdev)->asic->pflip.post_page_flip((rdev), (crtc))
1798 #define radeon_wait_for_vblank(rdev, crtc) (rdev)->asic->display.wait_for_vblank((rdev), (crtc))
1799 #define radeon_mc_wait_for_idle(rdev) (rdev)->asic->mc_wait_for_idle((rdev))
1800
1801 /* Common functions */
1802 /* AGP */
1803 extern int radeon_gpu_reset(struct radeon_device *rdev);
1804 extern void radeon_agp_disable(struct radeon_device *rdev);
1805 extern int radeon_modeset_init(struct radeon_device *rdev);
1806 extern void radeon_modeset_fini(struct radeon_device *rdev);
1807 extern bool radeon_card_posted(struct radeon_device *rdev);
1808 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1809 extern void radeon_update_display_priority(struct radeon_device *rdev);
1810 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1811 extern void radeon_scratch_init(struct radeon_device *rdev);
1812 extern void radeon_wb_fini(struct radeon_device *rdev);
1813 extern int radeon_wb_init(struct radeon_device *rdev);
1814 extern void radeon_wb_disable(struct radeon_device *rdev);
1815 extern void radeon_surface_init(struct radeon_device *rdev);
1816 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1817 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1818 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1819 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1820 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1821 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1822 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1823 extern int radeon_resume_kms(struct drm_device *dev);
1824 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1825 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
1826
1827 /*
1828  * vm
1829  */
1830 int radeon_vm_manager_init(struct radeon_device *rdev);
1831 void radeon_vm_manager_fini(struct radeon_device *rdev);
1832 int radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
1833 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
1834 int radeon_vm_alloc_pt(struct radeon_device *rdev, struct radeon_vm *vm);
1835 struct radeon_fence *radeon_vm_grab_id(struct radeon_device *rdev,
1836                                        struct radeon_vm *vm, int ring);
1837 void radeon_vm_fence(struct radeon_device *rdev,
1838                      struct radeon_vm *vm,
1839                      struct radeon_fence *fence);
1840 u64 radeon_vm_get_addr(struct radeon_device *rdev,
1841                        struct ttm_mem_reg *mem,
1842                        unsigned pfn);
1843 int radeon_vm_bo_update_pte(struct radeon_device *rdev,
1844                             struct radeon_vm *vm,
1845                             struct radeon_bo *bo,
1846                             struct ttm_mem_reg *mem);
1847 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
1848                              struct radeon_bo *bo);
1849 struct radeon_bo_va *radeon_vm_bo_find(struct radeon_vm *vm,
1850                                        struct radeon_bo *bo);
1851 int radeon_vm_bo_add(struct radeon_device *rdev,
1852                      struct radeon_vm *vm,
1853                      struct radeon_bo *bo,
1854                      uint64_t offset,
1855                      uint32_t flags);
1856 int radeon_vm_bo_rmv(struct radeon_device *rdev,
1857                      struct radeon_vm *vm,
1858                      struct radeon_bo *bo);
1859
1860 /* audio */
1861 void r600_audio_update_hdmi(struct work_struct *work);
1862
1863 /*
1864  * R600 vram scratch functions
1865  */
1866 int r600_vram_scratch_init(struct radeon_device *rdev);
1867 void r600_vram_scratch_fini(struct radeon_device *rdev);
1868
1869 /*
1870  * r600 cs checking helper
1871  */
1872 unsigned r600_mip_minify(unsigned size, unsigned level);
1873 bool r600_fmt_is_valid_color(u32 format);
1874 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
1875 int r600_fmt_get_blocksize(u32 format);
1876 int r600_fmt_get_nblocksx(u32 format, u32 w);
1877 int r600_fmt_get_nblocksy(u32 format, u32 h);
1878
1879 /*
1880  * r600 functions used by radeon_encoder.c
1881  */
1882 struct radeon_hdmi_acr {
1883         u32 clock;
1884
1885         int n_32khz;
1886         int cts_32khz;
1887
1888         int n_44_1khz;
1889         int cts_44_1khz;
1890
1891         int n_48khz;
1892         int cts_48khz;
1893
1894 };
1895
1896 extern struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock);
1897
1898 extern void r600_hdmi_enable(struct drm_encoder *encoder);
1899 extern void r600_hdmi_disable(struct drm_encoder *encoder);
1900 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1901 extern u32 r6xx_remap_render_backend(struct radeon_device *rdev,
1902                                      u32 tiling_pipe_num,
1903                                      u32 max_rb_num,
1904                                      u32 total_max_rb_num,
1905                                      u32 enabled_rb_mask);
1906
1907 /*
1908  * evergreen functions used by radeon_encoder.c
1909  */
1910
1911 extern void evergreen_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1912
1913 extern int ni_init_microcode(struct radeon_device *rdev);
1914 extern int ni_mc_load_microcode(struct radeon_device *rdev);
1915
1916 /* radeon_acpi.c */
1917 #if defined(CONFIG_ACPI)
1918 extern int radeon_acpi_init(struct radeon_device *rdev);
1919 extern void radeon_acpi_fini(struct radeon_device *rdev);
1920 #else
1921 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
1922 static inline void radeon_acpi_fini(struct radeon_device *rdev) { }
1923 #endif
1924
1925 #include "radeon_object.h"
1926
1927 #endif