drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
 102 };
 103
 104 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 105 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 106                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 107 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
 108
 109 enum hpd_pin {
 110         HPD_NONE = 0,
 111         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 112         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 113         HPD_CRT,
 114         HPD_SDVO_B,
 115         HPD_SDVO_C,
 116         HPD_PORT_B,
 117         HPD_PORT_C,
 118         HPD_PORT_D,
 119         HPD_NUM_PINS
 120 };
 121
 122 #define I915_GEM_GPU_DOMAINS \
 123         (I915_GEM_DOMAIN_RENDER | \
 124          I915_GEM_DOMAIN_SAMPLER | \
 125          I915_GEM_DOMAIN_COMMAND | \
 126          I915_GEM_DOMAIN_INSTRUCTION | \
 127          I915_GEM_DOMAIN_VERTEX)
 128
 129 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 130
 131 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 132         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 133                 if ((intel_encoder)->base.crtc == (__crtc))
 134
 135 struct drm_i915_private;
 136
 137 enum intel_dpll_id {
 138         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 139         /* real shared dpll ids must be >= 0 */
 140         DPLL_ID_PCH_PLL_A,
 141         DPLL_ID_PCH_PLL_B,
 142 };
 143 #define I915_NUM_PLLS 2
 144
 145 struct intel_dpll_hw_state {
 146 };
 147
 148 struct intel_shared_dpll {
 149         int refcount; /* count of number of CRTCs sharing this PLL */
 150         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 151         bool on; /* is the PLL actually active? Disabled during modeset */
 152         const char *name;
 153         /* should match the index in the dev_priv->shared_dplls array */
 154         enum intel_dpll_id id;
 155         struct intel_dpll_hw_state hw_state;
 156         void (*enable)(struct drm_i915_private *dev_priv,
 157                        struct intel_shared_dpll *pll);
 158         void (*disable)(struct drm_i915_private *dev_priv,
 159                         struct intel_shared_dpll *pll);
 160         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 161                              struct intel_shared_dpll *pll,
 162                              struct intel_dpll_hw_state *hw_state);
 163 };
 164
 165 /* Used by dp and fdi links */
 166 struct intel_link_m_n {
 167         uint32_t        tu;
 168         uint32_t        gmch_m;
 169         uint32_t        gmch_n;
 170         uint32_t        link_m;
 171         uint32_t        link_n;
 172 };
 173
 174 void intel_link_compute_m_n(int bpp, int nlanes,
 175                             int pixel_clock, int link_clock,
 176                             struct intel_link_m_n *m_n);
 177
 178 struct intel_ddi_plls {
 179         int spll_refcount;
 180         int wrpll1_refcount;
 181         int wrpll2_refcount;
 182 };
 183
 184 /* Interface history:
 185  *
 186  * 1.1: Original.
 187  * 1.2: Add Power Management
 188  * 1.3: Add vblank support
 189  * 1.4: Fix cmdbuffer path, add heap destroy
 190  * 1.5: Add vblank pipe configuration
 191  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 192  *      - Support vertical blank on secondary display pipe
 193  */
 194 #define DRIVER_MAJOR            1
 195 #define DRIVER_MINOR            6
 196 #define DRIVER_PATCHLEVEL       0
 197
 198 #define WATCH_COHERENCY 0
 199 #define WATCH_LISTS     0
 200 #define WATCH_GTT       0
 201
 202 #define I915_GEM_PHYS_CURSOR_0 1
 203 #define I915_GEM_PHYS_CURSOR_1 2
 204 #define I915_GEM_PHYS_OVERLAY_REGS 3
 205 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 206
 207 struct drm_i915_gem_phys_object {
 208         int id;
 209         struct page **page_list;
 210         drm_dma_handle_t *handle;
 211         struct drm_i915_gem_object *cur_obj;
 212 };
 213
 214 struct opregion_header;
 215 struct opregion_acpi;
 216 struct opregion_swsci;
 217 struct opregion_asle;
 218
 219 struct intel_opregion {
 220         struct opregion_header __iomem *header;
 221         struct opregion_acpi __iomem *acpi;
 222         struct opregion_swsci __iomem *swsci;
 223         struct opregion_asle __iomem *asle;
 224         void __iomem *vbt;
 225         u32 __iomem *lid_state;
 226 };
 227 #define OPREGION_SIZE            (8*1024)
 228
 229 struct intel_overlay;
 230 struct intel_overlay_error_state;
 231
 232 struct drm_i915_master_private {
 233         drm_local_map_t *sarea;
 234         struct _drm_i915_sarea *sarea_priv;
 235 };
 236 #define I915_FENCE_REG_NONE -1
 237 #define I915_MAX_NUM_FENCES 32
 238 /* 32 fences + sign bit for FENCE_REG_NONE */
 239 #define I915_MAX_NUM_FENCE_BITS 6
 240
 241 struct drm_i915_fence_reg {
 242         struct list_head lru_list;
 243         struct drm_i915_gem_object *obj;
 244         int pin_count;
 245 };
 246
 247 struct sdvo_device_mapping {
 248         u8 initialized;
 249         u8 dvo_port;
 250         u8 slave_addr;
 251         u8 dvo_wiring;
 252         u8 i2c_pin;
 253         u8 ddc_pin;
 254 };
 255
 256 struct intel_display_error_state;
 257
 258 struct drm_i915_error_state {
 259         struct kref ref;
 260         u32 eir;
 261         u32 pgtbl_er;
 262         u32 ier;
 263         u32 ccid;
 264         u32 derrmr;
 265         u32 forcewake;
 266         bool waiting[I915_NUM_RINGS];
 267         u32 pipestat[I915_MAX_PIPES];
 268         u32 tail[I915_NUM_RINGS];
 269         u32 head[I915_NUM_RINGS];
 270         u32 ctl[I915_NUM_RINGS];
 271         u32 ipeir[I915_NUM_RINGS];
 272         u32 ipehr[I915_NUM_RINGS];
 273         u32 instdone[I915_NUM_RINGS];
 274         u32 acthd[I915_NUM_RINGS];
 275         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 276         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 277         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 278         /* our own tracking of ring head and tail */
 279         u32 cpu_ring_head[I915_NUM_RINGS];
 280         u32 cpu_ring_tail[I915_NUM_RINGS];
 281         u32 error; /* gen6+ */
 282         u32 err_int; /* gen7 */
 283         u32 instpm[I915_NUM_RINGS];
 284         u32 instps[I915_NUM_RINGS];
 285         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 286         u32 seqno[I915_NUM_RINGS];
 287         u64 bbaddr;
 288         u32 fault_reg[I915_NUM_RINGS];
 289         u32 done_reg;
 290         u32 faddr[I915_NUM_RINGS];
 291         u64 fence[I915_MAX_NUM_FENCES];
 292         struct timeval time;
 293         struct drm_i915_error_ring {
 294                 struct drm_i915_error_object {
 295                         int page_count;
 296                         u32 gtt_offset;
 297                         u32 *pages[0];
 298                 } *ringbuffer, *batchbuffer, *ctx;
 299                 struct drm_i915_error_request {
 300                         long jiffies;
 301                         u32 seqno;
 302                         u32 tail;
 303                 } *requests;
 304                 int num_requests;
 305         } ring[I915_NUM_RINGS];
 306         struct drm_i915_error_buffer {
 307                 u32 size;
 308                 u32 name;
 309                 u32 rseqno, wseqno;
 310                 u32 gtt_offset;
 311                 u32 read_domains;
 312                 u32 write_domain;
 313                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 314                 s32 pinned:2;
 315                 u32 tiling:2;
 316                 u32 dirty:1;
 317                 u32 purgeable:1;
 318                 s32 ring:4;
 319                 u32 cache_level:2;
 320         } *active_bo, *pinned_bo;
 321         u32 active_bo_count, pinned_bo_count;
 322         struct intel_overlay_error_state *overlay;
 323         struct intel_display_error_state *display;
 324 };
 325
 326 struct intel_crtc_config;
 327 struct intel_crtc;
 328 struct intel_limit;
 329 struct dpll;
 330
 331 struct drm_i915_display_funcs {
 332         bool (*fbc_enabled)(struct drm_device *dev);
 333         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 334         void (*disable_fbc)(struct drm_device *dev);
 335         int (*get_display_clock_speed)(struct drm_device *dev);
 336         int (*get_fifo_size)(struct drm_device *dev, int plane);
 337         /**
 338          * find_dpll() - Find the best values for the PLL
 339          * @limit: limits for the PLL
 340          * @crtc: current CRTC
 341          * @target: target frequency in kHz
 342          * @refclk: reference clock frequency in kHz
 343          * @match_clock: if provided, @best_clock P divider must
 344          *               match the P divider from @match_clock
 345          *               used for LVDS downclocking
 346          * @best_clock: best PLL values found
 347          *
 348          * Returns true on success, false on failure.
 349          */
 350         bool (*find_dpll)(const struct intel_limit *limit,
 351                           struct drm_crtc *crtc,
 352                           int target, int refclk,
 353                           struct dpll *match_clock,
 354                           struct dpll *best_clock);
 355         void (*update_wm)(struct drm_device *dev);
 356         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 357                                  uint32_t sprite_width, int pixel_size,
 358                                  bool enable);
 359         void (*modeset_global_resources)(struct drm_device *dev);
 360         /* Returns the active state of the crtc, and if the crtc is active,
 361          * fills out the pipe-config with the hw state. */
 362         bool (*get_pipe_config)(struct intel_crtc *,
 363                                 struct intel_crtc_config *);
 364         int (*crtc_mode_set)(struct drm_crtc *crtc,
 365                              int x, int y,
 366                              struct drm_framebuffer *old_fb);
 367         void (*crtc_enable)(struct drm_crtc *crtc);
 368         void (*crtc_disable)(struct drm_crtc *crtc);
 369         void (*off)(struct drm_crtc *crtc);
 370         void (*write_eld)(struct drm_connector *connector,
 371                           struct drm_crtc *crtc);
 372         void (*fdi_link_train)(struct drm_crtc *crtc);
 373         void (*init_clock_gating)(struct drm_device *dev);
 374         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 375                           struct drm_framebuffer *fb,
 376                           struct drm_i915_gem_object *obj);
 377         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 378                             int x, int y);
 379         void (*hpd_irq_setup)(struct drm_device *dev);
 380         /* clock updates for mode set */
 381         /* cursor updates */
 382         /* render clock increase/decrease */
 383         /* display clock increase/decrease */
 384         /* pll clock increase/decrease */
 385 };
 386
 387 struct drm_i915_gt_funcs {
 388         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 389         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 390 };
 391
 392 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 393         func(is_mobile) sep \
 394         func(is_i85x) sep \
 395         func(is_i915g) sep \
 396         func(is_i945gm) sep \
 397         func(is_g33) sep \
 398         func(need_gfx_hws) sep \
 399         func(is_g4x) sep \
 400         func(is_pineview) sep \
 401         func(is_broadwater) sep \
 402         func(is_crestline) sep \
 403         func(is_ivybridge) sep \
 404         func(is_valleyview) sep \
 405         func(is_haswell) sep \
 406         func(has_force_wake) sep \
 407         func(has_fbc) sep \
 408         func(has_pipe_cxsr) sep \
 409         func(has_hotplug) sep \
 410         func(cursor_needs_physical) sep \
 411         func(has_overlay) sep \
 412         func(overlay_needs_physical) sep \
 413         func(supports_tv) sep \
 414         func(has_bsd_ring) sep \
 415         func(has_blt_ring) sep \
 416         func(has_vebox_ring) sep \
 417         func(has_llc) sep \
 418         func(has_ddi) sep \
 419         func(has_fpga_dbg)
 420
 421 #define DEFINE_FLAG(name) u8 name:1
 422 #define SEP_SEMICOLON ;
 423
 424 struct intel_device_info {
 425         u32 display_mmio_offset;
 426         u8 num_pipes:3;
 427         u8 gen;
 428         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 429 };
 430
 431 #undef DEFINE_FLAG
 432 #undef SEP_SEMICOLON
 433
 434 enum i915_cache_level {
 435         I915_CACHE_NONE = 0,
 436         I915_CACHE_LLC,
 437         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
 438 };
 439
 440 typedef uint32_t gen6_gtt_pte_t;
 441
 442 /* The Graphics Translation Table is the way in which GEN hardware translates a
 443  * Graphics Virtual Address into a Physical Address. In addition to the normal
 444  * collateral associated with any va->pa translations GEN hardware also has a
 445  * portion of the GTT which can be mapped by the CPU and remain both coherent
 446  * and correct (in cases like swizzling). That region is referred to as GMADR in
 447  * the spec.
 448  */
 449 struct i915_gtt {
 450         unsigned long start;            /* Start offset of used GTT */
 451         size_t total;                   /* Total size GTT can map */
 452         size_t stolen_size;             /* Total size of stolen memory */
 453
 454         unsigned long mappable_end;     /* End offset that we can CPU map */
 455         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 456         phys_addr_t mappable_base;      /* PA of our GMADR */
 457
 458         /** "Graphics Stolen Memory" holds the global PTEs */
 459         void __iomem *gsm;
 460
 461         bool do_idle_maps;
 462         dma_addr_t scratch_page_dma;
 463         struct page *scratch_page;
 464
 465         /* global gtt ops */
 466         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 467                           size_t *stolen, phys_addr_t *mappable_base,
 468                           unsigned long *mappable_end);
 469         void (*gtt_remove)(struct drm_device *dev);
 470         void (*gtt_clear_range)(struct drm_device *dev,
 471                                 unsigned int first_entry,
 472                                 unsigned int num_entries);
 473         void (*gtt_insert_entries)(struct drm_device *dev,
 474                                    struct sg_table *st,
 475                                    unsigned int pg_start,
 476                                    enum i915_cache_level cache_level);
 477         gen6_gtt_pte_t (*pte_encode)(struct drm_device *dev,
 478                                      dma_addr_t addr,
 479                                      enum i915_cache_level level);
 480 };
 481 #define gtt_total_entries(gtt) ((gtt).total >> PAGE_SHIFT)
 482
 483 #define I915_PPGTT_PD_ENTRIES 512
 484 #define I915_PPGTT_PT_ENTRIES 1024
 485 struct i915_hw_ppgtt {
 486         struct drm_device *dev;
 487         unsigned num_pd_entries;
 488         struct page **pt_pages;
 489         uint32_t pd_offset;
 490         dma_addr_t *pt_dma_addr;
 491         dma_addr_t scratch_page_dma_addr;
 492
 493         /* pte functions, mirroring the interface of the global gtt. */
 494         void (*clear_range)(struct i915_hw_ppgtt *ppgtt,
 495                             unsigned int first_entry,
 496                             unsigned int num_entries);
 497         void (*insert_entries)(struct i915_hw_ppgtt *ppgtt,
 498                                struct sg_table *st,
 499                                unsigned int pg_start,
 500                                enum i915_cache_level cache_level);
 501         gen6_gtt_pte_t (*pte_encode)(struct drm_device *dev,
 502                                      dma_addr_t addr,
 503                                      enum i915_cache_level level);
 504         int (*enable)(struct drm_device *dev);
 505         void (*cleanup)(struct i915_hw_ppgtt *ppgtt);
 506 };
 507
 508
 509 /* This must match up with the value previously used for execbuf2.rsvd1. */
 510 #define DEFAULT_CONTEXT_ID 0
 511 struct i915_hw_context {
 512         struct kref ref;
 513         int id;
 514         bool is_initialized;
 515         struct drm_i915_file_private *file_priv;
 516         struct intel_ring_buffer *ring;
 517         struct drm_i915_gem_object *obj;
 518 };
 519
 520 enum no_fbc_reason {
 521         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 522         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 523         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 524         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 525         FBC_BAD_PLANE, /* fbc not supported on plane */
 526         FBC_NOT_TILED, /* buffer not tiled */
 527         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 528         FBC_MODULE_PARAM,
 529 };
 530
 531 enum intel_pch {
 532         PCH_NONE = 0,   /* No PCH present */
 533         PCH_IBX,        /* Ibexpeak PCH */
 534         PCH_CPT,        /* Cougarpoint PCH */
 535         PCH_LPT,        /* Lynxpoint PCH */
 536         PCH_NOP,
 537 };
 538
 539 enum intel_sbi_destination {
 540         SBI_ICLK,
 541         SBI_MPHY,
 542 };
 543
 544 #define QUIRK_PIPEA_FORCE (1<<0)
 545 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 546 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 547
 548 struct intel_fbdev;
 549 struct intel_fbc_work;
 550
 551 struct intel_gmbus {
 552         struct i2c_adapter adapter;
 553         u32 force_bit;
 554         u32 reg0;
 555         u32 gpio_reg;
 556         struct i2c_algo_bit_data bit_algo;
 557         struct drm_i915_private *dev_priv;
 558 };
 559
 560 struct i915_suspend_saved_registers {
 561         u8 saveLBB;
 562         u32 saveDSPACNTR;
 563         u32 saveDSPBCNTR;
 564         u32 saveDSPARB;
 565         u32 savePIPEACONF;
 566         u32 savePIPEBCONF;
 567         u32 savePIPEASRC;
 568         u32 savePIPEBSRC;
 569         u32 saveFPA0;
 570         u32 saveFPA1;
 571         u32 saveDPLL_A;
 572         u32 saveDPLL_A_MD;
 573         u32 saveHTOTAL_A;
 574         u32 saveHBLANK_A;
 575         u32 saveHSYNC_A;
 576         u32 saveVTOTAL_A;
 577         u32 saveVBLANK_A;
 578         u32 saveVSYNC_A;
 579         u32 saveBCLRPAT_A;
 580         u32 saveTRANSACONF;
 581         u32 saveTRANS_HTOTAL_A;
 582         u32 saveTRANS_HBLANK_A;
 583         u32 saveTRANS_HSYNC_A;
 584         u32 saveTRANS_VTOTAL_A;
 585         u32 saveTRANS_VBLANK_A;
 586         u32 saveTRANS_VSYNC_A;
 587         u32 savePIPEASTAT;
 588         u32 saveDSPASTRIDE;
 589         u32 saveDSPASIZE;
 590         u32 saveDSPAPOS;
 591         u32 saveDSPAADDR;
 592         u32 saveDSPASURF;
 593         u32 saveDSPATILEOFF;
 594         u32 savePFIT_PGM_RATIOS;
 595         u32 saveBLC_HIST_CTL;
 596         u32 saveBLC_PWM_CTL;
 597         u32 saveBLC_PWM_CTL2;
 598         u32 saveBLC_CPU_PWM_CTL;
 599         u32 saveBLC_CPU_PWM_CTL2;
 600         u32 saveFPB0;
 601         u32 saveFPB1;
 602         u32 saveDPLL_B;
 603         u32 saveDPLL_B_MD;
 604         u32 saveHTOTAL_B;
 605         u32 saveHBLANK_B;
 606         u32 saveHSYNC_B;
 607         u32 saveVTOTAL_B;
 608         u32 saveVBLANK_B;
 609         u32 saveVSYNC_B;
 610         u32 saveBCLRPAT_B;
 611         u32 saveTRANSBCONF;
 612         u32 saveTRANS_HTOTAL_B;
 613         u32 saveTRANS_HBLANK_B;
 614         u32 saveTRANS_HSYNC_B;
 615         u32 saveTRANS_VTOTAL_B;
 616         u32 saveTRANS_VBLANK_B;
 617         u32 saveTRANS_VSYNC_B;
 618         u32 savePIPEBSTAT;
 619         u32 saveDSPBSTRIDE;
 620         u32 saveDSPBSIZE;
 621         u32 saveDSPBPOS;
 622         u32 saveDSPBADDR;
 623         u32 saveDSPBSURF;
 624         u32 saveDSPBTILEOFF;
 625         u32 saveVGA0;
 626         u32 saveVGA1;
 627         u32 saveVGA_PD;
 628         u32 saveVGACNTRL;
 629         u32 saveADPA;
 630         u32 saveLVDS;
 631         u32 savePP_ON_DELAYS;
 632         u32 savePP_OFF_DELAYS;
 633         u32 saveDVOA;
 634         u32 saveDVOB;
 635         u32 saveDVOC;
 636         u32 savePP_ON;
 637         u32 savePP_OFF;
 638         u32 savePP_CONTROL;
 639         u32 savePP_DIVISOR;
 640         u32 savePFIT_CONTROL;
 641         u32 save_palette_a[256];
 642         u32 save_palette_b[256];
 643         u32 saveDPFC_CB_BASE;
 644         u32 saveFBC_CFB_BASE;
 645         u32 saveFBC_LL_BASE;
 646         u32 saveFBC_CONTROL;
 647         u32 saveFBC_CONTROL2;
 648         u32 saveIER;
 649         u32 saveIIR;
 650         u32 saveIMR;
 651         u32 saveDEIER;
 652         u32 saveDEIMR;
 653         u32 saveGTIER;
 654         u32 saveGTIMR;
 655         u32 saveFDI_RXA_IMR;
 656         u32 saveFDI_RXB_IMR;
 657         u32 saveCACHE_MODE_0;
 658         u32 saveMI_ARB_STATE;
 659         u32 saveSWF0[16];
 660         u32 saveSWF1[16];
 661         u32 saveSWF2[3];
 662         u8 saveMSR;
 663         u8 saveSR[8];
 664         u8 saveGR[25];
 665         u8 saveAR_INDEX;
 666         u8 saveAR[21];
 667         u8 saveDACMASK;
 668         u8 saveCR[37];
 669         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 670         u32 saveCURACNTR;
 671         u32 saveCURAPOS;
 672         u32 saveCURABASE;
 673         u32 saveCURBCNTR;
 674         u32 saveCURBPOS;
 675         u32 saveCURBBASE;
 676         u32 saveCURSIZE;
 677         u32 saveDP_B;
 678         u32 saveDP_C;
 679         u32 saveDP_D;
 680         u32 savePIPEA_GMCH_DATA_M;
 681         u32 savePIPEB_GMCH_DATA_M;
 682         u32 savePIPEA_GMCH_DATA_N;
 683         u32 savePIPEB_GMCH_DATA_N;
 684         u32 savePIPEA_DP_LINK_M;
 685         u32 savePIPEB_DP_LINK_M;
 686         u32 savePIPEA_DP_LINK_N;
 687         u32 savePIPEB_DP_LINK_N;
 688         u32 saveFDI_RXA_CTL;
 689         u32 saveFDI_TXA_CTL;
 690         u32 saveFDI_RXB_CTL;
 691         u32 saveFDI_TXB_CTL;
 692         u32 savePFA_CTL_1;
 693         u32 savePFB_CTL_1;
 694         u32 savePFA_WIN_SZ;
 695         u32 savePFB_WIN_SZ;
 696         u32 savePFA_WIN_POS;
 697         u32 savePFB_WIN_POS;
 698         u32 savePCH_DREF_CONTROL;
 699         u32 saveDISP_ARB_CTL;
 700         u32 savePIPEA_DATA_M1;
 701         u32 savePIPEA_DATA_N1;
 702         u32 savePIPEA_LINK_M1;
 703         u32 savePIPEA_LINK_N1;
 704         u32 savePIPEB_DATA_M1;
 705         u32 savePIPEB_DATA_N1;
 706         u32 savePIPEB_LINK_M1;
 707         u32 savePIPEB_LINK_N1;
 708         u32 saveMCHBAR_RENDER_STANDBY;
 709         u32 savePCH_PORT_HOTPLUG;
 710 };
 711
 712 struct intel_gen6_power_mgmt {
 713         struct work_struct work;
 714         struct delayed_work vlv_work;
 715         u32 pm_iir;
 716         /* lock - irqsave spinlock that protectects the work_struct and
 717          * pm_iir. */
 718         spinlock_t lock;
 719
 720         /* The below variables an all the rps hw state are protected by
 721          * dev->struct mutext. */
 722         u8 cur_delay;
 723         u8 min_delay;
 724         u8 max_delay;
 725         u8 rpe_delay;
 726         u8 hw_max;
 727
 728         struct delayed_work delayed_resume_work;
 729
 730         /*
 731          * Protects RPS/RC6 register access and PCU communication.
 732          * Must be taken after struct_mutex if nested.
 733          */
 734         struct mutex hw_lock;
 735 };
 736
 737 /* defined intel_pm.c */
 738 extern spinlock_t mchdev_lock;
 739
 740 struct intel_ilk_power_mgmt {
 741         u8 cur_delay;
 742         u8 min_delay;
 743         u8 max_delay;
 744         u8 fmax;
 745         u8 fstart;
 746
 747         u64 last_count1;
 748         unsigned long last_time1;
 749         unsigned long chipset_power;
 750         u64 last_count2;
 751         struct timespec last_time2;
 752         unsigned long gfx_power;
 753         u8 corr;
 754
 755         int c_m;
 756         int r_t;
 757
 758         struct drm_i915_gem_object *pwrctx;
 759         struct drm_i915_gem_object *renderctx;
 760 };
 761
 762 /* Power well structure for haswell */
 763 struct i915_power_well {
 764         struct drm_device *device;
 765         spinlock_t lock;
 766         /* power well enable/disable usage count */
 767         int count;
 768         int i915_request;
 769 };
 770
 771 struct i915_dri1_state {
 772         unsigned allow_batchbuffer : 1;
 773         u32 __iomem *gfx_hws_cpu_addr;
 774
 775         unsigned int cpp;
 776         int back_offset;
 777         int front_offset;
 778         int current_page;
 779         int page_flipping;
 780
 781         uint32_t counter;
 782 };
 783
 784 struct intel_l3_parity {
 785         u32 *remap_info;
 786         struct work_struct error_work;
 787 };
 788
 789 struct i915_gem_mm {
 790         /** Memory allocator for GTT stolen memory */
 791         struct drm_mm stolen;
 792         /** Memory allocator for GTT */
 793         struct drm_mm gtt_space;
 794         /** List of all objects in gtt_space. Used to restore gtt
 795          * mappings on resume */
 796         struct list_head bound_list;
 797         /**
 798          * List of objects which are not bound to the GTT (thus
 799          * are idle and not used by the GPU) but still have
 800          * (presumably uncached) pages still attached.
 801          */
 802         struct list_head unbound_list;
 803
 804         /** Usable portion of the GTT for GEM */
 805         unsigned long stolen_base; /* limited to low memory (32-bit) */
 806
 807         int gtt_mtrr;
 808
 809         /** PPGTT used for aliasing the PPGTT with the GTT */
 810         struct i915_hw_ppgtt *aliasing_ppgtt;
 811
 812         struct shrinker inactive_shrinker;
 813         bool shrinker_no_lock_stealing;
 814
 815         /**
 816          * List of objects currently involved in rendering.
 817          *
 818          * Includes buffers having the contents of their GPU caches
 819          * flushed, not necessarily primitives.  last_rendering_seqno
 820          * represents when the rendering involved will be completed.
 821          *
 822          * A reference is held on the buffer while on this list.
 823          */
 824         struct list_head active_list;
 825
 826         /**
 827          * LRU list of objects which are not in the ringbuffer and
 828          * are ready to unbind, but are still in the GTT.
 829          *
 830          * last_rendering_seqno is 0 while an object is in this list.
 831          *
 832          * A reference is not held on the buffer while on this list,
 833          * as merely being GTT-bound shouldn't prevent its being
 834          * freed, and we'll pull it off the list in the free path.
 835          */
 836         struct list_head inactive_list;
 837
 838         /** LRU list of objects with fence regs on them. */
 839         struct list_head fence_list;
 840
 841         /**
 842          * We leave the user IRQ off as much as possible,
 843          * but this means that requests will finish and never
 844          * be retired once the system goes idle. Set a timer to
 845          * fire periodically while the ring is running. When it
 846          * fires, go retire requests.
 847          */
 848         struct delayed_work retire_work;
 849
 850         /**
 851          * Are we in a non-interruptible section of code like
 852          * modesetting?
 853          */
 854         bool interruptible;
 855
 856         /**
 857          * Flag if the X Server, and thus DRM, is not currently in
 858          * control of the device.
 859          *
 860          * This is set between LeaveVT and EnterVT.  It needs to be
 861          * replaced with a semaphore.  It also needs to be
 862          * transitioned away from for kernel modesetting.
 863          */
 864         int suspended;
 865
 866         /** Bit 6 swizzling required for X tiling */
 867         uint32_t bit_6_swizzle_x;
 868         /** Bit 6 swizzling required for Y tiling */
 869         uint32_t bit_6_swizzle_y;
 870
 871         /* storage for physical objects */
 872         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 873
 874         /* accounting, useful for userland debugging */
 875         size_t object_memory;
 876         u32 object_count;
 877 };
 878
 879 struct drm_i915_error_state_buf {
 880         unsigned bytes;
 881         unsigned size;
 882         int err;
 883         u8 *buf;
 884         loff_t start;
 885         loff_t pos;
 886 };
 887
 888 struct i915_gpu_error {
 889         /* For hangcheck timer */
 890 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 891 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 892         struct timer_list hangcheck_timer;
 893
 894         /* For reset and error_state handling. */
 895         spinlock_t lock;
 896         /* Protected by the above dev->gpu_error.lock. */
 897         struct drm_i915_error_state *first_error;
 898         struct work_struct work;
 899
 900         unsigned long last_reset;
 901
 902         /**
 903          * State variable and reset counter controlling the reset flow
 904          *
 905          * Upper bits are for the reset counter.  This counter is used by the
 906          * wait_seqno code to race-free noticed that a reset event happened and
 907          * that it needs to restart the entire ioctl (since most likely the
 908          * seqno it waited for won't ever signal anytime soon).
 909          *
 910          * This is important for lock-free wait paths, where no contended lock
 911          * naturally enforces the correct ordering between the bail-out of the
 912          * waiter and the gpu reset work code.
 913          *
 914          * Lowest bit controls the reset state machine: Set means a reset is in
 915          * progress. This state will (presuming we don't have any bugs) decay
 916          * into either unset (successful reset) or the special WEDGED value (hw
 917          * terminally sour). All waiters on the reset_queue will be woken when
 918          * that happens.
 919          */
 920         atomic_t reset_counter;
 921
 922         /**
 923          * Special values/flags for reset_counter
 924          *
 925          * Note that the code relies on
 926          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
 927          * being true.
 928          */
 929 #define I915_RESET_IN_PROGRESS_FLAG     1
 930 #define I915_WEDGED                     0xffffffff
 931
 932         /**
 933          * Waitqueue to signal when the reset has completed. Used by clients
 934          * that wait for dev_priv->mm.wedged to settle.
 935          */
 936         wait_queue_head_t reset_queue;
 937
 938         /* For gpu hang simulation. */
 939         unsigned int stop_rings;
 940 };
 941
 942 enum modeset_restore {
 943         MODESET_ON_LID_OPEN,
 944         MODESET_DONE,
 945         MODESET_SUSPENDED,
 946 };
 947
 948 struct intel_vbt_data {
 949         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 950         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 951
 952         /* Feature bits */
 953         unsigned int int_tv_support:1;
 954         unsigned int lvds_dither:1;
 955         unsigned int lvds_vbt:1;
 956         unsigned int int_crt_support:1;
 957         unsigned int lvds_use_ssc:1;
 958         unsigned int display_clock_mode:1;
 959         unsigned int fdi_rx_polarity_inverted:1;
 960         int lvds_ssc_freq;
 961         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 962
 963         /* eDP */
 964         int edp_rate;
 965         int edp_lanes;
 966         int edp_preemphasis;
 967         int edp_vswing;
 968         bool edp_initialized;
 969         bool edp_support;
 970         int edp_bpp;
 971         struct edp_power_seq edp_pps;
 972
 973         int crt_ddc_pin;
 974
 975         int child_dev_num;
 976         struct child_device_config *child_dev;
 977 };
 978
 979 typedef struct drm_i915_private {
 980         struct drm_device *dev;
 981         struct kmem_cache *slab;
 982
 983         const struct intel_device_info *info;
 984
 985         int relative_constants_mode;
 986
 987         void __iomem *regs;
 988
 989         struct drm_i915_gt_funcs gt;
 990         /** gt_fifo_count and the subsequent register write are synchronized
 991          * with dev->struct_mutex. */
 992         unsigned gt_fifo_count;
 993         /** forcewake_count is protected by gt_lock */
 994         unsigned forcewake_count;
 995         /** gt_lock is also taken in irq contexts. */
 996         spinlock_t gt_lock;
 997
 998         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
 999
1000
1001         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1002          * controller on different i2c buses. */
1003         struct mutex gmbus_mutex;
1004
1005         /**
1006          * Base address of the gmbus and gpio block.
1007          */
1008         uint32_t gpio_mmio_base;
1009
1010         wait_queue_head_t gmbus_wait_queue;
1011
1012         struct pci_dev *bridge_dev;
1013         struct intel_ring_buffer ring[I915_NUM_RINGS];
1014         uint32_t last_seqno, next_seqno;
1015
1016         drm_dma_handle_t *status_page_dmah;
1017         struct resource mch_res;
1018
1019         atomic_t irq_received;
1020
1021         /* protects the irq masks */
1022         spinlock_t irq_lock;
1023
1024         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1025         struct pm_qos_request pm_qos;
1026
1027         /* DPIO indirect register protection */
1028         struct mutex dpio_lock;
1029
1030         /** Cached value of IMR to avoid reads in updating the bitfield */
1031         u32 irq_mask;
1032         u32 gt_irq_mask;
1033
1034         struct work_struct hotplug_work;
1035         bool enable_hotplug_processing;
1036         struct {
1037                 unsigned long hpd_last_jiffies;
1038                 int hpd_cnt;
1039                 enum {
1040                         HPD_ENABLED = 0,
1041                         HPD_DISABLED = 1,
1042                         HPD_MARK_DISABLED = 2
1043                 } hpd_mark;
1044         } hpd_stats[HPD_NUM_PINS];
1045         u32 hpd_event_bits;
1046         struct timer_list hotplug_reenable_timer;
1047
1048         int num_plane;
1049
1050         unsigned long cfb_size;
1051         unsigned int cfb_fb;
1052         enum plane cfb_plane;
1053         int cfb_y;
1054         struct intel_fbc_work *fbc_work;
1055
1056         struct intel_opregion opregion;
1057         struct intel_vbt_data vbt;
1058
1059         /* overlay */
1060         struct intel_overlay *overlay;
1061         unsigned int sprite_scaling_enabled;
1062
1063         /* backlight */
1064         struct {
1065                 int level;
1066                 bool enabled;
1067                 spinlock_t lock; /* bl registers and the above bl fields */
1068                 struct backlight_device *device;
1069         } backlight;
1070
1071         /* LVDS info */
1072         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1073         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1074         bool no_aux_handshake;
1075
1076         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1077         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1078         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1079
1080         unsigned int fsb_freq, mem_freq, is_ddr3;
1081
1082         struct workqueue_struct *wq;
1083
1084         /* Display functions */
1085         struct drm_i915_display_funcs display;
1086
1087         /* PCH chipset type */
1088         enum intel_pch pch_type;
1089         unsigned short pch_id;
1090
1091         unsigned long quirks;
1092
1093         enum modeset_restore modeset_restore;
1094         struct mutex modeset_restore_lock;
1095
1096         struct i915_gtt gtt;
1097
1098         struct i915_gem_mm mm;
1099
1100         /* Kernel Modesetting */
1101
1102         struct sdvo_device_mapping sdvo_mappings[2];
1103
1104         struct drm_crtc *plane_to_crtc_mapping[3];
1105         struct drm_crtc *pipe_to_crtc_mapping[3];
1106         wait_queue_head_t pending_flip_queue;
1107
1108         int num_shared_dpll;
1109         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1110         struct intel_ddi_plls ddi_plls;
1111
1112         /* Reclocking support */
1113         bool render_reclock_avail;
1114         bool lvds_downclock_avail;
1115         /* indicates the reduced downclock for LVDS*/
1116         int lvds_downclock;
1117         u16 orig_clock;
1118
1119         bool mchbar_need_disable;
1120
1121         struct intel_l3_parity l3_parity;
1122
1123         /* gen6+ rps state */
1124         struct intel_gen6_power_mgmt rps;
1125
1126         /* ilk-only ips/rps state. Everything in here is protected by the global
1127          * mchdev_lock in intel_pm.c */
1128         struct intel_ilk_power_mgmt ips;
1129
1130         /* Haswell power well */
1131         struct i915_power_well power_well;
1132
1133         enum no_fbc_reason no_fbc_reason;
1134
1135         struct drm_mm_node *compressed_fb;
1136         struct drm_mm_node *compressed_llb;
1137
1138         struct i915_gpu_error gpu_error;
1139
1140         struct drm_i915_gem_object *vlv_pctx;
1141
1142         /* list of fbdev register on this device */
1143         struct intel_fbdev *fbdev;
1144
1145         /*
1146          * The console may be contended at resume, but we don't
1147          * want it to block on it.
1148          */
1149         struct work_struct console_resume_work;
1150
1151         struct drm_property *broadcast_rgb_property;
1152         struct drm_property *force_audio_property;
1153
1154         bool hw_contexts_disabled;
1155         uint32_t hw_context_size;
1156
1157         u32 fdi_rx_config;
1158
1159         struct i915_suspend_saved_registers regfile;
1160
1161         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1162          * here! */
1163         struct i915_dri1_state dri1;
1164 } drm_i915_private_t;
1165
1166 /* Iterate over initialised rings */
1167 #define for_each_ring(ring__, dev_priv__, i__) \
1168         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1169                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1170
1171 enum hdmi_force_audio {
1172         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1173         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1174         HDMI_AUDIO_AUTO,                /* trust EDID */
1175         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1176 };
1177
1178 #define I915_GTT_RESERVED ((struct drm_mm_node *)0x1)
1179
1180 struct drm_i915_gem_object_ops {
1181         /* Interface between the GEM object and its backing storage.
1182          * get_pages() is called once prior to the use of the associated set
1183          * of pages before to binding them into the GTT, and put_pages() is
1184          * called after we no longer need them. As we expect there to be
1185          * associated cost with migrating pages between the backing storage
1186          * and making them available for the GPU (e.g. clflush), we may hold
1187          * onto the pages after they are no longer referenced by the GPU
1188          * in case they may be used again shortly (for example migrating the
1189          * pages to a different memory domain within the GTT). put_pages()
1190          * will therefore most likely be called when the object itself is
1191          * being released or under memory pressure (where we attempt to
1192          * reap pages for the shrinker).
1193          */
1194         int (*get_pages)(struct drm_i915_gem_object *);
1195         void (*put_pages)(struct drm_i915_gem_object *);
1196 };
1197
1198 struct drm_i915_gem_object {
1199         struct drm_gem_object base;
1200
1201         const struct drm_i915_gem_object_ops *ops;
1202
1203         /** Current space allocated to this object in the GTT, if any. */
1204         struct drm_mm_node *gtt_space;
1205         /** Stolen memory for this object, instead of being backed by shmem. */
1206         struct drm_mm_node *stolen;
1207         struct list_head global_list;
1208
1209         /** This object's place on the active/inactive lists */
1210         struct list_head ring_list;
1211         struct list_head mm_list;
1212         /** This object's place in the batchbuffer or on the eviction list */
1213         struct list_head exec_list;
1214
1215         /**
1216          * This is set if the object is on the active lists (has pending
1217          * rendering and so a non-zero seqno), and is not set if it i s on
1218          * inactive (ready to be unbound) list.
1219          */
1220         unsigned int active:1;
1221
1222         /**
1223          * This is set if the object has been written to since last bound
1224          * to the GTT
1225          */
1226         unsigned int dirty:1;
1227
1228         /**
1229          * Fence register bits (if any) for this object.  Will be set
1230          * as needed when mapped into the GTT.
1231          * Protected by dev->struct_mutex.
1232          */
1233         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1234
1235         /**
1236          * Advice: are the backing pages purgeable?
1237          */
1238         unsigned int madv:2;
1239
1240         /**
1241          * Current tiling mode for the object.
1242          */
1243         unsigned int tiling_mode:2;
1244         /**
1245          * Whether the tiling parameters for the currently associated fence
1246          * register have changed. Note that for the purposes of tracking
1247          * tiling changes we also treat the unfenced register, the register
1248          * slot that the object occupies whilst it executes a fenced
1249          * command (such as BLT on gen2/3), as a "fence".
1250          */
1251         unsigned int fence_dirty:1;
1252
1253         /** How many users have pinned this object in GTT space. The following
1254          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1255          * (via user_pin_count), execbuffer (objects are not allowed multiple
1256          * times for the same batchbuffer), and the framebuffer code. When
1257          * switching/pageflipping, the framebuffer code has at most two buffers
1258          * pinned per crtc.
1259          *
1260          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1261          * bits with absolutely no headroom. So use 4 bits. */
1262         unsigned int pin_count:4;
1263 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1264
1265         /**
1266          * Is the object at the current location in the gtt mappable and
1267          * fenceable? Used to avoid costly recalculations.
1268          */
1269         unsigned int map_and_fenceable:1;
1270
1271         /**
1272          * Whether the current gtt mapping needs to be mappable (and isn't just
1273          * mappable by accident). Track pin and fault separate for a more
1274          * accurate mappable working set.
1275          */
1276         unsigned int fault_mappable:1;
1277         unsigned int pin_mappable:1;
1278
1279         /*
1280          * Is the GPU currently using a fence to access this buffer,
1281          */
1282         unsigned int pending_fenced_gpu_access:1;
1283         unsigned int fenced_gpu_access:1;
1284
1285         unsigned int cache_level:2;
1286
1287         unsigned int has_aliasing_ppgtt_mapping:1;
1288         unsigned int has_global_gtt_mapping:1;
1289         unsigned int has_dma_mapping:1;
1290
1291         struct sg_table *pages;
1292         int pages_pin_count;
1293
1294         /* prime dma-buf support */
1295         void *dma_buf_vmapping;
1296         int vmapping_count;
1297
1298         /**
1299          * Used for performing relocations during execbuffer insertion.
1300          */
1301         struct hlist_node exec_node;
1302         unsigned long exec_handle;
1303         struct drm_i915_gem_exec_object2 *exec_entry;
1304
1305         /**
1306          * Current offset of the object in GTT space.
1307          *
1308          * This is the same as gtt_space->start
1309          */
1310         uint32_t gtt_offset;
1311
1312         struct intel_ring_buffer *ring;
1313
1314         /** Breadcrumb of last rendering to the buffer. */
1315         uint32_t last_read_seqno;
1316         uint32_t last_write_seqno;
1317         /** Breadcrumb of last fenced GPU access to the buffer. */
1318         uint32_t last_fenced_seqno;
1319
1320         /** Current tiling stride for the object, if it's tiled. */
1321         uint32_t stride;
1322
1323         /** Record of address bit 17 of each page at last unbind. */
1324         unsigned long *bit_17;
1325
1326         /** User space pin count and filp owning the pin */
1327         uint32_t user_pin_count;
1328         struct drm_file *pin_filp;
1329
1330         /** for phy allocated objects */
1331         struct drm_i915_gem_phys_object *phys_obj;
1332 };
1333 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1334
1335 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1336
1337 /**
1338  * Request queue structure.
1339  *
1340  * The request queue allows us to note sequence numbers that have been emitted
1341  * and may be associated with active buffers to be retired.
1342  *
1343  * By keeping this list, we can avoid having to do questionable
1344  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1345  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1346  */
1347 struct drm_i915_gem_request {
1348         /** On Which ring this request was generated */
1349         struct intel_ring_buffer *ring;
1350
1351         /** GEM sequence number associated with this request. */
1352         uint32_t seqno;
1353
1354         /** Postion in the ringbuffer of the end of the request */
1355         u32 tail;
1356
1357         /** Context related to this request */
1358         struct i915_hw_context *ctx;
1359
1360         /** Time at which this request was emitted, in jiffies. */
1361         unsigned long emitted_jiffies;
1362
1363         /** global list entry for this request */
1364         struct list_head list;
1365
1366         struct drm_i915_file_private *file_priv;
1367         /** file_priv list entry for this request */
1368         struct list_head client_list;
1369 };
1370
1371 struct drm_i915_file_private {
1372         struct {
1373                 spinlock_t lock;
1374                 struct list_head request_list;
1375         } mm;
1376         struct idr context_idr;
1377 };
1378
1379 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1380
1381 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1382 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1383 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1384 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1385 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1386 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1387 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1388 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1389 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1390 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1391 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1392 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1393 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1394 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1395 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1396 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1397 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1398 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1399 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1400 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1401                                  (dev)->pci_device == 0x0152 || \
1402                                  (dev)->pci_device == 0x015a)
1403 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1404                                  (dev)->pci_device == 0x0106 || \
1405                                  (dev)->pci_device == 0x010A)
1406 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1407 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1408 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1409 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1410                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1411
1412 /*
1413  * The genX designation typically refers to the render engine, so render
1414  * capability related checks should use IS_GEN, while display and other checks
1415  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1416  * chips, etc.).
1417  */
1418 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1419 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1420 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1421 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1422 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1423 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1424
1425 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1426 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1427 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1428 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1429 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1430
1431 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1432 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1433
1434 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1435 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1436
1437 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1438 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1439
1440 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1441  * rows, which changed the alignment requirements and fence programming.
1442  */
1443 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1444                                                       IS_I915GM(dev)))
1445 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1446 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1447 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1448 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1449 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1450 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1451 /* dsparb controlled by hw only */
1452 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1453
1454 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1455 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1456 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1457
1458 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1459
1460 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1461 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1462 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1463
1464 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1465 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1466 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1467 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1468 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1469 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1470
1471 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1472 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1473 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1474 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1475 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1476 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1477
1478 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1479
1480 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1481
1482 #define GT_FREQUENCY_MULTIPLIER 50
1483
1484 #include "i915_trace.h"
1485
1486 /**
1487  * RC6 is a special power stage which allows the GPU to enter an very
1488  * low-voltage mode when idle, using down to 0V while at this stage.  This
1489  * stage is entered automatically when the GPU is idle when RC6 support is
1490  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1491  *
1492  * There are different RC6 modes available in Intel GPU, which differentiate
1493  * among each other with the latency required to enter and leave RC6 and
1494  * voltage consumed by the GPU in different states.
1495  *
1496  * The combination of the following flags define which states GPU is allowed
1497  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1498  * RC6pp is deepest RC6. Their support by hardware varies according to the
1499  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1500  * which brings the most power savings; deeper states save more power, but
1501  * require higher latency to switch to and wake up.
1502  */
1503 #define INTEL_RC6_ENABLE                        (1<<0)
1504 #define INTEL_RC6p_ENABLE                       (1<<1)
1505 #define INTEL_RC6pp_ENABLE                      (1<<2)
1506
1507 extern struct drm_ioctl_desc i915_ioctls[];
1508 extern int i915_max_ioctl;
1509 extern unsigned int i915_fbpercrtc __always_unused;
1510 extern int i915_panel_ignore_lid __read_mostly;
1511 extern unsigned int i915_powersave __read_mostly;
1512 extern int i915_semaphores __read_mostly;
1513 extern unsigned int i915_lvds_downclock __read_mostly;
1514 extern int i915_lvds_channel_mode __read_mostly;
1515 extern int i915_panel_use_ssc __read_mostly;
1516 extern int i915_vbt_sdvo_panel_type __read_mostly;
1517 extern int i915_enable_rc6 __read_mostly;
1518 extern int i915_enable_fbc __read_mostly;
1519 extern bool i915_enable_hangcheck __read_mostly;
1520 extern int i915_enable_ppgtt __read_mostly;
1521 extern unsigned int i915_preliminary_hw_support __read_mostly;
1522 extern int i915_disable_power_well __read_mostly;
1523 extern int i915_enable_ips __read_mostly;
1524
1525 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1526 extern int i915_resume(struct drm_device *dev);
1527 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1528 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1529
1530                                 /* i915_dma.c */
1531 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1532 extern void i915_kernel_lost_context(struct drm_device * dev);
1533 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1534 extern int i915_driver_unload(struct drm_device *);
1535 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1536 extern void i915_driver_lastclose(struct drm_device * dev);
1537 extern void i915_driver_preclose(struct drm_device *dev,
1538                                  struct drm_file *file_priv);
1539 extern void i915_driver_postclose(struct drm_device *dev,
1540                                   struct drm_file *file_priv);
1541 extern int i915_driver_device_is_agp(struct drm_device * dev);
1542 #ifdef CONFIG_COMPAT
1543 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1544                               unsigned long arg);
1545 #endif
1546 extern int i915_emit_box(struct drm_device *dev,
1547                          struct drm_clip_rect *box,
1548                          int DR1, int DR4);
1549 extern int intel_gpu_reset(struct drm_device *dev);
1550 extern int i915_reset(struct drm_device *dev);
1551 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1552 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1553 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1554 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1555
1556 extern void intel_console_resume(struct work_struct *work);
1557
1558 /* i915_irq.c */
1559 void i915_hangcheck_elapsed(unsigned long data);
1560 void i915_handle_error(struct drm_device *dev, bool wedged);
1561
1562 extern void intel_irq_init(struct drm_device *dev);
1563 extern void intel_hpd_init(struct drm_device *dev);
1564 extern void intel_gt_init(struct drm_device *dev);
1565 extern void intel_gt_reset(struct drm_device *dev);
1566
1567 void i915_error_state_free(struct kref *error_ref);
1568
1569 void
1570 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1571
1572 void
1573 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1574
1575 #ifdef CONFIG_DEBUG_FS
1576 extern void i915_destroy_error_state(struct drm_device *dev);
1577 #else
1578 #define i915_destroy_error_state(x)
1579 #endif
1580
1581
1582 /* i915_gem.c */
1583 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1584                         struct drm_file *file_priv);
1585 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1586                           struct drm_file *file_priv);
1587 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1588                          struct drm_file *file_priv);
1589 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1590                           struct drm_file *file_priv);
1591 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1592                         struct drm_file *file_priv);
1593 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1594                         struct drm_file *file_priv);
1595 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1596                               struct drm_file *file_priv);
1597 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1598                              struct drm_file *file_priv);
1599 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1600                         struct drm_file *file_priv);
1601 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1602                          struct drm_file *file_priv);
1603 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1604                        struct drm_file *file_priv);
1605 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1606                          struct drm_file *file_priv);
1607 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1608                         struct drm_file *file_priv);
1609 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1610                                struct drm_file *file);
1611 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1612                                struct drm_file *file);
1613 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1614                             struct drm_file *file_priv);
1615 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1616                            struct drm_file *file_priv);
1617 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1618                            struct drm_file *file_priv);
1619 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1620                            struct drm_file *file_priv);
1621 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1622                         struct drm_file *file_priv);
1623 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1624                         struct drm_file *file_priv);
1625 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1626                                 struct drm_file *file_priv);
1627 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1628                         struct drm_file *file_priv);
1629 void i915_gem_load(struct drm_device *dev);
1630 void *i915_gem_object_alloc(struct drm_device *dev);
1631 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1632 int i915_gem_init_object(struct drm_gem_object *obj);
1633 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1634                          const struct drm_i915_gem_object_ops *ops);
1635 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1636                                                   size_t size);
1637 void i915_gem_free_object(struct drm_gem_object *obj);
1638
1639 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1640                                      uint32_t alignment,
1641                                      bool map_and_fenceable,
1642                                      bool nonblocking);
1643 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1644 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1645 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1646 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1647 void i915_gem_lastclose(struct drm_device *dev);
1648
1649 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1650 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1651 {
1652         struct sg_page_iter sg_iter;
1653
1654         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1655                 return sg_page_iter_page(&sg_iter);
1656
1657         return NULL;
1658 }
1659 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1660 {
1661         BUG_ON(obj->pages == NULL);
1662         obj->pages_pin_count++;
1663 }
1664 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1665 {
1666         BUG_ON(obj->pages_pin_count == 0);
1667         obj->pages_pin_count--;
1668 }
1669
1670 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1671 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1672                          struct intel_ring_buffer *to);
1673 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1674                                     struct intel_ring_buffer *ring);
1675
1676 int i915_gem_dumb_create(struct drm_file *file_priv,
1677                          struct drm_device *dev,
1678                          struct drm_mode_create_dumb *args);
1679 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1680                       uint32_t handle, uint64_t *offset);
1681 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1682                           uint32_t handle);
1683 /**
1684  * Returns true if seq1 is later than seq2.
1685  */
1686 static inline bool
1687 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1688 {
1689         return (int32_t)(seq1 - seq2) >= 0;
1690 }
1691
1692 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1693 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1694 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1695 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1696
1697 static inline bool
1698 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1699 {
1700         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1701                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1702                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1703                 return true;
1704         } else
1705                 return false;
1706 }
1707
1708 static inline void
1709 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1710 {
1711         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1712                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1713                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
1714                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1715         }
1716 }
1717
1718 void i915_gem_retire_requests(struct drm_device *dev);
1719 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1720 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1721                                       bool interruptible);
1722 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1723 {
1724         return unlikely(atomic_read(&error->reset_counter)
1725                         & I915_RESET_IN_PROGRESS_FLAG);
1726 }
1727
1728 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1729 {
1730         return atomic_read(&error->reset_counter) == I915_WEDGED;
1731 }
1732
1733 void i915_gem_reset(struct drm_device *dev);
1734 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1735 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1736                                             uint32_t read_domains,
1737                                             uint32_t write_domain);
1738 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1739 int __must_check i915_gem_init(struct drm_device *dev);
1740 int __must_check i915_gem_init_hw(struct drm_device *dev);
1741 void i915_gem_l3_remap(struct drm_device *dev);
1742 void i915_gem_init_swizzling(struct drm_device *dev);
1743 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1744 int __must_check i915_gpu_idle(struct drm_device *dev);
1745 int __must_check i915_gem_idle(struct drm_device *dev);
1746 int i915_add_request(struct intel_ring_buffer *ring,
1747                      struct drm_file *file,
1748                      u32 *seqno);
1749 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1750                                  uint32_t seqno);
1751 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1752 int __must_check
1753 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1754                                   bool write);
1755 int __must_check
1756 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1757 int __must_check
1758 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1759                                      u32 alignment,
1760                                      struct intel_ring_buffer *pipelined);
1761 int i915_gem_attach_phys_object(struct drm_device *dev,
1762                                 struct drm_i915_gem_object *obj,
1763                                 int id,
1764                                 int align);
1765 void i915_gem_detach_phys_object(struct drm_device *dev,
1766                                  struct drm_i915_gem_object *obj);
1767 void i915_gem_free_all_phys_object(struct drm_device *dev);
1768 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1769
1770 uint32_t
1771 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1772 uint32_t
1773 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1774                             int tiling_mode, bool fenced);
1775
1776 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1777                                     enum i915_cache_level cache_level);
1778
1779 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1780                                 struct dma_buf *dma_buf);
1781
1782 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1783                                 struct drm_gem_object *gem_obj, int flags);
1784
1785 /* i915_gem_context.c */
1786 void i915_gem_context_init(struct drm_device *dev);
1787 void i915_gem_context_fini(struct drm_device *dev);
1788 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1789 int i915_switch_context(struct intel_ring_buffer *ring,
1790                         struct drm_file *file, int to_id);
1791 void i915_gem_context_free(struct kref *ctx_ref);
1792 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
1793 {
1794         kref_get(&ctx->ref);
1795 }
1796
1797 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
1798 {
1799         kref_put(&ctx->ref, i915_gem_context_free);
1800 }
1801
1802 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1803                                   struct drm_file *file);
1804 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1805                                    struct drm_file *file);
1806
1807 /* i915_gem_gtt.c */
1808 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1809 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1810                             struct drm_i915_gem_object *obj,
1811                             enum i915_cache_level cache_level);
1812 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1813                               struct drm_i915_gem_object *obj);
1814
1815 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1816 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1817 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1818                                 enum i915_cache_level cache_level);
1819 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1820 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1821 void i915_gem_init_global_gtt(struct drm_device *dev);
1822 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1823                                unsigned long mappable_end, unsigned long end);
1824 int i915_gem_gtt_init(struct drm_device *dev);
1825 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1826 {
1827         if (INTEL_INFO(dev)->gen < 6)
1828                 intel_gtt_chipset_flush();
1829 }
1830
1831
1832 /* i915_gem_evict.c */
1833 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1834                                           unsigned alignment,
1835                                           unsigned cache_level,
1836                                           bool mappable,
1837                                           bool nonblock);
1838 int i915_gem_evict_everything(struct drm_device *dev);
1839
1840 /* i915_gem_stolen.c */
1841 int i915_gem_init_stolen(struct drm_device *dev);
1842 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
1843 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
1844 void i915_gem_cleanup_stolen(struct drm_device *dev);
1845 struct drm_i915_gem_object *
1846 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
1847 struct drm_i915_gem_object *
1848 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
1849                                                u32 stolen_offset,
1850                                                u32 gtt_offset,
1851                                                u32 size);
1852 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
1853
1854 /* i915_gem_tiling.c */
1855 inline static bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
1856 {
1857         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
1858
1859         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
1860                 obj->tiling_mode != I915_TILING_NONE;
1861 }
1862
1863 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1864 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1865 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1866
1867 /* i915_gem_debug.c */
1868 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1869                           const char *where, uint32_t mark);
1870 #if WATCH_LISTS
1871 int i915_verify_lists(struct drm_device *dev);
1872 #else
1873 #define i915_verify_lists(dev) 0
1874 #endif
1875 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1876                                      int handle);
1877 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1878                           const char *where, uint32_t mark);
1879
1880 /* i915_debugfs.c */
1881 int i915_debugfs_init(struct drm_minor *minor);
1882 void i915_debugfs_cleanup(struct drm_minor *minor);
1883 __printf(2, 3)
1884 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
1885
1886 /* i915_suspend.c */
1887 extern int i915_save_state(struct drm_device *dev);
1888 extern int i915_restore_state(struct drm_device *dev);
1889
1890 /* i915_ums.c */
1891 void i915_save_display_reg(struct drm_device *dev);
1892 void i915_restore_display_reg(struct drm_device *dev);
1893
1894 /* i915_sysfs.c */
1895 void i915_setup_sysfs(struct drm_device *dev_priv);
1896 void i915_teardown_sysfs(struct drm_device *dev_priv);
1897
1898 /* intel_i2c.c */
1899 extern int intel_setup_gmbus(struct drm_device *dev);
1900 extern void intel_teardown_gmbus(struct drm_device *dev);
1901 static inline bool intel_gmbus_is_port_valid(unsigned port)
1902 {
1903         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1904 }
1905
1906 extern struct i2c_adapter *intel_gmbus_get_adapter(
1907                 struct drm_i915_private *dev_priv, unsigned port);
1908 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1909 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1910 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1911 {
1912         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1913 }
1914 extern void intel_i2c_reset(struct drm_device *dev);
1915
1916 /* intel_opregion.c */
1917 extern int intel_opregion_setup(struct drm_device *dev);
1918 #ifdef CONFIG_ACPI
1919 extern void intel_opregion_init(struct drm_device *dev);
1920 extern void intel_opregion_fini(struct drm_device *dev);
1921 extern void intel_opregion_asle_intr(struct drm_device *dev);
1922 #else
1923 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1924 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1925 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1926 #endif
1927
1928 /* intel_acpi.c */
1929 #ifdef CONFIG_ACPI
1930 extern void intel_register_dsm_handler(void);
1931 extern void intel_unregister_dsm_handler(void);
1932 #else
1933 static inline void intel_register_dsm_handler(void) { return; }
1934 static inline void intel_unregister_dsm_handler(void) { return; }
1935 #endif /* CONFIG_ACPI */
1936
1937 /* modesetting */
1938 extern void intel_modeset_init_hw(struct drm_device *dev);
1939 extern void intel_modeset_suspend_hw(struct drm_device *dev);
1940 extern void intel_modeset_init(struct drm_device *dev);
1941 extern void intel_modeset_gem_init(struct drm_device *dev);
1942 extern void intel_modeset_cleanup(struct drm_device *dev);
1943 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1944 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
1945                                          bool force_restore);
1946 extern void i915_redisable_vga(struct drm_device *dev);
1947 extern bool intel_fbc_enabled(struct drm_device *dev);
1948 extern void intel_disable_fbc(struct drm_device *dev);
1949 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1950 extern void intel_init_pch_refclk(struct drm_device *dev);
1951 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1952 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
1953 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
1954 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
1955 extern void intel_detect_pch(struct drm_device *dev);
1956 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1957 extern int intel_enable_rc6(const struct drm_device *dev);
1958
1959 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1960 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
1961                         struct drm_file *file);
1962
1963 /* overlay */
1964 #ifdef CONFIG_DEBUG_FS
1965 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1966 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
1967                                             struct intel_overlay_error_state *error);
1968
1969 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1970 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
1971                                             struct drm_device *dev,
1972                                             struct intel_display_error_state *error);
1973 #endif
1974
1975 /* On SNB platform, before reading ring registers forcewake bit
1976  * must be set to prevent GT core from power down and stale values being
1977  * returned.
1978  */
1979 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1980 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1981 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1982
1983 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
1984 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
1985
1986 /* intel_sideband.c */
1987 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
1988 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
1989 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
1990 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, int reg);
1991 void vlv_dpio_write(struct drm_i915_private *dev_priv, int reg, u32 val);
1992 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
1993                    enum intel_sbi_destination destination);
1994 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
1995                      enum intel_sbi_destination destination);
1996
1997 int vlv_gpu_freq(int ddr_freq, int val);
1998 int vlv_freq_opcode(int ddr_freq, int val);
1999
2000 #define __i915_read(x, y) \
2001         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
2002
2003 __i915_read(8, b)
2004 __i915_read(16, w)
2005 __i915_read(32, l)
2006 __i915_read(64, q)
2007 #undef __i915_read
2008
2009 #define __i915_write(x, y) \
2010         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
2011
2012 __i915_write(8, b)
2013 __i915_write(16, w)
2014 __i915_write(32, l)
2015 __i915_write(64, q)
2016 #undef __i915_write
2017
2018 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
2019 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
2020
2021 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
2022 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
2023 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
2024 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
2025
2026 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
2027 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
2028 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
2029 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
2030
2031 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
2032 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
2033
2034 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2035 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2036
2037 /* "Broadcast RGB" property */
2038 #define INTEL_BROADCAST_RGB_AUTO 0
2039 #define INTEL_BROADCAST_RGB_FULL 1
2040 #define INTEL_BROADCAST_RGB_LIMITED 2
2041
2042 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2043 {
2044         if (HAS_PCH_SPLIT(dev))
2045                 return CPU_VGACNTRL;
2046         else if (IS_VALLEYVIEW(dev))
2047                 return VLV_VGACNTRL;
2048         else
2049                 return VGACNTRL;
2050 }
2051
2052 static inline void __user *to_user_ptr(u64 address)
2053 {
2054         return (void __user *)(uintptr_t)address;
2055 }
2056
2057 #endif