drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <linux/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72 #include <ttm/ttm_execbuf_util.h>
  73
  74 #include "radeon_family.h"
  75 #include "radeon_mode.h"
  76 #include "radeon_reg.h"
  77
  78 /*
  79  * Modules parameters.
  80  */
  81 extern int radeon_no_wb;
  82 extern int radeon_modeset;
  83 extern int radeon_dynclks;
  84 extern int radeon_r4xx_atom;
  85 extern int radeon_agpmode;
  86 extern int radeon_vram_limit;
  87 extern int radeon_gart_size;
  88 extern int radeon_benchmarking;
  89 extern int radeon_testing;
  90 extern int radeon_connector_table;
  91 extern int radeon_tv;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95 extern int radeon_pcie_gen2;
  96 extern int radeon_msi;
  97 extern int radeon_lockup_timeout;
  98 extern int radeon_fastfb;
  99
 100 /*
 101  * Copy from radeon_drv.h so we don't have to include both and have conflicting
 102  * symbol;
 103  */
 104 #define RADEON_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 105 #define RADEON_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 106 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 107 #define RADEON_IB_POOL_SIZE                     16
 108 #define RADEON_DEBUGFS_MAX_COMPONENTS           32
 109 #define RADEONFB_CONN_LIMIT                     4
 110 #define RADEON_BIOS_NUM_SCRATCH                 8
 111
 112 /* max number of rings */
 113 #define RADEON_NUM_RINGS                        5
 114
 115 /* fence seq are set to this number when signaled */
 116 #define RADEON_FENCE_SIGNALED_SEQ               0LL
 117
 118 /* internal ring indices */
 119 /* r1xx+ has gfx CP ring */
 120 #define RADEON_RING_TYPE_GFX_INDEX              0
 121
 122 /* cayman has 2 compute CP rings */
 123 #define CAYMAN_RING_TYPE_CP1_INDEX              1
 124 #define CAYMAN_RING_TYPE_CP2_INDEX              2
 125
 126 /* R600+ has an async dma ring */
 127 #define R600_RING_TYPE_DMA_INDEX                3
 128 /* cayman add a second async dma ring */
 129 #define CAYMAN_RING_TYPE_DMA1_INDEX             4
 130
 131 /* hardcode those limit for now */
 132 #define RADEON_VA_IB_OFFSET                     (1 << 20)
 133 #define RADEON_VA_RESERVED_SIZE                 (8 << 20)
 134 #define RADEON_IB_VM_MAX_SIZE                   (64 << 10)
 135
 136 /* reset flags */
 137 #define RADEON_RESET_GFX                        (1 << 0)
 138 #define RADEON_RESET_COMPUTE                    (1 << 1)
 139 #define RADEON_RESET_DMA                        (1 << 2)
 140 #define RADEON_RESET_CP                         (1 << 3)
 141 #define RADEON_RESET_GRBM                       (1 << 4)
 142 #define RADEON_RESET_DMA1                       (1 << 5)
 143 #define RADEON_RESET_RLC                        (1 << 6)
 144 #define RADEON_RESET_SEM                        (1 << 7)
 145 #define RADEON_RESET_IH                         (1 << 8)
 146 #define RADEON_RESET_VMC                        (1 << 9)
 147 #define RADEON_RESET_MC                         (1 << 10)
 148 #define RADEON_RESET_DISPLAY                    (1 << 11)
 149
 150 /*
 151  * Errata workarounds.
 152  */
 153 enum radeon_pll_errata {
 154         CHIP_ERRATA_R300_CG             = 0x00000001,
 155         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 156         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 157 };
 158
 159
 160 struct radeon_device;
 161
 162
 163 /*
 164  * BIOS.
 165  */
 166 bool radeon_get_bios(struct radeon_device *rdev);
 167
 168 /*
 169  * Dummy page
 170  */
 171 struct radeon_dummy_page {
 172         struct page     *page;
 173         dma_addr_t      addr;
 174 };
 175 int radeon_dummy_page_init(struct radeon_device *rdev);
 176 void radeon_dummy_page_fini(struct radeon_device *rdev);
 177
 178
 179 /*
 180  * Clocks
 181  */
 182 struct radeon_clock {
 183         struct radeon_pll p1pll;
 184         struct radeon_pll p2pll;
 185         struct radeon_pll dcpll;
 186         struct radeon_pll spll;
 187         struct radeon_pll mpll;
 188         /* 10 Khz units */
 189         uint32_t default_mclk;
 190         uint32_t default_sclk;
 191         uint32_t default_dispclk;
 192         uint32_t dp_extclk;
 193         uint32_t max_pixel_clock;
 194 };
 195
 196 /*
 197  * Power management
 198  */
 199 int radeon_pm_init(struct radeon_device *rdev);
 200 void radeon_pm_fini(struct radeon_device *rdev);
 201 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 202 void radeon_pm_suspend(struct radeon_device *rdev);
 203 void radeon_pm_resume(struct radeon_device *rdev);
 204 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 205 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 206 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
 207 void rs690_pm_info(struct radeon_device *rdev);
 208 extern int rv6xx_get_temp(struct radeon_device *rdev);
 209 extern int rv770_get_temp(struct radeon_device *rdev);
 210 extern int evergreen_get_temp(struct radeon_device *rdev);
 211 extern int sumo_get_temp(struct radeon_device *rdev);
 212 extern int si_get_temp(struct radeon_device *rdev);
 213 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
 214                                     unsigned *bankh, unsigned *mtaspect,
 215                                     unsigned *tile_split);
 216
 217 /*
 218  * Fences.
 219  */
 220 struct radeon_fence_driver {
 221         uint32_t                        scratch_reg;
 222         uint64_t                        gpu_addr;
 223         volatile uint32_t               *cpu_addr;
 224         /* sync_seq is protected by ring emission lock */
 225         uint64_t                        sync_seq[RADEON_NUM_RINGS];
 226         atomic64_t                      last_seq;
 227         unsigned long                   last_activity;
 228         bool                            initialized;
 229 };
 230
 231 struct radeon_fence {
 232         struct radeon_device            *rdev;
 233         struct kref                     kref;
 234         /* protected by radeon_fence.lock */
 235         uint64_t                        seq;
 236         /* RB, DMA, etc. */
 237         unsigned                        ring;
 238 };
 239
 240 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
 241 int radeon_fence_driver_init(struct radeon_device *rdev);
 242 void radeon_fence_driver_fini(struct radeon_device *rdev);
 243 void radeon_fence_driver_force_completion(struct radeon_device *rdev);
 244 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
 245 void radeon_fence_process(struct radeon_device *rdev, int ring);
 246 bool radeon_fence_signaled(struct radeon_fence *fence);
 247 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 248 int radeon_fence_wait_next_locked(struct radeon_device *rdev, int ring);
 249 int radeon_fence_wait_empty_locked(struct radeon_device *rdev, int ring);
 250 int radeon_fence_wait_any(struct radeon_device *rdev,
 251                           struct radeon_fence **fences,
 252                           bool intr);
 253 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 254 void radeon_fence_unref(struct radeon_fence **fence);
 255 unsigned radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
 256 bool radeon_fence_need_sync(struct radeon_fence *fence, int ring);
 257 void radeon_fence_note_sync(struct radeon_fence *fence, int ring);
 258 static inline struct radeon_fence *radeon_fence_later(struct radeon_fence *a,
 259                                                       struct radeon_fence *b)
 260 {
 261         if (!a) {
 262                 return b;
 263         }
 264
 265         if (!b) {
 266                 return a;
 267         }
 268
 269         BUG_ON(a->ring != b->ring);
 270
 271         if (a->seq > b->seq) {
 272                 return a;
 273         } else {
 274                 return b;
 275         }
 276 }
 277
 278 static inline bool radeon_fence_is_earlier(struct radeon_fence *a,
 279                                            struct radeon_fence *b)
 280 {
 281         if (!a) {
 282                 return false;
 283         }
 284
 285         if (!b) {
 286                 return true;
 287         }
 288
 289         BUG_ON(a->ring != b->ring);
 290
 291         return a->seq < b->seq;
 292 }
 293
 294 /*
 295  * Tiling registers
 296  */
 297 struct radeon_surface_reg {
 298         struct radeon_bo *bo;
 299 };
 300
 301 #define RADEON_GEM_MAX_SURFACES 8
 302
 303 /*
 304  * TTM.
 305  */
 306 struct radeon_mman {
 307         struct ttm_bo_global_ref        bo_global_ref;
 308         struct drm_global_reference     mem_global_ref;
 309         struct ttm_bo_device            bdev;
 310         bool                            mem_global_referenced;
 311         bool                            initialized;
 312 };
 313
 314 /* bo virtual address in a specific vm */
 315 struct radeon_bo_va {
 316         /* protected by bo being reserved */
 317         struct list_head                bo_list;
 318         uint64_t                        soffset;
 319         uint64_t                        eoffset;
 320         uint32_t                        flags;
 321         bool                            valid;
 322         unsigned                        ref_count;
 323
 324         /* protected by vm mutex */
 325         struct list_head                vm_list;
 326
 327         /* constant after initialization */
 328         struct radeon_vm                *vm;
 329         struct radeon_bo                *bo;
 330 };
 331
 332 struct radeon_bo {
 333         /* Protected by gem.mutex */
 334         struct list_head                list;
 335         /* Protected by tbo.reserved */
 336         u32                             placements[3];
 337         struct ttm_placement            placement;
 338         struct ttm_buffer_object        tbo;
 339         struct ttm_bo_kmap_obj          kmap;
 340         unsigned                        pin_count;
 341         void                            *kptr;
 342         u32                             tiling_flags;
 343         u32                             pitch;
 344         int                             surface_reg;
 345         /* list of all virtual address to which this bo
 346          * is associated to
 347          */
 348         struct list_head                va;
 349         /* Constant after initialization */
 350         struct radeon_device            *rdev;
 351         struct drm_gem_object           gem_base;
 352
 353         struct ttm_bo_kmap_obj dma_buf_vmap;
 354 };
 355 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
 356
 357 struct radeon_bo_list {
 358         struct ttm_validate_buffer tv;
 359         struct radeon_bo        *bo;
 360         uint64_t                gpu_offset;
 361         bool                    written;
 362         unsigned                domain;
 363         unsigned                alt_domain;
 364         u32                     tiling_flags;
 365 };
 366
 367 /* sub-allocation manager, it has to be protected by another lock.
 368  * By conception this is an helper for other part of the driver
 369  * like the indirect buffer or semaphore, which both have their
 370  * locking.
 371  *
 372  * Principe is simple, we keep a list of sub allocation in offset
 373  * order (first entry has offset == 0, last entry has the highest
 374  * offset).
 375  *
 376  * When allocating new object we first check if there is room at
 377  * the end total_size - (last_object_offset + last_object_size) >=
 378  * alloc_size. If so we allocate new object there.
 379  *
 380  * When there is not enough room at the end, we start waiting for
 381  * each sub object until we reach object_offset+object_size >=
 382  * alloc_size, this object then become the sub object we return.
 383  *
 384  * Alignment can't be bigger than page size.
 385  *
 386  * Hole are not considered for allocation to keep things simple.
 387  * Assumption is that there won't be hole (all object on same
 388  * alignment).
 389  */
 390 struct radeon_sa_manager {
 391         wait_queue_head_t       wq;
 392         struct radeon_bo        *bo;
 393         struct list_head        *hole;
 394         struct list_head        flist[RADEON_NUM_RINGS];
 395         struct list_head        olist;
 396         unsigned                size;
 397         uint64_t                gpu_addr;
 398         void                    *cpu_ptr;
 399         uint32_t                domain;
 400 };
 401
 402 struct radeon_sa_bo;
 403
 404 /* sub-allocation buffer */
 405 struct radeon_sa_bo {
 406         struct list_head                olist;
 407         struct list_head                flist;
 408         struct radeon_sa_manager        *manager;
 409         unsigned                        soffset;
 410         unsigned                        eoffset;
 411         struct radeon_fence             *fence;
 412 };
 413
 414 /*
 415  * GEM objects.
 416  */
 417 struct radeon_gem {
 418         struct mutex            mutex;
 419         struct list_head        objects;
 420 };
 421
 422 int radeon_gem_init(struct radeon_device *rdev);
 423 void radeon_gem_fini(struct radeon_device *rdev);
 424 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 425                                 int alignment, int initial_domain,
 426                                 bool discardable, bool kernel,
 427                                 struct drm_gem_object **obj);
 428
 429 int radeon_mode_dumb_create(struct drm_file *file_priv,
 430                             struct drm_device *dev,
 431                             struct drm_mode_create_dumb *args);
 432 int radeon_mode_dumb_mmap(struct drm_file *filp,
 433                           struct drm_device *dev,
 434                           uint32_t handle, uint64_t *offset_p);
 435 int radeon_mode_dumb_destroy(struct drm_file *file_priv,
 436                              struct drm_device *dev,
 437                              uint32_t handle);
 438
 439 /*
 440  * Semaphores.
 441  */
 442 /* everything here is constant */
 443 struct radeon_semaphore {
 444         struct radeon_sa_bo             *sa_bo;
 445         signed                          waiters;
 446         uint64_t                        gpu_addr;
 447 };
 448
 449 int radeon_semaphore_create(struct radeon_device *rdev,
 450                             struct radeon_semaphore **semaphore);
 451 void radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
 452                                   struct radeon_semaphore *semaphore);
 453 void radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
 454                                 struct radeon_semaphore *semaphore);
 455 int radeon_semaphore_sync_rings(struct radeon_device *rdev,
 456                                 struct radeon_semaphore *semaphore,
 457                                 int signaler, int waiter);
 458 void radeon_semaphore_free(struct radeon_device *rdev,
 459                            struct radeon_semaphore **semaphore,
 460                            struct radeon_fence *fence);
 461
 462 /*
 463  * GART structures, functions & helpers
 464  */
 465 struct radeon_mc;
 466
 467 #define RADEON_GPU_PAGE_SIZE 4096
 468 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 469 #define RADEON_GPU_PAGE_SHIFT 12
 470 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
 471
 472 struct radeon_gart {
 473         dma_addr_t                      table_addr;
 474         struct radeon_bo                *robj;
 475         void                            *ptr;
 476         unsigned                        num_gpu_pages;
 477         unsigned                        num_cpu_pages;
 478         unsigned                        table_size;
 479         struct page                     **pages;
 480         dma_addr_t                      *pages_addr;
 481         bool                            ready;
 482 };
 483
 484 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 485 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 486 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 487 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 488 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
 489 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
 490 int radeon_gart_init(struct radeon_device *rdev);
 491 void radeon_gart_fini(struct radeon_device *rdev);
 492 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 493                         int pages);
 494 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 495                      int pages, struct page **pagelist,
 496                      dma_addr_t *dma_addr);
 497 void radeon_gart_restore(struct radeon_device *rdev);
 498
 499
 500 /*
 501  * GPU MC structures, functions & helpers
 502  */
 503 struct radeon_mc {
 504         resource_size_t         aper_size;
 505         resource_size_t         aper_base;
 506         resource_size_t         agp_base;
 507         /* for some chips with <= 32MB we need to lie
 508          * about vram size near mc fb location */
 509         u64                     mc_vram_size;
 510         u64                     visible_vram_size;
 511         u64                     gtt_size;
 512         u64                     gtt_start;
 513         u64                     gtt_end;
 514         u64                     vram_start;
 515         u64                     vram_end;
 516         unsigned                vram_width;
 517         u64                     real_vram_size;
 518         int                     vram_mtrr;
 519         bool                    vram_is_ddr;
 520         bool                    igp_sideport_enabled;
 521         u64                     gtt_base_align;
 522         u64                     mc_mask;
 523 };
 524
 525 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 526 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 527
 528 /*
 529  * GPU scratch registers structures, functions & helpers
 530  */
 531 struct radeon_scratch {
 532         unsigned                num_reg;
 533         uint32_t                reg_base;
 534         bool                    free[32];
 535         uint32_t                reg[32];
 536 };
 537
 538 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 539 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 540
 541
 542 /*
 543  * IRQS.
 544  */
 545
 546 struct radeon_unpin_work {
 547         struct work_struct work;
 548         struct radeon_device *rdev;
 549         int crtc_id;
 550         struct radeon_fence *fence;
 551         struct drm_pending_vblank_event *event;
 552         struct radeon_bo *old_rbo;
 553         u64 new_crtc_base;
 554 };
 555
 556 struct r500_irq_stat_regs {
 557         u32 disp_int;
 558         u32 hdmi0_status;
 559 };
 560
 561 struct r600_irq_stat_regs {
 562         u32 disp_int;
 563         u32 disp_int_cont;
 564         u32 disp_int_cont2;
 565         u32 d1grph_int;
 566         u32 d2grph_int;
 567         u32 hdmi0_status;
 568         u32 hdmi1_status;
 569 };
 570
 571 struct evergreen_irq_stat_regs {
 572         u32 disp_int;
 573         u32 disp_int_cont;
 574         u32 disp_int_cont2;
 575         u32 disp_int_cont3;
 576         u32 disp_int_cont4;
 577         u32 disp_int_cont5;
 578         u32 d1grph_int;
 579         u32 d2grph_int;
 580         u32 d3grph_int;
 581         u32 d4grph_int;
 582         u32 d5grph_int;
 583         u32 d6grph_int;
 584         u32 afmt_status1;
 585         u32 afmt_status2;
 586         u32 afmt_status3;
 587         u32 afmt_status4;
 588         u32 afmt_status5;
 589         u32 afmt_status6;
 590 };
 591
 592 union radeon_irq_stat_regs {
 593         struct r500_irq_stat_regs r500;
 594         struct r600_irq_stat_regs r600;
 595         struct evergreen_irq_stat_regs evergreen;
 596 };
 597
 598 #define RADEON_MAX_HPD_PINS 6
 599 #define RADEON_MAX_CRTCS 6
 600 #define RADEON_MAX_AFMT_BLOCKS 6
 601
 602 struct radeon_irq {
 603         bool                            installed;
 604         spinlock_t                      lock;
 605         atomic_t                        ring_int[RADEON_NUM_RINGS];
 606         bool                            crtc_vblank_int[RADEON_MAX_CRTCS];
 607         atomic_t                        pflip[RADEON_MAX_CRTCS];
 608         wait_queue_head_t               vblank_queue;
 609         bool                            hpd[RADEON_MAX_HPD_PINS];
 610         bool                            afmt[RADEON_MAX_AFMT_BLOCKS];
 611         union radeon_irq_stat_regs      stat_regs;
 612 };
 613
 614 int radeon_irq_kms_init(struct radeon_device *rdev);
 615 void radeon_irq_kms_fini(struct radeon_device *rdev);
 616 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
 617 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
 618 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
 619 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
 620 void radeon_irq_kms_enable_afmt(struct radeon_device *rdev, int block);
 621 void radeon_irq_kms_disable_afmt(struct radeon_device *rdev, int block);
 622 void radeon_irq_kms_enable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 623 void radeon_irq_kms_disable_hpd(struct radeon_device *rdev, unsigned hpd_mask);
 624
 625 /*
 626  * CP & rings.
 627  */
 628
 629 struct radeon_ib {
 630         struct radeon_sa_bo             *sa_bo;
 631         uint32_t                        length_dw;
 632         uint64_t                        gpu_addr;
 633         uint32_t                        *ptr;
 634         int                             ring;
 635         struct radeon_fence             *fence;
 636         struct radeon_vm                *vm;
 637         bool                            is_const_ib;
 638         struct radeon_fence             *sync_to[RADEON_NUM_RINGS];
 639         struct radeon_semaphore         *semaphore;
 640 };
 641
 642 struct radeon_ring {
 643         struct radeon_bo        *ring_obj;
 644         volatile uint32_t       *ring;
 645         unsigned                rptr;
 646         unsigned                rptr_offs;
 647         unsigned                rptr_reg;
 648         unsigned                rptr_save_reg;
 649         u64                     next_rptr_gpu_addr;
 650         volatile u32            *next_rptr_cpu_addr;
 651         unsigned                wptr;
 652         unsigned                wptr_old;
 653         unsigned                wptr_reg;
 654         unsigned                ring_size;
 655         unsigned                ring_free_dw;
 656         int                     count_dw;
 657         unsigned long           last_activity;
 658         unsigned                last_rptr;
 659         uint64_t                gpu_addr;
 660         uint32_t                align_mask;
 661         uint32_t                ptr_mask;
 662         bool                    ready;
 663         u32                     ptr_reg_shift;
 664         u32                     ptr_reg_mask;
 665         u32                     nop;
 666         u32                     idx;
 667         u64                     last_semaphore_signal_addr;
 668         u64                     last_semaphore_wait_addr;
 669 };
 670
 671 /*
 672  * VM
 673  */
 674
 675 /* maximum number of VMIDs */
 676 #define RADEON_NUM_VM   16
 677
 678 /* defines number of bits in page table versus page directory,
 679  * a page is 4KB so we have 12 bits offset, 9 bits in the page
 680  * table and the remaining 19 bits are in the page directory */
 681 #define RADEON_VM_BLOCK_SIZE   9
 682
 683 /* number of entries in page table */
 684 #define RADEON_VM_PTE_COUNT (1 << RADEON_VM_BLOCK_SIZE)
 685
 686 struct radeon_vm {
 687         struct list_head                list;
 688         struct list_head                va;
 689         unsigned                        id;
 690
 691         /* contains the page directory */
 692         struct radeon_sa_bo             *page_directory;
 693         uint64_t                        pd_gpu_addr;
 694
 695         /* array of page tables, one for each page directory entry */
 696         struct radeon_sa_bo             **page_tables;
 697
 698         struct mutex                    mutex;
 699         /* last fence for cs using this vm */
 700         struct radeon_fence             *fence;
 701         /* last flush or NULL if we still need to flush */
 702         struct radeon_fence             *last_flush;
 703 };
 704
 705 struct radeon_vm_manager {
 706         struct mutex                    lock;
 707         struct list_head                lru_vm;
 708         struct radeon_fence             *active[RADEON_NUM_VM];
 709         struct radeon_sa_manager        sa_manager;
 710         uint32_t                        max_pfn;
 711         /* number of VMIDs */
 712         unsigned                        nvm;
 713         /* vram base address for page table entry  */
 714         u64                             vram_base_offset;
 715         /* is vm enabled? */
 716         bool                            enabled;
 717 };
 718
 719 /*
 720  * file private structure
 721  */
 722 struct radeon_fpriv {
 723         struct radeon_vm                vm;
 724 };
 725
 726 /*
 727  * R6xx+ IH ring
 728  */
 729 struct r600_ih {
 730         struct radeon_bo        *ring_obj;
 731         volatile uint32_t       *ring;
 732         unsigned                rptr;
 733         unsigned                ring_size;
 734         uint64_t                gpu_addr;
 735         uint32_t                ptr_mask;
 736         atomic_t                lock;
 737         bool                    enabled;
 738 };
 739
 740 struct r600_blit_cp_primitives {
 741         void (*set_render_target)(struct radeon_device *rdev, int format,
 742                                   int w, int h, u64 gpu_addr);
 743         void (*cp_set_surface_sync)(struct radeon_device *rdev,
 744                                     u32 sync_type, u32 size,
 745                                     u64 mc_addr);
 746         void (*set_shaders)(struct radeon_device *rdev);
 747         void (*set_vtx_resource)(struct radeon_device *rdev, u64 gpu_addr);
 748         void (*set_tex_resource)(struct radeon_device *rdev,
 749                                  int format, int w, int h, int pitch,
 750                                  u64 gpu_addr, u32 size);
 751         void (*set_scissors)(struct radeon_device *rdev, int x1, int y1,
 752                              int x2, int y2);
 753         void (*draw_auto)(struct radeon_device *rdev);
 754         void (*set_default_state)(struct radeon_device *rdev);
 755 };
 756
 757 struct r600_blit {
 758         struct radeon_bo        *shader_obj;
 759         struct r600_blit_cp_primitives primitives;
 760         int max_dim;
 761         int ring_size_common;
 762         int ring_size_per_loop;
 763         u64 shader_gpu_addr;
 764         u32 vs_offset, ps_offset;
 765         u32 state_offset;
 766         u32 state_len;
 767 };
 768
 769 /*
 770  * SI RLC stuff
 771  */
 772 struct si_rlc {
 773         /* for power gating */
 774         struct radeon_bo        *save_restore_obj;
 775         uint64_t                save_restore_gpu_addr;
 776         /* for clear state */
 777         struct radeon_bo        *clear_state_obj;
 778         uint64_t                clear_state_gpu_addr;
 779 };
 780
 781 int radeon_ib_get(struct radeon_device *rdev, int ring,
 782                   struct radeon_ib *ib, struct radeon_vm *vm,
 783                   unsigned size);
 784 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib *ib);
 785 void radeon_ib_sync_to(struct radeon_ib *ib, struct radeon_fence *fence);
 786 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib,
 787                        struct radeon_ib *const_ib);
 788 int radeon_ib_pool_init(struct radeon_device *rdev);
 789 void radeon_ib_pool_fini(struct radeon_device *rdev);
 790 int radeon_ib_ring_tests(struct radeon_device *rdev);
 791 /* Ring access between begin & end cannot sleep */
 792 bool radeon_ring_supports_scratch_reg(struct radeon_device *rdev,
 793                                       struct radeon_ring *ring);
 794 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
 795 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 796 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
 797 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 798 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
 799 void radeon_ring_undo(struct radeon_ring *ring);
 800 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
 801 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
 802 void radeon_ring_force_activity(struct radeon_device *rdev, struct radeon_ring *ring);
 803 void radeon_ring_lockup_update(struct radeon_ring *ring);
 804 bool radeon_ring_test_lockup(struct radeon_device *rdev, struct radeon_ring *ring);
 805 unsigned radeon_ring_backup(struct radeon_device *rdev, struct radeon_ring *ring,
 806                             uint32_t **data);
 807 int radeon_ring_restore(struct radeon_device *rdev, struct radeon_ring *ring,
 808                         unsigned size, uint32_t *data);
 809 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
 810                      unsigned rptr_offs, unsigned rptr_reg, unsigned wptr_reg,
 811                      u32 ptr_reg_shift, u32 ptr_reg_mask, u32 nop);
 812 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
 813
 814
 815 /* r600 async dma */
 816 void r600_dma_stop(struct radeon_device *rdev);
 817 int r600_dma_resume(struct radeon_device *rdev);
 818 void r600_dma_fini(struct radeon_device *rdev);
 819
 820 void cayman_dma_stop(struct radeon_device *rdev);
 821 int cayman_dma_resume(struct radeon_device *rdev);
 822 void cayman_dma_fini(struct radeon_device *rdev);
 823
 824 /*
 825  * CS.
 826  */
 827 struct radeon_cs_reloc {
 828         struct drm_gem_object           *gobj;
 829         struct radeon_bo                *robj;
 830         struct radeon_bo_list           lobj;
 831         uint32_t                        handle;
 832         uint32_t                        flags;
 833 };
 834
 835 struct radeon_cs_chunk {
 836         uint32_t                chunk_id;
 837         uint32_t                length_dw;
 838         int                     kpage_idx[2];
 839         uint32_t                *kpage[2];
 840         uint32_t                *kdata;
 841         void __user             *user_ptr;
 842         int                     last_copied_page;
 843         int                     last_page_index;
 844 };
 845
 846 struct radeon_cs_parser {
 847         struct device           *dev;
 848         struct radeon_device    *rdev;
 849         struct drm_file         *filp;
 850         /* chunks */
 851         unsigned                nchunks;
 852         struct radeon_cs_chunk  *chunks;
 853         uint64_t                *chunks_array;
 854         /* IB */
 855         unsigned                idx;
 856         /* relocations */
 857         unsigned                nrelocs;
 858         struct radeon_cs_reloc  *relocs;
 859         struct radeon_cs_reloc  **relocs_ptr;
 860         struct list_head        validated;
 861         unsigned                dma_reloc_idx;
 862         /* indices of various chunks */
 863         int                     chunk_ib_idx;
 864         int                     chunk_relocs_idx;
 865         int                     chunk_flags_idx;
 866         int                     chunk_const_ib_idx;
 867         struct radeon_ib        ib;
 868         struct radeon_ib        const_ib;
 869         void                    *track;
 870         unsigned                family;
 871         int                     parser_error;
 872         u32                     cs_flags;
 873         u32                     ring;
 874         s32                     priority;
 875 };
 876
 877 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 878 extern u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx);
 879
 880 struct radeon_cs_packet {
 881         unsigned        idx;
 882         unsigned        type;
 883         unsigned        reg;
 884         unsigned        opcode;
 885         int             count;
 886         unsigned        one_reg_wr;
 887 };
 888
 889 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 890                                       struct radeon_cs_packet *pkt,
 891                                       unsigned idx, unsigned reg);
 892 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 893                                       struct radeon_cs_packet *pkt);
 894
 895
 896 /*
 897  * AGP
 898  */
 899 int radeon_agp_init(struct radeon_device *rdev);
 900 void radeon_agp_resume(struct radeon_device *rdev);
 901 void radeon_agp_suspend(struct radeon_device *rdev);
 902 void radeon_agp_fini(struct radeon_device *rdev);
 903
 904
 905 /*
 906  * Writeback
 907  */
 908 struct radeon_wb {
 909         struct radeon_bo        *wb_obj;
 910         volatile uint32_t       *wb;
 911         uint64_t                gpu_addr;
 912         bool                    enabled;
 913         bool                    use_event;
 914 };
 915
 916 #define RADEON_WB_SCRATCH_OFFSET 0
 917 #define RADEON_WB_RING0_NEXT_RPTR 256
 918 #define RADEON_WB_CP_RPTR_OFFSET 1024
 919 #define RADEON_WB_CP1_RPTR_OFFSET 1280
 920 #define RADEON_WB_CP2_RPTR_OFFSET 1536
 921 #define R600_WB_DMA_RPTR_OFFSET   1792
 922 #define R600_WB_IH_WPTR_OFFSET   2048
 923 #define CAYMAN_WB_DMA1_RPTR_OFFSET   2304
 924 #define R600_WB_EVENT_OFFSET     3072
 925
 926 /**
 927  * struct radeon_pm - power management datas
 928  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 929  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 930  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 931  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 932  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 933  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 934  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 935  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 936  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 937  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
 938  * @needed_bandwidth:   current bandwidth needs
 939  *
 940  * It keeps track of various data needed to take powermanagement decision.
 941  * Bandwidth need is used to determine minimun clock of the GPU and memory.
 942  * Equation between gpu/memory clock and available bandwidth is hw dependent
 943  * (type of memory, bus size, efficiency, ...)
 944  */
 945
 946 enum radeon_pm_method {
 947         PM_METHOD_PROFILE,
 948         PM_METHOD_DYNPM,
 949 };
 950
 951 enum radeon_dynpm_state {
 952         DYNPM_STATE_DISABLED,
 953         DYNPM_STATE_MINIMUM,
 954         DYNPM_STATE_PAUSED,
 955         DYNPM_STATE_ACTIVE,
 956         DYNPM_STATE_SUSPENDED,
 957 };
 958 enum radeon_dynpm_action {
 959         DYNPM_ACTION_NONE,
 960         DYNPM_ACTION_MINIMUM,
 961         DYNPM_ACTION_DOWNCLOCK,
 962         DYNPM_ACTION_UPCLOCK,
 963         DYNPM_ACTION_DEFAULT
 964 };
 965
 966 enum radeon_voltage_type {
 967         VOLTAGE_NONE = 0,
 968         VOLTAGE_GPIO,
 969         VOLTAGE_VDDC,
 970         VOLTAGE_SW
 971 };
 972
 973 enum radeon_pm_state_type {
 974         POWER_STATE_TYPE_DEFAULT,
 975         POWER_STATE_TYPE_POWERSAVE,
 976         POWER_STATE_TYPE_BATTERY,
 977         POWER_STATE_TYPE_BALANCED,
 978         POWER_STATE_TYPE_PERFORMANCE,
 979 };
 980
 981 enum radeon_pm_profile_type {
 982         PM_PROFILE_DEFAULT,
 983         PM_PROFILE_AUTO,
 984         PM_PROFILE_LOW,
 985         PM_PROFILE_MID,
 986         PM_PROFILE_HIGH,
 987 };
 988
 989 #define PM_PROFILE_DEFAULT_IDX 0
 990 #define PM_PROFILE_LOW_SH_IDX  1
 991 #define PM_PROFILE_MID_SH_IDX  2
 992 #define PM_PROFILE_HIGH_SH_IDX 3
 993 #define PM_PROFILE_LOW_MH_IDX  4
 994 #define PM_PROFILE_MID_MH_IDX  5
 995 #define PM_PROFILE_HIGH_MH_IDX 6
 996 #define PM_PROFILE_MAX         7
 997
 998 struct radeon_pm_profile {
 999         int dpms_off_ps_idx;
1000         int dpms_on_ps_idx;
1001         int dpms_off_cm_idx;
1002         int dpms_on_cm_idx;
1003 };
1004
1005 enum radeon_int_thermal_type {
1006         THERMAL_TYPE_NONE,
1007         THERMAL_TYPE_RV6XX,
1008         THERMAL_TYPE_RV770,
1009         THERMAL_TYPE_EVERGREEN,
1010         THERMAL_TYPE_SUMO,
1011         THERMAL_TYPE_NI,
1012         THERMAL_TYPE_SI,
1013 };
1014
1015 struct radeon_voltage {
1016         enum radeon_voltage_type type;
1017         /* gpio voltage */
1018         struct radeon_gpio_rec gpio;
1019         u32 delay; /* delay in usec from voltage drop to sclk change */
1020         bool active_high; /* voltage drop is active when bit is high */
1021         /* VDDC voltage */
1022         u8 vddc_id; /* index into vddc voltage table */
1023         u8 vddci_id; /* index into vddci voltage table */
1024         bool vddci_enabled;
1025         /* r6xx+ sw */
1026         u16 voltage;
1027         /* evergreen+ vddci */
1028         u16 vddci;
1029 };
1030
1031 /* clock mode flags */
1032 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
1033
1034 struct radeon_pm_clock_info {
1035         /* memory clock */
1036         u32 mclk;
1037         /* engine clock */
1038         u32 sclk;
1039         /* voltage info */
1040         struct radeon_voltage voltage;
1041         /* standardized clock flags */
1042         u32 flags;
1043 };
1044
1045 /* state flags */
1046 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1047
1048 struct radeon_power_state {
1049         enum radeon_pm_state_type type;
1050         struct radeon_pm_clock_info *clock_info;
1051         /* number of valid clock modes in this power state */
1052         int num_clock_modes;
1053         struct radeon_pm_clock_info *default_clock_mode;
1054         /* standardized state flags */
1055         u32 flags;
1056         u32 misc; /* vbios specific flags */
1057         u32 misc2; /* vbios specific flags */
1058         int pcie_lanes; /* pcie lanes */
1059 };
1060
1061 /*
1062  * Some modes are overclocked by very low value, accept them
1063  */
1064 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1065
1066 struct radeon_pm {
1067         struct mutex            mutex;
1068         /* write locked while reprogramming mclk */
1069         struct rw_semaphore     mclk_lock;
1070         u32                     active_crtcs;
1071         int                     active_crtc_count;
1072         int                     req_vblank;
1073         bool                    vblank_sync;
1074         fixed20_12              max_bandwidth;
1075         fixed20_12              igp_sideport_mclk;
1076         fixed20_12              igp_system_mclk;
1077         fixed20_12              igp_ht_link_clk;
1078         fixed20_12              igp_ht_link_width;
1079         fixed20_12              k8_bandwidth;
1080         fixed20_12              sideport_bandwidth;
1081         fixed20_12              ht_bandwidth;
1082         fixed20_12              core_bandwidth;
1083         fixed20_12              sclk;
1084         fixed20_12              mclk;
1085         fixed20_12              needed_bandwidth;
1086         struct radeon_power_state *power_state;
1087         /* number of valid power states */
1088         int                     num_power_states;
1089         int                     current_power_state_index;
1090         int                     current_clock_mode_index;
1091         int                     requested_power_state_index;
1092         int                     requested_clock_mode_index;
1093         int                     default_power_state_index;
1094         u32                     current_sclk;
1095         u32                     current_mclk;
1096         u16                     current_vddc;
1097         u16                     current_vddci;
1098         u32                     default_sclk;
1099         u32                     default_mclk;
1100         u16                     default_vddc;
1101         u16                     default_vddci;
1102         struct radeon_i2c_chan *i2c_bus;
1103         /* selected pm method */
1104         enum radeon_pm_method     pm_method;
1105         /* dynpm power management */
1106         struct delayed_work     dynpm_idle_work;
1107         enum radeon_dynpm_state dynpm_state;
1108         enum radeon_dynpm_action        dynpm_planned_action;
1109         unsigned long           dynpm_action_timeout;
1110         bool                    dynpm_can_upclock;
1111         bool                    dynpm_can_downclock;
1112         /* profile-based power management */
1113         enum radeon_pm_profile_type profile;
1114         int                     profile_index;
1115         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1116         /* internal thermal controller on rv6xx+ */
1117         enum radeon_int_thermal_type int_thermal_type;
1118         struct device           *int_hwmon_dev;
1119 };
1120
1121 int radeon_pm_get_type_index(struct radeon_device *rdev,
1122                              enum radeon_pm_state_type ps_type,
1123                              int instance);
1124
1125 struct r600_audio {
1126         int                     channels;
1127         int                     rate;
1128         int                     bits_per_sample;
1129         u8                      status_bits;
1130         u8                      category_code;
1131 };
1132
1133 /*
1134  * Benchmarking
1135  */
1136 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1137
1138
1139 /*
1140  * Testing
1141  */
1142 void radeon_test_moves(struct radeon_device *rdev);
1143 void radeon_test_ring_sync(struct radeon_device *rdev,
1144                            struct radeon_ring *cpA,
1145                            struct radeon_ring *cpB);
1146 void radeon_test_syncing(struct radeon_device *rdev);
1147
1148
1149 /*
1150  * Debugfs
1151  */
1152 struct radeon_debugfs {
1153         struct drm_info_list    *files;
1154         unsigned                num_files;
1155 };
1156
1157 int radeon_debugfs_add_files(struct radeon_device *rdev,
1158                              struct drm_info_list *files,
1159                              unsigned nfiles);
1160 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1161
1162
1163 /*
1164  * ASIC specific functions.
1165  */
1166 struct radeon_asic {
1167         int (*init)(struct radeon_device *rdev);
1168         void (*fini)(struct radeon_device *rdev);
1169         int (*resume)(struct radeon_device *rdev);
1170         int (*suspend)(struct radeon_device *rdev);
1171         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1172         int (*asic_reset)(struct radeon_device *rdev);
1173         /* ioctl hw specific callback. Some hw might want to perform special
1174          * operation on specific ioctl. For instance on wait idle some hw
1175          * might want to perform and HDP flush through MMIO as it seems that
1176          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
1177          * through ring.
1178          */
1179         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
1180         /* check if 3D engine is idle */
1181         bool (*gui_idle)(struct radeon_device *rdev);
1182         /* wait for mc_idle */
1183         int (*mc_wait_for_idle)(struct radeon_device *rdev);
1184         /* get the reference clock */
1185         u32 (*get_xclk)(struct radeon_device *rdev);
1186         /* get the gpu clock counter */
1187         uint64_t (*get_gpu_clock_counter)(struct radeon_device *rdev);
1188         /* gart */
1189         struct {
1190                 void (*tlb_flush)(struct radeon_device *rdev);
1191                 int (*set_page)(struct radeon_device *rdev, int i, uint64_t addr);
1192         } gart;
1193         struct {
1194                 int (*init)(struct radeon_device *rdev);
1195                 void (*fini)(struct radeon_device *rdev);
1196
1197                 u32 pt_ring_index;
1198                 void (*set_page)(struct radeon_device *rdev,
1199                                  struct radeon_ib *ib,
1200                                  uint64_t pe,
1201                                  uint64_t addr, unsigned count,
1202                                  uint32_t incr, uint32_t flags);
1203         } vm;
1204         /* ring specific callbacks */
1205         struct {
1206                 void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1207                 int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1208                 void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1209                 void (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1210                                        struct radeon_semaphore *semaphore, bool emit_wait);
1211                 int (*cs_parse)(struct radeon_cs_parser *p);
1212                 void (*ring_start)(struct radeon_device *rdev, struct radeon_ring *cp);
1213                 int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1214                 int (*ib_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1215                 bool (*is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1216                 void (*vm_flush)(struct radeon_device *rdev, int ridx, struct radeon_vm *vm);
1217         } ring[RADEON_NUM_RINGS];
1218         /* irqs */
1219         struct {
1220                 int (*set)(struct radeon_device *rdev);
1221                 int (*process)(struct radeon_device *rdev);
1222         } irq;
1223         /* displays */
1224         struct {
1225                 /* display watermarks */
1226                 void (*bandwidth_update)(struct radeon_device *rdev);
1227                 /* get frame count */
1228                 u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1229                 /* wait for vblank */
1230                 void (*wait_for_vblank)(struct radeon_device *rdev, int crtc);
1231                 /* set backlight level */
1232                 void (*set_backlight_level)(struct radeon_encoder *radeon_encoder, u8 level);
1233                 /* get backlight level */
1234                 u8 (*get_backlight_level)(struct radeon_encoder *radeon_encoder);
1235         } display;
1236         /* copy functions for bo handling */
1237         struct {
1238                 int (*blit)(struct radeon_device *rdev,
1239                             uint64_t src_offset,
1240                             uint64_t dst_offset,
1241                             unsigned num_gpu_pages,
1242                             struct radeon_fence **fence);
1243                 u32 blit_ring_index;
1244                 int (*dma)(struct radeon_device *rdev,
1245                            uint64_t src_offset,
1246                            uint64_t dst_offset,
1247                            unsigned num_gpu_pages,
1248                            struct radeon_fence **fence);
1249                 u32 dma_ring_index;
1250                 /* method used for bo copy */
1251                 int (*copy)(struct radeon_device *rdev,
1252                             uint64_t src_offset,
1253                             uint64_t dst_offset,
1254                             unsigned num_gpu_pages,
1255                             struct radeon_fence **fence);
1256                 /* ring used for bo copies */
1257                 u32 copy_ring_index;
1258         } copy;
1259         /* surfaces */
1260         struct {
1261                 int (*set_reg)(struct radeon_device *rdev, int reg,
1262                                        uint32_t tiling_flags, uint32_t pitch,
1263                                        uint32_t offset, uint32_t obj_size);
1264                 void (*clear_reg)(struct radeon_device *rdev, int reg);
1265         } surface;
1266         /* hotplug detect */
1267         struct {
1268                 void (*init)(struct radeon_device *rdev);
1269                 void (*fini)(struct radeon_device *rdev);
1270                 bool (*sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1271                 void (*set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1272         } hpd;
1273         /* power management */
1274         struct {
1275                 void (*misc)(struct radeon_device *rdev);
1276                 void (*prepare)(struct radeon_device *rdev);
1277                 void (*finish)(struct radeon_device *rdev);
1278                 void (*init_profile)(struct radeon_device *rdev);
1279                 void (*get_dynpm_state)(struct radeon_device *rdev);
1280                 uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1281                 void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1282                 uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1283                 void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1284                 int (*get_pcie_lanes)(struct radeon_device *rdev);
1285                 void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1286                 void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1287         } pm;
1288         /* pageflipping */
1289         struct {
1290                 void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
1291                 u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1292                 void (*post_page_flip)(struct radeon_device *rdev, int crtc);
1293         } pflip;
1294 };
1295
1296 /*
1297  * Asic structures
1298  */
1299 struct r100_asic {
1300         const unsigned          *reg_safe_bm;
1301         unsigned                reg_safe_bm_size;
1302         u32                     hdp_cntl;
1303 };
1304
1305 struct r300_asic {
1306         const unsigned          *reg_safe_bm;
1307         unsigned                reg_safe_bm_size;
1308         u32                     resync_scratch;
1309         u32                     hdp_cntl;
1310 };
1311
1312 struct r600_asic {
1313         unsigned                max_pipes;
1314         unsigned                max_tile_pipes;
1315         unsigned                max_simds;
1316         unsigned                max_backends;
1317         unsigned                max_gprs;
1318         unsigned                max_threads;
1319         unsigned                max_stack_entries;
1320         unsigned                max_hw_contexts;
1321         unsigned                max_gs_threads;
1322         unsigned                sx_max_export_size;
1323         unsigned                sx_max_export_pos_size;
1324         unsigned                sx_max_export_smx_size;
1325         unsigned                sq_num_cf_insts;
1326         unsigned                tiling_nbanks;
1327         unsigned                tiling_npipes;
1328         unsigned                tiling_group_size;
1329         unsigned                tile_config;
1330         unsigned                backend_map;
1331 };
1332
1333 struct rv770_asic {
1334         unsigned                max_pipes;
1335         unsigned                max_tile_pipes;
1336         unsigned                max_simds;
1337         unsigned                max_backends;
1338         unsigned                max_gprs;
1339         unsigned                max_threads;
1340         unsigned                max_stack_entries;
1341         unsigned                max_hw_contexts;
1342         unsigned                max_gs_threads;
1343         unsigned                sx_max_export_size;
1344         unsigned                sx_max_export_pos_size;
1345         unsigned                sx_max_export_smx_size;
1346         unsigned                sq_num_cf_insts;
1347         unsigned                sx_num_of_sets;
1348         unsigned                sc_prim_fifo_size;
1349         unsigned                sc_hiz_tile_fifo_size;
1350         unsigned                sc_earlyz_tile_fifo_fize;
1351         unsigned                tiling_nbanks;
1352         unsigned                tiling_npipes;
1353         unsigned                tiling_group_size;
1354         unsigned                tile_config;
1355         unsigned                backend_map;
1356 };
1357
1358 struct evergreen_asic {
1359         unsigned num_ses;
1360         unsigned max_pipes;
1361         unsigned max_tile_pipes;
1362         unsigned max_simds;
1363         unsigned max_backends;
1364         unsigned max_gprs;
1365         unsigned max_threads;
1366         unsigned max_stack_entries;
1367         unsigned max_hw_contexts;
1368         unsigned max_gs_threads;
1369         unsigned sx_max_export_size;
1370         unsigned sx_max_export_pos_size;
1371         unsigned sx_max_export_smx_size;
1372         unsigned sq_num_cf_insts;
1373         unsigned sx_num_of_sets;
1374         unsigned sc_prim_fifo_size;
1375         unsigned sc_hiz_tile_fifo_size;
1376         unsigned sc_earlyz_tile_fifo_size;
1377         unsigned tiling_nbanks;
1378         unsigned tiling_npipes;
1379         unsigned tiling_group_size;
1380         unsigned tile_config;
1381         unsigned backend_map;
1382 };
1383
1384 struct cayman_asic {
1385         unsigned max_shader_engines;
1386         unsigned max_pipes_per_simd;
1387         unsigned max_tile_pipes;
1388         unsigned max_simds_per_se;
1389         unsigned max_backends_per_se;
1390         unsigned max_texture_channel_caches;
1391         unsigned max_gprs;
1392         unsigned max_threads;
1393         unsigned max_gs_threads;
1394         unsigned max_stack_entries;
1395         unsigned sx_num_of_sets;
1396         unsigned sx_max_export_size;
1397         unsigned sx_max_export_pos_size;
1398         unsigned sx_max_export_smx_size;
1399         unsigned max_hw_contexts;
1400         unsigned sq_num_cf_insts;
1401         unsigned sc_prim_fifo_size;
1402         unsigned sc_hiz_tile_fifo_size;
1403         unsigned sc_earlyz_tile_fifo_size;
1404
1405         unsigned num_shader_engines;
1406         unsigned num_shader_pipes_per_simd;
1407         unsigned num_tile_pipes;
1408         unsigned num_simds_per_se;
1409         unsigned num_backends_per_se;
1410         unsigned backend_disable_mask_per_asic;
1411         unsigned backend_map;
1412         unsigned num_texture_channel_caches;
1413         unsigned mem_max_burst_length_bytes;
1414         unsigned mem_row_size_in_kb;
1415         unsigned shader_engine_tile_size;
1416         unsigned num_gpus;
1417         unsigned multi_gpu_tile_size;
1418
1419         unsigned tile_config;
1420 };
1421
1422 struct si_asic {
1423         unsigned max_shader_engines;
1424         unsigned max_tile_pipes;
1425         unsigned max_cu_per_sh;
1426         unsigned max_sh_per_se;
1427         unsigned max_backends_per_se;
1428         unsigned max_texture_channel_caches;
1429         unsigned max_gprs;
1430         unsigned max_gs_threads;
1431         unsigned max_hw_contexts;
1432         unsigned sc_prim_fifo_size_frontend;
1433         unsigned sc_prim_fifo_size_backend;
1434         unsigned sc_hiz_tile_fifo_size;
1435         unsigned sc_earlyz_tile_fifo_size;
1436
1437         unsigned num_tile_pipes;
1438         unsigned num_backends_per_se;
1439         unsigned backend_disable_mask_per_asic;
1440         unsigned backend_map;
1441         unsigned num_texture_channel_caches;
1442         unsigned mem_max_burst_length_bytes;
1443         unsigned mem_row_size_in_kb;
1444         unsigned shader_engine_tile_size;
1445         unsigned num_gpus;
1446         unsigned multi_gpu_tile_size;
1447
1448         unsigned tile_config;
1449 };
1450
1451 union radeon_asic_config {
1452         struct r300_asic        r300;
1453         struct r100_asic        r100;
1454         struct r600_asic        r600;
1455         struct rv770_asic       rv770;
1456         struct evergreen_asic   evergreen;
1457         struct cayman_asic      cayman;
1458         struct si_asic          si;
1459 };
1460
1461 /*
1462  * asic initizalization from radeon_asic.c
1463  */
1464 void radeon_agp_disable(struct radeon_device *rdev);
1465 int radeon_asic_init(struct radeon_device *rdev);
1466
1467
1468 /*
1469  * IOCTL.
1470  */
1471 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1472                           struct drm_file *filp);
1473 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1474                             struct drm_file *filp);
1475 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1476                          struct drm_file *file_priv);
1477 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1478                            struct drm_file *file_priv);
1479 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1480                             struct drm_file *file_priv);
1481 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1482                            struct drm_file *file_priv);
1483 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1484                                 struct drm_file *filp);
1485 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1486                           struct drm_file *filp);
1487 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1488                           struct drm_file *filp);
1489 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1490                               struct drm_file *filp);
1491 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
1492                           struct drm_file *filp);
1493 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1494 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1495                                 struct drm_file *filp);
1496 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1497                                 struct drm_file *filp);
1498
1499 /* VRAM scratch page for HDP bug, default vram page */
1500 struct r600_vram_scratch {
1501         struct radeon_bo                *robj;
1502         volatile uint32_t               *ptr;
1503         u64                             gpu_addr;
1504 };
1505
1506 /*
1507  * ACPI
1508  */
1509 struct radeon_atif_notification_cfg {
1510         bool enabled;
1511         int command_code;
1512 };
1513
1514 struct radeon_atif_notifications {
1515         bool display_switch;
1516         bool expansion_mode_change;
1517         bool thermal_state;
1518         bool forced_power_state;
1519         bool system_power_state;
1520         bool display_conf_change;
1521         bool px_gfx_switch;
1522         bool brightness_change;
1523         bool dgpu_display_event;
1524 };
1525
1526 struct radeon_atif_functions {
1527         bool system_params;
1528         bool sbios_requests;
1529         bool select_active_disp;
1530         bool lid_state;
1531         bool get_tv_standard;
1532         bool set_tv_standard;
1533         bool get_panel_expansion_mode;
1534         bool set_panel_expansion_mode;
1535         bool temperature_change;
1536         bool graphics_device_types;
1537 };
1538
1539 struct radeon_atif {
1540         struct radeon_atif_notifications notifications;
1541         struct radeon_atif_functions functions;
1542         struct radeon_atif_notification_cfg notification_cfg;
1543         struct radeon_encoder *encoder_for_bl;
1544 };
1545
1546 struct radeon_atcs_functions {
1547         bool get_ext_state;
1548         bool pcie_perf_req;
1549         bool pcie_dev_rdy;
1550         bool pcie_bus_width;
1551 };
1552
1553 struct radeon_atcs {
1554         struct radeon_atcs_functions functions;
1555 };
1556
1557 /*
1558  * Core structure, functions and helpers.
1559  */
1560 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1561 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1562
1563 struct radeon_device {
1564         struct device                   *dev;
1565         struct drm_device               *ddev;
1566         struct pci_dev                  *pdev;
1567         struct rw_semaphore             exclusive_lock;
1568         /* ASIC */
1569         union radeon_asic_config        config;
1570         enum radeon_family              family;
1571         unsigned long                   flags;
1572         int                             usec_timeout;
1573         enum radeon_pll_errata          pll_errata;
1574         int                             num_gb_pipes;
1575         int                             num_z_pipes;
1576         int                             disp_priority;
1577         /* BIOS */
1578         uint8_t                         *bios;
1579         bool                            is_atom_bios;
1580         uint16_t                        bios_header_start;
1581         struct radeon_bo                *stollen_vga_memory;
1582         /* Register mmio */
1583         resource_size_t                 rmmio_base;
1584         resource_size_t                 rmmio_size;
1585         /* protects concurrent MM_INDEX/DATA based register access */
1586         spinlock_t mmio_idx_lock;
1587         void __iomem                    *rmmio;
1588         radeon_rreg_t                   mc_rreg;
1589         radeon_wreg_t                   mc_wreg;
1590         radeon_rreg_t                   pll_rreg;
1591         radeon_wreg_t                   pll_wreg;
1592         uint32_t                        pcie_reg_mask;
1593         radeon_rreg_t                   pciep_rreg;
1594         radeon_wreg_t                   pciep_wreg;
1595         /* io port */
1596         void __iomem                    *rio_mem;
1597         resource_size_t                 rio_mem_size;
1598         struct radeon_clock             clock;
1599         struct radeon_mc                mc;
1600         struct radeon_gart              gart;
1601         struct radeon_mode_info         mode_info;
1602         struct radeon_scratch           scratch;
1603         struct radeon_mman              mman;
1604         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
1605         wait_queue_head_t               fence_queue;
1606         struct mutex                    ring_lock;
1607         struct radeon_ring              ring[RADEON_NUM_RINGS];
1608         bool                            ib_pool_ready;
1609         struct radeon_sa_manager        ring_tmp_bo;
1610         struct radeon_irq               irq;
1611         struct radeon_asic              *asic;
1612         struct radeon_gem               gem;
1613         struct radeon_pm                pm;
1614         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1615         struct radeon_wb                wb;
1616         struct radeon_dummy_page        dummy_page;
1617         bool                            shutdown;
1618         bool                            suspend;
1619         bool                            need_dma32;
1620         bool                            accel_working;
1621         bool                            fastfb_working; /* IGP feature*/
1622         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1623         const struct firmware *me_fw;   /* all family ME firmware */
1624         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1625         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1626         const struct firmware *mc_fw;   /* NI MC firmware */
1627         const struct firmware *ce_fw;   /* SI CE firmware */
1628         struct r600_blit r600_blit;
1629         struct r600_vram_scratch vram_scratch;
1630         int msi_enabled; /* msi enabled */
1631         struct r600_ih ih; /* r6/700 interrupt ring */
1632         struct si_rlc rlc;
1633         struct work_struct hotplug_work;
1634         struct work_struct audio_work;
1635         int num_crtc; /* number of crtcs */
1636         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1637         bool audio_enabled;
1638         struct r600_audio audio_status; /* audio stuff */
1639         struct notifier_block acpi_nb;
1640         /* only one userspace can use Hyperz features or CMASK at a time */
1641         struct drm_file *hyperz_filp;
1642         struct drm_file *cmask_filp;
1643         /* i2c buses */
1644         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
1645         /* debugfs */
1646         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
1647         unsigned                debugfs_count;
1648         /* virtual memory */
1649         struct radeon_vm_manager        vm_manager;
1650         struct mutex                    gpu_clock_mutex;
1651         /* ACPI interface */
1652         struct radeon_atif              atif;
1653         struct radeon_atcs              atcs;
1654 };
1655
1656 int radeon_device_init(struct radeon_device *rdev,
1657                        struct drm_device *ddev,
1658                        struct pci_dev *pdev,
1659                        uint32_t flags);
1660 void radeon_device_fini(struct radeon_device *rdev);
1661 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1662
1663 uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg,
1664                       bool always_indirect);
1665 void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v,
1666                   bool always_indirect);
1667 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
1668 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1669
1670 /*
1671  * Cast helper
1672  */
1673 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1674
1675 /*
1676  * Registers read & write functions.
1677  */
1678 #define RREG8(reg) readb((rdev->rmmio) + (reg))
1679 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
1680 #define RREG16(reg) readw((rdev->rmmio) + (reg))
1681 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
1682 #define RREG32(reg) r100_mm_rreg(rdev, (reg), false)
1683 #define RREG32_IDX(reg) r100_mm_rreg(rdev, (reg), true)
1684 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg), false))
1685 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v), false)
1686 #define WREG32_IDX(reg, v) r100_mm_wreg(rdev, (reg), (v), true)
1687 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1688 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1689 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1690 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1691 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1692 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1693 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1694 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1695 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1696 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1697 #define WREG32_P(reg, val, mask)                                \
1698         do {                                                    \
1699                 uint32_t tmp_ = RREG32(reg);                    \
1700                 tmp_ &= (mask);                                 \
1701                 tmp_ |= ((val) & ~(mask));                      \
1702                 WREG32(reg, tmp_);                              \
1703         } while (0)
1704 #define WREG32_PLL_P(reg, val, mask)                            \
1705         do {                                                    \
1706                 uint32_t tmp_ = RREG32_PLL(reg);                \
1707                 tmp_ &= (mask);                                 \
1708                 tmp_ |= ((val) & ~(mask));                      \
1709                 WREG32_PLL(reg, tmp_);                          \
1710         } while (0)
1711 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg), false))
1712 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
1713 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
1714
1715 /*
1716  * Indirect registers accessor
1717  */
1718 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1719 {
1720         uint32_t r;
1721
1722         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1723         r = RREG32(RADEON_PCIE_DATA);
1724         return r;
1725 }
1726
1727 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1728 {
1729         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1730         WREG32(RADEON_PCIE_DATA, (v));
1731 }
1732
1733 void r100_pll_errata_after_index(struct radeon_device *rdev);
1734
1735
1736 /*
1737  * ASICs helpers.
1738  */
1739 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1740                             (rdev->pdev->device == 0x5969))
1741 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1742                 (rdev->family == CHIP_RV200) || \
1743                 (rdev->family == CHIP_RS100) || \
1744                 (rdev->family == CHIP_RS200) || \
1745                 (rdev->family == CHIP_RV250) || \
1746                 (rdev->family == CHIP_RV280) || \
1747                 (rdev->family == CHIP_RS300))
1748 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1749                 (rdev->family == CHIP_RV350) ||                 \
1750                 (rdev->family == CHIP_R350)  ||                 \
1751                 (rdev->family == CHIP_RV380) ||                 \
1752                 (rdev->family == CHIP_R420)  ||                 \
1753                 (rdev->family == CHIP_R423)  ||                 \
1754                 (rdev->family == CHIP_RV410) ||                 \
1755                 (rdev->family == CHIP_RS400) ||                 \
1756                 (rdev->family == CHIP_RS480))
1757 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
1758                 (rdev->ddev->pdev->device == 0x9443) || \
1759                 (rdev->ddev->pdev->device == 0x944B) || \
1760                 (rdev->ddev->pdev->device == 0x9506) || \
1761                 (rdev->ddev->pdev->device == 0x9509) || \
1762                 (rdev->ddev->pdev->device == 0x950F) || \
1763                 (rdev->ddev->pdev->device == 0x689C) || \
1764                 (rdev->ddev->pdev->device == 0x689D))
1765 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1766 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
1767                             (rdev->family == CHIP_RS690)  ||    \
1768                             (rdev->family == CHIP_RS740)  ||    \
1769                             (rdev->family >= CHIP_R600))
1770 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1771 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1772 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1773 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
1774                              (rdev->flags & RADEON_IS_IGP))
1775 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
1776 #define ASIC_IS_DCE6(rdev) ((rdev->family >= CHIP_ARUBA))
1777 #define ASIC_IS_DCE61(rdev) ((rdev->family >= CHIP_ARUBA) && \
1778                              (rdev->flags & RADEON_IS_IGP))
1779 #define ASIC_IS_DCE64(rdev) ((rdev->family == CHIP_OLAND))
1780
1781 /*
1782  * BIOS helpers.
1783  */
1784 #define RBIOS8(i) (rdev->bios[i])
1785 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1786 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1787
1788 int radeon_combios_init(struct radeon_device *rdev);
1789 void radeon_combios_fini(struct radeon_device *rdev);
1790 int radeon_atombios_init(struct radeon_device *rdev);
1791 void radeon_atombios_fini(struct radeon_device *rdev);
1792
1793
1794 /*
1795  * RING helpers.
1796  */
1797 #if DRM_DEBUG_CODE == 0
1798 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
1799 {
1800         ring->ring[ring->wptr++] = v;
1801         ring->wptr &= ring->ptr_mask;
1802         ring->count_dw--;
1803         ring->ring_free_dw--;
1804 }
1805 #else
1806 /* With debugging this is just too big to inline */
1807 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
1808 #endif
1809
1810 /*
1811  * ASICs macro.
1812  */
1813 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1814 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1815 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1816 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1817 #define radeon_cs_parse(rdev, r, p) (rdev)->asic->ring[(r)].cs_parse((p))
1818 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1819 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1820 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart.tlb_flush((rdev))
1821 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart.set_page((rdev), (i), (p))
1822 #define radeon_asic_vm_init(rdev) (rdev)->asic->vm.init((rdev))
1823 #define radeon_asic_vm_fini(rdev) (rdev)->asic->vm.fini((rdev))
1824 #define radeon_asic_vm_set_page(rdev, ib, pe, addr, count, incr, flags) ((rdev)->asic->vm.set_page((rdev), (ib), (pe), (addr), (count), (incr), (flags)))
1825 #define radeon_ring_start(rdev, r, cp) (rdev)->asic->ring[(r)].ring_start((rdev), (cp))
1826 #define radeon_ring_test(rdev, r, cp) (rdev)->asic->ring[(r)].ring_test((rdev), (cp))
1827 #define radeon_ib_test(rdev, r, cp) (rdev)->asic->ring[(r)].ib_test((rdev), (cp))
1828 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)].ib_execute((rdev), (ib))
1829 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)].ib_parse((rdev), (ib))
1830 #define radeon_ring_is_lockup(rdev, r, cp) (rdev)->asic->ring[(r)].is_lockup((rdev), (cp))
1831 #define radeon_ring_vm_flush(rdev, r, vm) (rdev)->asic->ring[(r)].vm_flush((rdev), (r), (vm))
1832 #define radeon_irq_set(rdev) (rdev)->asic->irq.set((rdev))
1833 #define radeon_irq_process(rdev) (rdev)->asic->irq.process((rdev))
1834 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->display.get_vblank_counter((rdev), (crtc))
1835 #define radeon_set_backlight_level(rdev, e, l) (rdev)->asic->display.set_backlight_level((e), (l))
1836 #define radeon_get_backlight_level(rdev, e) (rdev)->asic->display.get_backlight_level((e))
1837 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)].emit_fence((rdev), (fence))
1838 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)].emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
1839 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy.blit((rdev), (s), (d), (np), (f))
1840 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy.dma((rdev), (s), (d), (np), (f))
1841 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy.copy((rdev), (s), (d), (np), (f))
1842 #define radeon_copy_blit_ring_index(rdev) (rdev)->asic->copy.blit_ring_index
1843 #define radeon_copy_dma_ring_index(rdev) (rdev)->asic->copy.dma_ring_index
1844 #define radeon_copy_ring_index(rdev) (rdev)->asic->copy.copy_ring_index
1845 #define radeon_get_engine_clock(rdev) (rdev)->asic->pm.get_engine_clock((rdev))
1846 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->pm.set_engine_clock((rdev), (e))
1847 #define radeon_get_memory_clock(rdev) (rdev)->asic->pm.get_memory_clock((rdev))
1848 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->pm.set_memory_clock((rdev), (e))
1849 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->pm.get_pcie_lanes((rdev))
1850 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->pm.set_pcie_lanes((rdev), (l))
1851 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->pm.set_clock_gating((rdev), (e))
1852 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->surface.set_reg((rdev), (r), (f), (p), (o), (s)))
1853 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->surface.clear_reg((rdev), (r)))
1854 #define radeon_bandwidth_update(rdev) (rdev)->asic->display.bandwidth_update((rdev))
1855 #define radeon_hpd_init(rdev) (rdev)->asic->hpd.init((rdev))
1856 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd.fini((rdev))
1857 #define radeon_hpd_sense(rdev, h) (rdev)->asic->hpd.sense((rdev), (h))
1858 #define radeon_hpd_set_polarity(rdev, h) (rdev)->asic->hpd.set_polarity((rdev), (h))
1859 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1860 #define radeon_pm_misc(rdev) (rdev)->asic->pm.misc((rdev))
1861 #define radeon_pm_prepare(rdev) (rdev)->asic->pm.prepare((rdev))
1862 #define radeon_pm_finish(rdev) (rdev)->asic->pm.finish((rdev))
1863 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm.init_profile((rdev))
1864 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm.get_dynpm_state((rdev))
1865 #define radeon_pre_page_flip(rdev, crtc) (rdev)->asic->pflip.pre_page_flip((rdev), (crtc))
1866 #define radeon_page_flip(rdev, crtc, base) (rdev)->asic->pflip.page_flip((rdev), (crtc), (base))
1867 #define radeon_post_page_flip(rdev, crtc) (rdev)->asic->pflip.post_page_flip((rdev), (crtc))
1868 #define radeon_wait_for_vblank(rdev, crtc) (rdev)->asic->display.wait_for_vblank((rdev), (crtc))
1869 #define radeon_mc_wait_for_idle(rdev) (rdev)->asic->mc_wait_for_idle((rdev))
1870 #define radeon_get_xclk(rdev) (rdev)->asic->get_xclk((rdev))
1871 #define radeon_get_gpu_clock_counter(rdev) (rdev)->asic->get_gpu_clock_counter((rdev))
1872
1873 /* Common functions */
1874 /* AGP */
1875 extern int radeon_gpu_reset(struct radeon_device *rdev);
1876 extern void r600_set_bios_scratch_engine_hung(struct radeon_device *rdev, bool hung);
1877 extern void radeon_agp_disable(struct radeon_device *rdev);
1878 extern int radeon_modeset_init(struct radeon_device *rdev);
1879 extern void radeon_modeset_fini(struct radeon_device *rdev);
1880 extern bool radeon_card_posted(struct radeon_device *rdev);
1881 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1882 extern void radeon_update_display_priority(struct radeon_device *rdev);
1883 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1884 extern void radeon_scratch_init(struct radeon_device *rdev);
1885 extern void radeon_wb_fini(struct radeon_device *rdev);
1886 extern int radeon_wb_init(struct radeon_device *rdev);
1887 extern void radeon_wb_disable(struct radeon_device *rdev);
1888 extern void radeon_surface_init(struct radeon_device *rdev);
1889 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1890 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1891 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1892 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1893 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1894 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1895 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1896 extern int radeon_resume_kms(struct drm_device *dev);
1897 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1898 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
1899
1900 /*
1901  * vm
1902  */
1903 int radeon_vm_manager_init(struct radeon_device *rdev);
1904 void radeon_vm_manager_fini(struct radeon_device *rdev);
1905 void radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
1906 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
1907 int radeon_vm_alloc_pt(struct radeon_device *rdev, struct radeon_vm *vm);
1908 void radeon_vm_add_to_lru(struct radeon_device *rdev, struct radeon_vm *vm);
1909 struct radeon_fence *radeon_vm_grab_id(struct radeon_device *rdev,
1910                                        struct radeon_vm *vm, int ring);
1911 void radeon_vm_fence(struct radeon_device *rdev,
1912                      struct radeon_vm *vm,
1913                      struct radeon_fence *fence);
1914 uint64_t radeon_vm_map_gart(struct radeon_device *rdev, uint64_t addr);
1915 int radeon_vm_bo_update_pte(struct radeon_device *rdev,
1916                             struct radeon_vm *vm,
1917                             struct radeon_bo *bo,
1918                             struct ttm_mem_reg *mem);
1919 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
1920                              struct radeon_bo *bo);
1921 struct radeon_bo_va *radeon_vm_bo_find(struct radeon_vm *vm,
1922                                        struct radeon_bo *bo);
1923 struct radeon_bo_va *radeon_vm_bo_add(struct radeon_device *rdev,
1924                                       struct radeon_vm *vm,
1925                                       struct radeon_bo *bo);
1926 int radeon_vm_bo_set_addr(struct radeon_device *rdev,
1927                           struct radeon_bo_va *bo_va,
1928                           uint64_t offset,
1929                           uint32_t flags);
1930 int radeon_vm_bo_rmv(struct radeon_device *rdev,
1931                      struct radeon_bo_va *bo_va);
1932
1933 /* audio */
1934 void r600_audio_update_hdmi(struct work_struct *work);
1935
1936 /*
1937  * R600 vram scratch functions
1938  */
1939 int r600_vram_scratch_init(struct radeon_device *rdev);
1940 void r600_vram_scratch_fini(struct radeon_device *rdev);
1941
1942 /*
1943  * r600 cs checking helper
1944  */
1945 unsigned r600_mip_minify(unsigned size, unsigned level);
1946 bool r600_fmt_is_valid_color(u32 format);
1947 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
1948 int r600_fmt_get_blocksize(u32 format);
1949 int r600_fmt_get_nblocksx(u32 format, u32 w);
1950 int r600_fmt_get_nblocksy(u32 format, u32 h);
1951
1952 /*
1953  * r600 functions used by radeon_encoder.c
1954  */
1955 struct radeon_hdmi_acr {
1956         u32 clock;
1957
1958         int n_32khz;
1959         int cts_32khz;
1960
1961         int n_44_1khz;
1962         int cts_44_1khz;
1963
1964         int n_48khz;
1965         int cts_48khz;
1966
1967 };
1968
1969 extern struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock);
1970
1971 extern void r600_hdmi_enable(struct drm_encoder *encoder);
1972 extern void r600_hdmi_disable(struct drm_encoder *encoder);
1973 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1974 extern u32 r6xx_remap_render_backend(struct radeon_device *rdev,
1975                                      u32 tiling_pipe_num,
1976                                      u32 max_rb_num,
1977                                      u32 total_max_rb_num,
1978                                      u32 enabled_rb_mask);
1979
1980 /*
1981  * evergreen functions used by radeon_encoder.c
1982  */
1983
1984 extern void evergreen_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1985
1986 extern int ni_init_microcode(struct radeon_device *rdev);
1987 extern int ni_mc_load_microcode(struct radeon_device *rdev);
1988
1989 /* radeon_acpi.c */
1990 #if defined(CONFIG_ACPI)
1991 extern int radeon_acpi_init(struct radeon_device *rdev);
1992 extern void radeon_acpi_fini(struct radeon_device *rdev);
1993 #else
1994 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; }
1995 static inline void radeon_acpi_fini(struct radeon_device *rdev) { }
1996 #endif
1997
1998 int radeon_cs_packet_parse(struct radeon_cs_parser *p,
1999                            struct radeon_cs_packet *pkt,
2000                            unsigned idx);
2001 bool radeon_cs_packet_next_is_pkt3_nop(struct radeon_cs_parser *p);
2002 void radeon_cs_dump_packet(struct radeon_cs_parser *p,
2003                            struct radeon_cs_packet *pkt);
2004 int radeon_cs_packet_next_reloc(struct radeon_cs_parser *p,
2005                                 struct radeon_cs_reloc **cs_reloc,
2006                                 int nomm);
2007 int r600_cs_common_vline_parse(struct radeon_cs_parser *p,
2008                                uint32_t *vline_start_end,
2009                                uint32_t *vline_status);
2010
2011 #include "radeon_object.h"
2012
2013 #endif