Resets changed from asynchronous to synchronous.

Early initialization of all relevant signals.

Now it is not required to do reset after start-up.

Receiving capability added to the top component.

Now receiving and transmitting works and is usable. In the USTAT
register there are flags of TX and RX FIFOs states. In the UIE
register coresponding interrupts can be enabled.

RX modul synchronization changed to falling edges.

Baud generator ClockEnable added.

Receiver control FSM prototype.

First prototype of receiver shift register.

Some comments added.

Clear of FIFO overflow flag capability added.

Baud_gen scale input width redefined as generic. Default value is 16.

First working prototype of HW UART - TX part.