Added inicializing of income data structure.

Added locking application in RAM.

Upgareded priority and scheduler settings of new threads. Inspired by Pavel Pisa's solution.

Usleep replaced by clock_nasosleep.

Changed frequency to test,

Bug fix: unconsistent changes of match signal caused twitches im motor movement. The match signal is now changed only at the end ow pwm cycle.

Changed positions of PWM duty cycle bits in SPI communication.

Removed duplicate signal adc_reset.

Added synchronous detection o divided clk signal to adc_reader component.

Bug fix: Added data propagation to MISO on falling edge of SE signal.

Correct RPi-MI-1 board name to match PCB text.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Change license to LGPL and GPLv3+ options, fill authors according their real work on the project.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

PMSM design: use signals with descriptive names for pins connected to RPi SPI.

Remove these pins from global dummy signal expression which is used to
suppress error for nonexistent/eliminated design signals referrenced by PDC.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Change IRC recognition logic synchronous with main design clock.

Use of external, not synchronized signal event as
the trigger condition results in creation of additional
clock domain which can result in all kinds of hazard
conditions when used to manipulate with else synchronous
design state.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Include SDC Synopsys Design Constraints file to the design file lists.

This file allows fine definition of clocks relations and parameters.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Include in PMSM design to implement safe behavior when external clocks are not present.

The PLL is configured to synthesize 200 MHz clock from 50 MHz input.
The clock monitor holds PWM outputs low if the external clocks are
not present. The reference lost is recognized 6 in 8 cycles
of 200 MHz synthesized clock as well.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Rename PMSM control design top level component to match VHDL file name and function.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Modified ADC clk frequency from 3.2 MHz to 2.08Mhz

Complete commutation keeping vector of stator magnetic field perpendicular to vector of rotor magnetic field.

Simple IRC position commutator added. And Very simple PID reg. added.

State variables moved to new structure 'rpi_state'. Added semaphore to controll access to them. Also added computation of distance to index position.

Added counter-clockwise simple hall comutator.

Added simple commutator.

Added reading of irc_index position.

Attemp to solve bug. ADC channels association should be pwm1-ch0 pwm2-ch1 pwm3-ch2 (according to schema). In fact it is pwm1-ch1 pwm2-ch2 pwm3-ch0. Cant find the mistake.

Sending unique measured current value was replaced by current accumulator. Now multiple summarised values are sent alongside with its count.

Current measurment bits transferring via SPI from FPGA to RPi extended from 12 to 24 bits. This is preparation for transferring sum of currents.

Bit positioning description changed after switching to 128-bit SPI.

Added testing SW in folder test_sw.

FPGA<->RPiSPI data frame extended from 96bits to 128bits

Project renamed 'to rpi_pmsm_control'.

Added ADC reset after each FPGA<->RPi transfer. ADC channels manipulation improved.

Transfer of PWM match data verified. Added back transmission of PWM match for debug purposses.

ADC reader moved to separate file.

Disconnect PWM generators for debug purpose.

GPCLK frequency from RPi increased from 2Mhz to 50Mhz. To keep clk frequency for ADC lower then 3.2Mhz, freqency divider(divides by 8) have been added.

Integration of mcpwm into toplevel entity.

PWM entity file added.

Tested version of ADC.

Tested version of ADC state machine. Tested only to prove that 'something works'. Cannot verify measured data - so thah implemented communication protocol might not be workung.

Little changes to get rid of warnings.

ADC state machine upgraded (reset added), ready for testing.

ADC basic state machine. Not complete.

SPI trigger changed to rising edge (formely falling)

Hall sensors output added to spi frame.

Unused CLKINT for SCLK removed.

Unused lines removed.

Spi upgrade. Previous solution didnt catch all the rising edges of SS.

qcounter.vhdl and dff.vhdl added to syn.tcl

priprava na odesilani pozicez qcounteru - nelze synthetizovat

zjednoduseni vzorkovani spi hodin gpio hodinami. Otestovano a funkcni. (SCLK 500 KHz, GPCLK 2MHz)

Predchozi reseni pouziti rychlejsich hodin pro vzorkovani pomalejsich hodin spi bylo chybne. 1) Hodiny nefungovaly 2) Tato chyba se neprojevila protoze hodiny spi (sclk) dal zustaly v sensitivite daneho procesu (i kdyz ne explicitne v zahlavi). Toto by melo byt funkcni reseni (asi ne nejjednodussi). Testovaci prenosy probehly v poradku. Zda se, ze nefunguje inicializase signalu? (signal test:std_logic_vector(4 downto 0):=01010) (SCLK 500KHz, GPCLK 2MHZ)

pridana komponenta qcounter

qcounter doplnen komentari

preformatovani

zmena hodin pro spi z SCLK (500kHz) na GPCLK (2,4MHZ). Pomoci GPCLK je nyni 'vzorkovano', zda doslo ke zmene logicke hodnoty na SCLK. Takto je detekovana nabezna a sestupna hrana. Zakladni funkcnost overena na 'spi repeateru'. Pretrvavaji problemy s kodovanim (endianita & prazdny posuvny registr na zacatku prenosu..?).

odstraneny testovaci vystupy na piny

pridan quadcount

otestovan 'spi repeater' neuplny zpetny prenos (chybny prvni a posledni byte). Je treba ale pridat udalost na falling edge CS. Pouzivan CPHA=0 CPOL=0 (spi mod 0)

Hodinovy signal zesilen pomoci CLKINT. SPI otestovano smer rpi->fpga (pomoci vystupu na pinech)

odstranen soubor STP

test spi - nefunkcni synteza pro sensitivity  gpio11

testovani nahravani vhdl. Zmena logicke hodnoty na pinu 7 na HIGH

prvni commit nove vetve - komentar miso

pridan stp soubor

Merge remote-tracking branch 'origin/master'

oprava cesty interpreteru

Merge branch 'master' of rtime.felk.cvut.cz:/fpga/rpi-motor-control

Update AGL program script to work with JT_USB6 in addition to JT_USB5 JTAG.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

pridan podadresar pmsm-control

STP file for AGL125 ERASE.

Signed-off-by: Pavel Pisa <ppisa@pikron.com>

Simple DC motor control with IRC decode by kernel module rpi_gpio_irc_module.

The interface to RPi is same as for wire-wrapped
version described on LinTarget page

  http://lintarget.sourceforge.net/rpi-motor-control/index.html

Signed-off-by: Pavel Pisa <ppisa@pikron.com>