Added synchronous detection o divided clk signal to adc_reader component.
[fpga/rpi-motor-control.git] / pmsm-control / rpi_pmsm_control.vhdl
1 --
2 -- * Raspberry Pi BLDC/PMSM motor control design for RPi-MI-1 board *
3 -- The toplevel component file
4 --
5 -- (c) 2015 Martin Prudek <prudemar@fel.cvut.cz>
6 -- Czech Technical University in Prague
7 --
8 -- Project supervision and original project idea
9 -- idea by Pavel Pisa <pisa@cmp.felk.cvut.cz>
10 --
11 -- Related RPi-MI-1 hardware is designed by Petr Porazil,
12 -- PiKRON Ltd  <http://www.pikron.com>
13 --
14 -- VHDL design reuses some components and concepts from
15 -- LXPWR motion power stage board and LX_RoCoN system
16 -- developed at PiKRON Ltd with base code implemented
17 -- by Marek Peca <hefaistos@gmail.com>
18 --
19 -- license: GNU LGPL and GPLv3+
20 --
21
22 library ieee;
23 use ieee.std_logic_1164.all;
24 use ieee.numeric_std.all;
25 use work.util.all;
26
27 entity rpi_pmsm_control is
28 generic(
29         pwm_width : natural:=11
30         );
31 port (
32         gpio2: in std_logic; -- SDA
33         gpio3: in std_logic; -- SCL
34         gpio4: in std_logic; -- CLK
35         gpio14: in std_logic; -- Tx
36         gpio15: in std_logic; -- Rx
37         gpio17: in std_logic; -- RTS
38         gpio18: in std_logic; -- PWM0/PCMCLK
39         gpio27: in std_logic; -- SD1DAT3
40         gpio22: in std_logic; -- SD1CLK
41         gpio23: in std_logic; -- SD1CMD
42         gpio24: in std_logic; -- SD1DAT0
43         gpio10: in std_logic; -- SPI0MOSI
44         gpio9: out std_logic; -- SPI0MISO
45         gpio25: in std_logic; -- SD1DAT1
46         gpio11: in std_logic; -- SPI0SCLK
47         gpio8: in std_logic; -- SPI0CE0
48         gpio7: in std_logic; -- SPI0CE1
49         gpio5: in std_logic; -- GPCLK1
50         gpio6: in std_logic; -- GPCLK2
51         gpio12: in std_logic; -- PWM0
52         gpio13: in std_logic; -- PWM1
53         gpio19: in std_logic; -- PWM1/SPI1MISO/PCMFS
54         gpio16: in std_logic; -- SPI1CE2
55         gpio26: in std_logic; -- SD1DAT2
56         gpio20: in std_logic; -- SPI1MOSI/PCMDIN/GPCLK0
57         gpio21: in std_logic; -- SPI1SCLK/PCMDOUT/GPCLK1
58         --
59         -- PWM
60         -- Each PWM signal has cooresponding shutdown
61         pwm: out std_logic_vector (1 to 3);
62         shdn: out std_logic_vector (1 to 3);
63         -- Fault/power stage status
64         stat: in std_logic_vector (1 to 3);
65         -- HAL inputs
66         hal_in: in std_logic_vector (1 to 3);
67         -- IRC inputs
68         irc_a: in std_logic;
69         irc_b: in std_logic;
70         irc_i: in std_logic;
71         -- Power status
72         power_stat: in std_logic;
73         -- ADC for current
74         adc_miso: in std_logic;
75         adc_mosi: out std_logic;
76         adc_sclk: out std_logic;
77         adc_scs: out std_logic;
78         -- Extarnal SPI
79         ext_miso: in std_logic; --master in slave out
80         ext_mosi: in std_logic; --master out slave in
81         ext_sclk: in std_logic;
82         ext_scs0: in std_logic;
83         ext_scs1: in std_logic;
84         ext_scs2: in std_logic;
85         -- RS-485 Transceiver
86         rs485_rxd: in std_logic;
87         rs485_txd: out std_logic;
88         rs485_dir: out std_logic;
89         -- CAN Transceiver
90         can_rx: in std_logic;
91         can_tx: in std_logic;
92         -- DIP switch
93         dip_sw: in std_logic_vector (1 to 3); --na desce je prohozene cislovanni
94         -- Unused terminal to keep design tools silent
95         dummy_unused : out std_logic
96 );
97 end rpi_pmsm_control;
98
99
100 architecture behavioral of rpi_pmsm_control is
101         attribute syn_noprune :boolean;
102         attribute syn_preserve :boolean;
103         attribute syn_keep :boolean;
104         attribute syn_hier :boolean;
105
106         -- Actel lib
107         component pll50to200
108                 port (
109                         powerdown, clka: in std_logic;
110                         lock, gla: out std_logic
111                 );
112         end component;
113         
114         component CLKINT
115                 port (A: in std_logic; Y: out std_logic);
116         end component;
117         
118         component qcounter
119         port (
120                 clock: in std_logic;
121                 reset: in std_logic;
122                 a0, b0: in std_logic;
123                 qcount: out std_logic_vector (31 downto 0);
124                 a_rise, a_fall, b_rise, b_fall, ab_event: out std_logic;
125                 ab_error: out std_logic
126         );
127         end component;
128
129         component mcpwm is
130         generic (
131                 pwm_width: natural
132         );
133         port (
134                 clock: in std_logic;
135                 sync: in std_logic;                             --flag that counter "restarts-overflows"
136                 data_valid:in std_logic;                        --indicates data is consistent
137                 failsafe: in std_logic;                         --turn off both transistors
138                 en_p, en_n: in std_logic;                       --enable positive & enable shutdown
139                 match: in std_logic_vector (pwm_width-1 downto 0); --posion of counter when we swap output logic
140                 count: in std_logic_vector (pwm_width-1 downto 0); --we use an external counter
141                 out_p, out_n: out std_logic                     --pwm outputs: positive & shutdown
142                 --TODO add the rest of pwm signals, swap match to pwm_word
143         );
144         end component;
145         
146         --frequency division by 12
147         component divider is
148         port (
149                 clk_in: in std_logic;
150                 div12: out std_logic
151         );
152         end component;
153         
154         component adc_reader is
155         port (
156                 clk: in std_logic;                                      --input clk
157                 divided_clk : in std_logic;                             --divided clk - value suitable to sourcing voltage
158                 adc_reset: in std_logic;
159                 adc_miso: in std_logic;                                 --spi master in slave out
160                 adc_channels: out std_logic_vector (35 downto 0);       --consistent data of 3 channels
161                 adc_sclk: out std_logic;                                --spi clk
162                 adc_scs: out std_logic;                                 --spi slave select
163                 adc_mosi: out std_logic;                                --spi master out slave in
164                 measur_count: out std_logic_vector(8 downto 0)          --number of accumulated measurments
165         
166         );
167         end component;
168         
169         
170         signal adc_reset : std_logic;
171         signal adc_channels: std_logic_vector(71 downto 0);
172         signal adc_m_count: std_logic_vector(8 downto 0);
173
174         --clock signals for logic and master fail monitoring
175         signal gpio_clk: std_logic;
176         signal pll_clkin, pll_clkout, pll_lock: std_logic;
177         signal clkmon_dly1, clkmon_dly2: std_logic;
178         signal clkmon_fail, clkmon_fail_next: std_logic;
179         signal clkmon_wdg: integer range 0 to 6;
180         signal reset_sync, reset_async: std_logic;
181         signal failsafe, next_failsafe: std_logic;
182
183         --RPi SPI interface signals named aliases
184         signal spi_clk, spi_ce, spi_mosi, spi_miso : std_logic;
185         signal spiclk_old: std_logic_vector(1 downto 0); --pro detekci hrany SPI hodin
186
187         --signal pwm_in, pwm_dir_in: std_logic;
188         signal dat_reg : STD_LOGIC_VECTOR (127 downto 0); --shift register for spi
189         signal position: std_logic_vector(31 downto 0); --pozice z qcounteru
190         signal index_position: std_logic_vector(11 downto 0);           --pozice irc_i
191         signal ce0_old: std_logic_vector(1 downto 0);
192         
193         --pwm signals
194         constant pwm_n: natural := 3;                                   --number of pwm outputs
195         --number of ticks per pwm cycle, 2^11=2048
196         constant pwm_period : std_logic_vector (pwm_width-1 downto 0) := (others=>'1'); 
197         type pwm_res_type is array(1 to 3) of std_logic_vector (pwm_width-1 downto 0);
198         
199         signal pwm_match: pwm_res_type;                                 --point of reversion of pwm output, 0 to 2047
200         signal pwm_count: std_logic_vector (pwm_width-1 downto 0);      --counter, 0 to 2047
201         signal pwm_sync: std_logic;
202         signal pwm_en_p: std_logic_vector(1 to 3);
203         signal pwm_en_n: std_logic_vector(1 to 3);
204         signal pwm_sig: std_logic_vector(1 to 3);
205         
206         signal income_data_valid: std_logic;
207         
208         signal clk_4M17: std_logic;
209
210         -- irc signals processing
211         signal irc_i_prev: std_logic;
212         
213         --  attribute syn_noprune of gpio2 : signal is true;
214         --  attribute syn_preserve of gpio2 : signal is true;
215         --  attribute syn_keep of gpio2 : signal is true;
216         --  attribute syn_hier of gpio2 : signal is true;
217
218 begin
219         -- PLL as a reset generator
220         
221         --zesileni signalu GPIO CLK
222         copyclk2: CLKINT
223         port map (
224                 a => gpio4,
225                 y => gpio_clk
226         );
227         
228         pll: pll50to200
229         port map (
230                 powerdown => '1',
231                 clka => pll_clkin,
232                 gla => pll_clkout,
233                 lock => pll_lock);
234
235         -- the failasfe signal from communication block if CRC is used
236         next_failsafe <= '0';
237
238         reset_async <= not pll_lock or clkmon_fail;
239
240         pll_clkin <= gpio_clk;
241         
242         qcount: qcounter
243         port map (
244                 clock => gpio_clk,
245                 reset => '0',
246                 a0 => irc_a,
247                 b0 => irc_b,
248                 qcount => position,
249                 a_rise => open,
250                 a_fall => open,
251                 b_rise => open,
252                 b_fall => open,
253                 ab_event => open,
254                 ab_error => open
255         );
256         
257         pwm_block: for i in pwm_n downto 1 generate
258                 pwm_map: mcpwm
259                 generic map (
260                         pwm_width => pwm_width
261                 )
262                 port map (
263                         clock => gpio_clk,                              --50 Mhz clk from gpclk on raspberry
264                         sync => pwm_sync,                               --counter restarts
265                         data_valid => income_data_valid,                        
266                         failsafe => failsafe,
267                         --
268                         -- pwm config bits & match word
269                         --
270                         en_n => pwm_en_n(i),                            --enable positive pwm
271                         en_p => pwm_en_p(i),                            --enable "negative" ->activate shutdown
272                         match => pwm_match(i),
273                         count => pwm_count,
274                         -- outputs
275                         out_p => pwm_sig(i),                            --positive signal
276                         out_n => shdn(i)                                --reverse signal is in shutdown mode
277                 );
278         end generate;
279         
280         
281         div12_map: divider
282         port map(
283                 --reset => income_data_valid,
284                 clk_in => gpio_clk,
285                 div12 => clk_4M17
286         );
287         
288         -- ADC needs 3.2 MHz clk when powered from +5V Vcc
289         --           2.0 MHz clk when +2.7V Vcc
290         -- on the input is 4.17Mhz,but this frequency is divided inside adc_reader by 2 to 2.08 Mhz,
291         --        while we use +3.3V Vcc     
292         adc_reader_map: adc_reader 
293         port map(
294                 clk => gpio_clk,
295                 divided_clk => clk_4M17,
296                 adc_reset => adc_reset,
297                 adc_miso => adc_miso,
298                 adc_channels => adc_channels,
299                 adc_sclk => adc_sclk,
300                 adc_scs => adc_scs,
301                 adc_mosi => adc_mosi,
302                 measur_count => adc_m_count
303                 
304         );
305
306         dummy_unused <= gpio2 and gpio3 and
307                 gpio5 and gpio6 and
308                 gpio12 and gpio13 and gpio14 and
309                 gpio15 and gpio16 and gpio19 and
310                 gpio20 and gpio21 and gpio26 and
311                 stat(1) and stat(2) and stat(3) and
312                 hal_in(1) and hal_in(2) and hal_in(3) and
313                 irc_i and power_stat and 
314                 adc_miso and 
315                 rs485_rxd and
316                 can_rx and can_tx and
317                 dip_sw(1) and dip_sw(2) and dip_sw(3) and
318                 irc_a and irc_b and
319                 gpio17 and gpio18 and gpio27 and gpio22 and gpio23 and gpio24 and gpio25 and
320                 gpio8  and
321                 ext_scs1 and ext_scs2 and ext_miso and ext_mosi and ext_sclk and ext_scs0;
322                         
323         rs485_txd <= '1';
324         rs485_dir <= '0';
325
326         spi_clk <= gpio11;
327         spi_ce <= gpio7;
328         spi_mosi <= gpio10;
329         gpio9 <= spi_miso;
330
331         pwm(1) <= pwm_sig(1) and dip_sw(1);
332         pwm(2) <= pwm_sig(2) and dip_sw(2);
333         pwm(3) <= pwm_sig(3) and dip_sw(3);
334         
335                 
336         process
337         begin
338                 wait until (gpio_clk'event and gpio_clk='1');
339                 if irc_i_prev = '0' and irc_i = '1' then
340                         index_position(11 downto 0)<=position(11 downto 0);
341                 end if;
342                 irc_i_prev<=irc_i;
343         end process;
344         
345         process
346         begin
347                 wait until (gpio_clk'event and gpio_clk='1');
348                 IF(pwm_count = pwm_period) THEN                         
349                 --end of period reached
350                         pwm_count <= (others=>'0');      --reset counter
351                         pwm_sync <= '1';                                -- inform PWM logic about new period start
352                 ELSE                                                    --end of period not reached
353                         pwm_count <= std_logic_vector(unsigned(pwm_count)+1);           --increment counter
354                         pwm_sync <= '0';
355                 END IF;
356         end process;
357         
358         process
359         begin
360                 --position is obtained on rising edge -> we should write it on next cycle
361                 wait until (gpio_clk'event and gpio_clk='1');
362                 
363                 --SCLK edge detection
364                 spiclk_old(0)<=spi_clk;
365                 spiclk_old(1)<=spiclk_old(0);
366                 
367                 --SS edge detection
368                 ce0_old(0)<=spi_ce;
369                 ce0_old(1)<=ce0_old(0);
370                 
371                 if (spiclk_old="01") then --rising edge, faze cteni
372                         if (spi_ce = '0') then             -- SPI CS must be selected
373                                 -- shift serial data into dat_reg on each rising edge
374                                 -- of SCK, MSB first
375                                 dat_reg(127 downto 0) <= dat_reg(126 downto 0) & spi_mosi;
376                                 end if;
377                 elsif (spiclk_old="10" ) then --falling edge, faze zapisu
378                         if (spi_ce = '0') then
379                                 spi_miso <= dat_reg(127); --zapisujeme nejdriv MSB
380                         end if;
381                 end if;
382                 
383                         
384                 --sestupna hrana SS, pripravime data pro prenos
385                 if (ce0_old = "10" ) then 
386                         income_data_valid<='0';
387                         dat_reg(127 downto 96) <= position(31 downto 0); --pozice
388                         dat_reg(95 downto 93) <= hal_in(1 to 3); --halovy sondy
389                         dat_reg(92 downto 81) <= index_position(11 downto 0);   --position of irc_i
390                         dat_reg(80 downto 72) <=adc_m_count(8 downto 0);        --count of measurments
391                         --data order schould be: ch2 downto ch0 downto ch1
392                         dat_reg(71 downto 0) <= adc_channels(71 downto 0);      --current mesurments
393                         spi_miso <= position(31);               --prepare the first bit on SE activation
394                         adc_reset<='0'; --remove reset flag, and wait on its rising edge
395                 elsif (ce0_old = "01") then --rising edge of SS, we should read the data
396                         adc_reset<='1';
397                         pwm_en_p(1 to 3)<=dat_reg(126 downto 124);
398                         pwm_en_n(1 to 3)<=dat_reg(123 downto 121);
399                         --11 bit pwm TODO: make it generic
400                         pwm_match(1)(pwm_width-1 downto 0)<=dat_reg(66 downto 56);
401                         pwm_match(2)(pwm_width-1 downto 0)<=dat_reg(55 downto 45);
402                         -- 12 + 11 Unused
403                         pwm_match(3)(pwm_width-1 downto 0)<=dat_reg(42 downto 32);
404                         income_data_valid<='1';
405                 end if;
406         end process;
407
408         clock_monitor: process (pll_clkout, gpio_clk, clkmon_dly1, clkmon_wdg, clkmon_fail_next)
409         begin
410                 if pll_clkout'event and pll_clkout = '1' then
411                         clkmon_dly1 <= gpio_clk;
412                         clkmon_dly2 <= clkmon_dly1;
413                         if clkmon_dly1 = '0' and clkmon_dly2 = '1' then
414                                 clkmon_wdg <= 6;
415                                 clkmon_fail_next <= '0';
416                         elsif clkmon_wdg > 0 then
417                                 clkmon_wdg <= clkmon_wdg - 1;
418                                 clkmon_fail_next <= '0';
419                         else
420                                 clkmon_wdg <= 0;
421                                 clkmon_fail_next <= '1';
422                         end if;
423                         clkmon_fail <= clkmon_fail_next;
424                 end if;
425         end process;
426
427         async_rst: process (gpio_clk, reset_async, reset_sync)
428         begin
429                 if reset_async = '1' then
430                         failsafe <= '1';
431                 elsif gpio_clk'event and gpio_clk = '1' then
432                         failsafe <= next_failsafe or reset_sync;
433                 end if;
434         end process;
435
436         sync_rst: process (gpio_clk, reset_async)
437         begin
438                 if gpio_clk'event and gpio_clk = '1' then
439                         reset_sync <= reset_async;
440                 end if;
441         end process;
442
443 end behavioral;
444