hw/bus_tumbl_interconnect.vhd

   1 library ieee;
   2 use ieee.std_logic_1164.all;
   3 use ieee.std_logic_arith.all;
   4 use ieee.std_logic_unsigned.all;
   5 use ieee.numeric_std.all;
   6 use work.lx_rocon_pkg.all;
   7
   8 -- Memory bus interconnect between tumbl and master cpu
   9
  10 entity bus_tumbl_interconnect is
  11         generic
  12         (
  13         )
  14         port
  15         (
  16                 -- Clock
  17                 clk_100m_i      : in std_logic;
  18                 clk_50m_i       : in std_logic;
  19                 -- Global Reset
  20                 reset_100m_i    : in std_logic;
  21                 -- Master CPU memory bus
  22     rd_100m_i       : in std_logic;
  23     bls_100m_i      : in std_logic_vector(3 downto 0);
  24     address_100m_i  : in std_logic_vector(11 downto 0);
  25     data_100m_i     : in std_logic_vector(31 downto 0);
  26     data_100m_o     : out std_logic_vector(31 downto 0);
  27                 ta_100m_o       : out std_logic;
  28                 -- Tumbl memory bus
  29                 XMEMB_sel_50m_i : in std_logic;
  30                 XMEMB_50m_i     : in CORE2DMEMB_Type
  31                 XMEMB_50m_o     : out DMEMB2CORE_Type;
  32                 -- BRAM port (has to be 100 MHz clocked)
  33     mem_en_o        : out std_logic;
  34     mem_we_o        : out std_logic_vector(3 downto 0);
  35     mem_addr_o      : out std_logic_vector(8 downto 0);
  36     mem_data_i      : in std_logic_vector(31 downto 0);
  37     mem_data_o      : out std_logic_vector(31 downto 0);
  38
  39         );
  40 end bus_tumbl_interconnect;
  41
  42 architecture Behavioral of bus_tumbl_interconnect is
  43
  44 begin
  45
  46
  47 end Behavioral;
  48