board/h8300/h8eurobot/libs/bspbase/bsp0hwinit.c

   1 /* procesor H8S/2638 ver 1.1  */
   2 #include <types.h>
   3 #include <cpu_def.h>
   4 #include <h8s2638h.h>
   5 #include <system_def.h>
   6 #include <string.h>
   7 #include <boot_fn.h>
   8
   9 #ifdef XRAM_SUPPORT_ENABLED
  10 #define FULL_XRAM_ADRBUS
  11 #endif /*XRAM_SUPPORT_ENABLED*/
  12 #define SMALL_ADRBUS 8
  13
  14 static void deb_led_out(char val)
  15 {
  16   if (val&1)
  17     DEB_LED_ON(0);
  18   else
  19     DEB_LED_OFF(0);
  20   if (val&2)
  21     DEB_LED_ON(1);
  22   else
  23     DEB_LED_OFF(1);
  24   if (val&4)
  25     DEB_LED_ON(2);
  26   else
  27     DEB_LED_OFF(2);
  28   if (val&8)
  29     DEB_LED_ON(3);
  30   else
  31     DEB_LED_OFF(3);
  32 }
  33
  34 void _setup_board()
  35 {
  36   //int i, j;// POE-100
  37
  38 #if 1 /* registers setup */
  39   /* Internal RAM enabled, advanced interrupt mode */
  40   /* *SYS_SYSCR = 1*SYSCR_RAMEm | 1*SYSCR_INTM1m ; */
  41
  42   /* Remap 4kB of RAM from 0xffd000-0xffdfff to 0x0-0xfff */
  43   /* *FLM_RAMER= 1*RAMER_RAMSm | 0&RAMER_RAMxm */
  44   /* Sideefect - sets Flash software protection */
  45
  46   /* Enables access to flash control registers */
  47   *IIC_SCRX |= SCRX_FLSHEm;
  48
  49   /* set shadow registers */
  50   DIO_P1DDR_shadow=0;
  51   DIO_P3DDR_shadow=0;
  52   DIO_PFDDR_shadow=0;
  53   DIO_PJDDR_shadow=0;
  54
  55   DEB_LED_INIT();
  56
  57   /* show something on debug leds */
  58   deb_led_out(0);
  59   FlWait(1*100000);
  60
  61   SHADOW_REG_SET(DIO_P1DDR,0x03); /* A20 and A21 are outputs */
  62
  63   *DIO_P3DR=0x09;       /* Inactive value of TxD0 and TxD1 has to be log 1 */
  64   SHADOW_REG_SET(DIO_P3DDR,0x09); /* TxD0 and TxD1 to outputs */
  65
  66   /* Setup system clock oscilator */
  67   /* PLL mode x4, */
  68   /* *SYS_LPWRCR=2&LPWRCR_STCxm; */
  69   /* PLL mode x2, */
  70   /* *SYS_LPWRCR=1&LPWRCR_STCxm; */
  71   {
  72 #if (CPU_SYS_HZ != CPU_REF_HZ) && (CPU_SYS_HZ/2 != CPU_REF_HZ) && (CPU_SYS_HZ/4 != CPU_REF_HZ)
  73 #error Wrong clock settings: CPU_SYS_HZ must be 1, 2 or 4 multiple of CPU_REF_HZ
  74 #endif
  75 #if CPU_SYS_HZ > 20000000
  76 #error Wrong clock settings: CPU_SYS_HZ must be less or equal to 20000000
  77 #endif
  78     const char clkrat2stc[]={0,0/*1*/,1/*2*/,1,2/*4*/,2,2,2,3/*8*/};
  79     *SYS_LPWRCR=LPWRCR_STCxm&(LPWRCR_STC0m*
  80                               clkrat2stc[(CPU_SYS_HZ+CPU_REF_HZ/2)/CPU_REF_HZ]);
  81   }
  82   deb_led_out(1);
  83   FlWait(1*100000);
  84
  85   /* No clock disable, immediate change, busmaster high-speed */
  86   *SYS_SCKCR=(0*SCKCR_PSTOPm)|(1*SCKCR_STCSm)|(0&SCKCR_SCKxm);
  87   // POE-100
  88 #if 0
  89   /* Setup chipselect outputs CS4 CS5 CS6 */
  90   *DIO_P7DR |=1|2|4;
  91   SHADOW_REG_SET(DIO_P7DDR,1|2|4);
  92 #else
  93   // SHADOW_REG_SET(DIO_P7DDR,0); not on 2638
  94 #endif
  95
  96   /* Setup chipselect outputs CS3 CS2 CS1 CS0 */
  97   // *DIO_PGDR |=2|4|8|0x10; no on 2638
  98 #if 0
  99   SHADOW_REG_SET(DIO_PGDDR,2|4|8|0x10);
 100 #else
 101   // SHADOW_REG_SET(DIO_PGDDR,2|4); no on 2638
 102 #endif
 103
 104 #if 1
 105   /* setup chipselect 0 - FLASH */
 106   *BUS_ABWCR&=~ABWCR_ABW0m;     /* 16 bit width */
 107   *BUS_ASTCR&=~ASTCR_AST0m;     /* 2 states access */
 108   //*BUS_ASTCR|=ASTCR_AST0m;    /* 3 states access EDK 2638 */
 109   *BUS_WCRL&=~(WCRL_W01m|WCRL_W00m);/* 0 additional wait states */
 110
 111   /* setup chipselect 1 - XRAM */
 112   *BUS_ABWCR&=~ABWCR_ABW1m;     /* 16 bit width */
 113   *BUS_ASTCR&=~ASTCR_AST1m;     /* 2 states access */
 114   *BUS_WCRL&=~(WCRL_W11m|WCRL_W10m);/* 0 additional wait states */
 115
 116   /* setup chipselect 2 - USB */
 117   *BUS_ABWCR|=ABWCR_ABW2m;      /* 8 bit width */
 118   *BUS_ASTCR|=ASTCR_AST2m;      /* 3 states access */
 119   *BUS_WCRL&=~(WCRL_W21m|WCRL_W20m);/* 0 additional wait states */
 120   *BUS_WCRL|=1*WCRL_W21m;       /* 0/1 additional wait state */
 121
 122   /* setup chipselect 3 - KBD */
 123   *BUS_ABWCR|=ABWCR_ABW3m;      /* 8 bit width */
 124   *BUS_ASTCR|=ASTCR_AST3m;      /* 3 states access */
 125   *BUS_WCRL|=(WCRL_W31m|WCRL_W30m);/* 0 additional wait states */
 126 #endif
 127
 128 #if 0
 129   /* setup chipselect 4 - IDE */
 130   *BUS_ABWCR&=~ABWCR_ABW4m;     /* 16 bit width */
 131   *BUS_ASTCR|=ASTCR_AST4m;      /* 3 states access */
 132   *BUS_WCRH&=~(WCRH_W41m|WCRH_W40m);/* 0 additional wait states */
 133
 134   /* setup chipselect 5 - IDE */
 135   *BUS_ABWCR&=~ABWCR_ABW5m;     /* 16 bit width */
 136   *BUS_ASTCR|=ASTCR_AST5m;      /* 3 states access */
 137   *BUS_WCRH&=~(WCRH_W51m|WCRH_W50m);/* 0 additional wait states */
 138
 139   /* setup chipselect 6 - KL41 */
 140   *BUS_ABWCR|=ABWCR_ABW6m;      /* 8 bit width */
 141   *BUS_ASTCR|=ASTCR_AST6m;      /* 3 states access */
 142   *BUS_WCRH=WCRH_W61m|WCRH_W60m;        /* 3 additional wait states */
 143 #endif
 144
 145   deb_led_out(2);
 146   FlWait(1*100000);
 147
 148 #if 1
 149   /*  cross cs wait| rd/wr wait    | no burst and DRAM */
 150   *BUS_BCRH=0*BCRH_ICIS1m | 0*BCRH_ICIS0m;
 151   /* release      | no DMAC buffer | no external wait */
 152   *BUS_BCRL=0*BCRL_WDBEm; // 0*BCRL_BRLEm | 0*BCRL_WDBEm | 0*BCRL_WAITEm;  BRLE and WAITE not build in 2638
 153   *DIO_PCDDR=0xff;              /* A0-A7 are outputs */
 154 #ifndef SMALL_ADRBUS
 155   *DIO_PBDDR=0xff;              /* A8-A15 are outputs */
 156 #endif /*SMALL_ADRBUS*/
 157 #ifndef FULL_XRAM_ADRBUS
 158 #ifndef SMALL_ADRBUS
 159   *SYS_PFCR=__val2mfld(PFCR_AExm,16-8); /* only 16 address lines */
 160 #else /*SMALL_ADRBUS*/
 161   *SYS_PFCR=__val2mfld(PFCR_AExm,SMALL_ADRBUS-8); /* only SMALL_ADRBUS address lines */
 162 #endif /*SMALL_ADRBUS*/
 163 #endif /* FULL_XRAM_ADRBUS */
 164
 165 #endif /* registers setup */
 166
 167   FlWait(1*100000);
 168
 169 #ifdef FULL_XRAM_ADRBUS
 170   /* Setup full 22 address lines */
 171   *DIO_PADR|=0x0f;
 172   *DIO_PADDR=0x0f;              /* A16-A19 are outputs */
 173   /* number of address output signals */
 174   *SYS_PFCR=__val2mfld(PFCR_AExm,22-8);
 175 #endif /*FULL_XRAM_ADRBUS*/
 176 #endif
 177
 178 }
 179