include/dt-bindings/clk/tegra210-clk.h

   1 /*
   2  * Copyright (c) 2015, NVIDIA CORPORATION.  All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms and conditions of the GNU General Public License,
   6  * version 2, as published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope it will be useful, but WITHOUT
   9  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  10  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  11  * more details.
  12  */
  13
  14 #ifndef _DT_BINDINGS_CLK_TEGRA210_CLK_ID_H
  15 #define _DT_BINDINGS_CLK_TEGRA210_CLK_ID_H
  16
  17 /*
  18  * The first 224 clocks IDs are used for clocks that has individual enable
  19  * controls in T210 7 CAR's CLK_OUT_ENB registers. Although IDs do match the
  20  * enable bits numbers, clock manipulation does not rely on such match in any
  21  * way.
  22  */
  23 #define TEGRA210_CLK_ID_CAR_BASE        0   /* Not assigned to any clock */
  24 /* IDs 1 ... 2 are reserved */
  25 #define TEGRA210_CLK_ID_ISPB            3
  26 #define TEGRA210_CLK_ID_RTC             4
  27 #define TEGRA210_CLK_ID_TIMER           5
  28 #define TEGRA210_CLK_ID_UARTA           6
  29 #define TEGRA210_CLK_ID_UARTB           7
  30 /* ID 8 is reserved */
  31 #define TEGRA210_CLK_ID_SDMMC2          9
  32 #define TEGRA210_CLK_ID_SPDIF_OUT       10
  33 #define TEGRA210_CLK_ID_I2S1            11
  34 #define TEGRA210_CLK_ID_I2C1            12
  35 /* ID 13 is reserved */
  36 #define TEGRA210_CLK_ID_SDMMC1          14
  37 #define TEGRA210_CLK_ID_SDMMC4          15
  38 /* ID 16 is reserved */
  39 #define TEGRA210_CLK_ID_PWM             17
  40 #define TEGRA210_CLK_ID_I2S2            18
  41 /* ID 19 is reserved */
  42 #define TEGRA210_CLK_ID_VI              20
  43 /* ID 21 is reserved */
  44 #define TEGRA210_CLK_ID_USBD            22
  45 #define TEGRA210_CLK_ID_ISPA            23
  46 #define TEGRA210_CLK_ID_SATA_AUX        24
  47 /* ID 25 is reserved */
  48 #define TEGRA210_CLK_ID_DISP2           26
  49 #define TEGRA210_CLK_ID_DISP1           27
  50 #define TEGRA210_CLK_ID_HOST1X          28
  51 #define TEGRA210_CLK_ID_VCP             29
  52 #define TEGRA210_CLK_ID_I2S0            30
  53 /* ID 31 is reserved */
  54 #define TEGRA210_CLK_ID_MC              32
  55 #define TEGRA210_CLK_ID_AHBDMA          33
  56 #define TEGRA210_CLK_ID_APBDMA          34
  57 /* IDs 35 ... 38 are reserved */
  58 #define TEGRA210_CLK_ID_FUSE            39
  59 #define TEGRA210_CLK_ID_KFUSE           40
  60 #define TEGRA210_CLK_ID_SBC1            41
  61 /* IDs 42 ... 43 are reserved */
  62 #define TEGRA210_CLK_ID_SBC2            44
  63 /* ID 45 is reserved */
  64 #define TEGRA210_CLK_ID_SBC3            46
  65 #define TEGRA210_CLK_ID_I2C5            47
  66 #define TEGRA210_CLK_ID_DSIA            48
  67 /* IDs 49 ... 51 are reserved */
  68 #define TEGRA210_CLK_ID_CSI             52
  69 /* ID 53 is reserved */
  70 #define TEGRA210_CLK_ID_I2C2            54
  71 #define TEGRA210_CLK_ID_UARTC           55
  72 #define TEGRA210_CLK_ID_MIPI_CAL        56
  73 #define TEGRA210_CLK_ID_EMC             57
  74 #define TEGRA210_CLK_ID_USB2            58
  75 /* IDs 59 ... 62 are reserved */
  76 #define TEGRA210_CLK_ID_BSEV            63
  77 /* ID 64 is reserved */
  78 #define TEGRA210_CLK_ID_UARTD           65
  79 /* ID 66 is reserved */
  80 #define TEGRA210_CLK_ID_I2C3            67
  81 #define TEGRA210_CLK_ID_SBC4            68
  82 #define TEGRA210_CLK_ID_SDMMC3          69
  83 #define TEGRA210_CLK_ID_PCIE            70
  84 #define TEGRA210_CLK_ID_OWR             71
  85 #define TEGRA210_CLK_ID_AFI             72
  86 #define TEGRA210_CLK_ID_CSITE           73
  87 #define TEGRA210_CLK_ID_PCIEX           74
  88 /* ID 75 is reserved */
  89 #define TEGRA210_CLK_ID_LA              76
  90 /* ID 77 is reserved */
  91 #define TEGRA210_CLK_ID_SOC_THERM       78
  92 #define TEGRA210_CLK_ID_DTV             79
  93 /* ID 80 is reserved */
  94 #define TEGRA210_CLK_ID_I2CSLOW         81
  95 #define TEGRA210_CLK_ID_DSIB            82
  96 #define TEGRA210_CLK_ID_TSEC            83
  97 /* IDs 84 ... 88 are reserved */
  98 #define TEGRA210_CLK_ID_XUSB_HOST       89
  99 /* IDs 90 ... 91 are reserved */
 100 #define TEGRA210_CLK_ID_CSUS            92
 101 /* IDs 93 ... 94 are reserved */
 102 #define TEGRA210_CLK_ID_XUSB_DEV        95
 103 /* IDs 96 ... 98 are reserved */
 104 #define TEGRA210_CLK_ID_MSELECT         99
 105 #define TEGRA210_CLK_ID_TSENSOR         100
 106 #define TEGRA210_CLK_ID_I2S3            101
 107 #define TEGRA210_CLK_ID_I2S4            102
 108 #define TEGRA210_CLK_ID_I2C4            103
 109 /* IDs 104 ... 105 are reserved */
 110 #define TEGRA210_CLK_ID_AHUB            106
 111 #define TEGRA210_CLK_ID_APB2APE         107
 112 /* IDs 108 ... 110 are reserved */
 113 #define TEGRA210_CLK_ID_HDA2CODEC_2X    111
 114 /* IDs 112 ... 118 are reserved */
 115 #define TEGRA210_CLK_ID_ACTMON          119
 116 #define TEGRA210_CLK_ID_EXTERN1         120
 117 #define TEGRA210_CLK_ID_EXTERN2         121
 118 #define TEGRA210_CLK_ID_EXTERN3         122
 119 #define TEGRA210_CLK_ID_SATA_OOB        123
 120 #define TEGRA210_CLK_ID_SATA            124
 121 #define TEGRA210_CLK_ID_HDA             125
 122 /* ID 126 is reserved */
 123 #define TEGRA210_CLK_ID_SE              127
 124 #define TEGRA210_CLK_ID_HDA2HDMI        128
 125 #define TEGRA210_CLK_ID_SATA_COLD       129
 126 /* IDs 130 ... 135 are reserved */
 127 #define TEGRA210_CLK_ID_CEC             136
 128 /* IDs 137 ... 141 are reserved */
 129 #define TEGRA210_CLK_ID_XUSB_PADCTRL    142
 130 #define TEGRA210_CLK_ID_XUSB_GATE       143
 131 #define TEGRA210_CLK_ID_CILAB           144
 132 #define TEGRA210_CLK_ID_CILCD           145
 133 #define TEGRA210_CLK_ID_CILE            146
 134 #define TEGRA210_CLK_ID_DSIALP          147
 135 #define TEGRA210_CLK_ID_DSIBLP          148
 136 #define TEGRA210_CLK_ID_ENTROPY         149
 137 /* IDs 150 ... 151 are reserved */
 138 #define TEGRA210_CLK_ID_DP2             152
 139 /* IDs 153 ... 154 are reserved */
 140 #define TEGRA210_CLK_ID_DFLL_SOC        155
 141 #define TEGRA210_CLK_ID_XUSB_SS         156
 142 /* IDs 157 ... 160 are reserved */
 143 #define TEGRA210_CLK_ID_DMIC1           161
 144 #define TEGRA210_CLK_ID_DMIC2           162
 145 /* ID 163 is reserved */
 146 #define TEGRA210_CLK_ID_VI_SENSOR       164
 147 #define TEGRA210_CLK_ID_VI_SENSOR2      165
 148 #define TEGRA210_CLK_ID_I2C6            166
 149 #define TEGRA210_CLK_ID_MC_CAPA         167
 150 #define TEGRA210_CLK_ID_MC_CBPA         168
 151 #define TEGRA210_CLK_ID_MC_CPU          169
 152 #define TEGRA210_CLK_ID_MC_BBC          170
 153 #define TEGRA210_CLK_ID_VIM2_CLK        171
 154 /* ID 172 is reserved */
 155 #define TEGRA210_CLK_ID_MIPIIF          173
 156 /* IDs 174 ... 176 are reserved */
 157 #define TEGRA210_CLK_ID_UART_MIPI_CAL   177
 158 #define TEGRA210_CLK_ID_VIC             178
 159 /* IDs 179 ... 180 are reserved */
 160 #define TEGRA210_CLK_ID_DPAUX           181
 161 #define TEGRA210_CLK_ID_SOR0            182
 162 #define TEGRA210_CLK_ID_SOR1            183
 163 #define TEGRA210_CLK_ID_GPU_GATE        184
 164 #define TEGRA210_CLK_ID_DBGAPB          185
 165 /* ID 186 is reserved */
 166 #define TEGRA210_CLK_ID_PLL_P_OUT_ADSP  187
 167 #define TEGRA210_CLK_ID_PLL_A_OUT_ADSP  188
 168 #define TEGRA210_CLK_ID_GPU_REF         189
 169 /* IDs 190 ... 191 are reserved */
 170 #define TEGRA210_CLK_ID_SPARE1          192
 171 #define TEGRA210_CLK_ID_SDMMC_LEGACY    193
 172 #define TEGRA210_CLK_ID_NVDEC           194
 173 #define TEGRA210_CLK_ID_NVJPG           195
 174 #define TEGRA210_CLK_ID_AXIAP           196
 175 #define TEGRA210_CLK_ID_DMIC3           197
 176 #define TEGRA210_CLK_ID_APE             198
 177 /* ID 199 is reserved */
 178 #define TEGRA210_CLK_ID_MC_CDPA         200
 179 #define TEGRA210_CLK_ID_MC_CCPA         201
 180 #define TEGRA210_CLK_ID_MAUD            202
 181 /* ID 203 is reserved */
 182 #define TEGRA210_CLK_ID_SATA_UPHY       204
 183 #define TEGRA210_CLK_ID_PEX_UPHY        205
 184 #define TEGRA210_CLK_ID_TSECB           206
 185 #define TEGRA210_CLK_ID_DPAUX1          207
 186 #define TEGRA210_CLK_ID_VII2C           208
 187 #define TEGRA210_CLK_ID_HSIC_TRK        209
 188 #define TEGRA210_CLK_ID_USB2_TRK        210
 189 #define TEGRA210_CLK_ID_QSPI            211
 190 #define TEGRA210_CLK_ID_UARTAPE         212
 191 /* IDs 213 ... 218 are reserved */
 192 #define TEGRA210_CLK_ID_NVENC           219
 193 #define TEGRA210_CLK_ID_IQC2            220
 194 #define TEGRA210_CLK_ID_IQC1            221
 195 #define TEGRA210_CLK_ID_PLL_P_OUT_SOR   222
 196 #define TEGRA210_CLK_ID_PLL_P_OUT_CPU   223
 197
 198 /*
 199  * Clock IDs in the 224 ... 351 range are used for PLL outputs; clocks that have
 200  * enable controls embedded into source selection registers; clocks that share
 201  * controls within CLK_OUT_ENB, but have different sources; clocks that do not
 202  * have enable controls at all.
 203  */
 204 #define TEGRA210_CLK_ID_PLL_BASE        224 /* Not assigned to any clock */
 205 #define TEGRA210_CLK_ID_CLK_32K         225
 206 #define TEGRA210_CLK_ID_CLK_OSC         226
 207 #define TEGRA210_CLK_ID_CLK_M           227
 208 #define TEGRA210_CLK_ID_CLK_M_DIV2      228
 209 #define TEGRA210_CLK_ID_CLK_M_DIV4      229
 210 #define TEGRA210_CLK_ID_PLL_REF         230
 211 #define TEGRA210_CLK_ID_PLL_A           231
 212 #define TEGRA210_CLK_ID_PLL_A_OUT0      232
 213 #define TEGRA210_CLK_ID_PLL_A1          233
 214 #define TEGRA210_CLK_ID_PLL_C           234
 215 #define TEGRA210_CLK_ID_PLL_C_OUT1      235
 216 #define TEGRA210_CLK_ID_PLL_C2          236
 217 #define TEGRA210_CLK_ID_PLL_C3          237
 218 #define TEGRA210_CLK_ID_PLL_C4          238
 219 #define TEGRA210_CLK_ID_PLL_C4_OUT0     239
 220 #define TEGRA210_CLK_ID_PLL_C4_OUT1     240
 221 #define TEGRA210_CLK_ID_PLL_C4_OUT2     241
 222 #define TEGRA210_CLK_ID_PLL_C4_OUT3     242
 223 #define TEGRA210_CLK_ID_PLL_D           243
 224 #define TEGRA210_CLK_ID_PLL_D_OUT0      244
 225 #define TEGRA210_CLK_ID_PLL_D2          245
 226 #define TEGRA210_CLK_ID_PLL_DP          246
 227 #define TEGRA210_CLK_ID_PLL_E           247
 228 #define TEGRA210_CLK_ID_PLL_M           248
 229 #define TEGRA210_CLK_ID_PLL_MB          249
 230 #define TEGRA210_CLK_ID_PLL_RE          250
 231 #define TEGRA210_CLK_ID_PLL_RE_OUT      251
 232 #define TEGRA210_CLK_ID_PLL_RE_OUT1     252
 233 #define TEGRA210_CLK_ID_PLL_P           253
 234 #define TEGRA210_CLK_ID_PLL_P_OUT2      254
 235 #define TEGRA210_CLK_ID_PLL_P_OUT3      255
 236 #define TEGRA210_CLK_ID_PLL_P_OUT4      256
 237 #define TEGRA210_CLK_ID_PLL_P_OUT5      257
 238 #define TEGRA210_CLK_ID_PLL_P_OUT_HSIO  258
 239 #define TEGRA210_CLK_ID_PLL_P_OUT_XUSB  259
 240 /* IDs 260 ... 261 are reserved */
 241 #define TEGRA210_CLK_ID_PLL_X           262
 242 #define TEGRA210_CLK_ID_PLL_U           263
 243 #define TEGRA210_CLK_ID_PLL_U_OUT       264
 244 #define TEGRA210_CLK_ID_PLL_U_OUT1      265
 245 #define TEGRA210_CLK_ID_PLL_U_OUT2      266
 246 #define TEGRA210_CLK_ID_PLL_U_480M      267
 247 #define TEGRA210_CLK_ID_PLL_U_60M       268
 248 #define TEGRA210_CLK_ID_PLL_U_48M       269
 249 #define TEGRA210_CLK_ID_PLL_E_GATE      270
 250 #define TEGRA210_CLK_ID_PLL_E_CML0      271
 251 #define TEGRA210_CLK_ID_PLL_E_CML1      272
 252 /* IDs 273 ... 279 are reserved */
 253 #define TEGRA210_CLK_ID_DFLL_CPU        280
 254 #define TEGRA210_CLK_ID_DFLL_REF        281 /* Share enb bit w DFLL_SOC */
 255 #define TEGRA210_CLK_ID_SPDIF_IN        282 /* Share enb bit with SPDIF_OUT */
 256 #define TEGRA210_CLK_ID_FUSE_BURN       283 /* Share enb bit with FUSE */
 257 #define TEGRA210_CLK_ID_SDMMC1_DDR      284 /* Share enb bit with SDMMC1 */
 258 #define TEGRA210_CLK_ID_SDMMC3_DDR      285 /* Share enb bit with SDMMC3 */
 259 #define TEGRA210_CLK_ID_SDMMC2_DDR      286 /* Share enb bit with SDMMC2 */
 260 #define TEGRA210_CLK_ID_SDMMC4_DDR      287 /* Share enb bit with SDMMC4 */
 261 /* IDs 288 ... 289 are reserved */
 262 #define TEGRA210_CLK_ID_SPDIF_IN_SYNC   290 /* No enb bit for sync clocks */
 263 #define TEGRA210_CLK_ID_I2S0_SYNC       291
 264 #define TEGRA210_CLK_ID_I2S1_SYNC       292
 265 #define TEGRA210_CLK_ID_I2S2_SYNC       293
 266 #define TEGRA210_CLK_ID_I2S3_SYNC       294
 267 #define TEGRA210_CLK_ID_I2S4_SYNC       295
 268 #define TEGRA210_CLK_ID_VIMCLK_SYNC     296
 269 #define TEGRA210_CLK_ID_AUDIO           297 /* Audio enb combined w src sel */
 270 #define TEGRA210_CLK_ID_AUDIO_2x        298
 271 #define TEGRA210_CLK_ID_AUDIO0          299
 272 #define TEGRA210_CLK_ID_AUDIO1          300
 273 #define TEGRA210_CLK_ID_AUDIO2          301
 274 #define TEGRA210_CLK_ID_AUDIO3          302
 275 #define TEGRA210_CLK_ID_AUDIO4          303
 276 #define TEGRA210_CLK_ID_AUDIO0_DMIC     304
 277 #define TEGRA210_CLK_ID_AUDIO1_DMIC     305
 278 #define TEGRA210_CLK_ID_AUDIO2_DMIC     306
 279 #define TEGRA210_CLK_ID_CLK_OUT_1       307 /* CLK_OUT enb combined w src sel */
 280 #define TEGRA210_CLK_ID_CLK_OUT_2       308
 281 #define TEGRA210_CLK_ID_CLK_OUT_3       309
 282 #define TEGRA210_CLK_ID_CCLK_G          310 /* No enb bit for super-clocks */
 283 #define TEGRA210_CLK_ID_CCLK_LP         311
 284 #define TEGRA210_CLK_ID_SCLK_MUX        312
 285 #define TEGRA210_CLK_ID_SCLK_DIV        313
 286 #define TEGRA210_CLK_ID_SCLK_SKIP       314
 287 #define TEGRA210_CLK_ID_HCLK            315 /* Enb combined with divider */
 288 #define TEGRA210_CLK_ID_PCLK            316 /* Enb combined with divider */
 289 #define TEGRA210_CLK_ID_XUSB_HOST_SRC   317
 290 #define TEGRA210_CLK_ID_XUSB_FALCON_SRC 318
 291 #define TEGRA210_CLK_ID_XUSB_FS_SRC     319
 292 #define TEGRA210_CLK_ID_XUSB_SS_SRC     320
 293 #define TEGRA210_CLK_ID_XUSB_DEV_SRC    321
 294 #define TEGRA210_CLK_ID_XUSB_SS_DIV2    322
 295 #define TEGRA210_CLK_ID_XUSB_HS_SRC     323
 296 #define TEGRA210_CLK_ID_XUSB_SSP_SRC    324
 297 #define TEGRA210_CLK_ID_ISP             325 /* No enb bit for isp clock */
 298 #define TEGRA210_CLK_ID_MCLK            326 /* Share enb bit with CSUS */
 299 #define TEGRA210_CLK_ID_MCLK2           327 /* Share enb bit with VIM2_CLK */
 300 #define TEGRA210_CLK_ID_MCLK3           328 /* Share enb bit with CLK_OUT_3 */
 301 #define TEGRA210_CLK_ID_CAM_MIPI_CAL    329 /* Share enb bit with MIPI_CAL */
 302 #define TEGRA210_CLK_ID_DSI1_FIXED      330 /* No enb bit for dsi1-fixed clock */
 303 #define TEGRA210_CLK_ID_DSI2_FIXED      331 /* No enb bit for dsi2-fixed clock */
 304 #define TEGRA210_CLK_ID_BLINK           332
 305 #define TEGRA210_CLK_ID_SOR1_SRC        333
 306 #define TEGRA210_CLK_ID_SOR0_BRICK      334
 307 #define TEGRA210_CLK_ID_SOR1_BRICK      335
 308 #define TEGRA210_CLK_ID_PLL_A_OUT0_OUT_ADSP             336 /* Share enb bit with PLL_A_OUT_ADSP */
 309 /* IDs 337 ... 351 are reserved */
 310
 311 /*
 312  * Clock IDs in the 352 ... 511 range are used identify tegra virtual clock
 313  * objects, shared buses, and shared bus user objects.
 314  */
 315 #define TEGRA210_CLK_ID_VIRT_BASE       352 /* Not assigned to any clock */
 316 #define TEGRA210_CLK_ID_CPU_G           353
 317 #define TEGRA210_CLK_ID_CPU_LP          354
 318 #define TEGRA210_CLK_ID_ADSP_CPU        355
 319 #define TEGRA210_CLK_ID_ADSP_BUS        356
 320 #define TEGRA210_CLK_ID_ADSP            357
 321 #define TEGRA210_CLK_ID_CCPLEX          358
 322 /* ID 359 is reserved */
 323 #define TEGRA210_CLK_ID_C2BUS                           360
 324 #define TEGRA210_CLK_ID_C3BUS                           361
 325 #define TEGRA210_CLK_ID_CBUS                            362
 326 #define TEGRA210_CLK_ID_CXBUS_VIC_USER                  363
 327 #define TEGRA210_CLK_ID_CXBUS_VIC_FLOOR_USER            364
 328 #define TEGRA210_CLK_ID_CXBUS_NVJPG_USER                365
 329 #define TEGRA210_CLK_ID_CXBUS_TSECB_USER                366
 330 #define TEGRA210_CLK_ID_CXBUS_SE_USER                   367
 331 #define TEGRA210_CLK_ID_CXBUS_NVENC_USER                368
 332 #define TEGRA210_CLK_ID_CXBUS_NVDEC_USER                369
 333 #define TEGRA210_CLK_ID_CXBUS_VI_USER                   370
 334 #define TEGRA210_CLK_ID_CXBUS_ISP_USER                  371
 335 #define TEGRA210_CLK_ID_CXBUS_VI_VIA_USER               372
 336 #define TEGRA210_CLK_ID_CXBUS_VI_VIB_USER               373
 337 #define TEGRA210_CLK_ID_CXBUS_ISP_ISPA_USER             374
 338 #define TEGRA210_CLK_ID_CXBUS_ISP_ISPB_USER             375
 339 /* IDs 376 ... 389 are reserved */
 340 #define TEGRA210_CLK_ID_GBUS                            390
 341 #define TEGRA210_CLK_ID_GBUS_GM20B_USER                 391
 342 /* IDs 392 ... 399 are reserved */
 343 #define TEGRA210_CLK_ID_HOST1X_NV_USER                  400
 344 #define TEGRA210_CLK_ID_HOST1X_VI_USER                  401
 345 #define TEGRA210_CLK_ID_HOST1X_VII2C_USER               402
 346 #define TEGRA210_CLK_ID_MSELECT_CPU_USER                403
 347 #define TEGRA210_CLK_ID_MSELECT_PCIE_USER               404
 348 #define TEGRA210_CLK_ID_APE_ADMA_USER                   405
 349 #define TEGRA210_CLK_ID_APE_ADSP_USER                   406
 350 #define TEGRA210_CLK_ID_APE_XBAR_USER                   407
 351 /* IDs 408 ... 419 are reserved */
 352 #define TEGRA210_CLK_ID_EMC_AVP_USER                    420
 353 #define TEGRA210_CLK_ID_EMC_CPU_USER                    421
 354 #define TEGRA210_CLK_ID_EMC_DISP1_USER                  422
 355 #define TEGRA210_CLK_ID_EMC_DISP2_USER                  423
 356 #define TEGRA210_CLK_ID_EMC_DISP1_LA_USER               424
 357 #define TEGRA210_CLK_ID_EMC_DISP2_LA_USER               425
 358 #define TEGRA210_CLK_ID_EMC_USBD_USER                   426
 359 #define TEGRA210_CLK_ID_EMC_USB1_USER                   427
 360 #define TEGRA210_CLK_ID_EMC_USB2_USER                   428
 361 #define TEGRA210_CLK_ID_EMC_SDMMC3_USER                 429
 362 #define TEGRA210_CLK_ID_EMC_SDMMC4_USER                 430
 363 #define TEGRA210_CLK_ID_EMC_MON_USER                    431
 364 #define TEGRA210_CLK_ID_EMC_3D_USER                     432
 365 #define TEGRA210_CLK_ID_EMC_NVENC_USER                  433
 366 #define TEGRA210_CLK_ID_EMC_NVJPG_USER                  434
 367 #define TEGRA210_CLK_ID_EMC_NVDEC_USER                  435
 368 #define TEGRA210_CLK_ID_EMC_TSEC_USER                   436
 369 #define TEGRA210_CLK_ID_EMC_TSECB_USER                  437
 370 #define TEGRA210_CLK_ID_EMC_VI_USER                     438
 371 #define TEGRA210_CLK_ID_EMC_VIA_USER                    439
 372 #define TEGRA210_CLK_ID_EMC_VIB_USER                    440
 373 #define TEGRA210_CLK_ID_EMC_ISPA_USER                   441
 374 #define TEGRA210_CLK_ID_EMC_ISPB_USER                   442
 375 #define TEGRA210_CLK_ID_EMC_CAMERA_USER                 443
 376 #define TEGRA210_CLK_ID_EMC_ISO_USER                    444
 377 #define TEGRA210_CLK_ID_EMC_VIC_USER                    445
 378 #define TEGRA210_CLK_ID_EMC_VIC_SHARED_USER             446
 379 #define TEGRA210_CLK_ID_EMC_APE_USER                    447
 380 #define TEGRA210_CLK_ID_EMC_PCIE_USER                   448
 381 #define TEGRA210_CLK_ID_EMC_XUSB_USER                   449
 382 /* IDs 450 ... 469 are reserved */
 383 #define TEGRA210_CLK_ID_SBUS                            470
 384 #define TEGRA210_CLK_ID_SBUS_AVP_USER                   471
 385 #define TEGRA210_CLK_ID_SBUS_USBD_USER                  472
 386 #define TEGRA210_CLK_ID_SBUS_USBD1_USER                 473
 387 #define TEGRA210_CLK_ID_SBUS_USBD2_USER                 474
 388 #define TEGRA210_CLK_ID_SBUS_WAKE_USER                  475
 389 #define TEGRA210_CLK_ID_SBUS_CAMERA_USER                476
 390 #define TEGRA210_CLK_ID_SBUS_MON_AVP_USER               477
 391 #define TEGRA210_CLK_ID_SBUS_SBC1_USER                  478
 392 #define TEGRA210_CLK_ID_SBUS_SBC2_USER                  479
 393 #define TEGRA210_CLK_ID_SBUS_SBC3_USER                  480
 394 #define TEGRA210_CLK_ID_SBUS_SBC4_USER                  481
 395 #define TEGRA210_CLK_ID_SBUS_QSPI_USER                  482
 396 #define TEGRA210_CLK_ID_SBUS_BOOT_APB_USER              483
 397 /* IDs 484 ... 511 are reserved */
 398
 399 #endif /* _DT_BINDINGS_CLK_TEGRA210_CLK_ID_H */