lincan/include/c_can.h

   1 /* c_can.h - Hynix HMS30c7202 ARM generic C_CAN module handling
   2  * Linux CAN-bus device driver.
   3  * Written by Sebastian Stolzenberg email:stolzi@sebastian-stolzenberg.de
   4  * Based on code from Arnaud Westenberg email:arnaud@wanadoo.nl
   5  * and Ake Hedman, eurosource, akhe@eurosource.se
   6  * Rewritten for new CAN queues by Pavel Pisa - OCERA team member
   7  * email:pisa@cmp.felk.cvut.cz
   8  * This software is released under the GPL-License.
   9  * Version lincan-0.2  9 Jul 2003
  10  */
  11
  12 /*
  13  * optimized inline version, may it be, that it can be too fast for the chip
  14  */
  15 extern inline void c_can_write_reg_w(const struct chip_t *pchip, u16 data, unsigned reg)
  16 {
  17         u32 address = pchip->chip_base_addr + reg;
  18     #ifndef CONFIG_OC_LINCAN_DYNAMICIO
  19         writew(data,address);
  20     #else /*CONFIG_OC_LINCAN_DYNAMICIO*/
  21         pchip->write_register(data, address);
  22     #endif /*CONFIG_OC_LINCAN_DYNAMICIO*/
  23 }
  24
  25 extern inline u16 c_can_read_reg_w(const struct chip_t *pchip, unsigned reg)
  26 {
  27         u32 address = pchip->chip_base_addr + reg;
  28     #ifndef CONFIG_OC_LINCAN_DYNAMICIO
  29         return readw(address);
  30     #else /*CONFIG_OC_LINCAN_DYNAMICIO*/
  31         return pchip->read_register(address);
  32     #endif /*CONFIG_OC_LINCAN_DYNAMICIO*/
  33 }
  34
  35 extern can_spinlock_t c_can_spwlock; // Spin lock for write operations
  36 extern can_spinlock_t c_can_sprlock; // Spin lock for read operations
  37 extern can_spinlock_t c_can_if1lock; // spin lock for the if1 register
  38 extern can_spinlock_t c_can_if2lock; // spin lcok for the if2 register
  39
  40 int c_can_if1_busycheck(struct chip_t *pchip);
  41 int c_can_if2_busycheck(struct chip_t *pchip);
  42
  43 int c_can_enable_configuration(struct chip_t *pchip);
  44 int c_can_disable_configuration(struct chip_t *pchip);
  45 int c_can_chip_config(struct chip_t *pchip);
  46 int c_can_baud_rate(struct chip_t *chip, int rate, int clock,
  47                         int sjw, int sampl_pt, int flags);
  48 int c_can_mask(struct msgobj_t *pmsgobj,
  49                u32 mask,
  50                u16 usedirbit);
  51 int c_can_use_mask(struct msgobj_t *pmsgobj,
  52                    u16 useflag);
  53 int c_can_clear_objects(struct chip_t *pchip);
  54 int c_can_config_irqs(struct chip_t *pchip,
  55                       u16 irqs);
  56 int c_can_pre_read_config(struct chip_t *chip, struct msgobj_t *obj);
  57 int c_can_send_msg(struct chip_t *pchip, struct msgobj_t *pmsgobj,
  58                         struct canmsg_t *pmsg);
  59 int c_can_remote_request(struct chip_t *pchip, struct msgobj_t *pmsgobj );
  60 int c_can_set_btregs(struct chip_t *chip,
  61                      u16 btr0,
  62                      u16 btr1);
  63 int c_can_start_chip(struct chip_t *pchip);
  64 int c_can_stop_chip(struct chip_t *pchip);
  65 int c_can_check_tx_stat(struct chip_t *pchip);
  66
  67 int c_can_register(struct chipspecops_t *chipspecops);
  68
  69 void c_can_registerdump(struct chip_t *pchip);
  70
  71 void c_can_irq_sync_activities(struct chip_t *chip, struct msgobj_t *obj);
  72
  73 can_irqreturn_t c_can_irq_handler(int irq, void *dev_id, struct pt_regs *regs);
  74
  75 /* BasicCAN mode address map */
  76 #define CCCR      0x0000        /* Control Register */
  77 #define CCSR            0x0004  /* Status Register */
  78 #define CCEC            0x0008  /* Error Counting Register */
  79 #define CCBT            0x000C  /* Bit Timing Register */
  80 #define CCINTR          0x0010  /* Interrupt Register */
  81 #define CCTR            0x0014  /* Test Register */
  82 #define CCBRPE  0x0018  /* Baud Rate Prescaler Extension Register */
  83 #define CCCE            0x001C  /* CAN Enable Register */
  84 #define CCTREQ1         0x0100  /* Transmission Request 1 Register */
  85 #define CCTREQ2         0x0104  /* Transmission Request 2 Register */
  86 #define CCND1      0x0120       /* New Data 1 Register */
  87 #define CCND2      0x0124       /* New Data 2 Register */
  88 #define CCINTP1         0x0140  /* Interrupt Pending 1 Register */
  89 #define CCINTP2         0x0144  /* Interrupt Pending 2 Register */
  90
  91 #define CCIF1CR 0x0020  /* Interface 1 Command Request Register */
  92 #define CCIF1CM 0x0024  /* IF1 Command Mask Register */
  93 #define CCIF1M1 0x0028  /* IF1 Mask 1 Register */
  94 #define CCIF1M2 0x002C  /* IF1 Mask 2 Register */
  95 #define CCIF1A1 0x0030  /* IF1 Arbitration 1 Register */
  96 #define CCIF1A2 0x0034  /* IF1 Arbitration 2 Register */
  97 #define CCIF1DMC        0x0038  /* IF1 Message Control Register */
  98 #define CCIF1DA1        0x003C  /* IF1 Data A 1 Register */
  99 #define CCIF1DA2        0x0040  /* IF1 Data A 2 Register */
 100 #define CCIF1DB1        0x0044  /* IF1 Data B 1 Register */
 101 #define CCIF1DB2        0x0048  /* IF1 Data B 2 Register */
 102
 103 #define CCIF2CR 0x0080  /* Interface 2 Command Request Register */
 104 #define CCIF2CM 0x0084  /* IF2 Command Mask Register */
 105 #define CCIF2M1 0x0088  /* IF2 Mask 1 Register */
 106 #define CCIF2M2 0x008C  /* IF2 Mask 2 Register */
 107 #define CCIF2A1 0x0090  /* IF2 Arbitration 1 Register */
 108 #define CCIF2A2 0x0094  /* IF2 Arbitration 2 Register */
 109 #define CCIF2DMC        0x0098  /* IF2 Message Control Register */
 110 #define CCIF2DA1        0x009C  /* IF2 Data A 1 Register */
 111 #define CCIF2DA2        0x00A0  /* IF2 Data A 2 Register */
 112 #define CCIF2DB1        0x00A4  /* IF2 Data B 1 Register */
 113 #define CCIF2DB2        0x00A8  /* IF2 Data B 2 Register */
 114
 115 /* Control register */
 116 enum c_can_BASIC_CR
 117 {
 118    CR_INIT = 1,         // Internal Initialization Pending
 119      CR_MIE  = 1<<1,  // Module Interrupt Enable
 120      CR_SIE  = 1<<2,    // Status-change Interrupt Enable
 121      CR_EIE  = 1<<3,    // Error Interrupt Enable
 122      CR_DAR  = 1<<5,    // Disable Automatic Retransmission
 123      CR_CCE  = 1<<6,  // Configuration Change Enable
 124      CR_TEST = 1<<7   // Test Mode Enable
 125 };
 126
 127 /* Status Register */
 128 enum c_can_BASIC_SR
 129 {
 130    SR_TXOK  = 1<<3,     // Transmitted a Message Successfully
 131      SR_RXOK  = 1<<4,   // Received a Message Successfully
 132      SR_EPASS = 1<<5,   // Error Passive
 133      SR_EWARN = 1<<6,   // Error Warning Status
 134      SR_BOFF  = 1<<7,  // Bus Off Status
 135 };
 136
 137 /* Status Register Last Error Codes */
 138 enum c_can_BASIC_SRLEC
 139 {
 140    SRLEC_NE = 0,     // Last Error Code: No Error
 141      SRLEC_SE = 1,     // LEC: Stuff Error
 142      SRLEC_FE = 2,     // LEC: Form Error
 143      SRLEC_AE = 3,     // LEC: Acknowledgement Error
 144      SRLEC_B1 = 4,     // LEC: Bit1 Error
 145      SRLEC_B0 = 5,     // LEC: Bit0 Error
 146      SRLEC_CR = 6      // LEC: CRC Error
 147 };
 148
 149 /* Error Counting Register */
 150 enum c_can_BASIC_EC
 151 {
 152    EC_REP = 1<<15               // Receive Error Passive
 153 };
 154
 155 /* Interrupt Register */
 156 enum c_can_BASIC_INT
 157 {
 158    INT_NOINT = 0,                  // No Interrupt is pending
 159      INT_STAT  = 0x8000   // Status Interrupt
 160 };
 161
 162 /* CAN Test Register */
 163 enum c_can_BASIC_TR
 164 {
 165    TR_BASIC = 1<<2,  // Basic Mode
 166      TR_SLNT  = 1<<3,  // Silent Mode
 167      TR_LOOPB = 1<<4,  // Loop Back Mode
 168      TR_RX    = 1<<7   // Receive (CAN_RX Pin)
 169 };
 170
 171 /* CAN Test Register TX Control*/
 172 enum c_can_BASIC_TRTX
 173 {
 174    TRTX_RST = 0,     // Reset value, CAN_TX is controlled by the CAN Core
 175      TRTX_MON = 1,     // Sample Point can be monitored at CAN_TX pin
 176      TRTX_DOM = 2,     // CAN_TX pin drives a dominant('0') value
 177      TRTX_REC = 3      // CAN_TX pin drives a recessive('1') value
 178 };
 179
 180 /* CAN Enable Register */
 181 enum c_can_BASIC_CE
 182 {
 183    CE_EN  = 1                   // CAN Enable Bit
 184 };
 185
 186 /* Interface X Command Request Register */
 187 enum c_can_BASIC_IFXCR
 188 {
 189    IFXCR_BUSY = 1<<15   // Busy Flag (Write Access only when Busy='0')
 190 };
 191
 192 /* Interface X Command Mask Register */
 193 enum c_can_BASIC_IFXCM
 194 {
 195    IFXCM_DB        = 1,         // R/W Data Byte 4-7
 196      IFXCM_DA        = 1<<1,    // R/W Data Byte 0-3
 197      IFXCM_TRND      = 1<<2,    // Transmit Request (WRRD=1) or Reset New Date Bit (WRRD=0)
 198      IFXCM_CLRINTPND = 1<<3,    // Clear Interrupt Pending Bit when reading the Message Object
 199      IFXCM_CNTRL     = 1<<4,    // Access Interface X Message Control Bits
 200      IFXCM_ARB       = 1<<5,    // Access Interface X Arbitration
 201      IFXCM_MASK      = 1<<6,    // Access Interface X Mask Bits
 202      IFXCM_WRRD      = 1<<7     // Read/Write (write data from Interface Registers to Message Object if ='1')
 203      //            (read data from Message Object to Interface Registers if ='0')
 204 };
 205
 206 /* Interface X Mask 2 Register */
 207 enum c_can_BASIC_IFXMSK2
 208 {
 209    IFXMSK2_MDIR = 1<<14, // Mask Message Direction (message direction bit(RTR) used for acceptance filt. or not)
 210      IFXMSK2_MXTD = 1<<15  // Mask Extended Identifier (extended id bit(IDE) used for acceptance filt. or not)
 211 };
 212
 213 /* Interface X Arbitration 2 Register */
 214 enum c_can_BASIC_IFXARB2
 215 {
 216    IFXARB2_DIR  = 1<<13,  // Message Direction (transmit='1')
 217      IFXARB2_XTD  = 1<<14,  // Use Extended Identifier
 218      IFXARB2_MVAL = 1<<15   // Message Validation
 219 };
 220
 221 /* Interface X Message Control Register */
 222 enum c_can_BASIC_IFXMC
 223 {
 224    IFXMC_EOB    = 1<<7,    // End of Buffer (marks last Message Object of FIFO Buffer)
 225      IFXMC_TXRQST = 1<<8,    // Transmit Request
 226      IFXMC_RMTEN  = 1<<9,    // Remote Enable
 227      IFXMC_RXIE   = 1<<10,   // Receive Interrupt Enable
 228      IFXMC_TXIE   = 1<<11,   // Transmit Interrupt Enable
 229      IFXMC_UMASK  = 1<<12,   // Use Identifier Mask
 230      IFXMC_INTPND = 1<<13,   // Interrupt Pending
 231      IFXMC_MSGLST = 1<<14,   // Message Lost (Only valid for direction = receive)
 232      IFXMC_NEWDAT = 1<<15    // New Data
 233 };
 234