lincan/include/sja1000.h

   1 /* sja1000.h
   2  * Header file for the Linux CAN-bus driver.
   3  * Written by Arnaud Westenberg email:arnaud@wanadoo.nl
   4  * Rewritten for new CAN queues by Pavel Pisa - OCERA team member
   5  * email:pisa@cmp.felk.cvut.cz
   6  * This software is released under the GPL-License.
   7  * Version lincan-0.2  9 Jul 2003
   8  */
   9
  10 int sja1000_enable_configuration(struct chip_t *chip);
  11 int sja1000_disable_configuration(struct chip_t *chip);
  12 int sja1000_chip_config(struct chip_t *chip);
  13 int sja1000_standard_mask(struct chip_t *chip, unsigned short code, unsigned short mask);
  14 int sja1000_baud_rate(struct chip_t *chip, int rate, int clock, int sjw,
  15                                                 int sampl_pt, int flags);
  16 int sja1000_pre_read_config(struct chip_t *chip, struct msgobj_t *obj);
  17 int sja1000_pre_write_config(struct chip_t *chip, struct msgobj_t *obj,
  18                                                         struct canmsg_t *msg);
  19 int sja1000_send_msg(struct chip_t *chip, struct msgobj_t *obj,
  20                                                         struct canmsg_t *msg);
  21 int sja1000_check_tx_stat(struct chip_t *chip);
  22 int sja1000_set_btregs(struct chip_t *chip, unsigned short btr0,
  23                                                         unsigned short btr1);
  24 int sja1000_start_chip(struct chip_t *chip);
  25 int sja1000_stop_chip(struct chip_t *chip);
  26 irqreturn_t sja1000_irq_handler(int irq, void *dev_id, struct pt_regs *regs);
  27
  28 /* BasicCAN mode address map */
  29 #define SJACR           0x00    /* Control register */
  30 #define SJACMR          0x01    /* Command register */
  31 #define SJASR           0x02    /* Status register */
  32 #define SJAIR           0x03    /* Interrupt register */
  33 #define SJAACR          0x04    /* Acceptance Code register */
  34 #define SJAAMR          0x05    /* Acceptance Mask Register */
  35 #define SJABTR0         0x06    /* Bus Timing register 0 */
  36 #define SJABTR1         0x07    /* Bus Timing register 1 */
  37 #define SJAOCR          0x08    /* Output Control register */
  38 #define SJACDR          0x1f    /* Clock Divider register */
  39
  40 #define SJATXID1        0x0a    /* Identifier byte 1 */
  41 #define SJATXID0        0x0b    /* Identifier byte 0 */
  42 #define SJATXDAT0       0x0c    /* First data byte */
  43 #define SJATXDAT1       0x0d
  44 #define SJATXDAT2       0x0e
  45 #define SJATDDAT3       0x0f
  46 #define SJATXDAT4       0x10
  47 #define SJATXDAT5       0x11
  48 #define SJATXDAT6       0x12
  49 #define SJATXDAT7       0x13
  50
  51 #define SJARXID1        0x14    /* Identifier byte 1 */
  52 #define SJARXID0        0x15    /* Identifier byte 0 */
  53 #define SJARXDAT0       0x16    /* First data byte */
  54 #define SJARXDAT1       0x17
  55 #define SJARXDAT2       0x18
  56 #define SJARXDAT3       0x19
  57 #define SJARXDAT4       0x1a
  58 #define SJARXDAT5       0x1b
  59 #define SJARXDAT6       0x1c
  60 #define SJARXDAT7       0x1d
  61
  62 /* Command register */
  63 enum sja1000_BASIC_CMR {
  64         CMR_TR  = 1,            // Transmission request
  65         CMR_AT  = 1<<1,         // Abort Transmission
  66         CMR_RRB = 1<<2,         // Release Receive Buffer
  67         CMR_CDO = 1<<3,         // Clear Data Overrun
  68         CMR_GTS = 1<<4          // Go To Sleep
  69 };
  70
  71 /* Status Register */
  72 enum sja1000_BASIC_SR {
  73         SR_RBS = 1,             // Receive Buffer Status
  74         SR_DOS = 1<<1,          // Data Overrun Status
  75         SR_TBS = 1<<2,          // Transmit Buffer Status
  76         SR_TCS = 1<<3,          // Transmission Complete Status
  77         SR_RS  = 1<<4,          // Receive Status
  78         SR_TS  = 1<<5,          // Transmit Status
  79         SR_ES  = 1<<6,          // Error Status
  80         SR_BS  = 1<<7           // Bus Status
  81 };
  82
  83 /* Control Register */
  84 enum sja1000_BASIC_CR {
  85         CR_RR  = 1,             // Reset Request
  86         CR_RIE = 1<<1,          // Receive Interrupt Enable
  87         CR_TIE = 1<<2,          // Transmit Interrupt Enable
  88         CR_EIE = 1<<3,          // Error Interrupt Enable
  89         CR_OIE = 1<<4           // Overrun Interrupt Enable
  90 };
  91
  92 /* Interrupt (status) Register */
  93 enum sja1000_BASIC_IR {
  94         IR_RI  = 1,             // Receive Interrupt
  95         IR_TI  = 1<<1,          // Transmit Interrupt
  96         IR_EI  = 1<<2,          // Error Interrupt
  97         IR_DOI = 1<<3,          // Data Overrun Interrupt
  98         IR_WUI = 1<<4           // Wake-Up Interrupt
  99 };
 100
 101 /* Clock Divider Register */
 102 enum sja1000_CDR {
 103         /* f_out = f_osc/(2*(CDR[2:0]+1)) or f_osc if CDR[2:0]==7 */
 104         CDR_CLKOUT_MASK = 7,
 105         CDR_CLK_OFF = 1<<3,     // Clock Off
 106         CDR_RXINPEN = 1<<5,     // TX1 output is RX irq output
 107         CDR_CBP = 1<<6,         // Input Comparator By-Pass
 108         CDR_PELICAN = 1<<7      // PeliCAN Mode
 109 };
 110
 111 /* Output Control Register */
 112 enum sja1000_OCR {
 113         OCR_MODE_BIPHASE = 0,
 114         OCR_MODE_TEST = 1,
 115         OCR_MODE_NORMAL = 2,
 116         OCR_MODE_CLOCK = 3,
 117 // TX0 push-pull not inverted
 118         OCR_TX0_LH = 0x18,
 119 // TX0 push-pull inverted
 120         OCR_TX0_HL = 0x1c,
 121 // TX1 floating (off)
 122         OCR_TX1_ZZ = 0,
 123 // TX1 pull-down not inverted
 124         OCR_TX1_LZ = 0x40
 125 };
 126
 127 /** Frame format information 0x11 */
 128 enum sja1000_BASIC_ID0 {
 129         ID0_RTR = 1<<4,         // Remote request
 130         ID0_DLC_M = (1<<4)-1    // Length Mask
 131 };