Submodule uart

  > Resets changed from asynchronous to synchronous.
  > Early initialization of all relevant signals.

New top module with external data bus

See README.

Added ready to use openMSP430 entity.

Entity has built-in memories and hw uart. *.bmm file required to
initialize memories in final bitfile is presented.

Added uart submodule.

Add custom generics RAM.

This generics entity produces array of block RAM primitives with
appropriate address and data decoders. The naming convention of
block RAM primitives is defined and it's simply to write correct
*.bmm file.

Added samples of Coregen memories.

Compiled files, vhdl wrappers and templates of *.bmm files are included.

Renamed file with openMSP430 defines.

Defines file (memory sizes, HW mult, dbg, ...) renamed
from "openMSP430_defines.v" to "openMSP430_defines_template.v",
because it was usualy included instead of customised defines
file listed in *.prj file. And this behavioral could not be changed
with "-vlgincdir" (Verilog include directory) switch in XST.

OpenMSP430 core verilog source files moved to "core" subdirectory.

Added partial copy of openMSP430.

Only core source files weve added.