Testbed updated -g option to work with latest GHDL.

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Graph plot added into Python test software.

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Implemented multiple samples per pixel and times tuning in the test software.

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Setup of viewed signals for GTK Wave updated.

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Testbed changed to work when samples save is controlled from data ready signal.

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Re-implemented ADC start logic to enable multiple samples per pixel mode.

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Update DAD hardware testbed.

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Simple tool to capture scans written in Python.

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Added commands to control echo mode and check commands FIFOs round-trip.

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Clean DAD test code a little to use symbolic names for registers and bits.

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sysless: update for cmdproc correct return value of cmd_io_as_file_write().

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Update uLUt and sysless submodules.

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Add the second command processor instance for CDC ACM USB interface.

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USB CDC ACM use maximal packet length - 64 bytes.

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Compute USB engine event mask by function.

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USB CDC ACM send zero length packet if previous one is full and no more data.

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Test option to use cmdproc IO as POSIX FILE stream.

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USB CDC ACM target for command processor implemented.

The support is based on new USB CDC ACM implementation.

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uLUt and sysless submodules updated.

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all files updated to latest versions

clock generation now with support for multipe reads per sensor pixel

fixed FPGA buggs, added support for single shot measurement (fpga does 2 measurements - first to clear the sensor), modified CPU code to do both single shot reads and reads from continuous

added custom test to see if memory mapped sensor control can be accessed

modified LED blinking speed to be less distractive

modified project files to support new features

extended memotry for 2 samples of sensor data

added sensor clock generation files addn ADC readout and control

Include simple scripts to build, load and run project on target.

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Shift some external signals by half of clock cycle to visualize synchronization.

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Simplify FPGA design external CPU read logic.

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Git ignore build outputs.

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Remove nonstandard ieee.std_logic_arith and ieee.std_logic_unsigned libraries.

This makes GHDL happy and can be used in standard mode.

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Include testbed for simulation in GHDL.

Some top level attributes required for safe build for real hardware
with asynchronous external access has to be disabled for GHDL simulation.

  -- XST attributes
  attribute REGISTER_DUPLICATION : string;
- attribute REGISTER_DUPLICATION of rd : signal is "NO";
+ --attribute REGISTER_DUPLICATION of rd : signal is "NO";
  attribute REGISTER_DUPLICATION of rd_f_s : signal is "NO";
- attribute REGISTER_DUPLICATION of bls : signal is "NO";
+ --attribute REGISTER_DUPLICATION of bls : signal is "NO";
  attribute REGISTER_DUPLICATION of bls_f_s : signal is "NO";
- attribute REGISTER_DUPLICATION of address : signal is "NO";
+ --attribute REGISTER_DUPLICATION of address : signal is "NO";
  attribute REGISTER_DUPLICATION of address_f_s : signal is "NO";
- attribute REGISTER_DUPLICATION of cs0_xc : signal is "NO";
+ --attribute REGISTER_DUPLICATION of cs0_xc : signal is "NO";
  attribute REGISTER_DUPLICATION of cs0_xc_f_s : signal is "NO";

  -- XST attributes
  attribute REGISTER_DUPLICATION : string;
- attribute REGISTER_DUPLICATION of rd : signal is "NO";
+ --attribute REGISTER_DUPLICATION of rd : signal is "NO";
  attribute REGISTER_DUPLICATION of rd_f_s : signal is "NO";
- attribute REGISTER_DUPLICATION of bls : signal is "NO";
+ --attribute REGISTER_DUPLICATION of bls : signal is "NO";
  attribute REGISTER_DUPLICATION of bls_f_s : signal is "NO";
- attribute REGISTER_DUPLICATION of address : signal is "NO";
+ --attribute REGISTER_DUPLICATION of address : signal is "NO";
  attribute REGISTER_DUPLICATION of address_f_s : signal is "NO";
- attribute REGISTER_DUPLICATION of cs0_xc : signal is "NO";
+ --attribute REGISTER_DUPLICATION of cs0_xc : signal is "NO";
  attribute REGISTER_DUPLICATION of cs0_xc_f_s : signal is "NO";

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

Disable use of unisim library to allow simulation by GHDL.

Signed-off-by: Pavel Pisa <pisa@cmp.felk.cvut.cz>

Include example of mapping dualported RAM mapping to example component.

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Include hardware design of FPGA peripherals to external LPC bus connection.

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Switch LX_DAD default link variant to SDRAM.

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Include host tool to send code and FPGA configuration to LX_CPU board.

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Prepare build-able skeleton for LX_DAD application.

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LX_DAD project started.

The aim of this project is to experiment with Hamamatsu
diode array based spectrophotometer. LX_CPU1 board
designed by Petr Porazil is used as base for experiment.
Board combines NXP LPC4088, Xilinx Spartan 6 FPGA
and 32 MB of SDRAM.

Included template based on PiKRON embedded projects
to allow build of sysless and other libraries.

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